JP2004242466A - アナログドライブシステムの異常出力防止回路 - Google Patents
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Abstract
【課題】アナログ異常出力を防止し、モータの誤動作を防止することを目的とする。
【解決手段】アナログインターフェースを持つドライブユニット２に対し、ＰＷＭ発生回路によるアナログ出力回路を備えたコントロールユニット１において、ＰＷＭ発生回路の動作クロック停止検出回路により、ＰＷＭ発生回路への動作クロック停止を検出する手段を備える。また、アナログ出力回路にアナログスイッチを備え、動作クロック停止検出回路からのクロック停止検出信号によりアナログスイッチをＯＦＦすることでドライブユニット２へのアナログ出力を遮断し、モータ３の誤動作を防止することを可能とするアナログ電圧異常出力防止回路を備える。
【選択図】 図１
【解決手段】アナログインターフェースを持つドライブユニット２に対し、ＰＷＭ発生回路によるアナログ出力回路を備えたコントロールユニット１において、ＰＷＭ発生回路の動作クロック停止検出回路により、ＰＷＭ発生回路への動作クロック停止を検出する手段を備える。また、アナログ出力回路にアナログスイッチを備え、動作クロック停止検出回路からのクロック停止検出信号によりアナログスイッチをＯＦＦすることでドライブユニット２へのアナログ出力を遮断し、モータ３の誤動作を防止することを可能とするアナログ電圧異常出力防止回路を備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログドライブシステムにおけるアナログ出力回路に関するものであり、特にＰＷＭ発生回路への動作クロック停止時のアナログ異常出力防止回路に関するものである。
【０００２】
【従来の技術】
図１のようなアナログインターフェースを有するドライブシステムにおいて、１はアナログ出力回路を備えたコントロールユニットである。２は１のコントロールユニットからのアナログ出力を受けてモータを制御するドライブユニットであり、３は２のドライブユニットに接続されるモータである。本システムのモータ３はコントロールユニット１で制御されたアナログ出力をドライブユニット２で受けそのアナログ電圧の値によるドライブユニットからの指令で駆動する。
図６は図１のアナログドライブシステムにおけるコントロールユニット１内部の従来のアナログ出力回路を示す図である。図６において４はＰＷＭ発生回路、５は１段目オペアンプ、６は２段目オペアンプであり、７はアナログ出力電圧調整用の抵抗である。
図８は、アナログ出力を０Ｖとする時の、ＰＷＭ発生回路４からの出力波形である。つまりこのアナログ出力回路は、ＰＷＭ発生回路４による出力パルス幅がデューティー５０％（ＨＩＧＨの期間とＬＯＷの期間が１：１となる）の時、アナログ出力が０Ｖとなる回路である。
また、図９はアナログ出力が正の最大値となる場合のＰＷＭ発生回路４からのＰＷＭ出力波形であり、図１０はアナログ出力が負の最大値となる場合のＰＷＭ発生回路４からのＰＷＭ出力波形である。
従来、このアナログ出力回路においてドライブユニットへのアナログ出力はＰＷＭ発生回路４のＰＷＭ出力パルス幅を制御することによりアナログ出力値を調節し、ドライブユニット２はそのアナログ出力電圧によりモータ３を駆動していた（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−３１２３６９号公報
【０００４】
【発明が解決しようとする課題】
ところが、図６に示す従来技術ではＰＷＭ発生回路動作用クロックを出力する発振器（ＯＳＣ＿Ａ）８からのクロックが部品不良等の要因で停止してしまった場合、ＰＷＭ発生回路４の出力は停止し、ＰＷＭ出力が正負のどちらかに偏ってしまう。その値によりアナログ出力は正もしくは負の最大値となり、モータが誤動作する可能性がある。
図７はＰＷＭ発生回路用動作クロックが停止した場合におけるアナログ出力回路各点の電圧波形の説明図である。図７のようにＰＷＭ出力をデューティ５０％で発生させ、アナログ出力＝０Ｖによりモータを停止しておいた状態においてＰＷＭ発生回路用動作クロックが停止した場合、ＰＷＭ出力がＨｉｇｈの状態で停止した場合、アナログ出力は正の最大値となりモータは正方向の最大速度で誤動作するという問題があった。
【０００５】
【課題を解決するための手段】
上記問題を解決するため、本発明はＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）発生回路によるアナログ出力回路を備えたアナログドライブシステムにおいて、ＰＷＭ発生回路用動作クロックが停止した場合においても、ＰＷＭ発生回路用動作クロック停止を検出する回路を備え、かつ、本検出回路からのクロック停止検出信号により、アナログ出力回路が持つ２つのオペアンプの間に挿入されたアナログスイッチを遮断することでアナログ異常出力を防止し、モータの誤動作を防止する事が可能となる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明を行う。
図２は、図１のアナログドライブシステムにおけるコントロールユニット１内部のアナログ出力回路である。図２に示す４はＰＷＭ発生回路、５は１段目オペアンプ、６は２段目オペアンプ、７はアナログ出力電圧調整用の抵抗、８はＰＷＭ発生回路用発振器（ＯＳＣ＿Ａ）、１０はゲート制御端子１０ａを持つアナログスイッチ、１２はＯＳＣ＿Ａ８のクロック停止検出回路、１４はクロック停止検出回路動作用クロック発振器（ＯＳＣ＿Ｂ）である。
図４、５はクロック停止検出回路１２の回路図及び動作説明図であり以下に説明を行う。
クロック停止検出回路用発振器ＯＳＣ＿Ｂ１４の出力クロック（ＣＬＫ＿ＤＥＴ）１５の周期：Ｔ２とＰＷＭ発生回路用動作クロック９（ＣＬＫ＿ＰＷＭ）の周期：Ｔ１の関係は（Ｔ２／２）＞Ｔ１とし、クロック停止検出回路１２は図４に示すように３段のフリップフロップ（ＦＦ）１６、１７、１８から成る。動作原理を以下に示す。
まず、正常動作時の動きを以下に示す。
１）リセット信号（／ＲＥＳＥＴ）によりＦＦ１８＿／Ｑ出力がＨｉｇｈ（クロック停止未検出状態）となる。
２）ＦＦ１６はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１６＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１６＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１６はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１６＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＰＷＭの立ち上がりエッジが入力されるとＦＦ１６＿／Ｑ出力をＬｏｗとする。
４）ＦＦ１７はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１６＿／Ｑ出力（Ｌｏｗ）をラッチしＦＦ１７＿Ｑ出力をＬｏｗのままとする。
５）ＦＦ１７＿Ｑ出力がＬｏｗのままであるので、ＦＦ１８＿／Ｑ出力はＨｉｇｈ（クロック停止未検出状態）のままとなる。
次に、ＣＬＫ＿ＰＷＭが停止した場合の動きを以下に示す。
１）リセット信号（／ＲＥＳＥＴ）によりＦＦ１８＿／Ｑ出力がＨｉｇｈとなる。
２）ＦＦ１６はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１６＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１６＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１６はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１６＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＰＷＭの立ち上がりエッジが入力されないため、ＦＦ１６＿／Ｑ出力がＨｉｇｈのままとなってしまう。
４）ＦＦ１７はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１６＿／Ｑ出力（Ｈｉｇｈ）をラッチしＦＦ１７＿Ｑ出力をＨｉｇｈとする。
５）ＦＦ１７＿Ｑ出力がＬｏｗ→Ｈｉｇｈに変化することでＦＦ１８＿／Ｑ（／ＡＬＭ）出力はＬｏｗ（クロック停止検出状態）となり、クロック停止検出を行うことができる。
このようにして検出されたクロック停止検出信号（／ＡＬＭ）１３は図２のアナログスイッチ１０に接続されており、アナログスイッチ１０は、ゲート制御端子１０ａをＨＩＧＨにすることにより入力信号を出力に通過させ、ＬＯＷとすると遮断する。１１はプルダウン抵抗である。図２において、／ＡＬＭ１３はＨｉｇｈレベルであり１段目オペアンプ５の出力を通過させるが、クロック停止を検出すると／ＡＬＭ信号１３はＬｏｗレベルとなり、アナログスイッチ１０は遮断され出力は不定となる為、アナログスイッチ１０の出力端に設けたプルダウン抵抗１１により出力を０Ｖに固定する。
図３はＰＷＭ発生回路用動作クロック９が停止した場合におけるアナログ出力回路各点の電圧波形の説明図である。図３のようにＰＷＭ出力をデューティ５０％で発生させ、アナログ出力＝０Ｖによりモータを停止しておいた状態でＰＷＭ発生回路用動作クロック９が停止した場合においてもクロック停止検出回路１２により／ＡＬＭ信号１３が出力され、２段目オペアンプ６への出力信号が０Ｖに固定させることからアナログ出力も０Ｖに固定され、モータは停止状態に保持される。
以上の動作により、ＰＷＭ発生回路動作用クロック９が停止した場合においても、安全にモータ３を停止状態にすることが可能となる。
【０００７】
【発明の効果】
以上述べたように、本発明により、アナログドライブシステムにおいてコントロールユニットのアナログ出力回路にＰＷＭ発生回路用クロックの停止検出回路及び、アナログ出力遮断用アナログスイッチを備えることにより、ＰＷＭ発生回路用クロックが停止した場合でも安全にモータを停止することが可能となる。
【図面の簡単な説明】
【図１】アナログドライブシステム構成を示す説明図
【図２】本発明の実施の形態に係わるアナログ出力回路を示す説明図
【図３】本発明の実施の形態に係わるアナログ出力回路各点のＰＷＭ発生回路動作用クロック停止時の電圧波形を示す説明図
【図４】ＰＷＭ発生回路用動作クロック停止検出回路
【図５】ＰＷＭ発生回路用クロック停止検出回路の動作説明図
【図６】図１におけるコントロールユニットの従来のアナログ出力回路図
【図７】ＰＷＭ発生回路動作用クロック停止時のアナログ出力回路各点の電圧波形を示す説明図
【図８】アナログ出力が０Ｖ時のＰＷＭ出力波形を示す説明図
【図９】アナログ出力が正の最大値となる場合のＰＷＭ出力波形を示す説明図
【図１０】アナログ出力が負の最大値となる場合のＰＷＭ出力波形を示す説明図
【符号の説明】
１ コントロールユニット
２ ドライブユニット
３ モータ
４ ＰＷＭ発生回路
５ １段目オペアンプ
６ ２段目オペアンプ
７ アナログ出力調整用の抵抗
８ ＰＷＭ発生回路動作用発振器（ＯＳＣ＿Ａ）
９ ＰＷＭ発生回路用動作クロック（ＣＬＫ＿ＰＷＭ）
１０ アナログスイッチ
１０ａ アナログスイッチ８のゲート制御端子
１１ プルダウン抵抗
１２ クロック停止検出回路
１３ クロック停止検出信号（／ＡＬＭ）
１４ クロック停止検出回路動作用発振器（ＯＳＣ＿Ｂ）
１５ クロック停止検出回路用動作クロック（ＣＬＫ＿ＤＥＴ）
１６ クロック停止検出回路の１段目フリップフロップ（ＦＦ）
１７ クロック停止検出回路の２段目フリップフロップ（ＦＦ）
１８ クロック停止検出回路の３段目フリップフロップ（ＦＦ）
１９ クロック停止検出回路１２のフリップフロップクリア用リセット信号
２０ ＰＷＭ出力信号
２１ １段目オペアンプ５からの出力
２２ ドライブユニットへのアナログ出力
【発明の属する技術分野】
本発明は、アナログドライブシステムにおけるアナログ出力回路に関するものであり、特にＰＷＭ発生回路への動作クロック停止時のアナログ異常出力防止回路に関するものである。
【０００２】
【従来の技術】
図１のようなアナログインターフェースを有するドライブシステムにおいて、１はアナログ出力回路を備えたコントロールユニットである。２は１のコントロールユニットからのアナログ出力を受けてモータを制御するドライブユニットであり、３は２のドライブユニットに接続されるモータである。本システムのモータ３はコントロールユニット１で制御されたアナログ出力をドライブユニット２で受けそのアナログ電圧の値によるドライブユニットからの指令で駆動する。
図６は図１のアナログドライブシステムにおけるコントロールユニット１内部の従来のアナログ出力回路を示す図である。図６において４はＰＷＭ発生回路、５は１段目オペアンプ、６は２段目オペアンプであり、７はアナログ出力電圧調整用の抵抗である。
図８は、アナログ出力を０Ｖとする時の、ＰＷＭ発生回路４からの出力波形である。つまりこのアナログ出力回路は、ＰＷＭ発生回路４による出力パルス幅がデューティー５０％（ＨＩＧＨの期間とＬＯＷの期間が１：１となる）の時、アナログ出力が０Ｖとなる回路である。
また、図９はアナログ出力が正の最大値となる場合のＰＷＭ発生回路４からのＰＷＭ出力波形であり、図１０はアナログ出力が負の最大値となる場合のＰＷＭ発生回路４からのＰＷＭ出力波形である。
従来、このアナログ出力回路においてドライブユニットへのアナログ出力はＰＷＭ発生回路４のＰＷＭ出力パルス幅を制御することによりアナログ出力値を調節し、ドライブユニット２はそのアナログ出力電圧によりモータ３を駆動していた（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開平１１−３１２３６９号公報
【０００４】
【発明が解決しようとする課題】
ところが、図６に示す従来技術ではＰＷＭ発生回路動作用クロックを出力する発振器（ＯＳＣ＿Ａ）８からのクロックが部品不良等の要因で停止してしまった場合、ＰＷＭ発生回路４の出力は停止し、ＰＷＭ出力が正負のどちらかに偏ってしまう。その値によりアナログ出力は正もしくは負の最大値となり、モータが誤動作する可能性がある。
図７はＰＷＭ発生回路用動作クロックが停止した場合におけるアナログ出力回路各点の電圧波形の説明図である。図７のようにＰＷＭ出力をデューティ５０％で発生させ、アナログ出力＝０Ｖによりモータを停止しておいた状態においてＰＷＭ発生回路用動作クロックが停止した場合、ＰＷＭ出力がＨｉｇｈの状態で停止した場合、アナログ出力は正の最大値となりモータは正方向の最大速度で誤動作するという問題があった。
【０００５】
【課題を解決するための手段】
上記問題を解決するため、本発明はＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）発生回路によるアナログ出力回路を備えたアナログドライブシステムにおいて、ＰＷＭ発生回路用動作クロックが停止した場合においても、ＰＷＭ発生回路用動作クロック停止を検出する回路を備え、かつ、本検出回路からのクロック停止検出信号により、アナログ出力回路が持つ２つのオペアンプの間に挿入されたアナログスイッチを遮断することでアナログ異常出力を防止し、モータの誤動作を防止する事が可能となる。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明を行う。
図２は、図１のアナログドライブシステムにおけるコントロールユニット１内部のアナログ出力回路である。図２に示す４はＰＷＭ発生回路、５は１段目オペアンプ、６は２段目オペアンプ、７はアナログ出力電圧調整用の抵抗、８はＰＷＭ発生回路用発振器（ＯＳＣ＿Ａ）、１０はゲート制御端子１０ａを持つアナログスイッチ、１２はＯＳＣ＿Ａ８のクロック停止検出回路、１４はクロック停止検出回路動作用クロック発振器（ＯＳＣ＿Ｂ）である。
図４、５はクロック停止検出回路１２の回路図及び動作説明図であり以下に説明を行う。
クロック停止検出回路用発振器ＯＳＣ＿Ｂ１４の出力クロック（ＣＬＫ＿ＤＥＴ）１５の周期：Ｔ２とＰＷＭ発生回路用動作クロック９（ＣＬＫ＿ＰＷＭ）の周期：Ｔ１の関係は（Ｔ２／２）＞Ｔ１とし、クロック停止検出回路１２は図４に示すように３段のフリップフロップ（ＦＦ）１６、１７、１８から成る。動作原理を以下に示す。
まず、正常動作時の動きを以下に示す。
１）リセット信号（／ＲＥＳＥＴ）によりＦＦ１８＿／Ｑ出力がＨｉｇｈ（クロック停止未検出状態）となる。
２）ＦＦ１６はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１６＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１６＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１６はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１６＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＰＷＭの立ち上がりエッジが入力されるとＦＦ１６＿／Ｑ出力をＬｏｗとする。
４）ＦＦ１７はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１６＿／Ｑ出力（Ｌｏｗ）をラッチしＦＦ１７＿Ｑ出力をＬｏｗのままとする。
５）ＦＦ１７＿Ｑ出力がＬｏｗのままであるので、ＦＦ１８＿／Ｑ出力はＨｉｇｈ（クロック停止未検出状態）のままとなる。
次に、ＣＬＫ＿ＰＷＭが停止した場合の動きを以下に示す。
１）リセット信号（／ＲＥＳＥＴ）によりＦＦ１８＿／Ｑ出力がＨｉｇｈとなる。
２）ＦＦ１６はＣＬＫ＿ＤＥＴがＨｉｇｈの期間（ＦＦ１６＿ＣＬＲがＬｏｗ）でクリアされ、ＦＦ１６＿／Ｑ出力はＨｉｇｈとなる。
３）ＦＦ１６はＣＬＫ＿ＤＥＴがＬｏｗ（ＦＦ１６＿ＣＬＲがＨｉｇｈ）の状態でＣＬＫ＿ＰＷＭの立ち上がりエッジが入力されないため、ＦＦ１６＿／Ｑ出力がＨｉｇｈのままとなってしまう。
４）ＦＦ１７はＣＬＫ＿ＤＥＴの立ち上がりエッジでＦＦ１６＿／Ｑ出力（Ｈｉｇｈ）をラッチしＦＦ１７＿Ｑ出力をＨｉｇｈとする。
５）ＦＦ１７＿Ｑ出力がＬｏｗ→Ｈｉｇｈに変化することでＦＦ１８＿／Ｑ（／ＡＬＭ）出力はＬｏｗ（クロック停止検出状態）となり、クロック停止検出を行うことができる。
このようにして検出されたクロック停止検出信号（／ＡＬＭ）１３は図２のアナログスイッチ１０に接続されており、アナログスイッチ１０は、ゲート制御端子１０ａをＨＩＧＨにすることにより入力信号を出力に通過させ、ＬＯＷとすると遮断する。１１はプルダウン抵抗である。図２において、／ＡＬＭ１３はＨｉｇｈレベルであり１段目オペアンプ５の出力を通過させるが、クロック停止を検出すると／ＡＬＭ信号１３はＬｏｗレベルとなり、アナログスイッチ１０は遮断され出力は不定となる為、アナログスイッチ１０の出力端に設けたプルダウン抵抗１１により出力を０Ｖに固定する。
図３はＰＷＭ発生回路用動作クロック９が停止した場合におけるアナログ出力回路各点の電圧波形の説明図である。図３のようにＰＷＭ出力をデューティ５０％で発生させ、アナログ出力＝０Ｖによりモータを停止しておいた状態でＰＷＭ発生回路用動作クロック９が停止した場合においてもクロック停止検出回路１２により／ＡＬＭ信号１３が出力され、２段目オペアンプ６への出力信号が０Ｖに固定させることからアナログ出力も０Ｖに固定され、モータは停止状態に保持される。
以上の動作により、ＰＷＭ発生回路動作用クロック９が停止した場合においても、安全にモータ３を停止状態にすることが可能となる。
【０００７】
【発明の効果】
以上述べたように、本発明により、アナログドライブシステムにおいてコントロールユニットのアナログ出力回路にＰＷＭ発生回路用クロックの停止検出回路及び、アナログ出力遮断用アナログスイッチを備えることにより、ＰＷＭ発生回路用クロックが停止した場合でも安全にモータを停止することが可能となる。
【図面の簡単な説明】
【図１】アナログドライブシステム構成を示す説明図
【図２】本発明の実施の形態に係わるアナログ出力回路を示す説明図
【図３】本発明の実施の形態に係わるアナログ出力回路各点のＰＷＭ発生回路動作用クロック停止時の電圧波形を示す説明図
【図４】ＰＷＭ発生回路用動作クロック停止検出回路
【図５】ＰＷＭ発生回路用クロック停止検出回路の動作説明図
【図６】図１におけるコントロールユニットの従来のアナログ出力回路図
【図７】ＰＷＭ発生回路動作用クロック停止時のアナログ出力回路各点の電圧波形を示す説明図
【図８】アナログ出力が０Ｖ時のＰＷＭ出力波形を示す説明図
【図９】アナログ出力が正の最大値となる場合のＰＷＭ出力波形を示す説明図
【図１０】アナログ出力が負の最大値となる場合のＰＷＭ出力波形を示す説明図
【符号の説明】
１ コントロールユニット
２ ドライブユニット
３ モータ
４ ＰＷＭ発生回路
５ １段目オペアンプ
６ ２段目オペアンプ
７ アナログ出力調整用の抵抗
８ ＰＷＭ発生回路動作用発振器（ＯＳＣ＿Ａ）
９ ＰＷＭ発生回路用動作クロック（ＣＬＫ＿ＰＷＭ）
１０ アナログスイッチ
１０ａ アナログスイッチ８のゲート制御端子
１１ プルダウン抵抗
１２ クロック停止検出回路
１３ クロック停止検出信号（／ＡＬＭ）
１４ クロック停止検出回路動作用発振器（ＯＳＣ＿Ｂ）
１５ クロック停止検出回路用動作クロック（ＣＬＫ＿ＤＥＴ）
１６ クロック停止検出回路の１段目フリップフロップ（ＦＦ）
１７ クロック停止検出回路の２段目フリップフロップ（ＦＦ）
１８ クロック停止検出回路の３段目フリップフロップ（ＦＦ）
１９ クロック停止検出回路１２のフリップフロップクリア用リセット信号
２０ ＰＷＭ出力信号
２１ １段目オペアンプ５からの出力
２２ ドライブユニットへのアナログ出力
Claims (2)
- アナログインターフェースを持つドライブユニットに対し、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）発生回路によるアナログ出力回路を備えたコントロールユニットにおいて、
ＰＷＭ発生回路の動作クロック停止検出回路により、ＰＷＭ発生回路への動作クロック停止を検出する手段を有することを特徴とするアナログドライブシステムの異常出力防止回路。 - アナログ出力回路にアナログスイッチを備え、前記動作クロック停止検出回路からのクロック停止検出信号により前記アナログスイッチをＯＦＦすることでドライブユニットへのアナログ出力を遮断し、モータの誤動作を防止することを可能とするアナログ電圧異常出力防止回路を有することを特徴とするアナログドライブシステムの異常出力防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003030870A JP2004242466A (ja) | 2003-02-07 | 2003-02-07 | アナログドライブシステムの異常出力防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003030870A JP2004242466A (ja) | 2003-02-07 | 2003-02-07 | アナログドライブシステムの異常出力防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004242466A true JP2004242466A (ja) | 2004-08-26 |
Family
ID=32957638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003030870A Pending JP2004242466A (ja) | 2003-02-07 | 2003-02-07 | アナログドライブシステムの異常出力防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004242466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097755A (ja) * | 2009-10-30 | 2011-05-12 | Renesas Electronics Corp | 半導体装置および電源装置 |
| JP2012222988A (ja) * | 2011-04-11 | 2012-11-12 | Sinfonia Technology Co Ltd | 紙葉類搬送制御装置 |
-
2003
- 2003-02-07 JP JP2003030870A patent/JP2004242466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011097755A (ja) * | 2009-10-30 | 2011-05-12 | Renesas Electronics Corp | 半導体装置および電源装置 |
| JP2012222988A (ja) * | 2011-04-11 | 2012-11-12 | Sinfonia Technology Co Ltd | 紙葉類搬送制御装置 |
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