JP2004221525A - Icパッケージ及びその製造方法 - Google Patents
Icパッケージ及びその製造方法 Download PDFInfo
- Publication number
- JP2004221525A JP2004221525A JP2003270695A JP2003270695A JP2004221525A JP 2004221525 A JP2004221525 A JP 2004221525A JP 2003270695 A JP2003270695 A JP 2003270695A JP 2003270695 A JP2003270695 A JP 2003270695A JP 2004221525 A JP2004221525 A JP 2004221525A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- conductor pattern
- via hole
- electrode
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】 熱可塑性樹脂からなる樹脂フィルム2の片面上に導体パターン4と、当該導体パターン4を底部とし所望の位置に層間接続材料6が充填されたビアホール5とを備える片面導体パターンフィルム7上に、電極3bを有するICチップ3を搭載した。その際、電極3bはビアホール5内に配置されつつ層間接続材料6と接合し、当該接合部は熱可塑性樹脂により封止されている。
本実施の形態におけるICパッケージ1は、片面導体パターンフィルム7の両面をICチップ3の搭載及び回路基板10との接合に用いることができるので、その体格を小型化できる。
【選択図】 図1
Description
図1は、本実施の形態におけるICパッケージを示し、(a)は拡大断面図、(b)はICチップの電極形成面の平面図、(c)は樹脂フィルムにおけるICチップとの対向面の平面図である。
次に、本発明の第2の実施の形態を図5に基づいて説明する。図5は、本実施の形態のICパッケージ1を説明するための概略断面図であり、第1の実施形態の図2(d)に対応している。
次に、本発明の第3の実施の形態を図6に基づいて説明する。図6は、本実施の形態におけるICパッケージ1を説明するための概略断面図であり、第1の実施形態の図2(d)に対応している。
2・・・樹脂フィルム
3・・・ICチップ
3a・・・(ICチップの)保護材料
3b・・・(ICチップの)電極
6・・・層間接続材料
10・・・回路基板
Claims (21)
- 熱可塑性樹脂からなる樹脂フィルムの片面上に形成された導体パターンと、
当該導体パターンを底部として形成され層間接続材料が充填されたビアホールとを備える片面導体パターンフィルムと、
当該片面導体パターンフィルムに搭載された、電極を有するICチップとを備えるICパッケージであって、
前記電極は、前記ビアホール内に配置されつつ前記層間接続材料と接合し、当該接合部が前記樹脂フィルムの構成材料である前記熱可塑性樹脂により封止されていることを特徴とするICパッケージ。 - 前記電極との接合前において、前記層間接続材料は前記ビアホールの上部開口面から底部方向に所定の間隙をもって充填されていることを特徴とする請求項1に記載のICパッケージ。
- 前記ICチップの平面方向において、前記ICチップの電極は前記ビアホールの上部開口よりも小さい面積を有することを特徴とする請求項1又は請求項2に記載のICパッケージ。
- 前記ICチップの平面方向において、前記ICチップの電極は前記ビアホールの上部開口以上の面積を有することを特徴とする請求項1又は請求項2に記載のICパッケージ。
- 前記接合時において、前記電極が前記ビアホール内に配置され、前記電極及び前記層間接続材料の少なくとも一方が溶融することを特徴とする請求項3に記載のICパッケージ。
- 前記層間接続材料は2層からなり、下層として前記接合時に溶融しない第1接続金属、上層として前記接合時に溶融する第2接続金属を有することを特徴とする請求項3に記載のICパッケージ。
- 前記第1接続金属は、前記第2接続金属よりも比抵抗が小さいことを特徴とする請求項6に記載のICパッケージ。
- 前記第1接続金属は、前記導体パターンと同一の金属であることを特徴とする請求項6又は請求項7に記載のICパッケージ。
- 熱可塑性樹脂からなる樹脂フィルムの片面上に形成された導体パターンと、
当該導体パターンを底部として形成されたビアホールを備える片面導体パターンフィルムと、
当該片面導体パターンフィルムに搭載された、電極を有するICチップとを備えるICパッケージであって、
前記電極は、前記ビアホール内に配置されつつ溶融して前記導体パターンと接合し、当該接合部は前記樹脂フィルムの構成材料である前記熱可塑性樹脂により封止されることを特徴とするICパッケージ。 - ICチップの平面方向において、前記片面導体パターンフィルムは、前記ICチップと略同等の大きさを有することを特徴とする請求項1〜9いずれか1項に記載のICパッケージ。
- 前記片面導体パターンフィルムは、当該片面導体パターンフィルムを含む複数の樹脂フィルムとともに多層基板を構成することを特徴とする請求項1〜10いずれか1項に記載のICパッケージ。
- 熱可塑性樹脂からなる樹脂フィルムの片面上に形成された導体パターンを底部とし、ICチップの電極に対応した所定位置に層間接続材料の充填されたビアホールを備える片面導体パターンフィルムを準備する準備工程と、
前記片面導体パターンフィルムの前記ビアホール内に前記ICチップの電極が配置されるように、当該ICチップを前記片面導体パターンフィルムに対して位置決め載置する位置決め工程と、
位置決めされた状態で加熱・加圧することにより、前記電極が前記層間接続材料と接合されるとともに、前記樹脂フィルムの構成材料である前記熱可塑性樹脂が軟化されて接合部を封止する加熱・加圧工程とを備えることを特徴とするICパッケージの製造方法。 - 前記準備工程において、前記層間接続材料は前記ビアホールの上部開口面から底部方向に所定の間隙をもって充填されることを特徴とする請求項12に記載のICパッケージの製造方法。
- 前記準備工程において、前記ICチップの平面方向における前記ビアホールの上部開口は前記ICチップの電極以上の面積をもって形成されることを特徴とする請求項12又は請求項13に記載のICパッケージの製造方法。
- 前記準備工程において、前記ICチップの平面方向における前記ビアホールの上部開口は前記ICチップの電極よりも小さい面積をもって形成されることを特徴とする請求項12又は請求項13に記載のICパッケージの製造方法。
- 前記位置決め工程において、前記電極が前記ビアホール内に配置され、前記加熱・加圧工程において、前記電極及び前記層間接続材料の少なくとも一方が溶融して互いに接合されることを特徴とする請求項14に記載のICパッケージの製造方法。
- 前記準備工程において、前記ビアホール内に下層として前記加熱・加圧時に溶融しない第1接続金属、上層として前記加熱・加圧時に溶融する第2接続金属工程が充填されることを特徴とする請求項14に記載のICパッケージの製造補法。
- 前記準備工程において、前記第1接続金属として前記第2接続金属よりも比抵抗の小さな金属が充填されることを特徴とする請求項17に記載のICパッケージの製造方法。
- 前記準備工程において、前記第1接続金属として前記導体パターンと同一の金属が充填されることを特徴とする請求項17又は請求項18に記載のICパッケージの製造方法。
- 熱可塑性樹脂からなる樹脂フィルムの片面上に形成された導体パターンを底部とし、ICチップの電極に対応した所定位置にビアホールを備える片面導体パターンフィルムを準備する準備工程と、
前記片面導体パターンフィルムの前記ビアホール内に前記ICチップの電極が配置されるように、当該ICチップを前記片面導体パターンフィルムに対して位置決め載置する位置決め工程と、
位置決めされた状態で加熱・加圧することにより、前記電極が溶融して前記導体パターンと接合し、前記樹脂フィルムの構成材料である前記熱可塑性樹脂が軟化されて接合部を封止する加熱・加圧工程とを備えることを特徴とするICパッケージの製造方法。 - 前記ICチップと対向する前記片面導体パターンフィルを構成する前記樹脂フィルムの対向面に、紫外線処理、プラズマ処理、及びシランカップリング剤塗布のいずれかがなされた状態で、前記加熱・加圧工程が行われることを特徴とする請求項12〜20いずれか1項に記載のICパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003270695A JP4333249B2 (ja) | 2002-12-25 | 2003-07-03 | Icパッケージ及びその製造方法、回路基板 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002375232 | 2002-12-25 | ||
JP2003270695A JP4333249B2 (ja) | 2002-12-25 | 2003-07-03 | Icパッケージ及びその製造方法、回路基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004221525A true JP2004221525A (ja) | 2004-08-05 |
JP4333249B2 JP4333249B2 (ja) | 2009-09-16 |
Family
ID=32911093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003270695A Expired - Fee Related JP4333249B2 (ja) | 2002-12-25 | 2003-07-03 | Icパッケージ及びその製造方法、回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4333249B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086208A (ja) * | 2004-09-14 | 2006-03-30 | Stanley Electric Co Ltd | 半導体素子とその製造方法、及び電子部品ユニット |
JP2006310541A (ja) * | 2005-04-28 | 2006-11-09 | Ngk Spark Plug Co Ltd | 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法 |
JP2008066685A (ja) * | 2005-10-17 | 2008-03-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
JP2010212599A (ja) * | 2009-03-12 | 2010-09-24 | Nec Tokin Corp | 電子部品実装体及びその製造方法 |
-
2003
- 2003-07-03 JP JP2003270695A patent/JP4333249B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006086208A (ja) * | 2004-09-14 | 2006-03-30 | Stanley Electric Co Ltd | 半導体素子とその製造方法、及び電子部品ユニット |
JP2006310541A (ja) * | 2005-04-28 | 2006-11-09 | Ngk Spark Plug Co Ltd | 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法 |
JP2008066685A (ja) * | 2005-10-17 | 2008-03-21 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
JP2010212599A (ja) * | 2009-03-12 | 2010-09-24 | Nec Tokin Corp | 電子部品実装体及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4333249B2 (ja) | 2009-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4592751B2 (ja) | プリント配線基板の製造方法 | |
JP5018826B2 (ja) | 電子デバイスおよびその製造方法 | |
JP2005520333A (ja) | 多層用基板の積層技術 | |
WO2001026147A1 (fr) | Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique | |
KR20020033522A (ko) | 덴드라이트 상호접속을 이용하여 박판에 대한 박막의 부착 | |
TWI461118B (zh) | 具有電子零件之配線基板及其製造方法 | |
JP2017034059A (ja) | プリント配線板、半導体パッケージおよびプリント配線板の製造方法 | |
US20090211798A1 (en) | Pga type wiring board and method of manufacturing the same | |
JP5007164B2 (ja) | 多層配線板及び多層配線板製造方法 | |
KR20070068268A (ko) | 배선 기판의 제조 방법 | |
JP2009016377A (ja) | 多層配線板及び多層配線板製造方法 | |
WO2007138771A1 (ja) | 半導体装置、電子部品モジュールおよび半導体装置の製造方法 | |
JP4051570B2 (ja) | 半導体装置の製造方法 | |
JP5170570B2 (ja) | 樹脂多層モジュール及び樹脂多層モジュールの製造方法 | |
JP4333249B2 (ja) | Icパッケージ及びその製造方法、回路基板 | |
JP2008192878A (ja) | 多層配線基板及びその製造方法 | |
JP2007305636A (ja) | 部品実装モジュール | |
JP4379216B2 (ja) | 半導体装置及びその製造方法 | |
JPH11135567A (ja) | 異方性導電膜、半導体装置の製造方法 | |
JPH04345041A (ja) | 半導体素子の実装構造 | |
JP5587804B2 (ja) | 電子部品実装用配線基板の製造方法、電子部品実装用配線基板、及び電子部品付き配線基板の製造方法 | |
JP2010098064A (ja) | 積層配線基板及びその製造方法 | |
JPH10163261A (ja) | 電子部品搭載用配線基板の製造方法 | |
JP2001156121A (ja) | バンプ付き二層回路テープキャリアおよびその製造方法 | |
JP2002009440A (ja) | 複合配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050930 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070601 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080422 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080616 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090602 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090615 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120703 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130703 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |