JP2004214568A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる半導体装置の製造方法を提供する
【解決手段】半導体装置の製造方法は、絶縁膜パターン形成工程と、位置合わせマーク領域が露出するように開口する第１感光性パターンを、不純物導入領域を覆うように絶縁膜パターンの上に形成する第１感光性パターン形成工程と、絶縁膜パターンに形成された開口に沿ってフォトマスクの位置を合わせるための段差を位置合わせマーク領域に沿って半導体基板に形成する段差形成工程と、第１感光性パターンを除去する第１感光性パターン除去工程と、半導体基板の不純物導入領域に沿って絶縁膜パターンに形成された開口を通って不純物導入領域に不純物を導入する不純物導入工程とを包含する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、フォトマスクの位置を合わせるための段差を半導体基板に形成する工程と半導体基板の不純物導入領域に不純物を導入する工程とを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
シリコン基板上に回路パターンを転写するリソグラフィー工程は、シリコン基板上に感光性材料を塗布して乾燥する膜形成工程と、位置合わせマークに基づいて被重ね合わせ領域にフォトマスクを重ね合わせる工程と、このフォトマスクを介して上記感光性膜に光、電子線またはＸ銭を照射して露光させる工程と、露光後に不要な部分の感光性材料を除去する工程とを含んでおり、このようにして感光性材料パターンをシリコン基板上に形成する。このように、半導体装置を形成するときはフォトマスクを重ね合わせる工程が実施される。
【０００３】
図１１（ａ）〜図１１（ｄ）は、従来の半導体装置の製造方法を説明するための断面図である。まず図１１（ａ）に示すように、フォトマスクの位置合わせマーク領域８に対応する部分が開口した感光性パターン９３を半導体基板６上に形成する。
【０００４】
そして図１１（ｂ）に示すように、フォトマスクの位置合わせマークを形成するために、感光性パターン９３の開口に沿って位置合わせマーク領域８における半導体基板６をエッチングして段差１１を形成する。
【０００５】
次に、洗浄等によって感光性パターン９３を除去した後、図１１（ｃ）に示すように、不純物導入領域７に沿って開口する感光性パターン９２を、位置合わせマーク領域８に形成された段差１１を覆うように形成する。感光性パターン９２を形成するためのフォトマスクの重ね合わせは、前述した感光性パターン９３によって形成した位置合わせマークを基準として実施する。そして、感光性パターン９２の開口を通って半導体基板６における不純物導入領域７へ不純物１２をイオン注入等によって導入する。
【０００６】
そして図１１（ｄ）に示すように、洗浄等によって感光性パターン９２を除去し、不純物１２が導入された不純物導入領域７と位置合わせマークのための段差１１が形成された位置合わせマーク領域８とを得る。
【０００７】
【特許文献１】
特開平８−１０７０６４号公報
【０００８】
【特許文献２】
特開平１１−４０４９５号公報
【０００９】
【発明が解決しようとする課題】
しかしながら前述した図１１に示す従来の半導体装置の製造方法では、不純物導入領域７に不純物１２を導入するために感光性パターン９２の形成に加えて、フォトマスクの位置合わせマークの段差１１を形成するための感光性パターン９３を別途形成することが必要である。このため、製造工程が増加するという問題がある。
【００１０】
また、他の不純物を導入するための他の不純物導入領域およびゲート電極を形成するためのフォトマスクは、感光性パターン９３によって形成した位置合わせマークの段差１１を基準にして位置合わせされるので、感光性パターン９３とは異なる感光性パターン９２によって形成した不純物導入領域７との間に位置ずれが生じるおそれがある。このため、半導体装置の特性が劣化するという問題がある。
【００１１】
このような問題を解決するために特開平８−１０７０６４号には、同一の感光性材料によって不純物導入領域と位置合わせマークの段差とを形成する方法が開示されている。図１２（ａ）〜図１２（ｄ）は、従来の半導体装置の他の製造方法を説明するための断面図である。
【００１２】
まず図１２（ａ）に示すように、フォトマスクの位置合わせマーク領域８に対応する部分と不純物導入領域７に対応する部分とが開口した感光性パターン８３を半導体基板６上に形成する。そして図１２（ｂ）に示すように、感光性パターン８３の開口に沿って位置合わせマーク領域８および不純物導入領域７における半導体基板６をエッチングして段差１１および段差８１をそれぞれ形成する。
【００１３】
次に図１２（ｃ）に示すように、感光性パターン８３の開口を通って半導体基板６における不純物導入領域７および位置合わせマーク領域８へ不純物１２をイオン注入等によって導入する。
【００１４】
その後図１２（ｄ）に示すように、洗浄等によって感光性パターン８３を除去し、不純物１２が導入された不純物導入領域７と位置合わせマークのための段差１１が形成された位置合わせマーク領域８とを得る。
【００１５】
しかしながらこの方法では、不純物導入領域７における半導体基板６もエッチングされるので、エッチング時のプラズマダメージによって半導体基板６に結晶欠陥が生じる。このため、リーク電流が発生することによって半導体装置の特性が劣化するという問題がある。
【００１６】
また、ドライエッチングの直後に洗浄工程を実施することなく不純物１２をイオン注入するので、エッチング時に生じたパーティクルの上からイオンが注入される。このため、半導体基板６に結晶欠陥が生じる。その結果、リーク電流が発生することによって半導体装置の特性が劣化するという問題がある。
【００１７】
さらに、エッチング時に生じた反応生成物がイオン注入時のマスクとなるので、形成された不純物領域が所望の濃度にならないおそれがあるという問題がある。
【００１８】
このような問題を解決するために、特開平１１−４０４９５号公報には、感光性パターンをシリコン基板上に形成し、形成された感光性パターンの感光性を加熱処理によって低下させ、感光性パターンによって形成された所定の領域の開口に不純物を導入し、感光性パターンの開口よりも大きな開口が形成された他の感光性パターンを形成し、エッチングによって位置合わせマークを形成する方法が開示されている。
【００１９】
図１３（ａ）〜図１３（ｄ）、図１４（ａ）および図１４（ｂ）は、従来の半導体装置のさらに他の製造方法を説明するための断面図である。
【００２０】
まず図１３（ａ）に示すように、フォトマスクの位置合わせマーク領域８に対応する部分と不純物導入領域７に対応する部分とが開口した感光性パターン８３を半導体基板６上に形成する。
【００２１】
そして、図１３（ｂ）に示すように、感光性パターン８３の開口を通って半導体基板６における不純物導入領域７および位置合わせマーク領域８へ不純物１２をイオン注入等によって導入する。
【００２２】
次に図１３（ｃ）に示すように、感光性パターン８３の感光性を低下させるために感光性パターン８３を加熱処理する。その後、図１３（ｄ）に示すように、位置合わせマーク領域８において感光性パターン８３の開口よりも大きい開口が形成された感光性パターン８４を不純物導入領域７を覆うように感光性パターン８３の上に形成する。
【００２３】
そして図１４（ａ）に示すように、位置合わせマーク領域８における感光性パターン８３の開口に沿って半導体基板６をエッチングして位置合わせマークのための段差１１を形成する。次に図１４（ｂ）に示すように、感光性パターン８４および感光性パターン８３を洗浄等によって除去して、不純物１２が導入された不純物導入領域７と位置合わせマークのための段差１１が形成された位置合わせマーク領域８とを得る。
【００２４】
しかしながら、この方法では、感光性パターン８４が、位置ずれ、寸法規格はずれ等のパターン不良を起こすと、洗浄等によって感光性パターン８４のみを除去することができないので、パターン再生をすることができないという問題がある。
【００２５】
また、感光性パターン８３と同一の材料によって構成される感光性パターン８４を感光性パターン８３の上に塗布すると、感光性パターン８４が感光性パターン８３とミキシングによって混合する結果、感光性パターン８４が崩れてしまうおそれがあるという問題がある。
【００２６】
本発明の目的は、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる半導体装置の製造方法を提供することにある。
【００２７】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板に形成する絶縁膜パターン形成工程と、前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程と、前記段差形成工程の後で、前記第１感光性パターンを除去する第１感光性パターン除去工程と、前記第１感光性パターン除去工程の後で、前記半導体基板の不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする。
【００２８】
本発明に係る他の半導体装置の製造方法は、半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板に形成する絶縁膜パターン形成工程と、前記半導体基板の不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程と、前記不純物導入工程の後で、前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、前記第１感光性パターン形成工程の後で、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程と、前記段差形成工程の後で、前記第１感光性パターンを除去する第１感光性パターン除去工程とを包含することを特徴とする。
【００２９】
本発明に係るさらに他の半導体装置の製造方法は、半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板に形成する絶縁膜パターン形成工程と、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を、前記位置合わせマーク領域に沿って前記半導体基板を熱酸化することによって形成する段差形成工程と、前記段差形成工程の後で、前記半導体基板の不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする。
【００３０】
本発明に係るさらに他の半導体装置の製造方法は、半導体基板の上に第１絶縁膜を形成する第１絶縁膜形成工程と、前記半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記第１絶縁膜の上に形成する絶縁膜パターン形成工程と、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を、前記位置合わせマーク領域に沿って前記第１絶縁膜をエッチングすることによって形成する段差形成工程と、前記段差形成工程の後で、前記半導体基板の不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする。
【００３１】
本発明に係るさらに他の半導体装置の製造方法は、半導体基板に第１不純物を導入するための第１不純物導入領域と前記半導体基板に第２不純物を導入するための第２不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板に形成する絶縁膜パターン形成工程と、前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記第１不純物導入領域および前記第２不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程と、前記段差形成工程の後で、前記第１感光性パターンを除去する第１感光性パターン除去工程と、前記第１感光性パターン除去工程の後で、前記第１不純物導入領域が露出するように開口する第２感光性パターンを、前記位置合わせマーク領域および前記第２不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第２感光性パターン形成工程と、前記半導体基板の前記第１不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記第１不純物導入領域に前記第１不純物を導入する第１不純物導入工程と、前記第１不純物導入工程の後で、前記第２感光性パターンを除去する第２感光性パターン除去工程と、前記第２感光性パターン除去工程の後で、前記第２不純物導入領域が露出するように開口する第３感光性パターンを、前記位置合わせマーク領域および前記第１不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第３感光性パターン形成工程と、前記半導体基板の第２不純物導入領域に沿って前記絶縁膜パターンに形成された開口を通って前記第２不純物導入領域に前記第２不純物を導入する第２不純物導入工程とを包含することを特徴とする。
【００３２】
【発明の実施の形態】
実施の形態に係る半導体装置の製造方法においては、位置合わせマーク領域が露出するように開口する第１感光性パターンを、不純物導入領域を覆うように絶縁膜パターンの上に形成する第１感光性パターン形成工程と、絶縁膜パターンに形成された開口に沿ってフォトマスクの位置を合わせるための段差を位置合わせマーク領域に沿って半導体基板に形成する段差形成工程とを包含している。このため、第１感光性パターンによって覆われた不純物導入領域は、フォトマスクの位置を合わせるための段差を形成するためのエッチングが行われない。従って、不純物導入領域は、エッチングされない。その結果、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【００３３】
この実施の形態では、前記半導体基板の上に第１絶縁膜と第２絶縁膜とをこの順番に形成する工程と、前記不純物導入領域と前記位置合わせマーク領域とに沿って開口する第２感光性パターンを前記第２絶縁膜の上に形成する工程とをさらに包含しており、前記絶縁膜パターン形成工程は、前記第２感光性パターンをマスクにして前記第２絶縁膜をエッチングすることによって前記絶縁膜パターンを形成することが好ましい。
【００３４】
前記絶縁膜パターン形成工程の後であって前記第１感光性パターン形成工程の前に、前記第２感光性パターンを除去する工程をさらに包含することが好ましい。
【００３５】
前記位置合わせマーク領域が露出するように形成された前記第１感光性パターンの開口は、前記位置合わせマーク領域に沿って形成された前記絶縁膜パターンの開口よりも大きくなっていることが好ましい。
【００３６】
前記段差形成工程は、ウェットエッチングによって前記段差を形成することが好ましい。
【００３７】
前記段差形成工程によって形成される前記段差の深さは、８０ナノメートル以上１２０ナノメートル以下になっていることが好ましい。
【００３８】
前記段差形成工程によって形成される前記段差の深さは、１００ナノメートルになっていることが好ましい。
【００３９】
前記絶縁膜パターン形成工程の前に、前記半導体基板の上に第１絶縁膜と第２絶縁膜とをこの順番に形成する工程と、前記第１感光性パターン除去工程の後で、前記半導体基板における前記不純物導入領域が露出するように前記第１絶縁膜を除去する第１絶縁膜除去工程とをさらに包含することが好ましい。
【００４０】
前記第１絶縁膜除去工程は、ウェットエッチングによって前記第１絶縁膜を除去することが好ましい。
【００４１】
前記不純物導入工程は、イオン注入によってボロンを前記不純物導入領域に導入することが好ましい。
【００４２】
前記不純物導入工程の後で、前記絶縁膜パターンをエッチングによって除去する工程をさらに包含することが好ましい。
【００４３】
前記第１感光性パターン除去工程の後で、前記不純物が導入される前記半導体基板の表面を保護するための熱酸化膜を形成する工程をさらに包含し、前記不純物導入工程は、前記熱酸化膜の上から前記不純物を導入することが好ましい。
【００４４】
前記熱酸化膜の膜厚は、５ナノメータ以上２０ナノメータ以下であることが好ましい。
【００４５】
他の実施の形態に係る半導体装置の製造方法においては、不純物導入工程の後で、位置合わせマーク領域が露出するように開口する第１感光性パターンを、不純物導入領域を覆うように絶縁膜パターンの上に形成する第１感光性パターン形成工程と、第１感光性パターン形成工程の後で、絶縁膜パターンに形成された開口に沿ってフォトマスクの位置を合わせるための段差を位置合わせマーク領域に沿って半導体基板に形成する段差形成工程とを包含している。このため、第１感光性パターンによって覆われた不純物導入領域は、フォトマスクの位置を合わせるための段差を形成するためのエッチングが行われない。従って、不純物導入領域は、エッチングされない。その結果、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【００４６】
他の実施の形態では、前記半導体基板の上に第１絶縁膜を１０ナノメータ以上５０ナノメータ以下の厚みに形成し、前記第１絶縁膜の上に第２絶縁膜を１００ナノメータ以上２００ナノメータ以下に形成する工程と、前記不純物導入領域と前記位置合わせマーク領域とに沿って開口する第２感光性パターンを前記第２絶縁膜の上に約３．０ミクロンの厚みに形成する工程とをさらに包含しており、前記不純物導入工程は、前記不純物導入領域に沿って前記第２感光性パターンに形成された開口および前記絶縁膜パターンに形成された開口を通って前記不純物を導入することが好ましい。
【００４７】
前記不純物導入工程の後であって前記第１感光性パターン形成工程の前に、前記第２感光性パターンを除去する工程をさらに包含することが好ましい。
【００４８】
前記不純物導入工程は、約９００キロエレクトロンボルト（ｋｅＶ）の加速エネルギーによってボロンを前記不純物導入領域にイオン注入することが好ましい。
【００４９】
前記段差形成工程によって形成される前記段差の深さは、８０ナノメートル以上１２０ナノメートル以下になっていることが好ましい。
【００５０】
前記段差形成工程によって形成される前記段差の深さは、１００ナノメートルになっていることが好ましい。
【００５１】
さらに他の実施の形態に係る半導体装置の製造方法においては、絶縁膜パターンに形成された開口に沿ってフォトマスクの位置を合わせるための段差を、位置合わせマーク領域に沿って半導体基板を熱酸化することによって形成する段差形成工程と、段差形成工程の後で、半導体基板の不純物導入領域に沿って絶縁膜パターンに形成された開口を通って不純物導入領域に不純物を導入する不純物導入工程とを包含している。このため、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【００５２】
さらに他の実施の形態では、前記段差形成工程は、前記半導体基板の表面を熱酸化して熱酸化膜を形成することが好ましい。
【００５３】
前記段差形成工程によって形成される前記段差は、前記熱酸化膜と前記半導体基板との間の界面が前記熱酸化膜の厚みの約５５％沈むことによって形成されることが好ましい。
【００５４】
前記熱酸化膜の厚みは約５０ナノメータであり、前記段差の深さは約３０ナノメータであることが好ましい。
【００５５】
さらに他の実施の形態に係る半導体装置の製造方法においては、絶縁膜パターンに形成された開口に沿ってフォトマスクの位置を合わせるための段差を、位置合わせマーク領域に沿って第１絶縁膜をエッチングすることによって形成する段差形成工程と、段差形成工程の後で、半導体基板の不純物導入領域に沿って絶縁膜パターンに形成された開口を通って不純物導入領域に不純物を導入する不純物導入工程とを包含している。このため、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【００５６】
さらに他の実施の形態では、前記第１絶縁膜形成工程によって形成される前記第１絶縁膜は、前記不純物導入領域において１０ナノメータ以上５０ナノメータ以下の厚みに形成され、前記位置合わせマーク領域において３００ナノメータ以上５００ナノメータ以下の厚みに形成されることが好ましい。
【００５７】
前記段差形成工程は、前記不純物導入領域において形成された第１絶縁膜をエッチングすることによって除去する工程を含んでいることが好ましい。
【００５８】
前記段差形成工程によって前記位置合わせマーク領域に形成された前記段差の深さは、少なくとも５０ナノメータ以上であることが好ましい。
【００５９】
前記段差形成工程の後であって前記不純物導入工程の前に、前記不純物導入領域を覆うように熱酸化膜を形成する工程をさらに包含することが好ましい。
【００６０】
前記熱酸化膜の膜厚は、５ナノメータ以上２０ナノメータ以下であることが好ましい。
【００６１】
さらに他の実施の形態に係る半導体装置の製造方法においては、前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記第１不純物導入領域および前記第２不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程とを包含している。このため、第１感光性パターンによって覆われた第１不純物導入領域および第２不純物導入領域は、フォトマスクの位置を合わせるための段差を形成するためのエッチングが行われない。従って、第１不純物導入領域および第２不純物導入領域は、エッチングされない。その結果、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて第１不純物導入領域および第２不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【００６２】
以下、図面を参照して本発明の実施の形態を説明する。
【００６３】
（実施の形態１）
図１（ａ）〜図１（ｄ）および図２（ａ）〜図２（ｅ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【００６４】
図１（ａ）を参照すると、まず、半導体基板６の上に第１絶縁膜４と第２絶縁膜５とをこの順番に形成する。半導体基板６は、例えばシリコン基板によって構成されている。第１絶縁膜４は、例えば熱酸化膜によって構成されている。第２絶縁膜５は、例えばシリコン窒化膜によって構成されている。これらの熱酸化膜およびシリコン窒化膜は、例えば素子間フィールド酸化膜を形成する際の酸化膜とシリコン窒化膜とを使用する。熱酸化膜によって構成される第１絶縁膜４の膜厚は、約１０ナノメータ（ｎｍ）以上約５０ナノメータ以下である。シリコン窒化膜によって構成される第２絶縁膜５は、減圧ＣＶＤ法によって形成されており、その膜厚は約１００ナノメータ以上約２００ナノメータ以下である。
【００６５】
そして、第２絶縁膜５の上に感光性材料を塗布した後、不純物導入領域７と位置合わせマーク領域８とに沿って感光性材料を除去して感光性パターン３を形成する。
【００６６】
図１（ｂ）を参照すると、次に、感光性パターン３をマスクとして第２絶縁膜５をエッチング除去して絶縁膜パターン１を形成する。このエッチングは、ドライエッチングが好ましい。例えばＣＨＦ３ガスによってドライエッチングする。第２絶縁膜５のエッチング速度が第１絶縁膜４のエッチング速度に対して選択比が十分得られるような条件によって第２絶縁膜５をエッチングする。
【００６７】
図１（ｃ）を参照すると、感光性パターン３を洗浄等によって除去する。そして、絶縁膜パターン１の上に感光性材料を塗布した後、位置合わせマーク領域８に対応する部分の感光性材料を除去して、不純物導入領域７を覆うように感光性パターン２を形成する。位置合わせマーク領域８における感光性パターン２の開口は、絶縁膜パターン１の開口と同じ大きさに形成することが好ましい。しかしながら、両開口を同じ大きさに形成することは困難であるため、感光性パターン２の開口は、絶縁膜パターン１の開口よりも大きくなるように形成する。
【００６８】
図１（ｄ）を参照すると、絶縁膜パターン１をマスクとしてフッ酸によるウェットエッチングによって第１絶縁膜４をエッチング除去する。ドライエッチングによって第１絶縁膜４をエッチング除去してもよい。
【００６９】
図２（ａ）を参照すると、絶縁膜パターン１をマスクとして塩素系ガスによるドライエッチングによって半導体基板６を掘り下げ、位置合わせマークのための段差１１を形成する。不純物導入領域７は感光性パターン２によって覆われているため、ドライエッチングによって段差は形成されない。
【００７０】
一般に波長６３３ナノメータのヘリウム（Ｈｅ）−ネオン（Ｎｅ）レーザを光源とするＬＳＡ（Ｌａｓｅｒ Ｓｅａｒｃｈ Ａｌｉｇｈｎｍｅｎｔ）センサによって、位置合わせマークに基づいたフォトマスクの位置合わせが行われる。ＬＳＡは、位置合わせマークのための段差１１によって反射された回折光を検出する。回折光の信号強度は、シリコン段差、膜厚、屈折率等の干渉条件に依存する。シリコン段差によって回折光が干渉し、位相差によって信号強度が振幅を持つため、位置合わせマークのための段差１１によって反射された回折光の信号強度が弱いと、フォトマスクの位置合わせをすることができない。
【００７１】
図３は、実施の形態１に係る半導体装置の製造方法において形成される位置合わせマークのための段差と回折効率との間の関係をシミュレーションした結果を示すグラフである。横軸は半導体基板６に形成された位置合わせマークのための段差１１の深さを示しており、縦軸は段差１１によって反射された回折光の回折効率を示している。
【００７２】
段差が１００ナノメータ（ｎｍ）のときに、回折効率は最初のピークを示している。以降、２００ナノメータの周期によって回折効率はピークを示している。従って、回折効率は、１００ナノメータ、３００ナノメータ、５００ナノメータというように、１００ナノメータから２００ナノメータ周期でピークを有している。このうちで最も大きい回折効率を得ることができるのは、段差が１００ナノメータのときである。段差が２００ナノメータ、４００ナノメータ、・・・、というように、２００ナノメータから２００ナノメータ周期の段差では、回折光が弱めあうため、強い信号強度が得られない。特に、段差が２００ナノメータのときは、ＬＳＡセンサによる位置合わせに必要な回折効率２％を得ることができないために、フォトマスクの位置合わせをすることができない。
【００７３】
シリコンエッチング時のばらつきを±２０％考慮すれば、位置合わせマークのための段差１１の深さは、８０ナノメータ以上１２０ナノメータ以下であることが好ましく、１００ナノメータであることが最も好ましい。
【００７４】
図２（ｂ）を参照すると、感光性パターン２を洗浄等によって除去した後、絶縁膜パターン１をマスクとして不純物導入領域７における第１絶縁膜４をエッチング除去する。このエッチング処理は、ウェットエッチングを使用する。ドライエッチングによって第１絶縁膜４を除去すると、エッチング時のプラズマダメージによって半導体基板６に結晶欠陥が生じ、リーク電流の発生により半導体装置の特性が劣化するからである。
【００７５】
図２（ｃ）を参照すると、熱酸化によって、不純物導入領域７および位置合わせマーク領域８を覆うように熱酸化膜１３を約５ナノメータ以上約２０ナノメータ以下の膜厚に形成する。
【００７６】
図２（ｄ）を参照すると、不純物導入領域７および位置合わせマーク領域８へ絶縁膜パターン１の開口を通って熱酸化膜１３の上から不純物１２をイオン注入等によって導入する。導入される不純物１２は、例えばボロン（Ｂ）、ＢＦ２、砒素（Ａｓ）、リン（Ｐ）またはＳｂである。このときのイオン注入阻止能は、第１絶縁膜４の膜厚と第２絶縁膜５の膜厚との和によって決定される。実施の形態１では、素子間分離フィールド酸化膜を形成する際の熱酸化膜を第１絶縁膜４に使用しており、シリコン窒化膜を第２絶縁膜５に使用しているので、例えば、熱酸化膜の膜厚を５０ナノメータとし、シリコン窒化膜の膜厚を１６０ナノメータとすると、ボロンイオンを注入する時の加速エネルギーは３５キロエレクトロンボルト（ｋｅＶ）まで阻止可能であり、砒素イオンを注入する時の加速エネルギーは２９０キロエレクトロンボルト（ｋｅＶ）まで阻止可能である。
【００７７】
第１絶縁膜４の膜厚と第２絶縁膜５の膜厚とを厚くすればするほど、イオン注入阻止能は向上する。例えば、第２絶縁膜５を構成するシリコン窒化膜の膜厚を約１０００ナノメータにすると、ボロンイオンを注入する時の加速エネルギーは３５０キロエレクトロンボルト（ｋｅＶ）まで阻止可能になり、砒素イオンを注入する時の加速エネルギーは１５００キロエレクトロンボルト（ｋｅＶ）まで阻止可能になる。
【００７８】
図２（ｅ）を参照すると、絶縁膜パターン１をエッチングによって除去する。このエッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。ウェットエッチングでは、リン酸によるエッチングを採用することができる。半導体基板６は熱酸化膜１３によって覆われているので、半導体基板６はリン酸によってエッチングされることはない。
【００７９】
そして、第１絶縁膜４をエッチングによって除去する。このエッチングはウェットエッチングが好ましい。ウェットエッチングには、フッ酸を使用することができる。このようにして、所望の不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を得ることができる。
【００８０】
このように、不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を同一の絶縁膜パターン１に基づいて形成することができる。これにより、不純物導入領域と位置合わせマークとは自己整合的に形成される。このため、以降の工程における他の不純物導入領域の形成やゲート電極の形成のときのフォトマスクの位置合わせは、位置合わせマークを介して不純物導入領域７を直接基準として行うことができる。従って、重ね合わせ精度が向上する。その結果、半導体装置の特性を安定化することができる。
【００８１】
特に固体撮像装置においては、転送チャネル領域、フォトダイオード領域および分離領域等がフォトマスクによる不純物導入工程によって形成されるため、不純物導入領域の相対位置が変化すると、固体撮像装置の特性が劣化する。このため、フォトマスクの重ね合わせ工程では、転送チャネル領域、フォトダイオード領域および分離領域を被重ね合わせ領域として他の重ねあわせを行わなければならない。
【００８２】
この点は、バイポーラトランジスタにおいても同様である。バイポーラトランジスタは、フォトマスクの重ね合わせ工程と不純物導入工程とによって形成されたベース領域の中にエミッタ領域を形成しなければならない。この場合、ベース領域に対するエミッタ領域の相対位置が変化すると、バイポーラトランジスタの特性が劣化する。
【００８３】
従って、前述した固体撮像装置およびバイポーラトランジスタのように、互いに異なる不純物領域同士の重ね合わせ精度が重要な半導体装置に対して実施の形態１は特に有用である。
【００８４】
実施の形態１では、位置合わせマークのためのシリコン段差が８０ナノメータ以上１２０ナノメータ以下に形成される。波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＳＡセンサを用いる場合、前述したようにシリコン段差が１００ナノメータのときに最も大きな回折効率が得られる。シリコン段差を形成するためのエッチングにおけるばらつきを考慮しても、シリコン段差が８０ナノメータ以上１２０ナノメータ以下に形成されていれば、十分高い回折効率を得ることができる。このため、安定してフォトマスクの位置を合わせることができる。
【００８５】
実施の形態１では、第１絶縁膜４が熱酸化膜によって形成され、第２絶縁膜５がシリコン窒化膜によって形成される例を示した。しかし、本発明はこれに限定されない。第１絶縁膜４のエッチング速度が第２絶縁膜５のエッチング速度よりも小さくなるような材料によって、第１絶縁膜４および第２絶縁膜５をそれぞれ形成すればよい。
【００８６】
また実施の形態１では、第１絶縁膜４をウェットエッチングによって除去した後にシリコン基板をドライエッチングして位置合わせマークのための段差１１を形成する例を示したが、本発明はこれに限定されない。第１絶縁膜４の除去と段差１１の形成とをドライエッチングによって同時に行ってもよい。
【００８７】
さらに実施の形態１では、熱酸化膜１３の上からイオン注入によって不純物導入領域７に不純物１２を導入する例を示したが、熱酸化膜１３を形成することなく、半導体基板６の上から直接イオンを注入して不純物導入領域７に不純物１２を導入してもよい。
【００８８】
（実施の形態２）
図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｄ）は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。図４（ａ）および図４（ｂ）に示す工程は、実施の形態１において図１（ａ）および図１（ｂ）を参照して前述した工程と同一である。
【００８９】
図４（ａ）を参照すると、まず、半導体基板６の上に第１絶縁膜４と第２絶縁膜５とをこの順番に形成する。半導体基板６は、シリコン基板によって構成されている。第１絶縁膜４は、例えば熱酸化膜によって構成されている。第２絶縁膜５は、例えばシリコン窒化膜によって構成されている。これらの熱酸化膜およびシリコン窒化膜は、例えば素子間フィールド酸化膜を形成する際の酸化膜とシリコン窒化膜とを使用する。熱酸化膜によって構成される第１絶縁膜４の膜厚は、約１０ナノメータ（ｎｍ）以上約５０ナノメータ以下である。シリコン窒化膜によって構成される第２絶縁膜５は、減圧ＣＶＤ法によって形成されており、その膜厚は約１００ナノメータ以上約２００ナノメータ以下である。
【００９０】
そして、第２絶縁膜５の上に感光性材料を塗布した後、不純物導入領域７と位置合わせマーク領域８とに沿って感光性材料を除去して感光性パターン３を形成する。
【００９１】
図４（ｂ）を参照すると、次に、感光性パターン３をマスクとして第２絶縁膜５をエッチング除去して絶縁膜パターン１を形成する。このエッチングは、ドライエッチングが好ましい。例えばＣＨＦ３ガスによってドライエッチングする。第２絶縁膜５のエッチング速度が第１絶縁膜４のエッチング速度に対して選択比が十分得られるような条件によって第２絶縁膜５をエッチングする。
【００９２】
図４（ｃ）を参照すると、不純物導入領域７および位置合わせマーク領域８へ感光性パターン３の開口および絶縁膜パターン１の開口を通って第１絶縁膜４の上から不純物１２をイオン注入等によって導入する。導入される不純物１２は、例えばボロン（Ｂ）、ＢＦ２、砒素（Ａｓ）、リン（Ｐ）またはＳｂである。このときのイオン注入阻止能は、第１絶縁膜４の膜厚と第２絶縁膜５の膜厚と感光性パターン３の膜厚との和によって決定される。
【００９３】
感光性材料の粘度と感光性材料を塗布するときの回転数によって決定される感光性パターン３の膜厚は、熱酸化によって形成する第１絶縁膜４の膜厚および減圧ＣＶＤ法によって形成する第２絶縁膜５の膜厚よりも劇的に厚く形成することができる。このため、イオン注入阻止能が飛躍的に向上する。例えば感光性パターン３の膜厚が約３．０ミクロン（μｍ）であると、ボロンイオンを注入する時の加速エネルギーが約９００キロエレクトロンボルト（ｋｅＶ）までの高エネルギーを有するイオン注入による深い拡散層の形成が可能であり、砒素（Ａｓ）イオンを注入する時の加速エネルギーが約２２００キロエレクトロンボルト（ｋｅＶ）までの高エネルギーを有するイオン注入による深い拡散層の形成が可能である。
【００９４】
次に、図４（ｄ）を参照すると、感光性パターン３を洗浄等によって除去する。そして、絶縁膜パターン１の上に感光性材料を塗布した後、位置合わせマーク領域８に対応する部分の感光性材料を除去して、不純物導入領域７を覆うように感光性パターン２を形成する。位置合わせマーク領域８における感光性パターン２の開口は、絶縁膜パターン１の開口と同じ大きさに形成することが好ましい。しかしながら、両開口を同じ大きさに形成することは困難であるため、感光性パターン２の開口は、絶縁膜パターン１の開口よりも大きくなるように形成する。
【００９５】
そして、図５（ａ）を参照すると、絶縁膜パターン１をマスクとしてフッ酸によるウェットエッチングによって第１絶縁膜４をエッチング除去する。ドライエッチングによって第１絶縁膜４をエッチング除去してもよい。
【００９６】
その後、図５（ｂ）を参照すると、絶縁膜パターン１をマスクとして塩素系ガスによるドライエッチングによって半導体基板６を掘り下げ、位置合わせマークのための段差１１を形成する。不純物導入領域７は感光性パターン２によって覆われているため、ドライエッチングによる段差は形成されない。
【００９７】
シリコンエッチング時のばらつきを±２０％考慮すれば、位置合わせマークのための段差１１の深さは、８０ナノメータ以上１２０ナノメータ以下であることが好ましく、１００ナノメータであることが最も好ましい。
【００９８】
図５（ｃ）を参照すると、熱酸化によって、不純物導入領域７および位置合わせマーク領域８を覆うように熱酸化膜１３を約５ナノメータ以上約２０ナノメータ以下の膜厚に形成する。
【００９９】
図５（ｄ）を参照すると、絶縁膜パターン１をエッチングによって除去する。このエッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。ウェットエッチングでは、リン酸によるエッチングを採用することができる。半導体基板６は熱酸化膜１３によって覆われているので、半導体基板６はリン酸によってエッチングされることはない。
【０１００】
そして、第１絶縁膜４をエッチングによって除去する。このエッチングはウェットエッチングが好ましい。ウェットエッチングには、フッ酸を使用することができる。このようにして、所望の不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を得ることができる。
【０１０１】
このように、不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を同一の絶縁膜パターン１に基づいて形成することができる。
【０１０２】
実施の形態２においては不純物導入領域の形成において、第１絶縁膜４の膜厚と第２絶縁膜５の膜厚とに加えて、感光性パターン３の膜厚をイオン注入の阻止膜厚として使用することができる。このため、使用することができる加速エネルギーの幅が広がるので、より高いエネルギーを有するイオンを注入することができる。その結果、より深い不純物導入領域を形成することができる。
【０１０３】
このとき、より高いエネルギーを有するイオンを注入された不純物導入領域と位置合わせマークとは自己整合的に形成される。このため、以降の工程における他の不純物導入領域の形成とゲート電極を形成するときのフォトマスクの位置合わせとは、不純物導入領域７を直接基準として行うことができる。従って、重ね合わせ精度が向上する。その結果、半導体装置の特性を安定化することができる。
【０１０４】
実施の形態２では、前述した実施の形態１と同様に、位置合わせマークのためのシリコン段差が８０ナノメータ以上１２０ナノメータ以下に形成される。波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＳＡセンサを用いる場合、前述したようにシリコン段差が１００ナノメータのときに最も大きな回折効率が得られる。シリコン段差を形成するためのエッチングにおけるばらつきを考慮しても、シリコン段差が８０ナノメータ以上１２０ナノメータ以下に形成されていれば、十分高い回折効率を得ることができる。このため、安定してフォトマスクの位置を合わせることができる。
【０１０５】
また実施の形態２では、前述した実施の形態１と同様に、第１絶縁膜４が熱酸化膜によって形成され、第２絶縁膜５がシリコン窒化膜によって形成される例を示した。しかし、本発明はこれに限定されない。第１絶縁膜４のエッチング速度が第２絶縁膜５のエッチング速度よりも小さくなるような材料によって、第１絶縁膜４および第２絶縁膜５をそれぞれ形成すればよい。
【０１０６】
さらに実施の形態２では、前述した実施の形態１と同様に、第１絶縁膜４をウェットエッチングによって除去した後にシリコン基板をドライエッチングして位置合わせマークのための段差１１を形成する例を示したが、本発明はこれに限定されない。第１絶縁膜４の除去と段差１１の形成とをドライエッチングによって同時に行ってもよい。
【０１０７】
さらに実施の形態１では、前述した実施の形態１と同様に、熱酸化膜１３の上からイオン注入によって不純物導入領域７に不純物１２を導入する例を示したが、熱酸化膜１３を形成することなく、半導体基板６の上から直接イオンを注入して不純物導入領域７に不純物１２を導入してもよい。
【０１０８】
（実施の形態３）
図６（ａ）〜図６（ｆ）は、実施の形態３に係る半導体装置の製造方法を説明するための断面図である。図６（ａ）および図６（ｂ）に示す工程は、実施の形態１において図１（ａ）および図１（ｂ）を参照して前述した工程と同一である。従って、その説明は省略する。
【０１０９】
図６（ｃ）を参照すると、感光性パターン３を洗浄等によって除去した後、絶縁膜パターン１をマスクとして位置合わせマーク領域８および不純物導入領域７における第１絶縁膜４をエッチング除去する。このエッチング処理は、ウェットエッチングを使用する。ドライエッチングによって第１絶縁膜４を除去すると、エッチング時のプラズマダメージによって半導体基板６に結晶欠陥が生じ、リーク電流の発生により半導体装置の特性が劣化するからである。ウェットエッチングの場合、フッ酸によるエッチングを採用することができる。
【０１１０】
図６（ｄ）を参照すると、熱酸化によって、不純物導入領域７および位置合わせマーク領域８を覆うように熱酸化膜１３を形成する。半導体基板６は酸化され、半導体基板６と熱酸化膜１３との間の界面は、半導体基板６の表面よりも掘り下げられる。このときに生じる段差１１Ｃをフォトマスクの位置合わせマークとして用いる。半導体基板６と熱酸化膜１３との間の界面は、酸化膜１３の膜厚の約５５％沈む。熱酸化膜１３の膜厚が５０ナノメータのとき、段差１１Ｃの深さは約３０ナノメータである。
【０１１１】
フォトマスクの位置合わせは、波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＩＡ（Ｌａｓｅｒ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ａｌｉｇｈｍｅｎｔ）センサによって行われる。回折光のビート信号と基準信号との間の位相差を検出することによりＬＩＡセンサはフォトマスクの位置合わせを行っており、段差１１Ｃの深さが約３０ナノメータあればＬＩＡセンサによって十分位相差を検出することができる。
【０１１２】
図６（ｅ）を参照すると、不純物導入領域７および位置合わせマーク領域８へ絶縁膜パターン１の開口を通って熱酸化膜１３の上から不純物１２をイオン注入等によって導入する。導入される不純物１２は、例えばボロン（Ｂ）、ＢＦ２、砒素（Ａｓ）、リン（Ｐ）またはＳｂである。このときのイオン注入阻止能は、第１絶縁膜４の膜厚と第２絶縁膜５の膜厚との和によって決定される。
【０１１３】
図６（ｆ）を参照すると、絶縁膜パターン１をエッチングによって除去する。このエッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。ウェットエッチングでは、リン酸によるエッチングを採用することができる。半導体基板６は熱酸化膜１３によって覆われているので、半導体基板６はリン酸によってエッチングされることはない。
【０１１４】
そして、第１絶縁膜４をエッチングによって除去する。このエッチングはウェットエッチングが好ましい。ウェットエッチングには、フッ酸を使用することができる。このようにして、所望の不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を得ることができる。
【０１１５】
このように、不純物導入領域７および熱酸化によるシリコン段差１１を同一の絶縁膜パターン１に基づいて形成することができる。これにより、不純物導入領域と位置合わせマークとは自己整合的に形成される。このため、以降の工程における他の不純物導入領域の形成とゲート電極を形成するときのフォトマスクの位置合わせとは、不純物導入領域７を直接基準として行うことができる。従って、重ね合わせ精度が向上する。その結果、半導体装置の特性を安定化することができる。
【０１１６】
実施の形態３では、第１絶縁膜４が熱酸化膜によって形成され、第２絶縁膜５がシリコン窒化膜によって形成される例を示した。しかし、本発明はこれに限定されない。第１絶縁膜４のエッチング速度が第２絶縁膜５のエッチング速度よりも小さくなるような材料によって、第１絶縁膜４および第２絶縁膜５をそれぞれ形成すればよい。
【０１１７】
また実施の形態３では、波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＩＡセンサによってフォトマスクの位置合わせを行う例を示したが、本発明はこれに限定されない。熱酸化膜の膜厚を調整することによって位置合わせマークのためのシリコン段差の深さを変更すれば、ＬＳＡ（Ｌａｓｅｒ Ｓｔｅｐ Ａｌｉｇｈｎｍｅｎｔ）およびＦＩＡ（Ｆｉｅｌｄ Ｉｍａｇｅ Ａｌｉｇｈｎｍｅｎｔ）等の各種センサによってフォトマスクの位置合わせを行うことができる。
【０１１８】
以上のように実施の形態３によれば、絶縁膜パターン１に形成された開口に沿ってフォトマスクの位置を合わせるための段差１１Ｃを、位置合わせマーク領域８に沿って半導体基板６を熱酸化することによって形成する段差形成工程と、段差形成工程の後で、半導体基板６の不純物導入領域７に沿って絶縁膜パターン１に形成された開口を通って不純物導入領域７に不純物１２を導入する不純物導入工程とを包含している。このため、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる。
【０１１９】
（実施の形態４）
図７（ａ）〜図７（ｄ）および図８（ａ）〜図８（ｄ）は、実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【０１２０】
図７（ａ）を参照すると、まず、半導体基板６の上に第１絶縁膜４Ｄと第２絶縁膜５とを形成する。第１絶縁膜４Ｄは、例えば熱酸化膜によって構成されている。第２絶縁膜５は、例えばシリコン窒化膜によって構成されている。これらの熱酸化膜およびシリコン窒化膜は、例えば素子間フィールド酸化膜を形成する際の絶縁膜（酸化膜とシリコン窒化膜）を使用する。熱酸化膜によって構成される第１絶縁膜４Ｄの膜厚は、不純物導入領域７において約１０ナノメータ（ｎｍ）以上約５０ナノメータ以下であり、位置合わせマーク領域８においては約３００ナノメータ以上約５００ナノメータ以下である。
【０１２１】
シリコン窒化膜によって構成される第２絶縁膜５は、減圧ＣＶＤ法によって形成されており、その膜厚は約１００ナノメータ以上約２００ナノメータ以下である。
【０１２２】
図７（ｂ）を参照すると、第２絶縁膜５をエッチングによって除去する。このエッチングは、ウェットエッチングが好ましく、例えばリン酸によるエッチングを採用することができる。そして、シリコン窒化膜によって構成される第３絶縁膜１４を減圧ＣＶＤ法によって第１絶縁膜４Ｄの上に約１００ナノメータ以上約２００ナノメータ以下の厚みに形成する。
【０１２３】
図７（ｃ）を参照すると、第３絶縁膜１４の上に感光性材料を塗布した後、不純物導入領域７と位置合わせマーク領域８とに対応する部分が開口した感光性パターン２を形成する。
【０１２４】
図７（ｄ）を参照すると、感光性パターン２をマスクとして第３絶縁膜１４をエッチング除去して絶縁膜パターン１を形成する。このエッチングは、ドライエッチングが好ましい。例えばＣＨＦ３ガスによってドライエッチングする。第２絶縁膜５のエッチング速度が第１絶縁膜４のエッチング速度に対して選択比が十分得られるような条件によって第２絶縁膜５をエッチングする。
【０１２５】
図８（ａ）を参照すると、感光性パターン２を洗浄等によって除去する。そして、絶縁膜パターン１をマスクとして第１絶縁膜４Ｄをエッチングして、位置合わせマークのための段差１１Ｄを形成する。このエッチングは、ウェットエッチングが好ましく、例えばフッ酸によるエッチングを採用することができる。このエッチング量は、不純物領域７における第１絶縁膜４Ｄを十分除去することができるように設定し、かつ位置合わせマーク領域８における段差１１Ｄの深さが少なくとも５０ナノメータに形成されるように設定する。
【０１２６】
波長６３３ナノメータのヘリウム（Ｈｅ）−ネオン（Ｎｅ）レーザを光源とするＬＳＡセンサによって、位置合わせマークに基づいたフォトマスクの位置合わせが行われる。ＬＳＡセンサでは、段差１１Ｄの深さが少なくとも５０ナノメータであれば、フォトマスクの位置合わせマークとして十分使用可能である。
【０１２７】
図８（ｂ）を参照すると、熱酸化によって、不純物導入領域７および位置合わせマーク領域８を覆うように熱酸化膜１３を約５ナノメータ以上約２０ナノメータ以下の膜厚に形成する。
【０１２８】
図８（ｃ）を参照すると、不純物導入領域７および位置合わせマーク領域８へ絶縁膜パターン１の開口を通って熱酸化膜１３の上から不純物１２をイオン注入等によって導入する。導入される不純物１２は、例えばボロン（Ｂ）、ＢＦ２、砒素（Ａｓ）、リン（Ｐ）またはＳｂである。このときのイオン注入阻止能は、第１絶縁膜４Ｄの膜厚と第２絶縁膜５の膜厚との和によって決定される。
【０１２９】
図８（ｄ）を参照すると、絶縁膜パターン１をエッチングによって除去する。このエッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。ウェットエッチングでは、リン酸によるエッチングを採用することができる。半導体基板６は熱酸化膜１３によって覆われているので、半導体基板６はリン酸によってエッチングされることはない。
【０１３０】
このようにして、所望の不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１Ｄを得ることができる。
【０１３１】
このように、不純物導入領域７およびフォトマスクの位置合わせマークのための酸化膜段差１１Ｄを同一の絶縁膜パターン１に基づいて形成することができる。これにより、不純物導入領域と位置合わせマークとは自己整合的に形成される。このため、以降の工程における他の不純物導入領域の形成とゲート電極を形成するときのフォトマスクの位置合わせとは、不純物導入領域７を直接基準として行うことができる。従って、重ね合わせ精度が向上する。その結果、半導体装置の特性を安定化することができる。
【０１３２】
また実施の形態４では、波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＳＡセンサによってフォトマスクの位置合わせを行う例を示したが、本発明はこれに限定されない。熱酸化膜のエッチング量を調整することによって位置合わせマークのための酸化膜段差の深さを変更すれば、ＬＩＡ（Ｌａｓｅｒ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ａｌｉｇｈｎｍｅｎｔ）およびＦＩＡ（Ｆｉｅｌｄ Ｉｍａｇｅ Ａｌｉｇｈｎｍｅｎｔ）等の各種センサによってフォトマスクの位置合わせを行うことができる。
【０１３３】
さらに実施の形態４では、熱酸化膜１３の上からイオン注入によって不純物導入領域７に不純物１２を導入する例を示したが、熱酸化膜１３を形成することなく、半導体基板６の上から直接イオンを注入して不純物導入領域７に不純物１２を導入してもよい。
【０１３４】
さらに実施の形態４では、第１絶縁膜４Ｄが熱酸化膜によって形成され、第３絶縁膜１４がシリコン窒化膜によって形成される例を示した。しかし、本発明はこれに限定されない。第１絶縁膜４Ｄのエッチング速度が第３絶縁膜１４のエッチング速度よりも小さくなるような材料によって、第１絶縁膜４Ｄおよび第３絶縁膜１４をそれぞれ形成すればよい。
【０１３５】
以上のように実施の形態４によれば、絶縁膜パターン１に形成された開口に沿ってフォトマスクの位置を合わせるための段差１１Ｄを、位置合わせマーク領域８に沿って第１絶縁膜４Ｄをエッチングすることによって形成する段差形成工程と、段差形成工程の後で、半導体基板６の不純物導入領域７に沿って絶縁膜パターン１に形成された開口を通って不純物導入領域７に不純物１２を導入する不純物導入工程とを包含している。このため、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターン１に基づいて不純物導入領域７と位置合わせマーク領域８とを整合的に形成することができる。
【０１３６】
（実施の形態５）
図９（ａ）〜図９（ｅ）および図１０（ａ）〜図１０（ｅ）は、実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【０１３７】
図９（ａ）を参照すると、まず、半導体基板６の上に第１絶縁膜４と第２絶縁膜５とをこの順番に形成する。第１絶縁膜４は、例えば熱酸化膜によって構成されている。第２絶縁膜５は、例えばシリコン窒化膜によって構成されている。これらの熱酸化膜およびシリコン窒化膜は、例えば素子間フィールド酸化膜を形成する際の絶縁膜（酸化膜とシリコン窒化膜）を使用する。熱酸化膜によって構成される第１絶縁膜４の膜厚は、約１０ナノメータ（ｎｍ）以上約５０ナノメータ以下である。シリコン窒化膜によって構成される第２絶縁膜５は、減圧ＣＶＤ法によって形成されており、その膜厚は約１００ナノメータ以上約２００ナノメータ以下である。
【０１３８】
そして、第２絶縁膜５の上に感光性材料を塗布した後、第１不純物導入領域７Ａと第２不純物導入領域７Ｂと位置合わせマーク領域８とに沿って感光性材料を除去して感光性パターン３を形成する。
【０１３９】
図９（ｂ）を参照すると、次に、感光性パターン３をマスクとして第２絶縁膜５をエッチング除去して絶縁膜パターン１を形成する。このエッチングは、ドライエッチングが好ましい。例えばＣＨＦ３ガスによってドライエッチングする。第２絶縁膜５のエッチング速度が第１絶縁膜４のエッチング速度に対して選択比が十分得られるような条件によって第２絶縁膜５をエッチングする。
【０１４０】
図９（ｃ）を参照すると、感光性パターン３を洗浄等によって除去する。そして、絶縁膜パターン１の上に感光性材料を塗布した後、位置合わせマーク領域８に対応する部分の感光性材料を除去して、第１不純物導入領域７Ａおよび第２不純物領域７Ｂを覆うように感光性パターン２を形成する。位置合わせマーク領域８における感光性パターン２の開口は、絶縁膜パターン１の開口と同じ大きさに形成することが好ましい。しかしながら、両開口を同じ大きさに形成することは困難であるため、感光性パターン２の開口は、絶縁膜パターン１の開口よりも大きくなるように形成する。
【０１４１】
図９（ｄ）を参照すると、絶縁膜パターン１をマスクとしてフッ酸によるウェットエッチングによって第１絶縁膜４をエッチング除去する。ドライエッチングによって第１絶縁膜４をエッチング除去してもよい。
【０１４２】
図９（ｅ）を参照すると、絶縁膜パターン１をマスクとして塩素系ガスによるドライエッチングによって半導体基板６を掘り下げ、位置合わせマークのための段差１１を形成する。第１不純物導入領域７Ａおよび第２不純物導入領域７Ｂは感光性パターン２によって覆われているため、ドライエッチングによる段差は形成されない。
【０１４３】
実施の形態５では、前述した実施の形態１と同様に、位置合わせマークのためのシリコン段差１１が８０ナノメータ以上１２０ナノメータ以下に形成される。波長６３３ナノメータのＨｅ−Ｎｅレーザを光源とするＬＳＡセンサを用いる場合、前述したようにシリコン段差が１００ナノメータのときに最も大きな回折効率が得られる。シリコン段差を形成するためのエッチングにおけるばらつきを考慮しても、シリコン段差が８０ナノメータ以上１２０ナノメータ以下に形成されていれば、十分高い回折効率を得ることができる。このため、安定してフォトマスクの位置を合わせることができる。
【０１４４】
図１０（ａ）を参照すると、感光性パターン２を洗浄等によって除去した後、絶縁膜パターン１をマスクとして不純物導入領域７における第１絶縁膜４をエッチング除去する。このエッチング処理は、ウェットエッチングを使用する。ドライエッチングによって第１絶縁膜４を除去すると、エッチング時のプラズマダメージによって半導体基板６に結晶欠陥が生じ、リーク電流の発生により半導体装置の特性が劣化するからである。
【０１４５】
図１０（ｂ）を参照すると、熱酸化によって、不純物導入領域７および位置合わせマーク領域８を覆うように熱酸化膜１３を約５ナノメータ以上約２０ナノメータ以下の膜厚に形成する。
【０１４６】
図１０（ｃ）を参照すると、第１不純物導入領域７Ａに対応する部分が開口する感光性パターン２Ａを第２不純物導入領域７Ｂおよび位置合わせマーク領域８を覆うように絶縁膜パターン１の上に形成する。そして、絶縁膜パターン１の開口を通って熱酸化膜１３の上から第１不純物１２Ａを第１不純物導入領域７Ａに導入する。
【０１４７】
図１０（ｄ）を参照すると、感光性パターン２Ａを洗浄等によって除去する。次に、第２不純物導入領域７Ｂに対応する部分が開口する感光性パターン２Ｂを第１不純物導入領域７Ａおよび位置合わせマーク領域８を覆うように絶縁膜パターン１の上に形成する。そして、絶縁膜パターン１の開口を通って熱酸化膜１３の上から第２不純物１２Ｂを第２不純物導入領域７Ｂに導入する。
【０１４８】
図１０（ｅ）を参照すると、感光性パターン２Ｂを洗浄等によって除去する。そして、絶縁膜パターン１をエッチングによって除去する。このエッチングは、ドライエッチングであってもよく、ウェットエッチングであってもよい。ウェットエッチングでは、リン酸によるエッチングを採用することができる。半導体基板６は熱酸化膜１３によって覆われているので、半導体基板６はリン酸によってエッチングされることはない。
【０１４９】
そして、第１絶縁膜４をエッチングによって除去する。このエッチングはウェットエッチングが好ましい。ウェットエッチングには、フッ素を使用することができる。このようにして、所望の不純物導入領域７およびフォトマスクの位置合わせマークのためのシリコン段差１１を得ることができる。
【０１５０】
このように、第１不純物導入領域７Ａ、第２不純物領域７Ｂおよびフォトマスクの位置合わせマークのためのシリコン段差１１を同一の絶縁膜パターン１に基づいて形成することができる。これにより、第１および第２不純物導入領域と位置合わせマークとは自己整合的に形成される。このため、以降の工程における他の不純物導入領域の形成とゲート電極を形成するときのフォトマスクの位置合わせとは、第１および第２不純物導入領域を直接基準として行うことができる。従って、重ね合わせ精度が向上する。その結果、半導体装置の特性を安定化することができる。
【０１５１】
実施の形態５では、２種類の不純物導入領域と位置合わせマークとが自己整合的に形成される例を示したが、３種類以上の不純物導入領域と位置合わせマークとを自己整合的に形成してもよい。
【０１５２】
【発明の効果】
以上のように本発明によれば、半導体装置の特性の劣化を招くことなく、共通の絶縁膜パターンに基づいて不純物導入領域と位置合わせマーク領域とを整合的に形成することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図２】（ａ）〜（ｅ）は、実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図３】実施の形態１に係る半導体装置の製造方法において形成される段差と回折効率との間の関係を示すグラフである。
【図４】（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図５】（ａ）〜（ｄ）は、実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図６】（ａ）〜（ｆ）は、実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図７】（ａ）〜（ｄ）は、実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図８】（ａ）〜（ｄ）は、実施の形態４に係る半導体装置の製造方法を説明するための断面図である。
【図９】（ａ）〜（ｅ）は、実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【図１０】（ａ）〜（ｅ）は、実施の形態５に係る半導体装置の製造方法を説明するための断面図である。
【図１１】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を説明するための断面図である。
【図１２】（ａ）〜（ｄ）は、従来の半導体装置の他の製造方法を説明するための断面図である。
【図１３】（ａ）〜（ｄ）は、従来の半導体装置のさらに他の製造方法を説明するための断面図である。
【図１４】（ａ）〜（ｂ）は、従来の半導体装置のさらに他の製造方法を説明するための断面図である。
【符号の説明】
１ 絶縁膜パターン
２ 感光性パターン
３ 感光性パターン
４ 絶縁膜
５ 絶縁膜
６ 半導体基板
７ 不純物導入領域
８ 位置合わせマーク領域
９ 開口
１０ 開口
１１ 段差
１２ 不純物
１３ 熱酸化膜
１４ 絶縁膜

Claims (5)

  1. 半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板の上に形成する絶縁膜パターン形成工程と、
    前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、
    前記絶縁膜パターンに形成された前記開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程と、
    前記段差形成工程の後で、前記第１感光性パターンを除去する第１感光性パターン除去工程と、
    前記第１感光性パターン除去工程の後で、前記絶縁膜パターンに形成された前記開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜パターン形成工程は、前記半導体基板の上に第１絶縁膜と第２絶縁膜とをこの順番に形成する工程と、
    前記不純物導入領域と前記位置合わせマーク領域とに沿って開口する第２感光性パターンを前記第２絶縁膜の上に形成する工程と、
    前記第２感光性パターンをマスクにして前記第２絶縁膜をエッチングすることによって前記絶縁膜パターンを形成する工程とを含んでいる、請求項１記載の半導体装置の製造方法。
  3. 半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板の上に形成する絶縁膜パターン形成工程と、
    前記絶縁膜パターンに形成された前記開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程と、
    前記不純物導入工程の後で、前記位置合わせマーク領域が露出するように開口する第１感光性パターンを、前記不純物導入領域を覆うように前記絶縁膜パターンの上に形成する第１感光性パターン形成工程と、
    前記第１感光性パターン形成工程の後で、前記絶縁膜パターンに形成された開口に沿って前記フォトマスクの位置を合わせるための段差を前記位置合わせマーク領域に沿って前記半導体基板に形成する段差形成工程と、
    前記段差形成工程の後で、前記第１感光性パターンを除去する第１感光性パターン除去工程とを包含することを特徴とする半導体装置の製造方法。
  4. 半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板に形成する絶縁膜パターン形成工程と、
    前記絶縁膜パターンに形成された前記開口に沿って前記フォトマスクの位置を合わせるための段差を、前記位置合わせマーク領域に沿って前記半導体基板を熱酸化することによって形成する段差形成工程と、
    前記段差形成工程の後で、前記絶縁膜パターンに形成された前記開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする半導体装置の製造方法。
  5. 半導体基板の所定の領域に素子間分離フィールド酸化膜を形成する素子間分離フィールド酸化膜形成工程と、
    前記半導体基板に不純物を導入するための不純物導入領域と前記半導体基板に対するフォトマスクの位置を合わせるための位置合わせマーク領域とに沿ってそれぞれ開口する絶縁膜パターンを前記半導体基板及び前記素子間分離フィールド酸化膜の上に形成する絶縁膜パターン形成工程と、
    前記絶縁膜パターンに形成された前記開口に沿って前記フォトマスクの位置を合わせるための段差を、前記位置合わせマーク領域に沿って前記素子間分離フィールド酸化膜に形成する段差形成工程と、
    前記絶縁膜パターンに形成された前記開口を通って前記不純物導入領域に前記不純物を導入する不純物導入工程とを包含することを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534695B2 (en) 2006-08-08 2009-05-19 Elpida Memory, Inc. Method of manufacturing a semiconductor device
US9377682B2 (en) 2011-06-30 2016-06-28 Kabushiki Kaisha Toshiba Template substrate, method for manufacturing same, and template

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3775508B1 (ja) * 2005-03-10 2006-05-17 株式会社リコー 半導体装置の製造方法及び半導体装置
EP2667414A4 (en) * 2011-01-17 2014-08-13 Sumitomo Electric Industries METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT FROM SILICON CARBIDE
JP5615311B2 (ja) 2012-03-16 2014-10-29 株式会社東芝 テンプレートの製造方法
CN106054482B (zh) * 2016-08-17 2019-04-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229876A (ja) * 1983-06-13 1984-12-24 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法
JP2868359B2 (ja) * 1992-04-03 1999-03-10 シャープ株式会社 半導体装置の製造方法
JP3393237B2 (ja) 1994-10-04 2003-04-07 ソニー株式会社 半導体装置の製造方法
JPH09312399A (ja) * 1995-07-14 1997-12-02 Seiko Instr Inc 半導体装置とその製造方法
US5538913A (en) * 1995-11-13 1996-07-23 United Microelectronics Corporation Process for fabricating MOS transistors having full-overlap lightly-doped drain structure
JP2922198B2 (ja) 1997-05-23 1999-07-19 松下電子工業株式会社 半導体装置製造用の重ね合わせ精度測定マークの製造方法。
JP2000323570A (ja) * 1999-05-11 2000-11-24 Fujitsu Ltd 半導体装置及びその製造方法
JP4599660B2 (ja) * 2000-05-24 2010-12-15 ソニー株式会社 半導体抵抗素子を有する半導体装置とその製造方法
JP2002009173A (ja) * 2000-06-26 2002-01-11 Toshiba Corp 半導体装置の製造方法
JP4499967B2 (ja) * 2001-09-18 2010-07-14 セイコーインスツル株式会社 半導体集積回路の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7534695B2 (en) 2006-08-08 2009-05-19 Elpida Memory, Inc. Method of manufacturing a semiconductor device
US9377682B2 (en) 2011-06-30 2016-06-28 Kabushiki Kaisha Toshiba Template substrate, method for manufacturing same, and template

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