JP2004145032A - マイクロ構造体の製造方法 - Google Patents
マイクロ構造体の製造方法 Download PDFInfo
- Publication number
- JP2004145032A JP2004145032A JP2002310314A JP2002310314A JP2004145032A JP 2004145032 A JP2004145032 A JP 2004145032A JP 2002310314 A JP2002310314 A JP 2002310314A JP 2002310314 A JP2002310314 A JP 2002310314A JP 2004145032 A JP2004145032 A JP 2004145032A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor layer
- insulating layer
- conductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
- B81C1/00182—Arrangements of deformable or non-deformable structures, e.g. membrane and cavity for use in a transducer
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B26/00—Optical devices or arrangements for the control of light using movable or deformable optical elements
- G02B26/08—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light
- G02B26/0816—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements
- G02B26/0833—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD
- G02B26/0841—Optical devices or arrangements for the control of light using movable or deformable optical elements for controlling the direction of light by means of one or more reflecting elements the reflecting element being a micromechanical device, e.g. a MEMS mirror, DMD the reflecting element being moved or deformed by electrostatic means
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/02—Sensors
- B81B2201/0228—Inertial sensors
- B81B2201/0235—Accelerometers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/03—Microengines and actuators
- B81B2201/033—Comb drives
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2201/00—Specific applications of microelectromechanical systems
- B81B2201/04—Optical MEMS
- B81B2201/042—Micromirrors, not used as optical switches
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
- B81C2201/0128—Processes for removing material
- B81C2201/013—Etching
- B81C2201/0135—Controlling etch progression
- B81C2201/014—Controlling etch progression by depositing an etch stop layer, e.g. silicon nitride, silicon oxide, metal
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2201/00—Manufacture or treatment of microstructural devices or systems
- B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
- B81C2201/0174—Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
Abstract
【課題】厚み寸法について高精度に形成された薄肉部を有するマイクロ構造体の製造方法を提供すること。
【解決手段】第１導体層１０１と、第２導体層１０２と、第３導体層１０３と、第２導体層１０２において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して第１導体層１０１および第２導体層１０２の間に介在する第１絶縁層１０４と、第２導体層１０２における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層１０２および第３導体層１０３の間に介在する第２絶縁層１０５と、を含む積層構造を有する材料基板における第１導体層１０１の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターン５８を介して、第２絶縁層１０５に至るまでエッチング処理を行うことによって、薄肉部を成形する工程（ｂ）を含む。
【選択図】 図２１
【解決手段】第１導体層１０１と、第２導体層１０２と、第３導体層１０３と、第２導体層１０２において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して第１導体層１０１および第２導体層１０２の間に介在する第１絶縁層１０４と、第２導体層１０２における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層１０２および第３導体層１０３の間に介在する第２絶縁層１０５と、を含む積層構造を有する材料基板における第１導体層１０１の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターン５８を介して、第２絶縁層１０５に至るまでエッチング処理を行うことによって、薄肉部を成形する工程（ｂ）を含む。
【選択図】 図２１
Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロマシニング技術により作製されるマイクロミラー素子、加速度センサ素子、角速度センサ素子、振動素子などのマイクロ構造体の製造方法に関する。
【０００２】
【従来の技術】
近年、様々な技術分野において、マイクロマシニング技術により形成される微小構造を有する素子の応用化が図られている。例えば光通信技術の分野においては、光反射機能を有する微小なマイクロミラー素子が注目されている。
【０００３】
光通信においては、光ファイバを媒体として光信号が伝送され、光信号の伝送経路を或るファイバから他のファイバへと切換えるためには、一般に、いわゆる光スイッチング装置が使用される。良好な光通信を達成するうえで光スイッチング装置に求められる特性としては、切換え動作における、大容量性、高速性、高信頼性などが挙げられる。これらの観点より、光スイッチング装置としては、マイクロマシニング技術によって作製されるマイクロミラー素子を組み込んだものに対する期待が高まっている。マイクロミラー素子によると、光スイッチング装置における入力側の光伝送路と出力側の光伝送路との間で、光信号を電気信号に変換せずに光信号のままでスイッチング処理を行うことができ、上掲の特性を得るうえで好適だからである。
【０００４】
マイクロミラー素子は、光を反射するためのミラー面を備え、当該ミラー面の揺動により光の反射方向を変化させることができる。ミラー面を揺動するために静電力を利用する静電駆動型のマイクロミラー素子が、多くの光学装置で採用されている。静電駆動型マイクロミラー素子は、いわゆる表面マイクロマシニング技術によって製造されるマイクロミラー素子と、いわゆるバルクマイクロマシニング技術によって製造されるマイクロミラー素子とに大きく２つに類別することができる。
【０００５】
表面マイクロマシニング技術では、基板上において、各構成部位に対応する材料薄膜を所望のパターンに加工し、このようなパターンを順次積層することにより、支持体、ミラー面および電極部など、素子を構成する各部位や、後に除去される犠牲層を形成する。一方、バルクマイクロマシニング技術では、材料基板自体をエッチングすることにより支持体やミラー部などを所望の形状に成形し、必要に応じてミラー面や電極を薄膜形成する。バルクマイクロマシニング技術については、例えば特許文献１〜３に開示されている。
【０００６】
【特許文献１】
特開平５−３０２１８２号公報
【特許文献２】
特開平１０−２１４９７８号公報
【特許文献３】
特開平１０−２５６５６９号公報
【０００７】
マイクロミラー素子に要求される技術的事項の一つとして、光反射を担うミラー面の平面度が高いことが挙げられる。しかしながら、表面マイクロマシニング技術によると、最終的に形成されるミラー面が薄いため、ミラー面が湾曲し易く、高平面度が保証されるのは、ミラー面のサイズにおいて一辺の長さが数１０μｍのものに限られる。
【０００８】
これに対して、バルクマイクロマシニング技術によると、相対的に分厚い材料基板自体をエッチング技術により削り込んでミラー部を構成し、このミラー部上にミラー面を設けるため、より広面積のミラー面であっても、その剛性を確保することができる。その結果、充分に高い光学的平面度を有するミラー面を形成することが可能となる。したがって、特に一辺の長さが１００μｍ以上のミラー面が必要とされるマイクロミラー素子の製造においては、バルクマイクロマシニング技術が広く採用されている。
【０００９】
図２９は、バルクマイクロマシニング技術によって作製された従来の静電駆動型マイクロミラー素子の一例としての、マイクロミラー素子４００の一部省略分解斜視図である。マイクロミラー素子４００は、ミラー基板４１０とベース基板４２０とがスペーサ（図示略）を介して積層された構造を有する。ミラー基板４１０は、ミラー部４１１と、内フレーム４１２と、外フレーム４１３とを有する。ミラー部４１１と内フレーム４１２は、一対のトーションバー４１４により連結されている。内フレーム４１２と外フレーム４１３は、一対のトーションバー４１５により連結されている。一対のトーションバー４１４は、内フレーム４１２に対するミラー部４１１の回転動作の軸心を規定する。一対のトーションバー４１５は、外フレーム４１３に対する内フレーム４１２およびこれに伴うミラー部４１１の回転動作の軸心を規定する。
【００１０】
ミラー部４１１の裏面には、一対の平板電極４１１ａ，４１１ｂが設けられており、表面には、光を反射するためのミラー面（図示略）が設けられている。また、内フレーム４１２の裏面には、一対の平板電極４１２ａ，４１２ｂが設けられている。
【００１１】
ベース基板４２０には、ミラー部４１１の平板電極４１１ａ，４１１ｂに対向するように、平板電極４２０ａ，４２０ｂが設けられており、内フレーム４１２の平板電極４１２ａ，４１２ｂに対向するように、平板電極４２０ｃ，４２０ｄが設けられている。従来のマイクロミラー素子においては、駆動手法として、一般的には、このような平板電極を用いて静電力を発生させる手法が採用される場合が多い。
【００１２】
このような構成によれば、例えば、ミラー部４１１の平板電極４１１ａを正に帯電させた状態において、ベース基板４２０の平板電極４２０ａを負に帯電させると、平板電極４１１ａと平板電極４２０ａの間に静電引力が発生し、ミラー部４１１は、一対のトーションバー４１４を捩りながら矢印Ｍ１の方向に揺動する。
【００１３】
一方、例えば、内フレーム４１２の平板電極４１２ａを正に帯電させた状態において、ベース基板４２０の平板電極４２０ｃを負に帯電させると、平板電極４１２ａと平板電極４２０ｃの間に静電引力が発生し、内フレーム４１２は、ミラー部４１１を伴って、一対のトーションバー４１５を捩りながら矢印Ｍ２方向に揺動する。図３０は、このような回転駆動によって、内フレーム４１２およびこれに伴うミラー部４１１が、外フレーム４１３に対して傾斜角度θまで変位した状態を表す。
【００１４】
平板電極４２０ａ，４２０ｂに対する平板電極４１１ａ，４１１ｂの配向については、図２９に示す状態と図３０に示す状態とでは異なる。そのため、図２９および図３０に示す各状態において、例えば平板電極４１１ａと平板電極４２０ａとの間に同じ電圧を印加しても、発生する静電引力の大きさは異なり、その結果、内フレーム４１２に対するミラー部４１１の傾斜角度は、相違することとなる。したがって、図２９および図３０に示す各状態において、内フレーム４１２に対するミラー部４１１の傾斜角度を同一とするためには、例えば平板電極４１１ａと平板電極４２０ａとの間に、各状態に応じて異なる適切な大きさの静電引力を発生させなければならない。これを達成するためには、外フレーム４１３に対する内フレーム４１２の傾斜角度を考慮して、平板電極４１１ａおよび平板電極４２０ａに印加する電圧を制御する必要がある。
【００１５】
このような印加電圧の制御を行うためには、ミラー部４１１の内フレーム４１２に対する印加電圧に応じた傾斜角度のデータ、および、外フレーム４１３に対する印加電圧に応じた傾斜角度のデータを保存しておき、これらを参照して印加電圧を選択する等の手法を採用しなければならない。そのうえ、そのデータ量は膨大となる。そのため、このような印加電圧制御を伴う駆動手法が採用されるマイクロミラー素子４００では、スイッチング速度の向上が困難であって、駆動回路に対する負担も過大となってしまう。
【００１６】
また、マイクロミラー素子４００に採用されている平板電極構造にあっては、ベース基板４２０に設けられた平板電極４２０ａ，４２０ｂ，４２０ｃ，４２０ｄによって、平板電極４１１ａ，４１１ｂを備えたミラー部４１１、ないし、平板電極４１２ａ、４１２ｂを備えた内フレーム４１２を引き込むような駆動をするため、その駆動に際して引入れ電圧（Ｐｕｌｌ−ｉｎ Ｖｏｌｔａｇｅ）が存在する。すなわち、或る電圧でミラー部４１１ないし内フレーム４１２が急激に引き込まれる現象が生じ、ミラー部４１１の傾斜角度を適切に制御できないという問題が発生する場合がある。この問題は、特に大きな傾斜角度（約５°以上）を達成しようとする場合、すなわちトーションバーの捩れの程度が大きい場合に顕著となる。
【００１７】
このような不具合を解決すべく、平板電極構造に代えて、櫛歯電極構造によって、マイクロミラー素子を駆動する手法が提案されている。図３１は、櫛歯電極構造を採用した従来のマイクロミラー素子５００の一部省略斜視図である。
【００１８】
マイクロミラー素子５００は、上面または下面にミラー面（図示略）が設けられたミラー部５１０と、内フレーム５２０と、外フレーム５３０（一部省略）とを有し、各々に、櫛歯電極が一体的に形成されている。具体的には、ミラー部５１０には、その一対の平行な側面から外方に延出する一対の櫛歯電極５１０ａ，５１０ｂが形成されている。内フレーム５２０には、櫛歯電極５１０ａ，５１０ｂに対応して一対の櫛歯電極５２０ａ，５２０ｂが内方に延びて形成されているとともに、一対の櫛歯電極５２０ｃ，５２０ｄが外方に延びて形成されている。
外フレーム５３０には、櫛歯電極５２０ｃ，５２０ｄに対応して、一対の櫛歯電極５３０ａ，５３０ｂが内方に延びて形成されている。また、ミラー部５１０と内フレーム５２０は、一対のトーションバー５４０により連結されており、内フレーム５２０と外フレーム５３０は、一対のトーションバー５５０により連結されている。一対のトーションバー５４０は、内フレーム５２０に対するミラー部５１０の回転動作の軸心を規定し、一対のトーションバー５５０は、外フレーム５３０に対する内フレーム５２０およびこれに伴うミラー部５１０の回転動作の軸心を規定している。
【００１９】
このような構成のマイクロミラー素子５００においては、静電力を発生させるために近接して設けられた一組の櫛歯電極、例えば櫛歯電極５１０ａおよび櫛歯電極５２０ａは、電圧非印加時には、図３２（ａ）に示すように、上下２段に分かれた状態をとっている。そして、電圧印加時には、図３２（ｂ）に示すように、櫛歯電極５１０ａが櫛歯電極５２０ａに引き込まれ、これによってミラー部５１０を駆動する。より具体的には、図３０において、例えば、櫛歯電極５１０ａを正に帯電させ、櫛歯電極５２０ａを負に帯電させると、ミラー部５１０が、一対のトーションバー５４０を捩りながらＭ３の方向に揺動する。一方、櫛歯電極５２０ｃを正に帯電させ、櫛歯電極５３０ａを負に帯電させると、内フレーム５２０は、一対のトーションバー５５０を捩りながらＭ４の方向に揺動する。
【００２０】
これら２つの回転動作は、互いに独立している。すなわち、櫛歯電極５１０ａ，５１０ｂおよび櫛歯電極５２０ａ，５２０ｂに電位を付与する前において、外フレーム５３０に対する内フレーム５２０の傾斜角度の大きさに拘わらず、櫛歯電極５１０ａ，５１０ｂは、櫛歯電極５２０ａ，５２０ｂに対して常に同じ配向状態をとる。このように、マイクロミラー素子５００においては、外フレーム５３０に対する内フレーム５２０およびこれに伴うミラー部５１０の傾斜角度が影響を与えないため、ミラー部５１０の傾斜角度の制御を単純化することができる。
【００２１】
また、櫛歯電極構造によると、生ずる静電力の作用方向について、ミラー部５１０の揺動方向に対して略直交するように設定される。したがって、ミラー部５１０の駆動の際に、引込みによる櫛歯電極の接触が起こりにくく、その結果、ミラー部５１０について、大きな傾斜角度を適切に達成することが可能となる。
【００２２】
マイクロミラー素子５００では、ミラー部５１０および内フレーム５２０の回転動作に伴って櫛歯（電極）が変位するため、ミラー部５１０および内フレーム５２０の傾斜角度に見合った充分な厚みを有する櫛歯電極を形成しておく必要がある。例えば、ミラー部５１０の胴体部５１１の長さＤが１ｍｍである場合、ミラー部５１０を内フレーム５２０に対して、一対のトーションバー５４０によって規定される軸心まわりに５°傾斜させると、胴体端部５１１’の一方は４４μｍ沈み込む。そのため、ミラー部５１０に形成する櫛歯電極５１０ａ，５１０ｂの厚みＴは、少なくとも４４μｍ以上とする必要がある。
【００２３】
その一方で、小さな印加電圧によって大きな傾斜角度を得るという観点からは、捩り抵抗を有するトーションバー５４０，５５０については、薄肉に形成するのが好ましい。しかしながら、従来のマイクロミラー素子５００では、トーションバー５４０，５５０は、ミラー部５１０、内フレーム５２０および外フレーム５３０を構成する材料基板と同一の厚みに形成されており、分厚い。例えば、上述のように櫛歯電極５１０ａ，５１０ｂの厚みＴを４４μｍ以上に設計すると、ミラー部５１０とともに、トーションバー５４０，５５０の厚みも４４μｍ以上となってしまう。このような分厚いトーションバー５４０，５５０であると、これらを捩るために櫛歯電極間に発生させるべき静電力は大きくなり、その結果、駆動電圧も大きくなってしまう。また、従来の技術においては、トーションバー５４０，５５０の幅寸法を変更することによって、トーションバー５４０，５５０の捩れ抵抗力を調節しているが、幅方向の設計変更だけでは、適切な捩れ抵抗力を設定するのには充分でない場合が多い。
【００２４】
【発明が解決しようとする課題】
このように、バルクマイクロマシニング技術により作製されるマイクロ構造体では、材料基板においてエッチング成形される種々の構造部において、異なる厚みないし高さが要求される場合がある。しかしながら、従来のバルクマイクロマシニング技術においては、厚い構造部に一体的に接続する薄い構造部を、厚み寸法について高精度に形成するのは困難であった。
【００２５】
本発明は、このような事情のもとで考え出されたものであって、厚み寸法について高精度に形成された薄肉部を有するマイクロ構造体の製造方法を提供することを目的とする。
【００２６】
本発明の第１の側面によると、薄肉部を有するマイクロ構造体を製造するための方法が提供される。この方法は、第１導体層と、第２導体層と、第３導体層と、第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して第１導体層および第２導体層の間に介在する第１絶縁層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層および第３導体層の間に介在する第２絶縁層と、を含む積層構造を有する材料基板における第１導体層の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、第２絶縁層に至るまでエッチング処理を行うことによって、薄肉部を成形する工程を含む。
【００２７】
好ましくは、材料基板は、更に、第１絶縁層を貫通し且つ第１導体層と薄肉部とを電気的に接続するための第１導電連絡部、および／または、第２絶縁層を貫通し且つ第３導体層と薄肉部とを電気的に接続するための第２導電連絡部を有する。
【００２８】
本発明の第２の側面によると、薄肉部を有するマイクロ構造体を製造するための他の方法が提供される。この方法は、第１導体層と、第２導体層と、第３導体層と、第２導体層において記薄肉部へと加工される薄肉部箇所をマスクするための薄肉部マスク部位を含むパターン形状を有して第１導体層および第２導体層の間に介在する第１絶縁層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層および第３導体層の間に介在する第２絶縁層と、を含む積層構造を有するように、材料基板を作製する材料基板積層化工程と、材料基板における第１導体層の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、第２絶縁層に至るまでエッチング処理を行うことによって、薄肉部を成形する薄肉部成形工程と、を含む。
【００２９】
第２の側面における第１の好ましい実施形態では、形態材料基板積層化工程は、第１導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層上に、当該第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有する第２絶縁層を形成する第２絶縁層形成工程と、第２導体層に対して第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３０】
第２の側面における第２の好ましい実施形態では、材料基板積層化工程は、第１導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層上に第１プレ絶縁層を成膜する工程と、第１プレ絶縁層が成膜された第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、第１プレ絶縁層および第２プレ絶縁層を介して接合することによって、第２導体層に対して、第１プレ絶縁層および第２プレ絶縁層に由来して形成された第２絶縁層を介して第３導体層を積層形成する第２積層工程と、を含む。
【００３１】
第２の側面における第３の好ましい実施形態では、材料基板積層化工程は、第１導体層上に、当該第１導体層において櫛歯部へと加工される櫛歯部箇所を非マスク領域に含み且つ薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層の側から、櫛歯部箇所をマスクするためのマスクパターンを介して、第１導体層の途中までエッチング処理を行う工程と、第２導体層上に第１プレ絶縁層を成膜する工程と、第１プレ絶縁層が成膜された第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、第１プレ絶縁層および第２プレ絶縁層を介して接合することによって、第２導体層に対して、第１プレ絶縁層および第２プレ絶縁層に由来して形成された第２絶縁層を介して第３導体層を積層形成する工程と、を含む。
【００３２】
第２の側面における第４の好ましい実施形態では、材料基板積層化工程は、第２導体層と、第３導体層と、第２導体層および第３導体層の間の第２絶縁層よりなる材料基板中間体における第２導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第２導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、を含む。
【００３３】
第２の側面における第５の好ましい実施形態では、材料基板積層化工程は、第２導体層と、ベース層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層およびベース層の間に介在する第２絶縁層と、よりなる材料基板中間体における第２導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第２導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、ベース層を除去することによって第２絶縁層を露出させる絶縁層露出工程と、第２導体層に対して第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３４】
第２の側面における第６の好ましい実施形態では、材料基板積層化工程は、ベース導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、ベース導体層に対して、第１絶縁層をマスクとして、薄肉部の厚みに相当する深さまでエッチング処理を行う工程と、ベース導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を形成する第１積層工程と、ベース導体層を、第１導体層とは反対の側から、薄肉部の厚みに相当する厚みが残る深さまで除去することによって、第２導体層を形成する工程と、第２導体層上に、第２絶縁層を形成する第２絶縁層形成工程と、第２導体層に対して、第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３５】
第２の側面の第１から第６の好ましい実施形態においては、好ましくは、第１絶縁層形成工程で形成される第１絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、第１積層工程では、非マスク部に導体材料が堆積することによって、第１導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００３６】
第１および第６の好ましい実施の形態においては、好ましくは、第２絶縁層形成工程で形成される第２絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、第２積層工程では、非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００３７】
第１の好ましい実施の形態においては、好ましくは、第２積層工程においては、第２導体層に対して第２絶縁層の側から導体材料を成膜した後に当該導体材料をエピタキシャル成長させる工程を含む。
【００３８】
第２および第３の好ましい実施の形態においては、好ましくは、更に、第３導体層および第２絶縁層を貫通して第２導体層に至る貫通孔を形成する工程と、当該貫通孔に導体材料を供給することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部を形成する工程と、を含む。
【００３９】
第４の好ましい実施の形態においては、好ましくは、第１絶縁層形成工程で形成される第１絶縁層は、導電連絡部用の第１非マスク部を更に含むパターン形状を有し、第１絶縁層形成工程の後であって第１積層工程の前に、更に、第１絶縁層をマスクとして第２導体層に対して第２絶縁層に至るまでエッチング処理を行う工程と、第２絶縁層に対して導電連絡部用の第２非マスク部を形成する工程とを含み、第１積層工程では、第２非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００４０】
第５の好ましい実施の形態においては、好ましくは、絶縁層露出工程の後、更に、第２絶縁層に対して導電連絡部用の非マスク部を形成する工程を含み、第２積層工程では、非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００４１】
本発明の第３の側面によると、薄肉部を有するマイクロ構造体を製造するための他の方法が提供される。この方法は、第１導体層、第２導体層、並びに、当該第１導体層および第２導体層の間の第１絶縁層よりなる積層構造を含む第１材料基板における第２導体層に対して、第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を有するマスクパターンを介して、第１絶縁層に至るまで第１エッチング処理を行うことによって、第１絶縁層に接する薄肉部を形成する工程と、薄肉部をエッチングストップ膜により被覆する工程と、第２導体層に対して、薄肉部を埋め込むように、第３導体層を積層形成する工程と、第３導体層の側から、薄肉部に対応する箇所を非マスク領域に含むマスクパターンを介して、第１絶縁層に至るまで第２エッチング処理を行う工程と、を含む。
【００４２】
【発明の実施の形態】
図１および図２は、本発明により製造することのできるマイクロ構造体の一例としてのマイクロミラー素子Ｘ１を表す。
【００４３】
マイクロミラー素子Ｘ１は、不純物をドープすることによって導電性が付与されたシリコンまたはポリシリコン、および、絶縁層、よりなる多層構造を有する材料基板において成形されたものであり、ミラー部１１０と、これを囲む内フレーム１２０と、内フレーム１２０を囲む外フレーム１３０と、ミラー部１１０および内フレーム１２０を連結する一対の連結部１４０と、内フレーム１２０および外フレーム１３０を連結する一対の連結部１５０とを備える。ミラー部１１０と内フレーム１２０との間の離隔距離、および、内フレーム１１０と外フレーム１２０と間の離隔距離は、例えば１０〜２００μｍである。一対の連結部１４０は、内フレーム１２０に対するミラー部１１０の回転動作の軸心を規定する。一対の連結部１５０は、外フレーム１３０に対する内フレーム１２０およびこれに伴うミラー部１１０の回転動作の軸心を規定する。連結部１４０，１５０は、これら２つの軸心が直交するように、設けられている。図２では、連結部１４０，１５０よりも紙面手前方向に突き出る部位が、ハッチを付して表されている。
【００４４】
ミラー部１１０には、その一対の平行な側面から外方に延出する一対の櫛歯電極１１０ａ，１１０ｂが一体成形されている。また、ミラー部１１０の上面には、ミラー面１１１が設けられている。
【００４５】
内フレーム１２０は、上層部１２１と、一対の下層部１２２とを有する。上層部１２１および下層部１２２は、電気的に分離されている。上層部１２１には、外方に延出する櫛歯電極１２１ａ，１２１ｂが一体的に成形されている。一対の下層部１２２には、内方に延出する櫛歯電極１２２ａ，１２２ｂが一体的に成形されている。櫛歯電極１２２ａは、ミラー部１１０から延出する櫛歯電極１１０ａの下方に位置しているが、内フレーム１２０に対するミラー部１１０の回転動作時において櫛歯電極１１０ａの歯と櫛歯電極１２２ａの歯とが当接しないように、配設されている。同様に、櫛歯電極１２２ｂは、ミラー部１１０から延出する櫛歯電極１１０ｂの下方に位置しているが、ミラー部１１０の回転動作時において櫛歯電極１１０ｂの歯と櫛歯電極１２２ｂの歯とが当接しないように、配設されている。
【００４６】
外フレーム１３０は、上層部１３１と下層部１３２とを有する。上層部１３１および下層部１３２は、電気的に分離されている。下層部１３２には、内方に延出する櫛歯電極１３２ａ，１３２ｂが一体的に成形されている。櫛歯電極１３２ａは、内フレーム１２０の上層部１２１から延出する櫛歯電極１２１ａの下方に位置しているが、外フレーム１３０に対する内フレーム１２０の回転動作時において、櫛歯電極１２１ａの歯と櫛歯電極１３２ａの歯とが当接しないように、配設されている。同様に、櫛歯電極１３２ｂは、内フレーム１２０の上層部１２１から延出する櫛歯電極１２１ｂの下方に位置しているが、内フレーム１２０の回転動作時において、櫛歯電極１２１ｂの歯と櫛歯電極１３２ｂの歯とが当接しないように、配設されている。
【００４７】
各連結部１４０は、相互に離隔している２本のトーションバー１４１からなる。各トーションバー１４１は、ミラー部１１０および内フレーム１２０と接続し、これらよりも薄肉である。また、２本のトーションバー１４１の間隔は、内フレーム１２０の側からミラー部１１０の側にかけて次第に広くなっている。
【００４８】
各連結部１５０は、相互に離隔している２本のトーションバー１５１からなる。各トーションバー１５１は、内フレーム１２０および外フレーム１３０と接続し、これらよりも薄肉である。また、２本のトーションバー１５１の間隔は、外フレーム１３０の側から内フレーム１２０の側にかけて次第に広くなっている。
【００４９】
このように、マイクロミラー素子Ｘ１は、ミラー部１１０および内フレーム１２０よりも薄肉であって、ミラー部１１０および内フレーム１２０の間の導電経路を担い得る連結部１４０ないしトーションバー１４１を有し、且つ、内フレーム１２０および外フレーム１３０よりも薄肉であって、内フレーム１２０および外フレーム１３０の間の導電経路を担い得る連結部１５０ないしトーションバー１５１を有する。各連結部１４０，１５０に含まれるトーションバーの数については、必要に応じて変更してもよい。
【００５０】
図３（ａ）〜図６（ｃ）は、本発明の第１の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法は、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。
【００５１】
図３（ａ）〜図６（ｃ）においては、図６（ｃ）に示すミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を、一の断面により表す。当該一の断面は、マイクロマシニングが施される材料基板（多層構造を有するウエハ）における単一のマイクロミラー素子形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。
【００５２】
図６（ｃ）において、ミラー部Ｍは、ミラー部１１０の一部位に相当する。トーションバーＴ１は、トーションバー１４１に相当し、その延び方向に沿った断面により表されている。内フレームＦ１は、内フレーム１２０において上層部１２１を含む一部位に相当する。櫛歯電極Ｅ１は、櫛歯電極１１０ａ，１１０ｂ，１２１ａ，１２１ｂの一部に相当する。櫛歯電極Ｅ２は、櫛歯電極１２２ａ，１２２ｂ，１３２ａ，１３２ｂの一部に相当する。トーションバーＴ２は、トーションバー１４１，１５１に相当し、その延び方向に垂直な断面により表されている。内フレームＦ２は、内フレーム１２０において上層部１２および下層部１２２を含む一部位に相当する。トーションバーＴ３は、トーションバー１５１に相当し、その延び方向に沿った断面により表されている。外フレームＦ３は、外フレーム１３０の一部位に相当する。
【００５３】
図６（ｃ）に示すトーションバーＴ３は、内フレーム１２０の下層部１２２と、外フレーム１３０の下層部１３２とを電気的に接続しているが、後述するように、トーションバーＴ３については、上層部１２１と上層部１３１、上層部１２１と下層部１３２、または、下層部１２２と上層部１３１を電気的に接続するように形成することもできる。
【００５４】
また、図３（ａ）〜図５（ｃ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位についての２種類の断面を表す。この２種類の断面は、異なる２つのアライメントマーク形成方法に対応するものである。モデル化断面の右隣の断面により、第１アライメントマーク形成方法によるアライメントマークの形成過程を表す。図中最も右側の断面により、第２アライメントマーク形成方法によるアライメントマークの形成過程を表す。本実施形態では、いずれのアライメントマーク形成方法を採用してもよい。また、アライメントマークは、ウエハにおける適切な２箇所に形成される。
【００５５】
第１の実施形態に係るマイクロ構造体製造方法においては、まず、図３（ａ）に示すように、シリコン基板１１の上に酸化膜パターン１２を形成する。本実施形態では、シリコン基板１１は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなるウエハであり、例えば３００μｍの厚みを有する。酸化膜パターン１２の形成においては、具体的には、まず、熱酸化法（加熱温度９００℃）により、シリコン基板１１の表面に、酸化シリコンよりなり厚が例えば０．２５μｍの酸化膜を成長させる。そして、シリコン基板１１の上面の酸化膜については、所定のレジストパターンをマスクとしたエッチングによりパターニングする。このパターニングにおけるエッチング液としては、例えば、フッ酸とフッ化アンモニウムからなるバッファードフッ酸（ＢＨＦ）を使用することができる。熱酸化膜またはＣＶＤ酸化膜からなる後出の各酸化膜パターンについても、このようなレジストパターンの形成およびその後のエッチング処理を経て形成される。シリコン基板１１の下面に成長した酸化膜は、ＢＨＦにより除去される。
【００５６】
酸化膜パターン１２は、図６（ａ）に示す工程において、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、トーションバーＴ２、および、トーションバーＴ３へと加工される箇所をマスクするためのものである。また、第１アライメントマーク形成方法を採用する場合には、本工程にて、アライメントマークＡＭ１が形成される。
【００５７】
次に、例えばＣＶＤ法により、酸化膜パターン１２の上方からシリコン基板１１に対してポリシリコンを成膜することによって、図３（ｂ）に示すように、ポリシリコン層１３ａ，１３ｂを形成する。ポリシリコン層１３ａ，１３ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン１２の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層１３ａと、シリコン基板１１およびポリシリコン層１３ｂとは、電気的に接続している。また、ポリシリコン層１３ａの表面には、酸化膜パターン１２の厚みに起因して、約０．２５μｍの段差が生じるが、図の簡潔化の観点より当該段差は省略する。
【００５８】
次に、図３（ｃ）に示すように、ポリシリコン層１３ａの上に酸化膜パターン１４を形成する。具体的には、まず、ＣＶＤ法により、ポリシリコン層１３ａの表面に、酸化シリコンよりなり例えば１μｍの厚みを有する酸化膜を成長させる。その後、当該酸化膜をパターニングする。酸化膜パターン１４は、導電連絡部用の開口部１４ａ，１４ｂを有する。第１アライメントマーク形成方法を採用する場合には、酸化膜パターン１４は、アライメントマークＡＭ１に対応する位置に開口部１４ｃを有する。また、第２アライメントマーク形成方法を採用する場合には、本工程にて、アライメントマークＡＭ２が形成される。
【００５９】
次に、ＣＶＤ法により、酸化膜パターン１４の上方からポリシリコンを成膜することによって、図３（ｄ）に示すように、酸化膜パターン１４の開口部１４ａ，１４ｂに導電連絡部としてのプラグＰ１，Ｐ２を形成し、且つ、酸化膜パターン１４の上にポリシリコン層１５を形成する。ポリシリコン層１５は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン１４の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層１５とポリシリコン層１３ａとは、電気的に接続している。
【００６０】
次に、図４（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層１５の上にポリシリコン層１６を形成する。本実施形態では、ポリシリコン層１６は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層１５の表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層１６の表面には、比較的大きな凹凸が形成されてしまう。
【００６１】
次に、図４（ｂ）に示すように、ポリシリコン層１６の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン１４上のポリシリコン層１５およびポリシリコン層１６の総厚を５０μｍとする。
【００６２】
本工程を経ることによって、シリコン基板１１およびポリシリコン層１３ｂよりなる第１導体層１０１と、ポリシリコン層１３ａよりなる第２導体層１０２と、ポリシリコン層１５およびポリシリコン層１６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン１２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜パターン１４（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【００６３】
次に、図４（ｃ）に示すように、アライメントマークを露出させる。第１アライメントマーク形成方法を採用する場合には、第３導体層１０３の側から、所定のレジストパターンをマスクとして、ＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１導体層１０１が数μｍ掘れるまでエッチング処理を行う。第２アライメントマーク形成方法を採用する場合には、第３導体層１０３の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第１絶縁層１０４に至るまでエッチング処理を行う。
【００６４】
ＤＲＩＥでは、エッチングと側壁保護を交互に行うＢｏｓｃｈプロセスにおいて、ＳＦ６ガスによるエッチングを例えば８秒行い、Ｃ４Ｆ８ガスによる側壁保護処理を例えば６．５秒行い、ウエハに印加するバイアスを例えば２３Ｗとすることによって、良好なエッチング処理を行うことができる。以降のＤＲＩＥについても、このような条件を採用することができる。
【００６５】
次に、図４（ｄ）に示すように、第１導体層１０１上に配線１７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第１導体層１０１および第３導体層１０３に対して、スパッタリングにより、例えば、Ｃｒ（５０ｎｍ）およびこれに続いてＡｕ（２００ｎｍ）を成膜した後に当該金属膜に対して所定のマスクを介したエッチング処理を行うことによって、配線１７およびミラー面１１１をパターン形成する。Ｃｒに対するエッチング液としては、例えば硝酸第二セリウムアンモニウムを使用することができる。Ａｕに対するエッチング液としては、例えば、ヨウ化カリウム−ヨウ素水溶液を使用することができる。第３導体層１０３上におけるミラー面１１１のパターニングに際しては、アライメントマーク（ＡＭ１またはＡＭ２）を参照して位置合せを行う。第１導体層１０１上における配線１７のパターニングに際しては、第３導体層１０３上のミラー面１１１のパターン形状を参照して位置合せを行う。
【００６６】
次に、図５（ａ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン１８を形成し、且つ、第１導体層１０１に対してレジストパターン１９を形成する。レジストパターン１９の形成においては、具体的には、第１導体層１０１上に液状のフォトレジストをスピンコーティングにより成膜し、露光および現像を経てパターニングする。フォトレジストとしては、例えば、ＡＺＰ４２１０（クラリアントジャパン製）やＡＺ１５００（クラリアントジャパン製）を使用することができる。以降のレジストパターンについても、このようなフォトレジストの成膜およびその後の露光・現象を経て形成される。
【００６７】
第３導体層１０３上の酸化膜パターン１８は、図５（ｃ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン１８は、図５（ｄ）および図６（ａ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン１９は、図５（ｄ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【００６８】
次に、図５（ｂ）に示すように、アライメントマーク（ＡＭ１またはＡＭ２）を穴埋めしてもよい。穴埋めには、レジストやＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）などを使用することができる。
【００６９】
次に、図５（ｃ）に示すように、第３導体層１０３に対して、酸化膜パターン１８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【００７０】
次に、図５（ｄ）に示すように、ＤＲＩＥにより、酸化膜パターン１８およびレジストパターン１９をマスクとして、第１導体層１０１に対して櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。当該エッチング処理の前に、図５（ｄ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成しておいてもよい。犠牲膜２０は、第２絶縁層１０５の上位の構造が、本工程以降に破損することを防止すべく設けられるものである。犠牲膜２０は、例えば、液状ガラスを塗布した後にこれをアニールすることによって形成することができる。これに代えて、犠牲膜２０としてはレジストを塗布形成してもよい。或は、紫外線硬化型接着フィルムシートなどのような接着力を制御できるフィルムを材料基板に張り付けることによって、犠牲膜２０を形成してもよい。
【００７１】
次に、レジストパターン１９を剥離した後、図６（ａ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。また、内フレームＦ２には、導電連絡部としてのプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。レジストパターン１９を剥離するための剥離液としては、ＡＺリムーバ７００（クラリアントジャパン製）を使用することができる。以降のレジストパターンの剥離についても、これを使用することができる。
【００７２】
次に、図６（ｂ）に示すように、犠牲層２０を除去する。犠牲層２０の除去に際しては、液状ガラスに対しては例えばＢＨＦを使用することができる。レジストに対しては、ＡＺリムーバ７００（クラリアントジャパン製）を使用することができる。
【００７３】
次に、図６（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン１８をエッチング除去する。
【００７４】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【００７５】
本実施形態では、図３（ｂ）に示す工程において、ポリシリコン層１３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【００７６】
本実施形態において形成されるミラー部Ｍは、第３導体層１０３に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ１を介して電気的に接続している。内フレームＦ１は、第３導体層１０３に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ２を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【００７７】
また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第１導体層１０１に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ３を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第１導体層１０１に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ４を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。
【００７８】
本実施形態においては、内フレームＦ２および外フレームＦ３の間の電気的接続の態様について、他の態様を形成することもできる。内フレームＦ２において、下層部１２２と第２導体層由来部位との間にプラグＰ３を設けずに、下層部１２２と第２導体層由来部位との間を第１絶縁層１０４により電気的に分離し、且つ、上層部１２１と第２導体層由来部位との間に、例えば内フレームＦ１のプラグＰ２を形成したのと同様の工程を経て導電プラグを設けることによって、内フレームＦ２の上層部１２１は、トーションバーＴ３と電気的に接続することとなる。図６（ｃ）における内フレームＦ２の構造をこのように変更すると、内フレームＦ２（内フレーム１２０）の上層部１２１と、外フレームＦ３（外フレーム１３０）の下層部１３２とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００７９】
同様に、外フレームＦ３において、下層部１３２と第２導体層由来部位との間にプラグＰ４を設けずに、下層部１３２と第２導体層由来部位との間を第１絶縁層１０４により電気的に分離し、且つ、上層部１３１と第２導体層由来部位との間に、例えば内フレームＦ１のプラグＰ２と同様のプラグを設けることによって、外フレームＦ３の上層部１３１は、トーションバーＴ３と電気的に接続することとなる。図６（ｃ）における外フレームＦ３の構造をこのように変更すると、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の上層部１３１とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００８０】
また、図６（ｃ）における内フレームＦ２および外フレームＦ３の構造を、共に上述のように変更すると、内フレームＦ２（内フレーム１２０）の上層部１２１と、外フレームＦ３（外フレーム１３０）の上層部１３１とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００８１】
マイクロミラー素子Ｘ１において、連結部１５０に含まれる各トーションバー１５１について上述のいずれかの電気的接続態様を適宜選択し、且つ、各トーションバー１５１が不適切に短絡しないように内フレーム１２０および外フレーム１３０の内部において導電経路を形成することによって、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となる。すなわち、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、マイクロミラー素子Ｘ１について、複雑な動作を適切に実現することが可能となる。
【００８２】
図７（ａ）〜図１０（ｃ）は、本発明の第２の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図７（ａ）〜図１０（ｃ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、本実施形態では、アライメントマークＡＭ３の形成過程についても、モデル化断面において表す。
【００８３】
本実施形態では、まず、図７（ａ）に示すように、シリコン基板２１の下面にアライメントマークＡＭ３としての凹部を形成した後、シリコン基板２１の上面に酸化膜パターン２２を形成する。アライメントマークＡＭ３は、ＤＲＩＥにより、所定のマスクを介して５μｍ程の深さまでエッチング処理を行うことによって形成する。酸化膜パターン２２は、熱酸化法によりシリコン基板２１の上面に成膜された酸化膜（厚みは例えば０．２５μｍ）をパターニングすることによって形成する。当該パターニングに際しては、アライメントマークＡＭ３を参照して位置合せを行う。酸化膜パターン２２は、図１０（ａ）に示す工程において、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、トーションバーＴ２、および、トーションバーＴ３へと加工される箇所をマスクするためのものである。
【００８４】
次に、ＣＶＤ法により、酸化膜パターン２２の上方からシリコン基板２１に対してポリシリコンを成膜することによって、図７（ｂ）に示すように、ポリシリコン層２３ａ，２３ｂを形成する。ポリシリコン層２３ａ，２３ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン２２の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層２３ａと、シリコン基板２１およびポリシリコン層２３ｂとは、電気的に接続している。ポリシリコン層２３ｂには、アライメントマークＡＭ３に対応する凹部が形成される。
【００８５】
次に、図７（ｃ）に示すように、ＣＶＤ法により、ポリシリコン層２３ａ，２３ｂの上に、例えば１μｍの厚みを有する酸化膜２４’を成膜する。次に、図７（ｄ）に示すように、片面に酸化膜２４’’が成膜されたシリコン基板２５を用意する。酸化膜２４’’は、熱酸化法によりシリコン基板２５上に形成されたものである。
【００８６】
次に、図８（ａ）に示すように、シリコン基板２５を、酸化膜２４’’を介して酸化膜２４’の上に加熱接合する。酸化膜２４’と酸化膜２４’’は、一体となって酸化膜２４となる。
【００８７】
次に、図８（ｂ）に示すように、シリコン基板２５に対して酸化膜２４に至る貫通孔を形成した後、酸化膜２４に対して導電連絡部用の開口部２４ａ，２４ｂを形成する。シリコン基板２５における貫通孔は、所定のレジストパターンをマスクとするＤＲＩＥにより形成する。開口部２４ａ，２４ｂは、ＢＨＦに素子を浸漬することによって形成する。このとき、ポリシリコン層２３ｂ上の酸化膜２４’も除去される。
【００８８】
次に、図８（ｃ）に示すように、ポリシリコン層２６およびプラグＰ５，Ｐ６を形成する。これらの形成においては、まず、例えばＣＶＤ法により、シリコン基板２５上および開口部２４ａ，２４ｂ内に、ポリシリコン膜（例えば１μｍ）を成膜する。次に、例えばＣＶＤ法により、当該ポリシリコン膜上にリンシリケートガラス（ＰＳＧ）膜（例えば１μｍ）を成膜し、続いて熱処理を行う。これにより、導電機能を有するプラグＰ５，Ｐ６の形成が可能となる。次に、開口部２４ａ，２４ｂに連通するシリコン基板２５の貫通孔を、ポリシリコンをエピタキシャル成長させることによって填塞する。次に、貫通孔外にてエピタキシャル成長したポリシリコンを研磨して除去する。このようにして、ポリシリコン層２６およびプラグＰ５，Ｐ６を形成することができる。本工程を経た材料基板においては、シリコン基板２５とポリシリコン層２３ａとは、電気的に接続している。
【００８９】
本工程を経ることによって、シリコン基板２１およびポリシリコン層２３ｂよりなる第１導体層１０１と、ポリシリコン層２３ａよりなる第２導体層１０２と、シリコン基板２５およびポリシリコン層２６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン２２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜２４（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【００９０】
次に、図８（ｄ）に示すように、第１導体層１０１上に配線２７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。ただし、第１導体層１０１上における配線２７のパターニングに際しては、アライメントマークＡＭ３を参照して位置合せを行う。第３導体層１０３上のミラー面１１１のパターニングに際しては、第１導体層１０１上の配線２７のパターン形状を参照して位置合せを行う。
【００９１】
次に、図９（ａ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン２８を形成し、且つ、第１導体層１０１に対してレジストパターン２９を形成する。
【００９２】
第３導体層１０３上の酸化膜パターン２８は、図９（ｂ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン２８は、図９（ｃ）および図１０（ａ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン２９は、図９（ｃ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【００９３】
次に、図９（ｂ）に示すように、第３導体層１０３に対して、酸化膜パターン２８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【００９４】
次に、図９（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン２９をマスクとして、第１導体層１０１に対して櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。
【００９５】
次に、レジストパターン２９を剥離した後に、図１０（ａ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。また、内フレームＦ２には、第１の実施形態と同様のプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。
【００９６】
次に、図１０（ｂ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に、犠牲層２０を除去する。次に、図１０（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン２８をエッチング除去する。
【００９７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【００９８】
本実施形態では、図７（ｂ）に示す工程において、ポリシリコン層２３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【００９９】
本実施形態において形成されるミラー部Ｍは、第３導体層１０３に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ５を介して電気的に接続している。内フレームＦ１は、第３導体層１０３に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ６を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１００】
本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様、および、そのバリエーションについては、第１の実施形態に関して上述したのと同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１０１】
図１１（ａ）〜図１４（ｄ）は、本発明の第３の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１１（ａ）〜図１４（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、本実施形態では、第２の実施形態と同様に、アライメントマークＡＭ３の形成過程についても、モデル化断面において表す。
【０１０２】
本実施形態では、まず、図１１（ａ）および図１１（ｂ）に示すように、第２の実施形態において図７（ａ）および図７（ｂ）を参照して上述したのと同様の工程を経る。
【０１０３】
次に、ポリシリコン層２３ａ，２３ｂの上に例えば１μｍの厚みを有する酸化膜３１を成膜した後、図１１（ｃ）に示すように、ポリシリコン層２３ａ上の酸化膜３１をパターニングして酸化膜パターン３２を形成する。酸化膜パターン３２は、図１１（ｄ）に示す工程において、櫛歯電極Ｅ２へと加工される箇所をマスクするためのものである。
【０１０４】
次に、図１１（ｄ）に示すように、酸化膜パターン３２をマスクとして、ＤＲＩＥにより、ポリシリコン層２３ａおよびシリコン基板２１に対して、櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。
【０１０５】
次に、図１２（ａ）に示すように、酸化膜パターン３２の上方から、ＣＶＤ法により、更に酸化シリコンよりなる酸化膜を成膜する。これにより、前工程で成形された櫛歯電極Ｅ２の表面が酸化膜３２’により被覆される。
【０１０６】
次に、図１２（ｂ）に示すように、片面に酸化膜３３が成膜されたシリコン基板３４を用意する。酸化膜３３は、熱酸化法によりシリコン基板３４上に形成されたものである。
【０１０７】
次に、図１２（ｃ）に示すように、シリコン基板３４を、酸化膜３３を介して酸化膜３２の上に加熱接合する。酸化膜３２と酸化膜３３は、一体となって酸化膜３５となる。
【０１０８】
次に、図１２（ｄ）に示すように、シリコン基板３４に対して酸化膜３５に至る貫通孔を形成した後、酸化膜３５に対して導電連絡部用の開口部３５ａ，３５ｂを形成する。シリコン基板３４における貫通孔は、所定のレジストパターンをマスクとするＤＲＩＥにより形成する。開口部３５ａ，３５ｂは、ＢＨＦに素子を浸漬して、酸化膜３５において露出する部分をエッチング除去することによって形成する。このとき、ポリシリコン層２３ｂ上の酸化膜３１も除去される。
【０１０９】
次に、図１３（ａ）に示すように、ポリシリコン層３６およびプラグＰ５，Ｐ６を形成する。これらの形成においては、まず、例えばＣＶＤ法により、シリコン基板３４上および開口部３５ａ，３５ｂ内に、ポリシリコン膜（例えば１μｍ）を成膜する。次に、例えばＣＶＤ法により、当該ポリシリコン膜上にリンシリケートガラス（ＰＳＧ）膜（例えば１μｍ）を成膜し、続いて熱処理を行う。これにより、導電機能を有するプラグＰ５，Ｐ６の形成が可能となる。次に、開口部３５ａ，３５ｂに連通するシリコン基板３４の貫通孔を、ポリシリコンをエピタキシャル成長させることによって填塞する。次に、貫通孔外にてエピタキシャル成長したポリシリコンを研磨して除去する。本工程を経た材料基板においては、シリコン基板３４とポリシリコン層２３ａとは、電気的に接続している。
【０１１０】
本工程を経ることによって、シリコン基板２１およびポリシリコン層２３ｂよりなる第１導体層１０１と、ポリシリコン層２３ａよりなる第２導体層１０２と、シリコン基板３４およびポリシリコン層３６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン２２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜３５（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１１１】
次に、図１３（ｂ）に示すように、第１導体層１０１上に配線３７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第２の実施形態において図８（ｄ）を参照して上述したのと同様である。
【０１１２】
次に、図１３（ｃ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン３８を形成し、且つ、第１導体層１０１に対してレジストパターン３９を形成する。第３導体層１０３上の酸化膜パターン３８は、図１３（ｄ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン３８は、図１４（ａ）および図１４（ｂ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン３９は、図１４（ａ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【０１１３】
次に、図１３（ｄ）に示すように、第３導体層１０３に対して、酸化膜パターン３８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１１４】
次に、図１４（ａ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン３９をマスクとして、第１導体層１０１に対して所定の深さまでエッチング処理を行う。
【０１１５】
次に、レジストパターン３９を剥離した後に、図１４（ｂ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。本工程におけるエッチング処理中には、櫛歯電極Ｅ２は、酸化膜３２’に被覆保護される。また、内フレームＦ２には、第１の実施形態と同様のプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。
【０１１６】
次に、図１４（ｃ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に、犠牲層２０を除去する。
【０１１７】
次に、図１４（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、酸化膜パターン３８、および、櫛歯電極Ｅ２を保護していた酸化膜３２’をエッチング除去する。
【０１１８】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１１９】
本実施形態では、図１１（ｂ）に示す工程において、ポリシリコン層２３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。
したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１２０】
本実施形態において形成されるミラー部Ｍおよび内フレームＦ２の間の電気的接続態様については、第２の実施形態に関して上述したのと同様である。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１２１】
本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様、および、そのバリエーションについては、第１の実施形態に関して上述したのと同様である。したがって、本実実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１２２】
また、本実施形態では、櫛歯電極Ｅ２は、シリコン基板２１において予め埋め込み形成される。そのため、外フレームＦ３の下層部１３２よりも厚み寸法の短い櫛歯電極Ｅ２を精度よく形成することができる。
【０１２３】
図１５（ａ）〜図１７（ｄ）は、本発明の第４の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１５（ａ）〜図１７（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図１５（ａ）〜図１７（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１２４】
本実施形態では、まず、図１５（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４０に対して、酸化膜パターン４４を形成する。ＳＯＩ基板４０は、相対的に厚いシリコン層４１と、相対的に薄いシリコン層４２と、これらに挟まれた酸化膜４３とからなる積層構造を有する。
【０１２５】
シリコン層４１，４２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜４３は、熱酸化法により、シリコン層４１またはシリコン層４２の表面に成長形成された酸化シリコンよりなる。酸化膜４３の成膜手段としては、熱酸化法に代えて、ＣＶＤ法を採用してもよい。酸化膜４３の成長形成の後、シリコン層４１とシリコン層４２とが接合されてＳＯＩ基板４０が作製される。本実施形態では、例えば、シリコン層４１の厚みは例えば１５０μｍであり、シリコン層４２の厚みは例えば５μｍであり、酸化膜４３の厚みは例えば１μｍである。
【０１２６】
酸化膜パターン４４は、シリコン層４２上に、熱酸化法により酸化シリコンよりなる酸化膜を成長させ、これをパターニングすることによって形成する。酸化膜パターン４４は、図１５（ｂ）および図１７（ｂ）に示す工程において、主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン層４２上にアライメントマークＡＭ４が形成される。
【０１２７】
次に、図１５（ｂ）に示すように、酸化膜パターン４４をマスクとして、ＤＲＩＥにより、シリコン層４２に対して酸化膜４３に至るまでエッチング処理を行う。次に、図１５（ｃ）に示すように、所定のレジストパターンをマスクとして、酸化膜４３の所定の箇所に、導電連絡部用の開口部４３ａ，４３ｂを形成する。次に、ＣＶＤ法により、ＳＯＩ基板４０に対してポリシリコンを成膜することによって、図１５（ｄ）に示すように、ポリシリコン層４５ａ，４５ｂを形成する。このとき、当該ポリシリコンにより、酸化膜パターン４３の開口部４３ａ，４３ｂは填塞される。ポリシリコン層４５ａ，４５ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層４５ａおよびシリコン層４２と、シリコン層４１およびポリシリコン層４５ｂとは、電気的に接続している。
【０１２８】
次に、図１６（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層４５ａの上にポリシリコン層４６を形成する。本実施形態では、ポリシリコン層４６は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層４５ａの表面から約１３０μｍの厚みを有する。本固定では、ポリシリコン層４６の表面には、比較的大きな凹凸が形成されてしまう。
【０１２９】
次に、図１６（ｂ）に示すように、ポリシリコン層４６の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン４４上のポリシリコン層４５ａおよびポリシリコン層４６の総厚を５０μｍとする。
【０１３０】
本工程を経ることによって、ポリシリコン層４５ａおよびポリシリコン層４６よりなる第１導体層１０１と、シリコン層４２およびポリシリコン層４５ａよりなる第２導体層１０２と、シリコン層４１およびポリシリコン層４５ｂよりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン４４（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜４３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１３１】
次に、図１６（ｃ）に示すように、アライメントマークＡＭ４を露出させる。
具体的には、第１導体層１０１の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第２絶縁層１０５に至るまでエッチング処理を行う。図１６（ｃ）以降の図においては、図の簡潔化の観点より、ポリシリコン層４６に入り込むポリシリコン層４５ａは図示しない。
【０１３２】
次に、図１６（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線４７（図１および図２において図示せず）形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。
【０１３３】
次に、図１７（ａ）に示すように、第１導体層１０１に対して酸化膜パターン４８を形成し、且つ、第３導体層１０３に対して酸化膜パターン４９を形成する。酸化膜パターン４８は、図１７（ｂ）に示す工程にて、第１導体層１０１においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。ただし、酸化膜パターン４８は、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクする部位に、各々、開口部４８ａ，４８ｂを有する。酸化膜パターン４９は、図１７（ｃ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。
【０１３４】
次に、図１７（ｂ）に示すように、第１導体層１０１の側から、酸化膜パターン４８をマスクとして、ＤＲＩＥにより第３導体層１０３が数μｍ掘れるまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。このとき、ミラー部Ｍおよび内フレームＦ１において、各々、導電連絡部としてのプラグＰ７およびプラグＰ８が形成される。これとともに、内フレームＦ２および外フレームＦ３において、各々、導電連絡部としてのプラグＰ９およびプラグＰ１０が形成される。
【０１３５】
次に、図１７（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン４９をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１３６】
次に、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去した後、図１７（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン４８，４９をエッチング除去する。
【０１３７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１３８】
本実施形態では、図１５（ａ）に示す工程において使用するＳＯＩ基板４０において、シリコン層４２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１３９】
本実施形態において形成されるミラー部Ｍは、第１導体層１０１に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ７を介して電気的に接続している。内フレームＦ１は、第１導体層１０１に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ８を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１４０】
また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ９を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ１０を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様のバリエーションについては、第１の実施形態に関して上述したのと略同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１４１】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【０１４２】
図１８（ａ）〜図２１（ｄ）は、本発明の第５の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１８（ａ）〜図２１（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図１８（ａ）〜図２１（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１４３】
本実施形態では、まず、図１８（ａ）に示すように、ＳＯＩ基板５０に対して、酸化膜パターン５４を形成する。ＳＯＩ基板５０は、相対的に厚いシリコン層５１と、相対的に薄いシリコン層５２と、これらに挟まれた酸化膜５３とからなる積層構造を有する。シリコン層５１，５２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜５３は酸化シリコンよりなる。ＳＯＩ基板５０は、第４の実施形態におけるＳＯＩ基板４０と同様にして作製されたものである。本実施形態では、シリコン層５２の厚みは例えば５μｍであり、酸化膜５３の厚みは例えば１μｍである。
【０１４４】
酸化膜パターン５４は、シリコン層４２上に、熱酸化法により酸化シリコンよりなる酸化膜を成長させ、これをパターニングすることによって形成する。酸化膜パターン４４は、図１８（ｂ）および図２１（ｂ）に示す工程において、主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン層５２上にアライメントマークＡＭ５が形成される。
【０１４５】
次に、図１８（ｂ）に示すように、酸化膜パターン５４をマスクとして、ＤＲＩＥにより、シリコン層５２に対して酸化膜５３に至るまでエッチング処理を行う。次に、ＣＶＤ法により、ＳＯＩ基板５０に対して、酸化膜パターン５４の上方からポリシリコンを成膜することによって、図１８（ｃ）に示すように、ポリシリコン層５５ａを形成する。ポリシリコン層５５ａは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層５５ａとシリコン層５２とは、電気的に接続している。
【０１４６】
次に、図１８（ｄ）に示すように、エピタキシャル成長法により、ポリシリコン層５５ａの上にポリシリコン層５５ｂを形成する。本実施形態では、ポリシリコン層５５ｂは、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５５ａの表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層５５ｂの表面には、比較的大きな凹凸が形成されてしまう。
【０１４７】
次に、図１９（ａ）に示すように、ポリシリコン層５５ｂの表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン５４上のポリシリコン層５５ａおよびポリシリコン層５５ｂの総厚を５０μｍとする。
【０１４８】
次に、図１９（ｂ）に示すように、ＳＯＩ基板５０のシリコン層５１を研磨により除去する。図１９（ｂ）以降の図においては、図の簡潔化の観点より、ポリシリコン層５５ｂに入り込むポリシリコン層５５ａは図示しない。次に、図１９（ｃ）に示すように、酸化膜５３に対して、所定のマスクを用いたエッチング処理により、導電連絡部用の開口部５３ａ，５３ｂを形成する。次に、ＣＶＤ法により、酸化膜５３に対してポリシリコンを成膜することによって、図１９（ｄ）に示すように、ポリシリコン層５６ａを形成する。このとき、酸化膜５３の開口部５３ａ，５３ｂがポリシリコンにより填塞されることによって、導電連絡部としてのプラグＰ１１，Ｐ１２が形成される。ポリシリコン層５６ａおよびプラグＰ１１，Ｐ１２は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５６ａは約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層５６ａとシリコン層５２とは、電気的に接続している。
【０１４９】
次に、図２０（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層５６ａ上にポリシリコン層５６ｂを形成する。本実施形態では、ポリシリコン層５６ｂは、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５６ａの表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層５６ｂの表面には、比較的大きな凹凸が形成されてしまう。
【０１５０】
次に、図２０（ｂ）に示すように、ポリシリコン層５６ｂの表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜５３上のポリシリコン層５６ａおよびポリシリコン層５６ｂの総厚を５０μｍとする。
【０１５１】
本工程を経ることによって、ポリシリコン層５５ａおよびポリシリコン層５５ｂよりなる第１導体層１０１と、シリコン層５２およびポリシリコン層５５ａよりなる第２導体層１０２と、ポリシリコン層５６ａおよびポリシリコン層５６ｂよりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン５４（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜５３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１５２】
次に、図２０（ｃ）に示すように、アライメントマークＡＭ５を露出させる。
具体的には、第１導体層１０１の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第２絶縁層１０５に至るまでエッチング処理を行う。次に、図２０（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線５７（図１および図２において図示せず）形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。
【０１５３】
次に、図２１（ａ）に示すように、第１導体層１０１に対して酸化膜パターン５８を形成し、且つ、第３導体層１０３に対して酸化膜パターン５９を形成する。酸化膜パターン５８は、図２１（ｂ）に示す工程にて、第１導体層１０１および第２導体層１０２においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。酸化膜パターン４９は、図２１（ｃ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２および内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。
【０１５４】
次に、図２１（ｂ）に示すように、第１導体層１０１に対して、酸化膜パターン５８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。このとき、ミラー部Ｍおよび内フレームＦ１において、各々、導電連絡部としてのプラグＰ７およびプラグＰ８が形成される。
【０１５５】
次に、図２１（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン５９をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１５６】
次に、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去した後、図２１（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン５８，５９をエッチング除去する。
【０１５７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１５８】
本実施形態では、図１８（ａ）に示す工程において使用するＳＯＩ基板５０において、シリコン層５２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１５９】
本実施形態により形成される、ミラー部Ｍおよび内フレームＦ２の間の電気的接続態様については、第３の実施形態に関して上述したのと同様である。また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ１１を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ１２を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様のバリエーションについては、第１の実施形態に関して上述したのと略同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１６０】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【０１６１】
図２２（ａ）〜図２３（ｃ）は、本発明の第６の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図２２（ａ）〜図２３（ｃ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図２２（ａ）〜図２３（ｃ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１６２】
本実施形態では、まず、図２２（ａ）に示すように、シリコン基板６１に対して、酸化膜パターン６２を形成する。シリコン基板６１は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなるウエハである。酸化膜パターン６２は、熱酸化法によりシリコン基板６１上に成膜された酸化シリコン膜をパターニングすることによって形成される。本実施形態では、シリコン基板６１の厚みは例えば１５０μｍであり、酸化膜パターン６２の厚みは例えば１μｍである。酸化膜パターン６２は、第５の実施形態の酸化膜パターン５４と同様に主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン基板６１上にアライメントマークＡＭ６が形成される。
【０１６３】
次に、図２２（ｂ）に示すように、酸化膜パターン６２をマスクとして、ＤＲＩＥにより、シリコン基板６１に対して、トーションバーＴの厚みに相当する深さまでエッチング処理を行う。
【０１６４】
次に、ＣＶＤ法により、シリコン基板６１に対して、酸化膜パターン６２の上方からポリシリコンを成膜することによって、図２２（ｃ）に示すように、ポリシリコン層６３を形成する。ポリシリコン層６３は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層６３とシリコン基板６１とは、電気的に接続している。
【０１６５】
次に、図２２（ｄ）に示すように、エピタキシャル成長法により、ポリシリコン層６３の上にポリシリコン層６４を形成する。本実施形態では、ポリシリコン層６４は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層６３の表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層６４の表面には、比較的大きな凹凸が形成されてしまう。
【０１６６】
次に、図２３（ａ）に示すように、ポリシリコン層６４の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン６２上のポリシリコン層６３およびポリシリコン層６４の総厚を５０μｍとする。
【０１６７】
次に、図２３（ｂ）に示すように、シリコン基板６１を研磨する。具体的には、ポリシリコン層６３が現れ、且つ、トーションバーＴ１〜Ｔ３が現れるまで、シリコン基板６１を研磨する。図２３（ｂ）以降の図においては、図の簡潔化の観点より、ポリシリコン層６４に入り込むポリシリコン層６３は図示しない。
【０１６８】
次に、図２３（ｃ）に示すように、研磨表面に対して、酸化膜パターン６５を形成する。具体的には、ＣＶＤ法により、当該研磨面に酸化シリコンよりなる酸化膜を形成した後、これをパターニングすることによって、酸化膜パターン６５を形成する。酸化膜パターン６５は、導電連絡部用の開口部６５ａ，６５ｂを有する。
【０１６９】
以降の工程については、第５の実施形態において図１９（ｄ）〜図２１（ｄ）を参照して上述した工程と同一である。したがって、本実施形態によると、第５の実施形態により製造されるのと同様の内部層構造を有するマイクロミラー素子Ｘ１を製造することができる。
【０１７０】
図２４（ａ）〜図２８（ｄ）は、本発明の第７の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図２４（ａ）〜図２８（ｄ）においては、モデル化した一の断面によって、図２８（ｄ）に示すミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、トーションバーＴ３、内フレームＦ２、トーションバーＴ４、および、外フレームＦ３の形成過程を表す。上述の第１〜第６の実施形態とは異なり、トーションバーＴ２は、マイクロミラー素子Ｘ１のトーションバー１４１に相当し、その延び方向に垂直な断面により表されている。また、トーションバーＴ３は、トーションバー１５１に相当し、その延び方向に垂直な断面により表されている。トーションバーＴ４は、トーションバー１５１に相当し、その延び方向に沿った断面により表されている。また、図２５（ａ）〜図２７（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１７１】
本実施形態では、まず、図２４（ａ）に示すようなＳＯＩ基板７０を用意する。ＳＯＩ基板７０は、相対的に厚いシリコン層７１と、相対的に薄いシリコン層７２と、これらに挟まれた酸化膜７３とからなる積層構造を有する。シリコン層７１，７２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜７３は酸化シリコンよりなる。ＳＯＩ基板７０は、第４の実施形態におけるＳＯＩ基板４０と同様にして作製されたものである。本実施形態では、シリコン層７１の厚みは例えば３００μｍであり、シリコン層７２の厚みは例えば５μｍであり、酸化膜７３の厚みは例えば１μｍである。
【０１７２】
次に、図２４（ｂ）に示すように、シリコン層７２において、トーションバー１４１（Ｔ１，Ｔ２）を成形する。具体的には、所定のレジストパターンをマスクとして、ＤＲＩＥにより、酸化膜７３に至るまでエッチング処理を行なうことによって、トーションバー１４１を成形する。
【０１７３】
次に、図２４（ｃ）に示すように、レジストパターン７４を形成した後、ＤＲＩＥ、または、ＫＯＨ水溶液を使用する異方性エッチングにより、トーションバーＴ１，Ｔ２を若干量（例えば１μｍ）削る。すなわち、トーションバーＴ１，Ｔ２を少しだけ薄くする。レジストパターン７４は、トーションバーＴ１，Ｔ２以外のシリコン層７２を覆っている。
【０１７４】
次に、図２４（ｄ）に示すように、トーションバーＴ１，Ｔ２を、熱酸化法により形成された酸化シリコンよりなる酸化膜７５により被覆する。
【０１７５】
次に、図２５（ａ）に示すように、シリコン層７２に対して、レジスト膜７６を積層形成する。シリコン層７２が凹凸を有するので、レジスト膜７６の形成においては、レジストスプレー（ノンコンタクトジェットディスペンサ）を使用するのが好ましい。
【０１７６】
次に、レジスト膜７６に対して、トーションバーＴ１，Ｔ２との位置合わせを正確に行いつつアライメントマーク形成用の開口部７６ａを形成した後、当該レジスト膜７６をマスクとして、図２５（ｂ）に示すように、ＤＲＩＥにより酸化膜７３に至るまでエッチング処理することによって、アライメントマークＡＭ７を形成する。
【０１７７】
次に、図２５（ｃ）に示すように、ＢＨＦを作用させることにより、アライメントマーク形成部において前工程で露出した酸化膜７３の一部を除去する。次に、図２５（ｄ）に示すように、アライメントマーク形成部において、更なるＤＲＩＥにより、シリコン層７１に対して所定の深さまでエッチング処理を行なう。
【０１７８】
次に、図２６（ａ）に示すように、ＳＯＩ基板７０からレジスト膜７６を除去する。次に、図２６（ｂ）に示すように、ＳＯＩ基板７０のシリコン層７２の側に対して、シリコン基板７７を加熱接合する。シリコン基板７７は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなり、例えば１５０μｍの厚みを有する。
【０１７９】
本工程を経ることによって、シリコン基板７７よりなる第１導体層１０１と、シリコン層７２よりなる第２導体層１０２と、シリコン層７１よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜７５（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜７３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１８０】
次に、図２６（ｃ）に示すように、シリコン層７１が所定の厚みとなるように、当該シリコン層７１を研磨する。このとき、アライメントマークＡＭ７が第３導体層１０３の側に露出する。
【０１８１】
次に、図２６（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線７８を形成する。具体的には、第２の実施形態において図８（ｄ）を参照して上述したのと同様である。
【０１８２】
次に、図２７（ａ）に示すように、第１導体層１０１に対して酸化膜パターン７９を形成し、且つ、第３導体層１０３に対して酸化膜パターン８０およびレジストパターン８１を形成する。酸化膜パターン７９は、図２７（ｂ）に示す工程にて、第１導体層１０１および第２導体層１０２においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。酸化膜パターン８０は、図２７（ｃ）および図２８（ａ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２および内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン８１は、図２７（ｃ）に示す工程にて、トーションバーＴ３，Ｔ４へと加工される箇所に対応する箇所をマスクするためのものである。
【０１８３】
次に、図２７（ｂ）に示すように、第１導体層１０１および第２導体層１０２に対して、酸化膜パターン７９をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１８４】
次に、図２７（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、酸化膜パターン８０およびレジストパターン８１をマスクとして、第３導体層１０３に対して、トーションバーＴ３，Ｔ４の厚みに相当する深さまでエッチング処理を行う。次に、図２７（ｄ）に示すように、レジストパターン８１を除去する。
【０１８５】
次に、図２８（ａ）に示すように、配線パターン８０をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、櫛歯電極Ｅ２、トーションバーＴ３、内フレームＦ２の一部、トーションバーＴ４、および、外フレームＦ３の一部が成形される。
【０１８６】
次に、図２８（ｂ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去する。次に、図２８（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン７９，８０をエッチング除去する。
【０１８７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、トーションバーＴ３、内フレームＦ２、トーションバーＴ４、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１８８】
本実施形態では、図２４（ａ）に示す工程において使用するＳＯＩ基板７０において、シリコン層７２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１を、厚み寸法について高精度に成形することができるのである。
【０１８９】
本実施形態により形成される、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、図２８（ａ）に表れているように、トーションバーＴ１によって機械的かつ電機的に接続されている。また、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、図２８（ａ）に表れているように、トーションバーＴ４によって機械的かつ電機的に接続されている。本実施形態においては、内フレームＦ２と外フレームＦ３との間にトーションバーＴ４に代えて、又はこれとともに、トーションバーＴ１と同様の工程を経て他のトーションバーを設けることによって、内フレームＦ２の上層部１２１と外フレームＦ３の上層部１３１とを電気的に接続することができる。内フレームＦ２と外フレームＦ３とに接続するこのようなトーションバーを設ける場合、内フレームＦ２および外フレームＦ３の内部においては、当該トーションバーとトーションバーＴ４とが短絡しないような導電経路を形成する。このように、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１９０】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【図面の簡単な説明】
【図１】本発明により製造することのできるマイクロ構造体の一例としてのマイクロミラー素子の斜視図である。
【図２】図１に示すマイクロミラー素子の平面図である。
【図３】本発明の第１の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図４】図３に続く工程を表す。
【図５】図４に続く工程を表す。
【図６】図５に続く工程を表す。
【図７】本発明の第２の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図８】図７に続く工程を表す。
【図９】図８に続く工程を表す。
【図１０】図９に続く工程を表す。
【図１１】本発明の第３の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１２】図１１に続く工程を表す。
【図１３】図１２に続く工程を表す。
【図１４】図１３に続く工程を表す。
【図１５】本発明の第４の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１６】図１５に続く工程を表す。
【図１７】図１６に続く工程を表す。
【図１８】本発明の第５の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１９】図１８に続く工程を表す。
【図２０】図１９に続く工程を表す。
【図２１】図２０に続く工程を表す。
【図２２】本発明の第６の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図２３】図２２に続く工程を表す。
【図２４】本発明の第７の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図２５】図２４に続く工程を表す。
【図２６】図２５に続く工程を表す。
【図２７】図２６に続く工程を表す。
【図２８】図２７に続く工程を表す。
【図２９】従来の平板電極型マイクロミラー素子の分解斜視図である。
【図３０】図２９に示すマイクロミラー素子の傾斜態様の一例を表す。
【図３１】従来の櫛歯電極型マイクロミラー素子の一部切欠斜視図である。
【図３２】一組の櫛歯電極の配向を表す。
【符号の説明】
Ｘ１ マイクロミラー素子
１１０，Ｍ ミラー部
１２０，Ｆ１，Ｆ２ 内フレーム
１３０，Ｆ３ 外フレーム
１４０，１５０ 連結部
１４１，１５１，Ｔ１〜Ｔ４ トーションバー
１０１ 第１導体層
１０２ 第２導体層
１０３ 第３導体層
１０４ 第１絶縁層
１０５ 第２絶縁層
Ｅ１，Ｅ２ 櫛歯電極
Ｐ１〜Ｐ１２ プラグ
ＡＭ１〜ＡＭ７ アライメントマーク
【発明の属する技術分野】
本発明は、マイクロマシニング技術により作製されるマイクロミラー素子、加速度センサ素子、角速度センサ素子、振動素子などのマイクロ構造体の製造方法に関する。
【０００２】
【従来の技術】
近年、様々な技術分野において、マイクロマシニング技術により形成される微小構造を有する素子の応用化が図られている。例えば光通信技術の分野においては、光反射機能を有する微小なマイクロミラー素子が注目されている。
【０００３】
光通信においては、光ファイバを媒体として光信号が伝送され、光信号の伝送経路を或るファイバから他のファイバへと切換えるためには、一般に、いわゆる光スイッチング装置が使用される。良好な光通信を達成するうえで光スイッチング装置に求められる特性としては、切換え動作における、大容量性、高速性、高信頼性などが挙げられる。これらの観点より、光スイッチング装置としては、マイクロマシニング技術によって作製されるマイクロミラー素子を組み込んだものに対する期待が高まっている。マイクロミラー素子によると、光スイッチング装置における入力側の光伝送路と出力側の光伝送路との間で、光信号を電気信号に変換せずに光信号のままでスイッチング処理を行うことができ、上掲の特性を得るうえで好適だからである。
【０００４】
マイクロミラー素子は、光を反射するためのミラー面を備え、当該ミラー面の揺動により光の反射方向を変化させることができる。ミラー面を揺動するために静電力を利用する静電駆動型のマイクロミラー素子が、多くの光学装置で採用されている。静電駆動型マイクロミラー素子は、いわゆる表面マイクロマシニング技術によって製造されるマイクロミラー素子と、いわゆるバルクマイクロマシニング技術によって製造されるマイクロミラー素子とに大きく２つに類別することができる。
【０００５】
表面マイクロマシニング技術では、基板上において、各構成部位に対応する材料薄膜を所望のパターンに加工し、このようなパターンを順次積層することにより、支持体、ミラー面および電極部など、素子を構成する各部位や、後に除去される犠牲層を形成する。一方、バルクマイクロマシニング技術では、材料基板自体をエッチングすることにより支持体やミラー部などを所望の形状に成形し、必要に応じてミラー面や電極を薄膜形成する。バルクマイクロマシニング技術については、例えば特許文献１〜３に開示されている。
【０００６】
【特許文献１】
特開平５−３０２１８２号公報
【特許文献２】
特開平１０−２１４９７８号公報
【特許文献３】
特開平１０−２５６５６９号公報
【０００７】
マイクロミラー素子に要求される技術的事項の一つとして、光反射を担うミラー面の平面度が高いことが挙げられる。しかしながら、表面マイクロマシニング技術によると、最終的に形成されるミラー面が薄いため、ミラー面が湾曲し易く、高平面度が保証されるのは、ミラー面のサイズにおいて一辺の長さが数１０μｍのものに限られる。
【０００８】
これに対して、バルクマイクロマシニング技術によると、相対的に分厚い材料基板自体をエッチング技術により削り込んでミラー部を構成し、このミラー部上にミラー面を設けるため、より広面積のミラー面であっても、その剛性を確保することができる。その結果、充分に高い光学的平面度を有するミラー面を形成することが可能となる。したがって、特に一辺の長さが１００μｍ以上のミラー面が必要とされるマイクロミラー素子の製造においては、バルクマイクロマシニング技術が広く採用されている。
【０００９】
図２９は、バルクマイクロマシニング技術によって作製された従来の静電駆動型マイクロミラー素子の一例としての、マイクロミラー素子４００の一部省略分解斜視図である。マイクロミラー素子４００は、ミラー基板４１０とベース基板４２０とがスペーサ（図示略）を介して積層された構造を有する。ミラー基板４１０は、ミラー部４１１と、内フレーム４１２と、外フレーム４１３とを有する。ミラー部４１１と内フレーム４１２は、一対のトーションバー４１４により連結されている。内フレーム４１２と外フレーム４１３は、一対のトーションバー４１５により連結されている。一対のトーションバー４１４は、内フレーム４１２に対するミラー部４１１の回転動作の軸心を規定する。一対のトーションバー４１５は、外フレーム４１３に対する内フレーム４１２およびこれに伴うミラー部４１１の回転動作の軸心を規定する。
【００１０】
ミラー部４１１の裏面には、一対の平板電極４１１ａ，４１１ｂが設けられており、表面には、光を反射するためのミラー面（図示略）が設けられている。また、内フレーム４１２の裏面には、一対の平板電極４１２ａ，４１２ｂが設けられている。
【００１１】
ベース基板４２０には、ミラー部４１１の平板電極４１１ａ，４１１ｂに対向するように、平板電極４２０ａ，４２０ｂが設けられており、内フレーム４１２の平板電極４１２ａ，４１２ｂに対向するように、平板電極４２０ｃ，４２０ｄが設けられている。従来のマイクロミラー素子においては、駆動手法として、一般的には、このような平板電極を用いて静電力を発生させる手法が採用される場合が多い。
【００１２】
このような構成によれば、例えば、ミラー部４１１の平板電極４１１ａを正に帯電させた状態において、ベース基板４２０の平板電極４２０ａを負に帯電させると、平板電極４１１ａと平板電極４２０ａの間に静電引力が発生し、ミラー部４１１は、一対のトーションバー４１４を捩りながら矢印Ｍ１の方向に揺動する。
【００１３】
一方、例えば、内フレーム４１２の平板電極４１２ａを正に帯電させた状態において、ベース基板４２０の平板電極４２０ｃを負に帯電させると、平板電極４１２ａと平板電極４２０ｃの間に静電引力が発生し、内フレーム４１２は、ミラー部４１１を伴って、一対のトーションバー４１５を捩りながら矢印Ｍ２方向に揺動する。図３０は、このような回転駆動によって、内フレーム４１２およびこれに伴うミラー部４１１が、外フレーム４１３に対して傾斜角度θまで変位した状態を表す。
【００１４】
平板電極４２０ａ，４２０ｂに対する平板電極４１１ａ，４１１ｂの配向については、図２９に示す状態と図３０に示す状態とでは異なる。そのため、図２９および図３０に示す各状態において、例えば平板電極４１１ａと平板電極４２０ａとの間に同じ電圧を印加しても、発生する静電引力の大きさは異なり、その結果、内フレーム４１２に対するミラー部４１１の傾斜角度は、相違することとなる。したがって、図２９および図３０に示す各状態において、内フレーム４１２に対するミラー部４１１の傾斜角度を同一とするためには、例えば平板電極４１１ａと平板電極４２０ａとの間に、各状態に応じて異なる適切な大きさの静電引力を発生させなければならない。これを達成するためには、外フレーム４１３に対する内フレーム４１２の傾斜角度を考慮して、平板電極４１１ａおよび平板電極４２０ａに印加する電圧を制御する必要がある。
【００１５】
このような印加電圧の制御を行うためには、ミラー部４１１の内フレーム４１２に対する印加電圧に応じた傾斜角度のデータ、および、外フレーム４１３に対する印加電圧に応じた傾斜角度のデータを保存しておき、これらを参照して印加電圧を選択する等の手法を採用しなければならない。そのうえ、そのデータ量は膨大となる。そのため、このような印加電圧制御を伴う駆動手法が採用されるマイクロミラー素子４００では、スイッチング速度の向上が困難であって、駆動回路に対する負担も過大となってしまう。
【００１６】
また、マイクロミラー素子４００に採用されている平板電極構造にあっては、ベース基板４２０に設けられた平板電極４２０ａ，４２０ｂ，４２０ｃ，４２０ｄによって、平板電極４１１ａ，４１１ｂを備えたミラー部４１１、ないし、平板電極４１２ａ、４１２ｂを備えた内フレーム４１２を引き込むような駆動をするため、その駆動に際して引入れ電圧（Ｐｕｌｌ−ｉｎ Ｖｏｌｔａｇｅ）が存在する。すなわち、或る電圧でミラー部４１１ないし内フレーム４１２が急激に引き込まれる現象が生じ、ミラー部４１１の傾斜角度を適切に制御できないという問題が発生する場合がある。この問題は、特に大きな傾斜角度（約５°以上）を達成しようとする場合、すなわちトーションバーの捩れの程度が大きい場合に顕著となる。
【００１７】
このような不具合を解決すべく、平板電極構造に代えて、櫛歯電極構造によって、マイクロミラー素子を駆動する手法が提案されている。図３１は、櫛歯電極構造を採用した従来のマイクロミラー素子５００の一部省略斜視図である。
【００１８】
マイクロミラー素子５００は、上面または下面にミラー面（図示略）が設けられたミラー部５１０と、内フレーム５２０と、外フレーム５３０（一部省略）とを有し、各々に、櫛歯電極が一体的に形成されている。具体的には、ミラー部５１０には、その一対の平行な側面から外方に延出する一対の櫛歯電極５１０ａ，５１０ｂが形成されている。内フレーム５２０には、櫛歯電極５１０ａ，５１０ｂに対応して一対の櫛歯電極５２０ａ，５２０ｂが内方に延びて形成されているとともに、一対の櫛歯電極５２０ｃ，５２０ｄが外方に延びて形成されている。
外フレーム５３０には、櫛歯電極５２０ｃ，５２０ｄに対応して、一対の櫛歯電極５３０ａ，５３０ｂが内方に延びて形成されている。また、ミラー部５１０と内フレーム５２０は、一対のトーションバー５４０により連結されており、内フレーム５２０と外フレーム５３０は、一対のトーションバー５５０により連結されている。一対のトーションバー５４０は、内フレーム５２０に対するミラー部５１０の回転動作の軸心を規定し、一対のトーションバー５５０は、外フレーム５３０に対する内フレーム５２０およびこれに伴うミラー部５１０の回転動作の軸心を規定している。
【００１９】
このような構成のマイクロミラー素子５００においては、静電力を発生させるために近接して設けられた一組の櫛歯電極、例えば櫛歯電極５１０ａおよび櫛歯電極５２０ａは、電圧非印加時には、図３２（ａ）に示すように、上下２段に分かれた状態をとっている。そして、電圧印加時には、図３２（ｂ）に示すように、櫛歯電極５１０ａが櫛歯電極５２０ａに引き込まれ、これによってミラー部５１０を駆動する。より具体的には、図３０において、例えば、櫛歯電極５１０ａを正に帯電させ、櫛歯電極５２０ａを負に帯電させると、ミラー部５１０が、一対のトーションバー５４０を捩りながらＭ３の方向に揺動する。一方、櫛歯電極５２０ｃを正に帯電させ、櫛歯電極５３０ａを負に帯電させると、内フレーム５２０は、一対のトーションバー５５０を捩りながらＭ４の方向に揺動する。
【００２０】
これら２つの回転動作は、互いに独立している。すなわち、櫛歯電極５１０ａ，５１０ｂおよび櫛歯電極５２０ａ，５２０ｂに電位を付与する前において、外フレーム５３０に対する内フレーム５２０の傾斜角度の大きさに拘わらず、櫛歯電極５１０ａ，５１０ｂは、櫛歯電極５２０ａ，５２０ｂに対して常に同じ配向状態をとる。このように、マイクロミラー素子５００においては、外フレーム５３０に対する内フレーム５２０およびこれに伴うミラー部５１０の傾斜角度が影響を与えないため、ミラー部５１０の傾斜角度の制御を単純化することができる。
【００２１】
また、櫛歯電極構造によると、生ずる静電力の作用方向について、ミラー部５１０の揺動方向に対して略直交するように設定される。したがって、ミラー部５１０の駆動の際に、引込みによる櫛歯電極の接触が起こりにくく、その結果、ミラー部５１０について、大きな傾斜角度を適切に達成することが可能となる。
【００２２】
マイクロミラー素子５００では、ミラー部５１０および内フレーム５２０の回転動作に伴って櫛歯（電極）が変位するため、ミラー部５１０および内フレーム５２０の傾斜角度に見合った充分な厚みを有する櫛歯電極を形成しておく必要がある。例えば、ミラー部５１０の胴体部５１１の長さＤが１ｍｍである場合、ミラー部５１０を内フレーム５２０に対して、一対のトーションバー５４０によって規定される軸心まわりに５°傾斜させると、胴体端部５１１’の一方は４４μｍ沈み込む。そのため、ミラー部５１０に形成する櫛歯電極５１０ａ，５１０ｂの厚みＴは、少なくとも４４μｍ以上とする必要がある。
【００２３】
その一方で、小さな印加電圧によって大きな傾斜角度を得るという観点からは、捩り抵抗を有するトーションバー５４０，５５０については、薄肉に形成するのが好ましい。しかしながら、従来のマイクロミラー素子５００では、トーションバー５４０，５５０は、ミラー部５１０、内フレーム５２０および外フレーム５３０を構成する材料基板と同一の厚みに形成されており、分厚い。例えば、上述のように櫛歯電極５１０ａ，５１０ｂの厚みＴを４４μｍ以上に設計すると、ミラー部５１０とともに、トーションバー５４０，５５０の厚みも４４μｍ以上となってしまう。このような分厚いトーションバー５４０，５５０であると、これらを捩るために櫛歯電極間に発生させるべき静電力は大きくなり、その結果、駆動電圧も大きくなってしまう。また、従来の技術においては、トーションバー５４０，５５０の幅寸法を変更することによって、トーションバー５４０，５５０の捩れ抵抗力を調節しているが、幅方向の設計変更だけでは、適切な捩れ抵抗力を設定するのには充分でない場合が多い。
【００２４】
【発明が解決しようとする課題】
このように、バルクマイクロマシニング技術により作製されるマイクロ構造体では、材料基板においてエッチング成形される種々の構造部において、異なる厚みないし高さが要求される場合がある。しかしながら、従来のバルクマイクロマシニング技術においては、厚い構造部に一体的に接続する薄い構造部を、厚み寸法について高精度に形成するのは困難であった。
【００２５】
本発明は、このような事情のもとで考え出されたものであって、厚み寸法について高精度に形成された薄肉部を有するマイクロ構造体の製造方法を提供することを目的とする。
【００２６】
本発明の第１の側面によると、薄肉部を有するマイクロ構造体を製造するための方法が提供される。この方法は、第１導体層と、第２導体層と、第３導体層と、第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して第１導体層および第２導体層の間に介在する第１絶縁層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層および第３導体層の間に介在する第２絶縁層と、を含む積層構造を有する材料基板における第１導体層の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、第２絶縁層に至るまでエッチング処理を行うことによって、薄肉部を成形する工程を含む。
【００２７】
好ましくは、材料基板は、更に、第１絶縁層を貫通し且つ第１導体層と薄肉部とを電気的に接続するための第１導電連絡部、および／または、第２絶縁層を貫通し且つ第３導体層と薄肉部とを電気的に接続するための第２導電連絡部を有する。
【００２８】
本発明の第２の側面によると、薄肉部を有するマイクロ構造体を製造するための他の方法が提供される。この方法は、第１導体層と、第２導体層と、第３導体層と、第２導体層において記薄肉部へと加工される薄肉部箇所をマスクするための薄肉部マスク部位を含むパターン形状を有して第１導体層および第２導体層の間に介在する第１絶縁層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層および第３導体層の間に介在する第２絶縁層と、を含む積層構造を有するように、材料基板を作製する材料基板積層化工程と、材料基板における第１導体層の側から、薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、第２絶縁層に至るまでエッチング処理を行うことによって、薄肉部を成形する薄肉部成形工程と、を含む。
【００２９】
第２の側面における第１の好ましい実施形態では、形態材料基板積層化工程は、第１導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層上に、当該第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有する第２絶縁層を形成する第２絶縁層形成工程と、第２導体層に対して第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３０】
第２の側面における第２の好ましい実施形態では、材料基板積層化工程は、第１導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層上に第１プレ絶縁層を成膜する工程と、第１プレ絶縁層が成膜された第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、第１プレ絶縁層および第２プレ絶縁層を介して接合することによって、第２導体層に対して、第１プレ絶縁層および第２プレ絶縁層に由来して形成された第２絶縁層を介して第３導体層を積層形成する第２積層工程と、を含む。
【００３１】
第２の側面における第３の好ましい実施形態では、材料基板積層化工程は、第１導体層上に、当該第１導体層において櫛歯部へと加工される櫛歯部箇所を非マスク領域に含み且つ薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第１導体層に対して第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、第２導体層の側から、櫛歯部箇所をマスクするためのマスクパターンを介して、第１導体層の途中までエッチング処理を行う工程と、第２導体層上に第１プレ絶縁層を成膜する工程と、第１プレ絶縁層が成膜された第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、第１プレ絶縁層および第２プレ絶縁層を介して接合することによって、第２導体層に対して、第１プレ絶縁層および第２プレ絶縁層に由来して形成された第２絶縁層を介して第３導体層を積層形成する工程と、を含む。
【００３２】
第２の側面における第４の好ましい実施形態では、材料基板積層化工程は、第２導体層と、第３導体層と、第２導体層および第３導体層の間の第２絶縁層よりなる材料基板中間体における第２導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第２導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、を含む。
【００３３】
第２の側面における第５の好ましい実施形態では、材料基板積層化工程は、第２導体層と、ベース層と、第２導体層における薄肉部箇所をマスク領域に含むパターン形状を有して第２導体層およびベース層の間に介在する第２絶縁層と、よりなる材料基板中間体における第２導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、第２導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、ベース層を除去することによって第２絶縁層を露出させる絶縁層露出工程と、第２導体層に対して第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３４】
第２の側面における第６の好ましい実施形態では、材料基板積層化工程は、ベース導体層上に、薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、ベース導体層に対して、第１絶縁層をマスクとして、薄肉部の厚みに相当する深さまでエッチング処理を行う工程と、ベース導体層に対して第１絶縁層の側から導体材料を堆積することによって、第１導体層を形成する第１積層工程と、ベース導体層を、第１導体層とは反対の側から、薄肉部の厚みに相当する厚みが残る深さまで除去することによって、第２導体層を形成する工程と、第２導体層上に、第２絶縁層を形成する第２絶縁層形成工程と、第２導体層に対して、第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む。
【００３５】
第２の側面の第１から第６の好ましい実施形態においては、好ましくは、第１絶縁層形成工程で形成される第１絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、第１積層工程では、非マスク部に導体材料が堆積することによって、第１導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００３６】
第１および第６の好ましい実施の形態においては、好ましくは、第２絶縁層形成工程で形成される第２絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、第２積層工程では、非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００３７】
第１の好ましい実施の形態においては、好ましくは、第２積層工程においては、第２導体層に対して第２絶縁層の側から導体材料を成膜した後に当該導体材料をエピタキシャル成長させる工程を含む。
【００３８】
第２および第３の好ましい実施の形態においては、好ましくは、更に、第３導体層および第２絶縁層を貫通して第２導体層に至る貫通孔を形成する工程と、当該貫通孔に導体材料を供給することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部を形成する工程と、を含む。
【００３９】
第４の好ましい実施の形態においては、好ましくは、第１絶縁層形成工程で形成される第１絶縁層は、導電連絡部用の第１非マスク部を更に含むパターン形状を有し、第１絶縁層形成工程の後であって第１積層工程の前に、更に、第１絶縁層をマスクとして第２導体層に対して第２絶縁層に至るまでエッチング処理を行う工程と、第２絶縁層に対して導電連絡部用の第２非マスク部を形成する工程とを含み、第１積層工程では、第２非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００４０】
第５の好ましい実施の形態においては、好ましくは、絶縁層露出工程の後、更に、第２絶縁層に対して導電連絡部用の非マスク部を形成する工程を含み、第２積層工程では、非マスク部に導体材料が堆積することによって、第３導体層と薄肉部とを電気的に接続するための導電連絡部が形成される。
【００４１】
本発明の第３の側面によると、薄肉部を有するマイクロ構造体を製造するための他の方法が提供される。この方法は、第１導体層、第２導体層、並びに、当該第１導体層および第２導体層の間の第１絶縁層よりなる積層構造を含む第１材料基板における第２導体層に対して、第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を有するマスクパターンを介して、第１絶縁層に至るまで第１エッチング処理を行うことによって、第１絶縁層に接する薄肉部を形成する工程と、薄肉部をエッチングストップ膜により被覆する工程と、第２導体層に対して、薄肉部を埋め込むように、第３導体層を積層形成する工程と、第３導体層の側から、薄肉部に対応する箇所を非マスク領域に含むマスクパターンを介して、第１絶縁層に至るまで第２エッチング処理を行う工程と、を含む。
【００４２】
【発明の実施の形態】
図１および図２は、本発明により製造することのできるマイクロ構造体の一例としてのマイクロミラー素子Ｘ１を表す。
【００４３】
マイクロミラー素子Ｘ１は、不純物をドープすることによって導電性が付与されたシリコンまたはポリシリコン、および、絶縁層、よりなる多層構造を有する材料基板において成形されたものであり、ミラー部１１０と、これを囲む内フレーム１２０と、内フレーム１２０を囲む外フレーム１３０と、ミラー部１１０および内フレーム１２０を連結する一対の連結部１４０と、内フレーム１２０および外フレーム１３０を連結する一対の連結部１５０とを備える。ミラー部１１０と内フレーム１２０との間の離隔距離、および、内フレーム１１０と外フレーム１２０と間の離隔距離は、例えば１０〜２００μｍである。一対の連結部１４０は、内フレーム１２０に対するミラー部１１０の回転動作の軸心を規定する。一対の連結部１５０は、外フレーム１３０に対する内フレーム１２０およびこれに伴うミラー部１１０の回転動作の軸心を規定する。連結部１４０，１５０は、これら２つの軸心が直交するように、設けられている。図２では、連結部１４０，１５０よりも紙面手前方向に突き出る部位が、ハッチを付して表されている。
【００４４】
ミラー部１１０には、その一対の平行な側面から外方に延出する一対の櫛歯電極１１０ａ，１１０ｂが一体成形されている。また、ミラー部１１０の上面には、ミラー面１１１が設けられている。
【００４５】
内フレーム１２０は、上層部１２１と、一対の下層部１２２とを有する。上層部１２１および下層部１２２は、電気的に分離されている。上層部１２１には、外方に延出する櫛歯電極１２１ａ，１２１ｂが一体的に成形されている。一対の下層部１２２には、内方に延出する櫛歯電極１２２ａ，１２２ｂが一体的に成形されている。櫛歯電極１２２ａは、ミラー部１１０から延出する櫛歯電極１１０ａの下方に位置しているが、内フレーム１２０に対するミラー部１１０の回転動作時において櫛歯電極１１０ａの歯と櫛歯電極１２２ａの歯とが当接しないように、配設されている。同様に、櫛歯電極１２２ｂは、ミラー部１１０から延出する櫛歯電極１１０ｂの下方に位置しているが、ミラー部１１０の回転動作時において櫛歯電極１１０ｂの歯と櫛歯電極１２２ｂの歯とが当接しないように、配設されている。
【００４６】
外フレーム１３０は、上層部１３１と下層部１３２とを有する。上層部１３１および下層部１３２は、電気的に分離されている。下層部１３２には、内方に延出する櫛歯電極１３２ａ，１３２ｂが一体的に成形されている。櫛歯電極１３２ａは、内フレーム１２０の上層部１２１から延出する櫛歯電極１２１ａの下方に位置しているが、外フレーム１３０に対する内フレーム１２０の回転動作時において、櫛歯電極１２１ａの歯と櫛歯電極１３２ａの歯とが当接しないように、配設されている。同様に、櫛歯電極１３２ｂは、内フレーム１２０の上層部１２１から延出する櫛歯電極１２１ｂの下方に位置しているが、内フレーム１２０の回転動作時において、櫛歯電極１２１ｂの歯と櫛歯電極１３２ｂの歯とが当接しないように、配設されている。
【００４７】
各連結部１４０は、相互に離隔している２本のトーションバー１４１からなる。各トーションバー１４１は、ミラー部１１０および内フレーム１２０と接続し、これらよりも薄肉である。また、２本のトーションバー１４１の間隔は、内フレーム１２０の側からミラー部１１０の側にかけて次第に広くなっている。
【００４８】
各連結部１５０は、相互に離隔している２本のトーションバー１５１からなる。各トーションバー１５１は、内フレーム１２０および外フレーム１３０と接続し、これらよりも薄肉である。また、２本のトーションバー１５１の間隔は、外フレーム１３０の側から内フレーム１２０の側にかけて次第に広くなっている。
【００４９】
このように、マイクロミラー素子Ｘ１は、ミラー部１１０および内フレーム１２０よりも薄肉であって、ミラー部１１０および内フレーム１２０の間の導電経路を担い得る連結部１４０ないしトーションバー１４１を有し、且つ、内フレーム１２０および外フレーム１３０よりも薄肉であって、内フレーム１２０および外フレーム１３０の間の導電経路を担い得る連結部１５０ないしトーションバー１５１を有する。各連結部１４０，１５０に含まれるトーションバーの数については、必要に応じて変更してもよい。
【００５０】
図３（ａ）〜図６（ｃ）は、本発明の第１の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法は、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。
【００５１】
図３（ａ）〜図６（ｃ）においては、図６（ｃ）に示すミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を、一の断面により表す。当該一の断面は、マイクロマシニングが施される材料基板（多層構造を有するウエハ）における単一のマイクロミラー素子形成区画に含まれる複数の所定箇所の断面を、モデル化して連続断面としたものである。
【００５２】
図６（ｃ）において、ミラー部Ｍは、ミラー部１１０の一部位に相当する。トーションバーＴ１は、トーションバー１４１に相当し、その延び方向に沿った断面により表されている。内フレームＦ１は、内フレーム１２０において上層部１２１を含む一部位に相当する。櫛歯電極Ｅ１は、櫛歯電極１１０ａ，１１０ｂ，１２１ａ，１２１ｂの一部に相当する。櫛歯電極Ｅ２は、櫛歯電極１２２ａ，１２２ｂ，１３２ａ，１３２ｂの一部に相当する。トーションバーＴ２は、トーションバー１４１，１５１に相当し、その延び方向に垂直な断面により表されている。内フレームＦ２は、内フレーム１２０において上層部１２および下層部１２２を含む一部位に相当する。トーションバーＴ３は、トーションバー１５１に相当し、その延び方向に沿った断面により表されている。外フレームＦ３は、外フレーム１３０の一部位に相当する。
【００５３】
図６（ｃ）に示すトーションバーＴ３は、内フレーム１２０の下層部１２２と、外フレーム１３０の下層部１３２とを電気的に接続しているが、後述するように、トーションバーＴ３については、上層部１２１と上層部１３１、上層部１２１と下層部１３２、または、下層部１２２と上層部１３１を電気的に接続するように形成することもできる。
【００５４】
また、図３（ａ）〜図５（ｃ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位についての２種類の断面を表す。この２種類の断面は、異なる２つのアライメントマーク形成方法に対応するものである。モデル化断面の右隣の断面により、第１アライメントマーク形成方法によるアライメントマークの形成過程を表す。図中最も右側の断面により、第２アライメントマーク形成方法によるアライメントマークの形成過程を表す。本実施形態では、いずれのアライメントマーク形成方法を採用してもよい。また、アライメントマークは、ウエハにおける適切な２箇所に形成される。
【００５５】
第１の実施形態に係るマイクロ構造体製造方法においては、まず、図３（ａ）に示すように、シリコン基板１１の上に酸化膜パターン１２を形成する。本実施形態では、シリコン基板１１は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなるウエハであり、例えば３００μｍの厚みを有する。酸化膜パターン１２の形成においては、具体的には、まず、熱酸化法（加熱温度９００℃）により、シリコン基板１１の表面に、酸化シリコンよりなり厚が例えば０．２５μｍの酸化膜を成長させる。そして、シリコン基板１１の上面の酸化膜については、所定のレジストパターンをマスクとしたエッチングによりパターニングする。このパターニングにおけるエッチング液としては、例えば、フッ酸とフッ化アンモニウムからなるバッファードフッ酸（ＢＨＦ）を使用することができる。熱酸化膜またはＣＶＤ酸化膜からなる後出の各酸化膜パターンについても、このようなレジストパターンの形成およびその後のエッチング処理を経て形成される。シリコン基板１１の下面に成長した酸化膜は、ＢＨＦにより除去される。
【００５６】
酸化膜パターン１２は、図６（ａ）に示す工程において、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、トーションバーＴ２、および、トーションバーＴ３へと加工される箇所をマスクするためのものである。また、第１アライメントマーク形成方法を採用する場合には、本工程にて、アライメントマークＡＭ１が形成される。
【００５７】
次に、例えばＣＶＤ法により、酸化膜パターン１２の上方からシリコン基板１１に対してポリシリコンを成膜することによって、図３（ｂ）に示すように、ポリシリコン層１３ａ，１３ｂを形成する。ポリシリコン層１３ａ，１３ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン１２の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層１３ａと、シリコン基板１１およびポリシリコン層１３ｂとは、電気的に接続している。また、ポリシリコン層１３ａの表面には、酸化膜パターン１２の厚みに起因して、約０．２５μｍの段差が生じるが、図の簡潔化の観点より当該段差は省略する。
【００５８】
次に、図３（ｃ）に示すように、ポリシリコン層１３ａの上に酸化膜パターン１４を形成する。具体的には、まず、ＣＶＤ法により、ポリシリコン層１３ａの表面に、酸化シリコンよりなり例えば１μｍの厚みを有する酸化膜を成長させる。その後、当該酸化膜をパターニングする。酸化膜パターン１４は、導電連絡部用の開口部１４ａ，１４ｂを有する。第１アライメントマーク形成方法を採用する場合には、酸化膜パターン１４は、アライメントマークＡＭ１に対応する位置に開口部１４ｃを有する。また、第２アライメントマーク形成方法を採用する場合には、本工程にて、アライメントマークＡＭ２が形成される。
【００５９】
次に、ＣＶＤ法により、酸化膜パターン１４の上方からポリシリコンを成膜することによって、図３（ｄ）に示すように、酸化膜パターン１４の開口部１４ａ，１４ｂに導電連絡部としてのプラグＰ１，Ｐ２を形成し、且つ、酸化膜パターン１４の上にポリシリコン層１５を形成する。ポリシリコン層１５は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン１４の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層１５とポリシリコン層１３ａとは、電気的に接続している。
【００６０】
次に、図４（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層１５の上にポリシリコン層１６を形成する。本実施形態では、ポリシリコン層１６は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層１５の表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層１６の表面には、比較的大きな凹凸が形成されてしまう。
【００６１】
次に、図４（ｂ）に示すように、ポリシリコン層１６の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン１４上のポリシリコン層１５およびポリシリコン層１６の総厚を５０μｍとする。
【００６２】
本工程を経ることによって、シリコン基板１１およびポリシリコン層１３ｂよりなる第１導体層１０１と、ポリシリコン層１３ａよりなる第２導体層１０２と、ポリシリコン層１５およびポリシリコン層１６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン１２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜パターン１４（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【００６３】
次に、図４（ｃ）に示すように、アライメントマークを露出させる。第１アライメントマーク形成方法を採用する場合には、第３導体層１０３の側から、所定のレジストパターンをマスクとして、ＤＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、第１導体層１０１が数μｍ掘れるまでエッチング処理を行う。第２アライメントマーク形成方法を採用する場合には、第３導体層１０３の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第１絶縁層１０４に至るまでエッチング処理を行う。
【００６４】
ＤＲＩＥでは、エッチングと側壁保護を交互に行うＢｏｓｃｈプロセスにおいて、ＳＦ６ガスによるエッチングを例えば８秒行い、Ｃ４Ｆ８ガスによる側壁保護処理を例えば６．５秒行い、ウエハに印加するバイアスを例えば２３Ｗとすることによって、良好なエッチング処理を行うことができる。以降のＤＲＩＥについても、このような条件を採用することができる。
【００６５】
次に、図４（ｄ）に示すように、第１導体層１０１上に配線１７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第１導体層１０１および第３導体層１０３に対して、スパッタリングにより、例えば、Ｃｒ（５０ｎｍ）およびこれに続いてＡｕ（２００ｎｍ）を成膜した後に当該金属膜に対して所定のマスクを介したエッチング処理を行うことによって、配線１７およびミラー面１１１をパターン形成する。Ｃｒに対するエッチング液としては、例えば硝酸第二セリウムアンモニウムを使用することができる。Ａｕに対するエッチング液としては、例えば、ヨウ化カリウム−ヨウ素水溶液を使用することができる。第３導体層１０３上におけるミラー面１１１のパターニングに際しては、アライメントマーク（ＡＭ１またはＡＭ２）を参照して位置合せを行う。第１導体層１０１上における配線１７のパターニングに際しては、第３導体層１０３上のミラー面１１１のパターン形状を参照して位置合せを行う。
【００６６】
次に、図５（ａ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン１８を形成し、且つ、第１導体層１０１に対してレジストパターン１９を形成する。レジストパターン１９の形成においては、具体的には、第１導体層１０１上に液状のフォトレジストをスピンコーティングにより成膜し、露光および現像を経てパターニングする。フォトレジストとしては、例えば、ＡＺＰ４２１０（クラリアントジャパン製）やＡＺ１５００（クラリアントジャパン製）を使用することができる。以降のレジストパターンについても、このようなフォトレジストの成膜およびその後の露光・現象を経て形成される。
【００６７】
第３導体層１０３上の酸化膜パターン１８は、図５（ｃ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン１８は、図５（ｄ）および図６（ａ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン１９は、図５（ｄ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【００６８】
次に、図５（ｂ）に示すように、アライメントマーク（ＡＭ１またはＡＭ２）を穴埋めしてもよい。穴埋めには、レジストやＳＯＧ（Ｓｐｉｎ−ｏｎ−Ｇｌａｓｓ）などを使用することができる。
【００６９】
次に、図５（ｃ）に示すように、第３導体層１０３に対して、酸化膜パターン１８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【００７０】
次に、図５（ｄ）に示すように、ＤＲＩＥにより、酸化膜パターン１８およびレジストパターン１９をマスクとして、第１導体層１０１に対して櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。当該エッチング処理の前に、図５（ｄ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成しておいてもよい。犠牲膜２０は、第２絶縁層１０５の上位の構造が、本工程以降に破損することを防止すべく設けられるものである。犠牲膜２０は、例えば、液状ガラスを塗布した後にこれをアニールすることによって形成することができる。これに代えて、犠牲膜２０としてはレジストを塗布形成してもよい。或は、紫外線硬化型接着フィルムシートなどのような接着力を制御できるフィルムを材料基板に張り付けることによって、犠牲膜２０を形成してもよい。
【００７１】
次に、レジストパターン１９を剥離した後、図６（ａ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。また、内フレームＦ２には、導電連絡部としてのプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。レジストパターン１９を剥離するための剥離液としては、ＡＺリムーバ７００（クラリアントジャパン製）を使用することができる。以降のレジストパターンの剥離についても、これを使用することができる。
【００７２】
次に、図６（ｂ）に示すように、犠牲層２０を除去する。犠牲層２０の除去に際しては、液状ガラスに対しては例えばＢＨＦを使用することができる。レジストに対しては、ＡＺリムーバ７００（クラリアントジャパン製）を使用することができる。
【００７３】
次に、図６（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン１８をエッチング除去する。
【００７４】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【００７５】
本実施形態では、図３（ｂ）に示す工程において、ポリシリコン層１３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【００７６】
本実施形態において形成されるミラー部Ｍは、第３導体層１０３に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ１を介して電気的に接続している。内フレームＦ１は、第３導体層１０３に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ２を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【００７７】
また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第１導体層１０１に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ３を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第１導体層１０１に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ４を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。
【００７８】
本実施形態においては、内フレームＦ２および外フレームＦ３の間の電気的接続の態様について、他の態様を形成することもできる。内フレームＦ２において、下層部１２２と第２導体層由来部位との間にプラグＰ３を設けずに、下層部１２２と第２導体層由来部位との間を第１絶縁層１０４により電気的に分離し、且つ、上層部１２１と第２導体層由来部位との間に、例えば内フレームＦ１のプラグＰ２を形成したのと同様の工程を経て導電プラグを設けることによって、内フレームＦ２の上層部１２１は、トーションバーＴ３と電気的に接続することとなる。図６（ｃ）における内フレームＦ２の構造をこのように変更すると、内フレームＦ２（内フレーム１２０）の上層部１２１と、外フレームＦ３（外フレーム１３０）の下層部１３２とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００７９】
同様に、外フレームＦ３において、下層部１３２と第２導体層由来部位との間にプラグＰ４を設けずに、下層部１３２と第２導体層由来部位との間を第１絶縁層１０４により電気的に分離し、且つ、上層部１３１と第２導体層由来部位との間に、例えば内フレームＦ１のプラグＰ２と同様のプラグを設けることによって、外フレームＦ３の上層部１３１は、トーションバーＴ３と電気的に接続することとなる。図６（ｃ）における外フレームＦ３の構造をこのように変更すると、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の上層部１３１とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００８０】
また、図６（ｃ）における内フレームＦ２および外フレームＦ３の構造を、共に上述のように変更すると、内フレームＦ２（内フレーム１２０）の上層部１２１と、外フレームＦ３（外フレーム１３０）の上層部１３１とを、トーションバーＴ３（トーションバー１５１）によって電気的に接続することができる。
【００８１】
マイクロミラー素子Ｘ１において、連結部１５０に含まれる各トーションバー１５１について上述のいずれかの電気的接続態様を適宜選択し、且つ、各トーションバー１５１が不適切に短絡しないように内フレーム１２０および外フレーム１３０の内部において導電経路を形成することによって、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となる。すなわち、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、マイクロミラー素子Ｘ１について、複雑な動作を適切に実現することが可能となる。
【００８２】
図７（ａ）〜図１０（ｃ）は、本発明の第２の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図７（ａ）〜図１０（ｃ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、本実施形態では、アライメントマークＡＭ３の形成過程についても、モデル化断面において表す。
【００８３】
本実施形態では、まず、図７（ａ）に示すように、シリコン基板２１の下面にアライメントマークＡＭ３としての凹部を形成した後、シリコン基板２１の上面に酸化膜パターン２２を形成する。アライメントマークＡＭ３は、ＤＲＩＥにより、所定のマスクを介して５μｍ程の深さまでエッチング処理を行うことによって形成する。酸化膜パターン２２は、熱酸化法によりシリコン基板２１の上面に成膜された酸化膜（厚みは例えば０．２５μｍ）をパターニングすることによって形成する。当該パターニングに際しては、アライメントマークＡＭ３を参照して位置合せを行う。酸化膜パターン２２は、図１０（ａ）に示す工程において、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、トーションバーＴ２、および、トーションバーＴ３へと加工される箇所をマスクするためのものである。
【００８４】
次に、ＣＶＤ法により、酸化膜パターン２２の上方からシリコン基板２１に対してポリシリコンを成膜することによって、図７（ｂ）に示すように、ポリシリコン層２３ａ，２３ｂを形成する。ポリシリコン層２３ａ，２３ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、酸化膜パターン２２の表面から例えば３μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層２３ａと、シリコン基板２１およびポリシリコン層２３ｂとは、電気的に接続している。ポリシリコン層２３ｂには、アライメントマークＡＭ３に対応する凹部が形成される。
【００８５】
次に、図７（ｃ）に示すように、ＣＶＤ法により、ポリシリコン層２３ａ，２３ｂの上に、例えば１μｍの厚みを有する酸化膜２４’を成膜する。次に、図７（ｄ）に示すように、片面に酸化膜２４’’が成膜されたシリコン基板２５を用意する。酸化膜２４’’は、熱酸化法によりシリコン基板２５上に形成されたものである。
【００８６】
次に、図８（ａ）に示すように、シリコン基板２５を、酸化膜２４’’を介して酸化膜２４’の上に加熱接合する。酸化膜２４’と酸化膜２４’’は、一体となって酸化膜２４となる。
【００８７】
次に、図８（ｂ）に示すように、シリコン基板２５に対して酸化膜２４に至る貫通孔を形成した後、酸化膜２４に対して導電連絡部用の開口部２４ａ，２４ｂを形成する。シリコン基板２５における貫通孔は、所定のレジストパターンをマスクとするＤＲＩＥにより形成する。開口部２４ａ，２４ｂは、ＢＨＦに素子を浸漬することによって形成する。このとき、ポリシリコン層２３ｂ上の酸化膜２４’も除去される。
【００８８】
次に、図８（ｃ）に示すように、ポリシリコン層２６およびプラグＰ５，Ｐ６を形成する。これらの形成においては、まず、例えばＣＶＤ法により、シリコン基板２５上および開口部２４ａ，２４ｂ内に、ポリシリコン膜（例えば１μｍ）を成膜する。次に、例えばＣＶＤ法により、当該ポリシリコン膜上にリンシリケートガラス（ＰＳＧ）膜（例えば１μｍ）を成膜し、続いて熱処理を行う。これにより、導電機能を有するプラグＰ５，Ｐ６の形成が可能となる。次に、開口部２４ａ，２４ｂに連通するシリコン基板２５の貫通孔を、ポリシリコンをエピタキシャル成長させることによって填塞する。次に、貫通孔外にてエピタキシャル成長したポリシリコンを研磨して除去する。このようにして、ポリシリコン層２６およびプラグＰ５，Ｐ６を形成することができる。本工程を経た材料基板においては、シリコン基板２５とポリシリコン層２３ａとは、電気的に接続している。
【００８９】
本工程を経ることによって、シリコン基板２１およびポリシリコン層２３ｂよりなる第１導体層１０１と、ポリシリコン層２３ａよりなる第２導体層１０２と、シリコン基板２５およびポリシリコン層２６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン２２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜２４（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【００９０】
次に、図８（ｄ）に示すように、第１導体層１０１上に配線２７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。ただし、第１導体層１０１上における配線２７のパターニングに際しては、アライメントマークＡＭ３を参照して位置合せを行う。第３導体層１０３上のミラー面１１１のパターニングに際しては、第１導体層１０１上の配線２７のパターン形状を参照して位置合せを行う。
【００９１】
次に、図９（ａ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン２８を形成し、且つ、第１導体層１０１に対してレジストパターン２９を形成する。
【００９２】
第３導体層１０３上の酸化膜パターン２８は、図９（ｂ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン２８は、図９（ｃ）および図１０（ａ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン２９は、図９（ｃ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【００９３】
次に、図９（ｂ）に示すように、第３導体層１０３に対して、酸化膜パターン２８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【００９４】
次に、図９（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン２９をマスクとして、第１導体層１０１に対して櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。
【００９５】
次に、レジストパターン２９を剥離した後に、図１０（ａ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。また、内フレームＦ２には、第１の実施形態と同様のプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。
【００９６】
次に、図１０（ｂ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に、犠牲層２０を除去する。次に、図１０（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン２８をエッチング除去する。
【００９７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【００９８】
本実施形態では、図７（ｂ）に示す工程において、ポリシリコン層２３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【００９９】
本実施形態において形成されるミラー部Ｍは、第３導体層１０３に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ５を介して電気的に接続している。内フレームＦ１は、第３導体層１０３に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ６を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１００】
本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様、および、そのバリエーションについては、第１の実施形態に関して上述したのと同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１０１】
図１１（ａ）〜図１４（ｄ）は、本発明の第３の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１１（ａ）〜図１４（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、本実施形態では、第２の実施形態と同様に、アライメントマークＡＭ３の形成過程についても、モデル化断面において表す。
【０１０２】
本実施形態では、まず、図１１（ａ）および図１１（ｂ）に示すように、第２の実施形態において図７（ａ）および図７（ｂ）を参照して上述したのと同様の工程を経る。
【０１０３】
次に、ポリシリコン層２３ａ，２３ｂの上に例えば１μｍの厚みを有する酸化膜３１を成膜した後、図１１（ｃ）に示すように、ポリシリコン層２３ａ上の酸化膜３１をパターニングして酸化膜パターン３２を形成する。酸化膜パターン３２は、図１１（ｄ）に示す工程において、櫛歯電極Ｅ２へと加工される箇所をマスクするためのものである。
【０１０４】
次に、図１１（ｄ）に示すように、酸化膜パターン３２をマスクとして、ＤＲＩＥにより、ポリシリコン層２３ａおよびシリコン基板２１に対して、櫛歯電極Ｅ２の厚みに相当する深さまでエッチング処理を行う。
【０１０５】
次に、図１２（ａ）に示すように、酸化膜パターン３２の上方から、ＣＶＤ法により、更に酸化シリコンよりなる酸化膜を成膜する。これにより、前工程で成形された櫛歯電極Ｅ２の表面が酸化膜３２’により被覆される。
【０１０６】
次に、図１２（ｂ）に示すように、片面に酸化膜３３が成膜されたシリコン基板３４を用意する。酸化膜３３は、熱酸化法によりシリコン基板３４上に形成されたものである。
【０１０７】
次に、図１２（ｃ）に示すように、シリコン基板３４を、酸化膜３３を介して酸化膜３２の上に加熱接合する。酸化膜３２と酸化膜３３は、一体となって酸化膜３５となる。
【０１０８】
次に、図１２（ｄ）に示すように、シリコン基板３４に対して酸化膜３５に至る貫通孔を形成した後、酸化膜３５に対して導電連絡部用の開口部３５ａ，３５ｂを形成する。シリコン基板３４における貫通孔は、所定のレジストパターンをマスクとするＤＲＩＥにより形成する。開口部３５ａ，３５ｂは、ＢＨＦに素子を浸漬して、酸化膜３５において露出する部分をエッチング除去することによって形成する。このとき、ポリシリコン層２３ｂ上の酸化膜３１も除去される。
【０１０９】
次に、図１３（ａ）に示すように、ポリシリコン層３６およびプラグＰ５，Ｐ６を形成する。これらの形成においては、まず、例えばＣＶＤ法により、シリコン基板３４上および開口部３５ａ，３５ｂ内に、ポリシリコン膜（例えば１μｍ）を成膜する。次に、例えばＣＶＤ法により、当該ポリシリコン膜上にリンシリケートガラス（ＰＳＧ）膜（例えば１μｍ）を成膜し、続いて熱処理を行う。これにより、導電機能を有するプラグＰ５，Ｐ６の形成が可能となる。次に、開口部３５ａ，３５ｂに連通するシリコン基板３４の貫通孔を、ポリシリコンをエピタキシャル成長させることによって填塞する。次に、貫通孔外にてエピタキシャル成長したポリシリコンを研磨して除去する。本工程を経た材料基板においては、シリコン基板３４とポリシリコン層２３ａとは、電気的に接続している。
【０１１０】
本工程を経ることによって、シリコン基板２１およびポリシリコン層２３ｂよりなる第１導体層１０１と、ポリシリコン層２３ａよりなる第２導体層１０２と、シリコン基板３４およびポリシリコン層３６よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン２２（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜３５（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１１１】
次に、図１３（ｂ）に示すように、第１導体層１０１上に配線３７（図１および図２において図示せず）を形成するとともに、第３導体層１０３上にミラー面１１１を形成する。具体的には、第２の実施形態において図８（ｄ）を参照して上述したのと同様である。
【０１１２】
次に、図１３（ｃ）に示すように、第１導体層１０１および第３導体層１０３に対して、酸化膜パターン３８を形成し、且つ、第１導体層１０１に対してレジストパターン３９を形成する。第３導体層１０３上の酸化膜パターン３８は、図１３（ｄ）に示す工程にて、第３導体層１０３においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。第１導体層１０１上の酸化膜パターン３８は、図１４（ａ）および図１４（ｂ）に示す工程にて、第１導体層１０１において外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン３９は、図１４（ａ）に示す工程にて、第１導体層１０１において櫛歯電極Ｅ２および内フレームＦ２へと加工される箇所に対応する箇所をマスクするためのものである。
【０１１３】
次に、図１３（ｄ）に示すように、第３導体層１０３に対して、酸化膜パターン３８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ１、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１１４】
次に、図１４（ａ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン３９をマスクとして、第１導体層１０１に対して所定の深さまでエッチング処理を行う。
【０１１５】
次に、レジストパターン３９を剥離した後に、図１４（ｂ）に示すように、第１導体層１０１の側から第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ２、トーションバーＴ２、内フレームＦ２の一部、トーションバーＴ３、および、外フレームＦ３の一部が成形される。本工程におけるエッチング処理中には、櫛歯電極Ｅ２は、酸化膜３２’に被覆保護される。また、内フレームＦ２には、第１の実施形態と同様のプラグＰ３が形成される。同様に、外フレームＦ３には、プラグＰ４が形成される。
【０１１６】
次に、図１４（ｃ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に、犠牲層２０を除去する。
【０１１７】
次に、図１４（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、酸化膜パターン３８、および、櫛歯電極Ｅ２を保護していた酸化膜３２’をエッチング除去する。
【０１１８】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１１９】
本実施形態では、図１１（ｂ）に示す工程において、ポリシリコン層２３ａすなわち第２導体層１０２を、厚み寸法について高精度に成膜することができる。
したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１２０】
本実施形態において形成されるミラー部Ｍおよび内フレームＦ２の間の電気的接続態様については、第２の実施形態に関して上述したのと同様である。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１２１】
本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様、および、そのバリエーションについては、第１の実施形態に関して上述したのと同様である。したがって、本実実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１２２】
また、本実施形態では、櫛歯電極Ｅ２は、シリコン基板２１において予め埋め込み形成される。そのため、外フレームＦ３の下層部１３２よりも厚み寸法の短い櫛歯電極Ｅ２を精度よく形成することができる。
【０１２３】
図１５（ａ）〜図１７（ｄ）は、本発明の第４の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１５（ａ）〜図１７（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図１５（ａ）〜図１７（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１２４】
本実施形態では、まず、図１５（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板４０に対して、酸化膜パターン４４を形成する。ＳＯＩ基板４０は、相対的に厚いシリコン層４１と、相対的に薄いシリコン層４２と、これらに挟まれた酸化膜４３とからなる積層構造を有する。
【０１２５】
シリコン層４１，４２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜４３は、熱酸化法により、シリコン層４１またはシリコン層４２の表面に成長形成された酸化シリコンよりなる。酸化膜４３の成膜手段としては、熱酸化法に代えて、ＣＶＤ法を採用してもよい。酸化膜４３の成長形成の後、シリコン層４１とシリコン層４２とが接合されてＳＯＩ基板４０が作製される。本実施形態では、例えば、シリコン層４１の厚みは例えば１５０μｍであり、シリコン層４２の厚みは例えば５μｍであり、酸化膜４３の厚みは例えば１μｍである。
【０１２６】
酸化膜パターン４４は、シリコン層４２上に、熱酸化法により酸化シリコンよりなる酸化膜を成長させ、これをパターニングすることによって形成する。酸化膜パターン４４は、図１５（ｂ）および図１７（ｂ）に示す工程において、主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン層４２上にアライメントマークＡＭ４が形成される。
【０１２７】
次に、図１５（ｂ）に示すように、酸化膜パターン４４をマスクとして、ＤＲＩＥにより、シリコン層４２に対して酸化膜４３に至るまでエッチング処理を行う。次に、図１５（ｃ）に示すように、所定のレジストパターンをマスクとして、酸化膜４３の所定の箇所に、導電連絡部用の開口部４３ａ，４３ｂを形成する。次に、ＣＶＤ法により、ＳＯＩ基板４０に対してポリシリコンを成膜することによって、図１５（ｄ）に示すように、ポリシリコン層４５ａ，４５ｂを形成する。このとき、当該ポリシリコンにより、酸化膜パターン４３の開口部４３ａ，４３ｂは填塞される。ポリシリコン層４５ａ，４５ｂは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層４５ａおよびシリコン層４２と、シリコン層４１およびポリシリコン層４５ｂとは、電気的に接続している。
【０１２８】
次に、図１６（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層４５ａの上にポリシリコン層４６を形成する。本実施形態では、ポリシリコン層４６は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層４５ａの表面から約１３０μｍの厚みを有する。本固定では、ポリシリコン層４６の表面には、比較的大きな凹凸が形成されてしまう。
【０１２９】
次に、図１６（ｂ）に示すように、ポリシリコン層４６の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン４４上のポリシリコン層４５ａおよびポリシリコン層４６の総厚を５０μｍとする。
【０１３０】
本工程を経ることによって、ポリシリコン層４５ａおよびポリシリコン層４６よりなる第１導体層１０１と、シリコン層４２およびポリシリコン層４５ａよりなる第２導体層１０２と、シリコン層４１およびポリシリコン層４５ｂよりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン４４（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜４３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１３１】
次に、図１６（ｃ）に示すように、アライメントマークＡＭ４を露出させる。
具体的には、第１導体層１０１の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第２絶縁層１０５に至るまでエッチング処理を行う。図１６（ｃ）以降の図においては、図の簡潔化の観点より、ポリシリコン層４６に入り込むポリシリコン層４５ａは図示しない。
【０１３２】
次に、図１６（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線４７（図１および図２において図示せず）形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。
【０１３３】
次に、図１７（ａ）に示すように、第１導体層１０１に対して酸化膜パターン４８を形成し、且つ、第３導体層１０３に対して酸化膜パターン４９を形成する。酸化膜パターン４８は、図１７（ｂ）に示す工程にて、第１導体層１０１においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。ただし、酸化膜パターン４８は、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクする部位に、各々、開口部４８ａ，４８ｂを有する。酸化膜パターン４９は、図１７（ｃ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。
【０１３４】
次に、図１７（ｂ）に示すように、第１導体層１０１の側から、酸化膜パターン４８をマスクとして、ＤＲＩＥにより第３導体層１０３が数μｍ掘れるまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。このとき、ミラー部Ｍおよび内フレームＦ１において、各々、導電連絡部としてのプラグＰ７およびプラグＰ８が形成される。これとともに、内フレームＦ２および外フレームＦ３において、各々、導電連絡部としてのプラグＰ９およびプラグＰ１０が形成される。
【０１３５】
次に、図１７（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン４９をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１３６】
次に、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去した後、図１７（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン４８，４９をエッチング除去する。
【０１３７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１３８】
本実施形態では、図１５（ａ）に示す工程において使用するＳＯＩ基板４０において、シリコン層４２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１３９】
本実施形態において形成されるミラー部Ｍは、第１導体層１０１に由来する部位と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ７を介して電気的に接続している。内フレームＦ１は、第１導体層１０１に由来する部位すなわち上層部１２１と、第２導体層１０２に由来してトーションバーＴ１に連続する部位とを有し、これら２つの部位は、プラグＰ８を介して電気的に接続している。したがって、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、トーションバーＴ１（トーションバー１４１）によって電気的に接続されている。
【０１４０】
また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ９を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ１０を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様のバリエーションについては、第１の実施形態に関して上述したのと略同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１４１】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【０１４２】
図１８（ａ）〜図２１（ｄ）は、本発明の第５の実施形態に係るマイクロ構造体製造方法における一連の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図１８（ａ）〜図２１（ｄ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図１８（ａ）〜図２１（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１４３】
本実施形態では、まず、図１８（ａ）に示すように、ＳＯＩ基板５０に対して、酸化膜パターン５４を形成する。ＳＯＩ基板５０は、相対的に厚いシリコン層５１と、相対的に薄いシリコン層５２と、これらに挟まれた酸化膜５３とからなる積層構造を有する。シリコン層５１，５２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜５３は酸化シリコンよりなる。ＳＯＩ基板５０は、第４の実施形態におけるＳＯＩ基板４０と同様にして作製されたものである。本実施形態では、シリコン層５２の厚みは例えば５μｍであり、酸化膜５３の厚みは例えば１μｍである。
【０１４４】
酸化膜パターン５４は、シリコン層４２上に、熱酸化法により酸化シリコンよりなる酸化膜を成長させ、これをパターニングすることによって形成する。酸化膜パターン４４は、図１８（ｂ）および図２１（ｂ）に示す工程において、主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン層５２上にアライメントマークＡＭ５が形成される。
【０１４５】
次に、図１８（ｂ）に示すように、酸化膜パターン５４をマスクとして、ＤＲＩＥにより、シリコン層５２に対して酸化膜５３に至るまでエッチング処理を行う。次に、ＣＶＤ法により、ＳＯＩ基板５０に対して、酸化膜パターン５４の上方からポリシリコンを成膜することによって、図１８（ｃ）に示すように、ポリシリコン層５５ａを形成する。ポリシリコン層５５ａは、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層５５ａとシリコン層５２とは、電気的に接続している。
【０１４６】
次に、図１８（ｄ）に示すように、エピタキシャル成長法により、ポリシリコン層５５ａの上にポリシリコン層５５ｂを形成する。本実施形態では、ポリシリコン層５５ｂは、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５５ａの表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層５５ｂの表面には、比較的大きな凹凸が形成されてしまう。
【０１４７】
次に、図１９（ａ）に示すように、ポリシリコン層５５ｂの表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン５４上のポリシリコン層５５ａおよびポリシリコン層５５ｂの総厚を５０μｍとする。
【０１４８】
次に、図１９（ｂ）に示すように、ＳＯＩ基板５０のシリコン層５１を研磨により除去する。図１９（ｂ）以降の図においては、図の簡潔化の観点より、ポリシリコン層５５ｂに入り込むポリシリコン層５５ａは図示しない。次に、図１９（ｃ）に示すように、酸化膜５３に対して、所定のマスクを用いたエッチング処理により、導電連絡部用の開口部５３ａ，５３ｂを形成する。次に、ＣＶＤ法により、酸化膜５３に対してポリシリコンを成膜することによって、図１９（ｄ）に示すように、ポリシリコン層５６ａを形成する。このとき、酸化膜５３の開口部５３ａ，５３ｂがポリシリコンにより填塞されることによって、導電連絡部としてのプラグＰ１１，Ｐ１２が形成される。ポリシリコン層５６ａおよびプラグＰ１１，Ｐ１２は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５６ａは約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層５６ａとシリコン層５２とは、電気的に接続している。
【０１４９】
次に、図２０（ａ）に示すように、エピタキシャル成長法により、ポリシリコン層５６ａ上にポリシリコン層５６ｂを形成する。本実施形態では、ポリシリコン層５６ｂは、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層５６ａの表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層５６ｂの表面には、比較的大きな凹凸が形成されてしまう。
【０１５０】
次に、図２０（ｂ）に示すように、ポリシリコン層５６ｂの表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜５３上のポリシリコン層５６ａおよびポリシリコン層５６ｂの総厚を５０μｍとする。
【０１５１】
本工程を経ることによって、ポリシリコン層５５ａおよびポリシリコン層５５ｂよりなる第１導体層１０１と、シリコン層５２およびポリシリコン層５５ａよりなる第２導体層１０２と、ポリシリコン層５６ａおよびポリシリコン層５６ｂよりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜パターン５４（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜５３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１５２】
次に、図２０（ｃ）に示すように、アライメントマークＡＭ５を露出させる。
具体的には、第１導体層１０１の側から、所定のレジストパターンをマスクとして、ＤＲＩＥにより、第２絶縁層１０５に至るまでエッチング処理を行う。次に、図２０（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線５７（図１および図２において図示せず）形成する。具体的には、第１の実施形態において図４（ｄ）を参照して上述したのと略同様である。
【０１５３】
次に、図２１（ａ）に示すように、第１導体層１０１に対して酸化膜パターン５８を形成し、且つ、第３導体層１０３に対して酸化膜パターン５９を形成する。酸化膜パターン５８は、図２１（ｂ）に示す工程にて、第１導体層１０１および第２導体層１０２においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。酸化膜パターン４９は、図２１（ｃ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２および内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。
【０１５４】
次に、図２１（ｂ）に示すように、第１導体層１０１に対して、酸化膜パターン５８をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。このとき、ミラー部Ｍおよび内フレームＦ１において、各々、導電連絡部としてのプラグＰ７およびプラグＰ８が形成される。
【０１５５】
次に、図２１（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、レジストパターン５９をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、内フレームＦ１の一部、櫛歯電極Ｅ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１５６】
次に、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去した後、図２１（ｄ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン５８，５９をエッチング除去する。
【０１５７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１５８】
本実施形態では、図１８（ａ）に示す工程において使用するＳＯＩ基板５０において、シリコン層５２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１，１５１を、厚み寸法について高精度に成形することができるのである。
【０１５９】
本実施形態により形成される、ミラー部Ｍおよび内フレームＦ２の間の電気的接続態様については、第３の実施形態に関して上述したのと同様である。また、内フレームＦ２は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１２２とを有し、これら２つの部位は、プラグＰ１１を介して電気的に接続している。外フレームＦ３は、第２導体層１０２に由来してトーションバーＴ３に連続する部位と、第３導体層１０３に由来する部位すなわち下層部１３２とを有し、これら２つの部位は、プラグＰ１２を介して電気的に接続している。したがって、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、トーションバーＴ３（トーションバー１５１）によって電気的に接続されている。本実施形態により形成される、内フレームＦ２および外フレームＦ３の間の電気的接続態様のバリエーションについては、第１の実施形態に関して上述したのと略同様である。したがって、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１６０】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【０１６１】
図２２（ａ）〜図２３（ｃ）は、本発明の第６の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図２２（ａ）〜図２３（ｃ）においては、図３（ａ）〜図６（ｃ）と同様に、モデル化した一の断面によって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、内フレームＦ２、トーションバーＴ３、および、外フレームＦ３の形成過程を表す。また、図２２（ａ）〜図２３（ｃ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１６２】
本実施形態では、まず、図２２（ａ）に示すように、シリコン基板６１に対して、酸化膜パターン６２を形成する。シリコン基板６１は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなるウエハである。酸化膜パターン６２は、熱酸化法によりシリコン基板６１上に成膜された酸化シリコン膜をパターニングすることによって形成される。本実施形態では、シリコン基板６１の厚みは例えば１５０μｍであり、酸化膜パターン６２の厚みは例えば１μｍである。酸化膜パターン６２は、第５の実施形態の酸化膜パターン５４と同様に主にトーションバーＴ１〜Ｔ３をマスクするためのものである。また、本工程においては、シリコン基板６１上にアライメントマークＡＭ６が形成される。
【０１６３】
次に、図２２（ｂ）に示すように、酸化膜パターン６２をマスクとして、ＤＲＩＥにより、シリコン基板６１に対して、トーションバーＴの厚みに相当する深さまでエッチング処理を行う。
【０１６４】
次に、ＣＶＤ法により、シリコン基板６１に対して、酸化膜パターン６２の上方からポリシリコンを成膜することによって、図２２（ｃ）に示すように、ポリシリコン層６３を形成する。ポリシリコン層６３は、ＣＶＤ時にポリシリコンにＰをドープすることによって導電性が付与されており、約１μｍの厚みを有する。本工程を経た材料基板においては、ポリシリコン層６３とシリコン基板６１とは、電気的に接続している。
【０１６５】
次に、図２２（ｄ）に示すように、エピタキシャル成長法により、ポリシリコン層６３の上にポリシリコン層６４を形成する。本実施形態では、ポリシリコン層６４は、エピタキシャル成長時にポリシリコンにＰをドープすることによって導電性が付与されており、ポリシリコン層６３の表面から約１３０μｍの厚みを有する。本工程では、ポリシリコン層６４の表面には、比較的大きな凹凸が形成されてしまう。
【０１６６】
次に、図２３（ａ）に示すように、ポリシリコン層６４の表面を研削およびそれに続いて鏡面研磨する。これにより、酸化膜パターン６２上のポリシリコン層６３およびポリシリコン層６４の総厚を５０μｍとする。
【０１６７】
次に、図２３（ｂ）に示すように、シリコン基板６１を研磨する。具体的には、ポリシリコン層６３が現れ、且つ、トーションバーＴ１〜Ｔ３が現れるまで、シリコン基板６１を研磨する。図２３（ｂ）以降の図においては、図の簡潔化の観点より、ポリシリコン層６４に入り込むポリシリコン層６３は図示しない。
【０１６８】
次に、図２３（ｃ）に示すように、研磨表面に対して、酸化膜パターン６５を形成する。具体的には、ＣＶＤ法により、当該研磨面に酸化シリコンよりなる酸化膜を形成した後、これをパターニングすることによって、酸化膜パターン６５を形成する。酸化膜パターン６５は、導電連絡部用の開口部６５ａ，６５ｂを有する。
【０１６９】
以降の工程については、第５の実施形態において図１９（ｄ）〜図２１（ｄ）を参照して上述した工程と同一である。したがって、本実施形態によると、第５の実施形態により製造されるのと同様の内部層構造を有するマイクロミラー素子Ｘ１を製造することができる。
【０１７０】
図２４（ａ）〜図２８（ｄ）は、本発明の第７の実施形態に係るマイクロ構造体製造方法における一部の工程を表す。この方法も、マイクロマシニング技術によって上述のマイクロミラー素子Ｘ１を製造するための一手法である。図２４（ａ）〜図２８（ｄ）においては、モデル化した一の断面によって、図２８（ｄ）に示すミラー部Ｍ、トーションバーＴ１、内フレームＦ１、一組の櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、トーションバーＴ３、内フレームＦ２、トーションバーＴ４、および、外フレームＦ３の形成過程を表す。上述の第１〜第６の実施形態とは異なり、トーションバーＴ２は、マイクロミラー素子Ｘ１のトーションバー１４１に相当し、その延び方向に垂直な断面により表されている。また、トーションバーＴ３は、トーションバー１５１に相当し、その延び方向に垂直な断面により表されている。トーションバーＴ４は、トーションバー１５１に相当し、その延び方向に沿った断面により表されている。また、図２５（ａ）〜図２７（ａ）においては、当該モデル化断面とともに、ウエハの端部付近におけるアライメントマーク形成部位の断面を表す。
【０１７１】
本実施形態では、まず、図２４（ａ）に示すようなＳＯＩ基板７０を用意する。ＳＯＩ基板７０は、相対的に厚いシリコン層７１と、相対的に薄いシリコン層７２と、これらに挟まれた酸化膜７３とからなる積層構造を有する。シリコン層７１，７２は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなる。酸化膜７３は酸化シリコンよりなる。ＳＯＩ基板７０は、第４の実施形態におけるＳＯＩ基板４０と同様にして作製されたものである。本実施形態では、シリコン層７１の厚みは例えば３００μｍであり、シリコン層７２の厚みは例えば５μｍであり、酸化膜７３の厚みは例えば１μｍである。
【０１７２】
次に、図２４（ｂ）に示すように、シリコン層７２において、トーションバー１４１（Ｔ１，Ｔ２）を成形する。具体的には、所定のレジストパターンをマスクとして、ＤＲＩＥにより、酸化膜７３に至るまでエッチング処理を行なうことによって、トーションバー１４１を成形する。
【０１７３】
次に、図２４（ｃ）に示すように、レジストパターン７４を形成した後、ＤＲＩＥ、または、ＫＯＨ水溶液を使用する異方性エッチングにより、トーションバーＴ１，Ｔ２を若干量（例えば１μｍ）削る。すなわち、トーションバーＴ１，Ｔ２を少しだけ薄くする。レジストパターン７４は、トーションバーＴ１，Ｔ２以外のシリコン層７２を覆っている。
【０１７４】
次に、図２４（ｄ）に示すように、トーションバーＴ１，Ｔ２を、熱酸化法により形成された酸化シリコンよりなる酸化膜７５により被覆する。
【０１７５】
次に、図２５（ａ）に示すように、シリコン層７２に対して、レジスト膜７６を積層形成する。シリコン層７２が凹凸を有するので、レジスト膜７６の形成においては、レジストスプレー（ノンコンタクトジェットディスペンサ）を使用するのが好ましい。
【０１７６】
次に、レジスト膜７６に対して、トーションバーＴ１，Ｔ２との位置合わせを正確に行いつつアライメントマーク形成用の開口部７６ａを形成した後、当該レジスト膜７６をマスクとして、図２５（ｂ）に示すように、ＤＲＩＥにより酸化膜７３に至るまでエッチング処理することによって、アライメントマークＡＭ７を形成する。
【０１７７】
次に、図２５（ｃ）に示すように、ＢＨＦを作用させることにより、アライメントマーク形成部において前工程で露出した酸化膜７３の一部を除去する。次に、図２５（ｄ）に示すように、アライメントマーク形成部において、更なるＤＲＩＥにより、シリコン層７１に対して所定の深さまでエッチング処理を行なう。
【０１７８】
次に、図２６（ａ）に示すように、ＳＯＩ基板７０からレジスト膜７６を除去する。次に、図２６（ｂ）に示すように、ＳＯＩ基板７０のシリコン層７２の側に対して、シリコン基板７７を加熱接合する。シリコン基板７７は、ＰやＳｂをドープすることによって導電性が付与されたシリコンよりなり、例えば１５０μｍの厚みを有する。
【０１７９】
本工程を経ることによって、シリコン基板７７よりなる第１導体層１０１と、シリコン層７２よりなる第２導体層１０２と、シリコン層７１よりなる第３導体層１０３と、第１導体層および第２導体層の間に介在する酸化膜７５（第１絶縁層１０４）と、第２導体層および第３導体層の間に介在する酸化膜７３（第２絶縁層１０５）とからなる積層構造を有する材料基板が形成される。
【０１８０】
次に、図２６（ｃ）に示すように、シリコン層７１が所定の厚みとなるように、当該シリコン層７１を研磨する。このとき、アライメントマークＡＭ７が第３導体層１０３の側に露出する。
【０１８１】
次に、図２６（ｄ）に示すように、第１導体層１０１上にミラー面１１１を形成するとともに、第３導体層１０３上に配線７８を形成する。具体的には、第２の実施形態において図８（ｄ）を参照して上述したのと同様である。
【０１８２】
次に、図２７（ａ）に示すように、第１導体層１０１に対して酸化膜パターン７９を形成し、且つ、第３導体層１０３に対して酸化膜パターン８０およびレジストパターン８１を形成する。酸化膜パターン７９は、図２７（ｂ）に示す工程にて、第１導体層１０１および第２導体層１０２においてミラー部Ｍ、内フレームＦ１、櫛歯電極Ｅ１、内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。酸化膜パターン８０は、図２７（ｃ）および図２８（ａ）に示す工程にて、第３導体層１０３において、櫛歯電極Ｅ２および内フレームＦ２、および、外フレームＦ３へと加工される箇所をマスクするためのものである。レジストパターン８１は、図２７（ｃ）に示す工程にて、トーションバーＴ３，Ｔ４へと加工される箇所に対応する箇所をマスクするためのものである。
【０１８３】
次に、図２７（ｂ）に示すように、第１導体層１０１および第２導体層１０２に対して、酸化膜パターン７９をマスクとして、ＤＲＩＥにより第２絶縁層１０５に至るまでエッチング処理を行う。これによって、ミラー部Ｍの一部、トーションバーＴ１、内フレームＦ１の一部、櫛歯電極Ｅ１、トーションバーＴ２、内フレームＦ２の一部、および、外フレームＦ３の一部が成形される。
【０１８４】
次に、図２７（ｃ）に示すように、第２絶縁層１０５の上位に犠牲膜２０を形成した後に、ＤＲＩＥにより、酸化膜パターン８０およびレジストパターン８１をマスクとして、第３導体層１０３に対して、トーションバーＴ３，Ｔ４の厚みに相当する深さまでエッチング処理を行う。次に、図２７（ｄ）に示すように、レジストパターン８１を除去する。
【０１８５】
次に、図２８（ａ）に示すように、配線パターン８０をマスクとして、第３導体層１０３に対して、第２絶縁層１０５に至るまでエッチング処理を行う。これによって、櫛歯電極Ｅ２、トーションバーＴ３、内フレームＦ２の一部、トーションバーＴ４、および、外フレームＦ３の一部が成形される。
【０１８６】
次に、図２８（ｂ）に示すように、第１の実施形態において図６（ｂ）を参照して上述したのと同様に犠牲層２０を除去する。次に、図２８（ｃ）に示すように、エッチング液に素子を浸漬することによって、露出している第１絶縁層１０４、第２絶縁層１０５、および、酸化膜パターン７９，８０をエッチング除去する。
【０１８７】
以上の一連の工程を経ることによって、ミラー部Ｍ、トーションバーＴ１、内フレームＦ１、櫛歯電極Ｅ１，Ｅ２、トーションバーＴ２、トーションバーＴ３、内フレームＦ２、トーションバーＴ４、および、外フレームＦ３が形成される。すなわち、図１および図２に示すマイクロミラー素子Ｘ１が製造される。
【０１８８】
本実施形態では、図２４（ａ）に示す工程において使用するＳＯＩ基板７０において、シリコン層７２すなわち第２導体層１０２を、薄膜形成技術により、厚み寸法について高精度に形成しておくことができる。したがって、本実施形態によると、絶縁層１０４，１０５の間において予め厚み寸法が高精度に規定されている第２導体層１０２から、トーションバー１４１を、厚み寸法について高精度に成形することができるのである。
【０１８９】
本実施形態により形成される、ミラー部Ｍ（ミラー部１１０）と内フレームＦ１（内フレーム１２０）の上層部１２１とは、図２８（ａ）に表れているように、トーションバーＴ１によって機械的かつ電機的に接続されている。また、内フレームＦ２（内フレーム１２０）の下層部１２２と、外フレームＦ３（外フレーム１３０）の下層部１３２とは、図２８（ａ）に表れているように、トーションバーＴ４によって機械的かつ電機的に接続されている。本実施形態においては、内フレームＦ２と外フレームＦ３との間にトーションバーＴ４に代えて、又はこれとともに、トーションバーＴ１と同様の工程を経て他のトーションバーを設けることによって、内フレームＦ２の上層部１２１と外フレームＦ３の上層部１３１とを電気的に接続することができる。内フレームＦ２と外フレームＦ３とに接続するこのようなトーションバーを設ける場合、内フレームＦ２および外フレームＦ３の内部においては、当該トーションバーとトーションバーＴ４とが短絡しないような導電経路を形成する。このように、本実施形態により製造されるマイクロミラー素子Ｘ１においては、外フレーム１３０から内フレーム１２０に対して、複数の電位伝達が可能となり、各櫛歯電極に対して付与すべき電位の大きさを、個別に制御することが可能となる。その結果、本実施形態により製造されるマイクロミラー素子Ｘ１においても、複雑な動作を適切に実現することが可能となる。
【０１９０】
また、本実施形態では、櫛歯電極Ｅ２は、外フレームＦ３の下層部１３２と同じ厚み寸法を有する。したがって、櫛歯電極Ｅ２を成形するためのエッチング深度は浅くて済み、厚み寸法について櫛歯電極Ｅ２を精度よく形成することができる。
【図面の簡単な説明】
【図１】本発明により製造することのできるマイクロ構造体の一例としてのマイクロミラー素子の斜視図である。
【図２】図１に示すマイクロミラー素子の平面図である。
【図３】本発明の第１の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図４】図３に続く工程を表す。
【図５】図４に続く工程を表す。
【図６】図５に続く工程を表す。
【図７】本発明の第２の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図８】図７に続く工程を表す。
【図９】図８に続く工程を表す。
【図１０】図９に続く工程を表す。
【図１１】本発明の第３の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１２】図１１に続く工程を表す。
【図１３】図１２に続く工程を表す。
【図１４】図１３に続く工程を表す。
【図１５】本発明の第４の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１６】図１５に続く工程を表す。
【図１７】図１６に続く工程を表す。
【図１８】本発明の第５の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図１９】図１８に続く工程を表す。
【図２０】図１９に続く工程を表す。
【図２１】図２０に続く工程を表す。
【図２２】本発明の第６の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図２３】図２２に続く工程を表す。
【図２４】本発明の第７の実施形態に係るマイクロミラー素子製造方法における一部の工程を表す。
【図２５】図２４に続く工程を表す。
【図２６】図２５に続く工程を表す。
【図２７】図２６に続く工程を表す。
【図２８】図２７に続く工程を表す。
【図２９】従来の平板電極型マイクロミラー素子の分解斜視図である。
【図３０】図２９に示すマイクロミラー素子の傾斜態様の一例を表す。
【図３１】従来の櫛歯電極型マイクロミラー素子の一部切欠斜視図である。
【図３２】一組の櫛歯電極の配向を表す。
【符号の説明】
Ｘ１ マイクロミラー素子
１１０，Ｍ ミラー部
１２０，Ｆ１，Ｆ２ 内フレーム
１３０，Ｆ３ 外フレーム
１４０，１５０ 連結部
１４１，１５１，Ｔ１〜Ｔ４ トーションバー
１０１ 第１導体層
１０２ 第２導体層
１０３ 第３導体層
１０４ 第１絶縁層
１０５ 第２絶縁層
Ｅ１，Ｅ２ 櫛歯電極
Ｐ１〜Ｐ１２ プラグ
ＡＭ１〜ＡＭ７ アライメントマーク
Claims (16)
- 薄肉部を有するマイクロ構造体を製造するための方法であって、
第１導体層と、第２導体層と、第３導体層と、前記第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を含むパターン形状を有して前記第１導体層および前記第２導体層の間に介在する第１絶縁層と、前記第２導体層における前記薄肉部箇所をマスク領域に含むパターン形状を有して前記第２導体層および前記第３導体層の間に介在する第２絶縁層と、を含む積層構造を有する材料基板における前記第１導体層の側から、前記薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、前記第２絶縁層に至るまでエッチング処理を行うことによって、前記薄肉部を成形する工程を含む、マイクロ構造体の製造方法。 - 前記材料基板は、更に、前記第１絶縁層を貫通し且つ前記第１導体層と前記薄肉部とを電気的に接続するための第１導電連絡部、および／または、前記第２絶縁層を貫通し且つ前記第３導体層と前記薄肉部とを電気的に接続するための第２導電連絡部を有する、請求項１に記載のマイクロ構造体の製造方法。
- 薄肉部を有するマイクロ構造体を製造するための方法であって、
第１導体層と、第２導体層と、第３導体層と、前記第２導体層において前記薄肉部へと加工される薄肉部箇所をマスクするための薄肉部マスク部位を含むパターン形状を有して前記第１導体層および前記第２導体層の間に介在する第１絶縁層と、前記第２導体層における前記薄肉部箇所をマスク領域に含むパターン形状を有して前記第２導体層および前記第３導体層の間に介在する第２絶縁層と、を含む積層構造を有するように、材料基板を作製する材料基板積層化工程と、
前記材料基板における前記第１導体層の側から、前記薄肉部箇所に対応する箇所を非マスク領域に含むマスクパターンを介して、前記第２絶縁層に至るまでエッチング処理を行うことによって、前記薄肉部を成形する薄肉部成形工程と、を含む、マイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
第１導体層上に、前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記第１導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、
前記第２導体層上に、当該第２導体層における前記薄肉部箇所をマスク領域に含むパターン形状を有する第２絶縁層を形成する第２絶縁層形成工程と、
前記第２導体層に対して前記第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
第１導体層上に、前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記第１導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、
前記第２導体層上に第１プレ絶縁層を成膜する工程と、
第１プレ絶縁層が成膜された前記第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、前記第１プレ絶縁層および前記第２プレ絶縁層を介して接合することによって、前記第２導体層に対して、前記第１プレ絶縁層および前記第２プレ絶縁層に由来して形成された第２絶縁層を介して前記第３導体層を積層形成する第２積層工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
第１導体層上に、当該第１導体層において櫛歯部へと加工される櫛歯部箇所を非マスク領域に含み且つ前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記第１導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第２導体層を積層形成する第１積層工程と、
前記第２導体層の側から、前記櫛歯部箇所をマスクするためのマスクパターンを介して、前記第１導体層の途中までエッチング処理を行う工程と、
前記第２導体層上に第１プレ絶縁層を成膜する工程と、
第１プレ絶縁層が成膜された前記第２導体層と、表面に第２プレ絶縁層が成膜されている第３導体層とを、前記第１プレ絶縁層および前記第２プレ絶縁層を介して接合することによって、前記第２導体層に対して、前記第１プレ絶縁層および前記第２プレ絶縁層に由来して形成された第２絶縁層を介して前記第３導体層を積層形成する工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
第２導体層と、第３導体層と、前記第２導体層および前記第３導体層の間の前記第２絶縁層よりなる材料基板中間体における前記第２導体層上に、前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記第２導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
第２導体層と、ベース層と、前記第２導体層における前記薄肉部箇所をマスク領域に含むパターン形状を有して前記第２導体層および前記ベース層の間に介在する第２絶縁層と、よりなる材料基板中間体における前記第２導体層上に、前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記第２導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第１導体層を積層形成する第１積層工程と、
前記ベース層を除去することによって前記第２絶縁層を露出させる絶縁層露出工程と、
前記第２導体層に対して前記第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記材料基板積層化工程は、
ベース導体層上に、前記薄肉部マスク部位を含むパターン形状を有する第１絶縁層を形成する第１絶縁層形成工程と、
前記ベース導体層に対して、前記第１絶縁層をマスクとして、前記薄肉部の厚みに相当する深さまでエッチング処理を行う工程と、
前記ベース導体層に対して前記第１絶縁層の側から導体材料を堆積することによって、第１導体層を形成する第１積層工程と、
前記ベース導体層を、前記第１導体層とは反対の側から、前記薄肉部の厚みに相当する厚みが残る深さまで除去することによって、第２導体層を形成する工程と、
前記第２導体層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２導体層に対して、前記第２絶縁層の側から導体材料を堆積することによって、第３導体層を積層形成する第２積層工程と、を含む、請求項３に記載のマイクロ構造体の製造方法。 - 前記第１絶縁層形成工程で形成される前記第１絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、前記第１積層工程では、前記非マスク部に前記導体材料が堆積することによって、前記第１導体層と前記薄肉部とを電気的に接続するための導電連絡部が形成される、請求項４から９のいずれか１つに記載のマイクロ構造体の製造方法。
- 前記第２絶縁層形成工程で形成される前記第２絶縁層は、導電連絡部用の非マスク部を更に含むパターン形状を有し、前記第２積層工程では、前記非マスク部に前記導体材料が堆積することによって、前記第３導体層と前記薄肉部とを電気的に接続するための導電連絡部が形成される、請求項４または９に記載のマイクロ構造体の製造方法。
- 前記第２積層工程においては、前記第２導体層に対して前記第２絶縁層の側から導体材料を成膜した後に当該導体材料をエピタキシャル成長させる工程を含む、請求項４に記載のマイクロ構造体の製造方法。
- 更に、前記第３導体層および前記第２絶縁層を貫通して前記第２導体層に至る貫通孔を形成する工程と、当該貫通孔に導体材料を供給することによって、前記第３導体層と前記薄肉部とを電気的に接続するための導電連絡部を形成する工程と、を含む、請求項５または６に記載のマイクロ構造体の製造方法。
- 前記第１絶縁層形成工程で形成される前記第１絶縁層は、導電連絡部用の第１非マスク部を更に含むパターン形状を有し、前記第１絶縁層形成工程の後であって前記第１積層工程の前に、更に、前記第１絶縁層をマスクとして前記第２導体層に対して前記第２絶縁層に至るまでエッチング処理を行う工程と、前記第２絶縁層に対して導電連絡部用の第２非マスク部を形成する工程とを含み、前記第１積層工程では、前記第２非マスク部に前記導体材料が堆積することによって、前記第３導体層と前記薄肉部とを電気的に接続するための導電連絡部が形成される、請求項７に記載のマイクロ構造体の製造方法。
- 前記絶縁層露出工程の後、更に、前記第２絶縁層に対して導電連絡部用の非マスク部を形成する工程を含み、前記第２積層工程では、前記非マスク部に前記導体材料が堆積することによって、前記第３導体層と前記薄肉部とを電気的に接続するための導電連絡部が形成される、請求項８に記載のマイクロ構造体の製造方法。
- 薄肉部を有するマイクロ構造体を製造するための方法であって、
第１導体層、第２導体層、並びに、当該第１導体層および第２導体層の間の第１絶縁層よりなる積層構造を含む第１材料基板における第２導体層に対して、前記第２導体層において薄肉部へと加工される薄肉部箇所をマスクするための部位を有するマスクパターンを介して、前記第１絶縁層に至るまで第１エッチング処理を行うことによって、前記第１絶縁層に接する前記薄肉部を形成する工程と、
前記薄肉部をエッチングストップ膜により被覆する工程と、
前記第２導体層に対して、前記薄肉部を埋め込むように、第３導体層を積層形成する工程と、
前記第３導体層の側から、前記薄肉部に対応する箇所を非マスク領域に含むマスクパターンを介して、前記第１絶縁層に至るまで第２エッチング処理を行う工程と、を含む、マイクロ構造体の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002310314A JP4102158B2 (ja) | 2002-10-24 | 2002-10-24 | マイクロ構造体の製造方法 |
| US10/686,764 US7033515B2 (en) | 2002-10-24 | 2003-10-17 | Method for manufacturing microstructure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002310314A JP4102158B2 (ja) | 2002-10-24 | 2002-10-24 | マイクロ構造体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004145032A true JP2004145032A (ja) | 2004-05-20 |
| JP4102158B2 JP4102158B2 (ja) | 2008-06-18 |
Family
ID=32455838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002310314A Expired - Fee Related JP4102158B2 (ja) | 2002-10-24 | 2002-10-24 | マイクロ構造体の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7033515B2 (ja) |
| JP (1) | JP4102158B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006224224A (ja) * | 2005-02-16 | 2006-08-31 | Fujitsu Ltd | マイクロ揺動素子およびその製造方法 |
| JP2008539666A (ja) * | 2005-04-25 | 2008-11-13 | アナログ デバイシス， インコーポレイテッド | マイクロ機械加工されたマイクロフォンおよびマルチセンサ、ならびにそれらを生産する方法 |
| JP2008292703A (ja) * | 2007-05-23 | 2008-12-04 | Panasonic Electric Works Co Ltd | 可動構造体、同構造体を用いた光走査ミラー素子、及び可動構造体の製造方法 |
| JP2010512548A (ja) * | 2006-12-12 | 2010-04-22 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ | 封入能力を有するマイクロミラーアクチュエータ及びその製造方法 |
| JP2013127633A (ja) * | 2006-12-26 | 2013-06-27 | Zhou Tiansheng | 高フィルファクターアレイ用の微小電気機械システムマイクロミラーおよびこの方法 |
| JP2014085409A (ja) * | 2012-10-19 | 2014-05-12 | Tohoku Univ | マイクロミラーデバイスの製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4257844B2 (ja) * | 2003-11-04 | 2009-04-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US20050280879A1 (en) | 2004-02-09 | 2005-12-22 | Gibson Gregory T | Method and apparatus for scanning a beam of light |
| US7259077B2 (en) * | 2004-04-29 | 2007-08-21 | Sychip Inc. | Integrated passive devices |
| US7442918B2 (en) * | 2004-05-14 | 2008-10-28 | Microvision, Inc. | MEMS device having simplified drive |
| WO2006073111A1 (ja) * | 2005-01-05 | 2006-07-13 | Nippon Telegraph And Telephone Corporation | ミラー装置、ミラーアレイ、光スイッチ、ミラー装置の製造方法及びミラー基板の製造方法 |
| US7636101B2 (en) * | 2005-02-09 | 2009-12-22 | Microvision, Inc. | MEMS scanner adapted to a laser printer |
| JP2007033330A (ja) * | 2005-07-28 | 2007-02-08 | Fujitsu Media Device Kk | 角速度センサ |
| US7855151B2 (en) | 2007-08-21 | 2010-12-21 | Hewlett-Packard Development Company, L.P. | Formation of a slot in a silicon substrate |
| DE102008003344A1 (de) * | 2008-01-07 | 2009-07-09 | Robert Bosch Gmbh | Mikromechanisches Bauelement und Herstellungsverfahren für ein mikromechanisches Bauelement |
| DE102008041178B4 (de) * | 2008-08-12 | 2018-11-15 | Robert Bosch Gmbh | Herstellungsverfahren für ein mikromechanisches Bauteil |
| DE102008041757B4 (de) | 2008-09-02 | 2019-01-03 | Robert Bosch Gmbh | Herstellungsverfahren für eine Rotationssensorvorrichtung und Rotationssensorvorrichtung |
| WO2011128188A2 (de) * | 2010-04-13 | 2011-10-20 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Mikroelektronisches bauelement |
| DE102011081002B4 (de) | 2011-08-16 | 2020-01-16 | Robert Bosch Gmbh | Herstellungsverfahren für ein mikromechanisches Bauteil |
| DE102013209238B4 (de) * | 2013-05-17 | 2017-10-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | MEMS-Struktur und Verfahren zum Herstellen derselben |
| JP2015064337A (ja) * | 2013-08-30 | 2015-04-09 | キヤノン株式会社 | 微細構造体の製造方法 |
| CN110799884B (zh) | 2017-07-06 | 2022-03-01 | 浜松光子学株式会社 | 光学装置 |
| EP3650912A4 (en) | 2017-07-06 | 2021-03-24 | Hamamatsu Photonics K.K. | OPTICAL DEVICE |
| JP7112876B2 (ja) | 2017-07-06 | 2022-08-04 | 浜松ホトニクス株式会社 | 光学デバイス |
| CN110799883B (zh) | 2017-07-06 | 2022-04-12 | 浜松光子学株式会社 | 光学装置 |
| CN111344622A (zh) | 2017-11-15 | 2020-06-26 | 浜松光子学株式会社 | 光学器件的制造方法 |
| WO2020140171A1 (zh) * | 2018-12-30 | 2020-07-09 | 瑞声声学科技(深圳)有限公司 | 一种陀螺仪 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3178123B2 (ja) | 1992-02-25 | 2001-06-18 | 富士電機株式会社 | 櫛歯式アクチュエータの製造方法 |
| JPH10214978A (ja) | 1997-01-30 | 1998-08-11 | Aisin Seiki Co Ltd | 半導体マイクロマシン及びその製造方法 |
| JPH10256569A (ja) | 1997-03-14 | 1998-09-25 | Mitsubishi Materials Corp | 半導体慣性センサの製造方法 |
| US6533951B1 (en) * | 2000-07-27 | 2003-03-18 | Eastman Kodak Company | Method of manufacturing fluid pump |
| JP2002103299A (ja) * | 2000-09-22 | 2002-04-09 | Aisin Seiki Co Ltd | マイクロマシンの製造方法 |
| US6815243B2 (en) * | 2001-04-26 | 2004-11-09 | Rockwell Automation Technologies, Inc. | Method of fabricating a microelectromechanical system (MEMS) device using a pre-patterned substrate |
| US6917459B2 (en) * | 2003-06-03 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | MEMS device and method of forming MEMS device |
-
2002
- 2002-10-24 JP JP2002310314A patent/JP4102158B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-17 US US10/686,764 patent/US7033515B2/en active Active
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006224224A (ja) * | 2005-02-16 | 2006-08-31 | Fujitsu Ltd | マイクロ揺動素子およびその製造方法 |
| JP4573664B2 (ja) * | 2005-02-16 | 2010-11-04 | 富士通株式会社 | マイクロ揺動素子およびその製造方法 |
| US8142670B2 (en) | 2005-02-16 | 2012-03-27 | Fujitsu Limited | Micro-oscillating element and method of making the same |
| JP2008539666A (ja) * | 2005-04-25 | 2008-11-13 | アナログ デバイシス， インコーポレイテッド | マイクロ機械加工されたマイクロフォンおよびマルチセンサ、ならびにそれらを生産する方法 |
| JP4812139B2 (ja) * | 2005-04-25 | 2011-11-09 | アナログ デバイシス， インコーポレイテッド | マイクロ機械加工されたマイクロフォンおよびマルチセンサ、ならびにそれらを生産する方法 |
| JP2010512548A (ja) * | 2006-12-12 | 2010-04-22 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ | 封入能力を有するマイクロミラーアクチュエータ及びその製造方法 |
| KR101437193B1 (ko) * | 2006-12-12 | 2014-09-03 | 프라운호퍼 게젤샤프트 쭈르 푀르데룽 데어 안겐반텐 포르슝 에. 베. | 캡슐화 가능성을 갖는 마이크로미러 액튜에이터 및 그의 제조 방법 |
| JP2013127633A (ja) * | 2006-12-26 | 2013-06-27 | Zhou Tiansheng | 高フィルファクターアレイ用の微小電気機械システムマイクロミラーおよびこの方法 |
| JP2008292703A (ja) * | 2007-05-23 | 2008-12-04 | Panasonic Electric Works Co Ltd | 可動構造体、同構造体を用いた光走査ミラー素子、及び可動構造体の製造方法 |
| JP2014085409A (ja) * | 2012-10-19 | 2014-05-12 | Tohoku Univ | マイクロミラーデバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040232107A1 (en) | 2004-11-25 |
| JP4102158B2 (ja) | 2008-06-18 |
| US7033515B2 (en) | 2006-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4102158B2 (ja) | マイクロ構造体の製造方法 | |
| KR100809407B1 (ko) | 마이크로 요동 소자 및 그 제조 방법 | |
| JP3827977B2 (ja) | マイクロミラー素子の製造方法 | |
| JP4919750B2 (ja) | マイクロ構造体製造方法およびマイクロ構造体 | |
| JP3987382B2 (ja) | マイクロミラー素子およびその製造方法 | |
| US7833430B2 (en) | Method for fabricating microstructure and microstructure | |
| JP4252889B2 (ja) | マイクロ構造体の製造方法 | |
| JP2006162699A (ja) | マイクロ揺動素子 | |
| US20020118850A1 (en) | Micromachine directional microphone and associated method | |
| JP2009012082A (ja) | マイクロ揺動素子およびマイクロ揺動素子アレイ | |
| JP4146850B2 (ja) | 垂直段差構造物の製作方法 | |
| JP2005305582A (ja) | マイクロ揺動素子 | |
| KR100981515B1 (ko) | 마이크로 가동 소자, 웨이퍼 및 웨이퍼 제조 방법 | |
| JP4598795B2 (ja) | マイクロ揺動素子およびマイクロ揺動素子アレイ | |
| JP2009113128A (ja) | マイクロ揺動素子およびマイクロ揺動素子製造方法 | |
| JP4364249B2 (ja) | マイクロミラー素子およびその製造方法 | |
| KR100825626B1 (ko) | 마이크로 구조체 | |
| JP4565510B2 (ja) | マイクロミラー素子の製造方法およびマイクロミラー素子 | |
| KR100828890B1 (ko) | 마이크로 구조체의 제조 방법 | |
| JP4351262B2 (ja) | マイクロミラー素子およびその製造方法 | |
| JP2005046958A (ja) | マイクロ構造体 | |
| JP4414443B2 (ja) | マイクロミラー素子およびその製造方法 | |
| JP2007171989A (ja) | マイクロミラー素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050303 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060919 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080130 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080321 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |