KR100825626B1 - 마이크로 구조체 - Google Patents

Abstract

본 발명에 의하면 마이크로 구조체가 제공된다. 이 마이크로 구조체는 면내 방향으로 확장하는 (110)면 및 당해 (110)면에 직교하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지는 제1 도체층과, 당해 제1 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지는 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판으로 형성되는 것이다. 본 마이크로 구조체는 (110)면 및 2개의 (111)면을 따르는 외곽을 갖고 제1 도체층에서 형성된 제1 부위 및 제2 도체층에서 형성되어 또한 제1 부위와 접하는 제2 부위를 각각이 포함하는 복수의 후육부와, 제2 도체층에서 형성되어 노출하고, 또한, 선택된 2개의 후육부를 연결하는 박육부를 구비한다.

마이크로 구조체, 박육부, 후육부, 도펀트 농도

Description

마이크로 구조체{MICROSTRUCTURE}

본 발명은 마이크로머시닝 기술에 의해 제작되는 마이크로 미러 소자, 가속도 센서 소자, 각속도 센서 소자 및 진동 소자 등의 마이크로 구조체의 제조 방법 및 마이크로 구조체에 관한 것이다.

최근 다양한 기술 분야에서, 마이크로머시닝 기술에 의해 형성되는 미소 구조를 갖는 소자의 응용화가 도모되고 있다. 예를 들면, 광통신 기술의 분야에서는, 광반사 기능을 갖는 미소한 마이크로 미러 소자가 주목받고 있다.

광통신에서는 광파이버를 매체로 하여 광신호가 전송되어, 광신호의 전송 경로를 어떤 파이버로부터 다른 파이버로 전환하기 위해서는, 일반적으로 소위 광스위칭 장치가 사용된다. 양호한 광통신을 달성하는 데에 있어서 광스위칭 장치에 요구되는 특성으로서는, 스위칭 동작에 있어서의 대용량성, 고속성, 고신뢰성 등을 들 수 있다. 이들 관점에서 광스위칭 장치로서는, 마이크로머시닝 기술에 의해 제작되는 마이크로 미러 소자를 내장한 것에 대한 기대가 높아지고 있다. 마이크로 미러 소자에 의하면, 광스위칭 장치에서의 입력측의 광전송로와 출력측의 광전송로 사이에서, 광신호를 전기 신호로 변환하지 않고 광신호 그대로 스위칭 처리를 행할 수 있어, 상기의 특성을 얻는 데에 있어서 적합하기 때문이다.

마이크로 미러 소자는 광을 반사하기 위한 미러면을 구비하고, 당해 미러면의 요동에 의해 광의 반사 방향을 변화시킬 수 있다. 미러면을 요동하기 위해 정전력을 이용하는 정전 구동형의 마이크로 미러 소자가, 많은 광학 장치에서 채용되고 있다. 정전 구동형 마이크로 미러 소자는, 소위 표면 마이크로머시닝 기술에 의해 제조되는 마이크로 미러 소자와, 소위 벌크 마이크로머시닝 기술에 의해 제조되는 마이크로 미러 소자로 크게 두가지 종류로 나눌 수 있다.

표면 마이크로머시닝 기술에서는, 기판 상에서 각 구성 부위에 대응하는 재료 박막을 원하는 패턴으로 가공하고, 이러한 패턴을 순차적으로 적층함으로써, 지지체, 미러면 및 전극부 등, 소자를 구성하는 각 부위나 나중에 제거되는 희생층을 형성한다.

한편, 벌크 마이크로머시닝 기술에서는, 재료 기판 자체를 에칭함으로써 지지체나 미러부 등을 원하는 형상으로 성형하고, 필요에 따라 미러면이나 전극을 박막 형성한다. 벌크 마이크로머시닝 기술에 대해서는, 예를 들면, 일본 특허공개 평10-190007호 공보, 일본 특허공개 평10-270714호 공보, 일본 특허공개 2000-31502호 공보에 개시되어 있다.

마이크로 미러 소자에 요구되는 기술적 사항의 하나로서, 광반사를 담당하는 미러면의 평면도가 높은 것을 들 수 있다. 그러나, 표면 마이크로머시닝 기술에 의하면, 최종적으로 형성되는 미러면이 얇기 때문에 미러면이 만곡하기 쉽고, 고평면도가 보증되는 것은 미러면의 사이즈에 있어서 1변의 길이가 50㎛ 정도인 것으로 한정된다.

이에 대해, 벌크 마이크로머시닝 기술에 의하면, 상대적으로 두꺼운 재료 기판 자체를 에칭 기술에 의해 에칭하여 미러부를 구성하고, 이 미러부상에 미러면을 설치하기 때문에, 보다 넓은 면적의 미러면이더라도, 그 강성을 확보할 수 있다. 그 결과, 충분히 높은 광학적 평면도를 갖는 미러면을 형성할 수 있게 된다. 따라서, 특히 한 변의 길이가 1OO㎛ 이상인 미러면이 필요하게 되는 마이크로 미러 소자의 제조에서는, 벌크 마이크로머시닝 기술이 널리 채용되고 있다.

도 32는 벌크 마이크로머시닝 기술에 의해 제작된 종래의 정전 구동형 마이크로 미러 소자의 일례로서의, 마이크로 미러 소자(400)의 일부 생략 분해 사시도이다. 마이크로 미러 소자(400)는 미러 기판(410)과 베이스 기판(420)이 스페이서(도시 생략)를 통하여 적층된 구조를 갖는다. 미러 기판(410)은 미러부(411)와, 내부 프레임(412)과, 외부 프레임(413)을 갖는다. 미러부(411)와 내부 프레임(412)은 1쌍의 토션바(414)에 의해 연결되어 있다. 내부 프레임(412)과 외부 프레임(413)은 1쌍의 토션바(415)에 의해 연결되어 있다. 1쌍의 토션바(414)는 내부 프레임(412)에 대한 미러부(411)의 회전 동작의 축심을 규정한다. 1쌍의 토션바(415)는 외부 프레임(413)에 대한 내부 프레임(412) 및 이것에 수반하는 미러부(411)의 회전 동작의 축심을 규정한다.

미러부(411)의 이면에는 1쌍의 평판 전극(411a, 411b)이 설치되어 있고, 표면에는 광을 반사하기 위한 미러면(도시 생략)이 설치되어 있다. 또한, 내부 프레임(412)의 이면에는 1쌍의 평판 전극(412a, 412b)이 설치되어 있다.

베이스 기판(420)에는, 미러부(411)의 평판 전극(411a, 411b)에 대향하도록 평판 전극(420a, 420b)이 설치되어 있고, 내부 프레임(412)의 평판 전극(412a, 412b)에 대향하도록, 평판 전극(420c, 420d)이 설치되어 있다. 종래의 마이크로 미러 소자에서는, 구동 방법으로서, 이러한 평판 전극을 이용하여 정전력을 발생시키는 방법이 채용되는 경우가 많다.

이러한 구성에서는, 예를 들면, 미러부(411)의 평판 전극(411a)을 양(+)으로 대전시킨 상태에서, 베이스 기판(420)의 평판 전극(420a)을 음(-)으로 대전시키면, 평판 전극(411a)과 평판 전극(420a)의 사이에 정전 인력이 발생하여, 미러부(411)는 1쌍의 토션바(414)를 비틀면서 화살표 M1의 방향으로 요동한다.

한편, 예를 들면, 내부 프레임(412)의 평판 전극(412a)을 양으로 대전시킨 상태에서, 베이스 기판(420)의 평판 전극(420c)을 음으로 대전시키면, 평판 전극 (412a)과 평판 전극(420c)의 사이에 정전 인력이 발생하고, 내부 프레임(412)은 미러부(411)를 수반하여, 1쌍의 토션바(415)를 비틀면서 화살표 M2 방향으로 요동한다. 도 33은 이러한 회전 구동에 의해, 내부 프레임(412) 및 이것에 수반하는 미러부(411)가 외부 프레임(413)에 대하여 경사 각도 θ까지 변위한 상태를 나타낸다.

마이크로 미러 소자(400)에 채용되어 있는 평판 전극 구조에 있어서는, 베이스 기판(420)에 설치된 평판 전극(420a, 420b, 420c, 420d)에 의해, 평판 전극(411a, 411b)을 구비한 미러부(411)나 평판 전극(412a, 412b)을 구비한 내부 프레임(412)을 인입하는 것 같은 구동을 하기 때문에, 그 구동에서는 전극간에 인가 하는 전압에 대하여 인입 전압(Pul1-in Voltage)이 존재한다. 인입 전압 이상의 전압을 소정의 전극간에 인가하면, 회전 구동의 도중에서 베이스 기판(420)에 대한 미러부(411)나 내부 프레임(412)의 접근 속도가 급격히 증대하는 현상이 발생하여, 미러부(411)의 경사 각도를 적절하게 제어할 수 없다는 문제가 발생하는 경우가 있다. 이 문제는 특히 큰 경사 각도(약 5°이상)를 달성하는 경우, 즉 토션바의 뒤틀림의 정도가 큰 경우에 현저해 진다.

이러한 문제점을 해결하기 위해, 평판 전극 구조 대신에, 빗살형 전극 구조에 의해, 마이크로 미러 소자를 구동하는 방법이 제안되어 있다. 도 34는 빗살형 전극 구조를 채용한 종래의 마이크로 미러 소자(500)의 일부 생략 사시도이다.

마이크로 미러 소자(500)는 상면 또는 하면에 미러면(도시 생략)이 설치된 미러부(510)와, 내부 프레임(520)과, 외부 프레임(530; 일부 생략)을 갖고, 각각에 빗살형 전극이 일체적으로 형성되어 있다. 구체적으로는, 미러부(510)에는 그 한 쌍의 평행한 측면으로부터 외측으로 연장하는 1쌍의 빗살형 전극(510a, 510b)이 형성되어 있다. 내부 프레임(520)에는 빗살형 전극(510a, 510b)에 대응하여 1쌍의 빗살형 전극(520a, 520b)이 내측으로 연장되어 형성되어 있음과 함께, 1쌍의 빗살형 전극(520c, 520d)이 외측으로 연장되어 형성되어 있다. 외부 프레임(530)에는 빗살형 전극(520c, 520d)에 대응하여, 1쌍의 빗살형 전극(530a, 530b)이 내측으로 연장되어 형성되어 있다. 또한, 미러부(510)와 내부 프레임(520)은 1쌍의 토션바 (540)에 의해 연결되어 있고, 내부 프레임(520)과 외부 프레임(530)은 1쌍의 토션바(550)에 의해 연결되어 있다. 1쌍의 토션바(540)는 내부 프레임(520)에 대한 미 러부(510)의 회전 동작의 축심을 규정하고, 1쌍의 토션바(550)는 외부 프레임(530)에 대한 내부 프레임(520) 및 이에 수반하는 미러부(510)의 회전 동작의 축심을 규정하고 있다.

이러한 구성의 마이크로 미러 소자(500)에서는, 정전력을 발생시키기 위해서 근접하여 설치된 한 세트의 빗살형 전극, 예를 들면, 빗살형 전극(510a) 및 빗살형 전극(520a)은 전압 비인가시에는, 도 35A에 도시한 바와 같이, 상하 2단으로 분리된 상태에 있다. 그리고, 전압 인가시에는, 도 35B에 도시한 바와 같이, 빗살형 전극(520a)이 빗살형 전극(510a)을 인입하고, 이에 따라 미러부(510)가 구동된다. 보다 구체적으로는, 도 34에 있어서, 예를 들면, 빗살형 전극(510a)을 양으로 대전시키고, 또한, 빗살형 전극(520a)을 음으로 대전시키면, 미러부(510)가 1쌍의 토션바(540)를 비틀면서 M3의 방향으로 요동한다. 한편, 빗살형 전극(520c)을 양으로 대전시키고, 또한, 빗살형 전극(530a)을 음으로 대전시키면, 내부 프레임(520)은 1쌍의 토션바(550)를 비틀면서 M4의 방향으로 요동한다.

빗살형 전극 구조에 의하면, 전극간에 생기는 정전력의 작용 방향은 미러부(510)의 요동 방향에 대하여 대략 직교하도록 설정되어 있다. 따라서, 미러부(510)의 구동시에는, 정전력 작용 방향의 전극간 거리는 대략 일정하고, 인입에 의한 빗살형 전극의 접촉이 발생하기 어렵다. 그 때문에, 미러부(510)에 대하여 큰 경사 각도를 적절하게 달성하는 것이 가능하게 된다.

마이크로 미러 소자(500)에서는, 미러부(510) 및 내부 프레임(520)의 회전 동작에 수반하여 빗살형(전극)이 변위하기 때문에, 미러부(510) 및 내부 프레 임(520)의 경사 각도에 맞는 충분한 두께를 갖는 빗살형 전극을 형성해 둘 필요가 있다. 예를 들면, 미러부(510)의 동체부(511)의 길이 D가 1mm인 경우, 미러부(510)를 내부 프레임(520)에 대하여, 1쌍의 토션바(540)에 의해 규정되는 축심 주위에 5°경사시키면, 동체 단부(511')의 한 쪽은 44㎛ 가라앉는다. 그 때문에, 미러부(510)에 형성하는 빗살형 전극(510a, 510b)의 두께 T는 적어도 44㎛ 이상일 필요가 있다.

한편, 작은 인가 전압에 의해 큰 경사 각도를 얻는다고 하는 관점에서는, 비틀림 저항을 갖는 토션바(540, 550)에 대해서는, 박육으로 형성하는 것이 바람직하다. 그러나, 종래의 마이크로 미러 소자(500)에서는 토션바(540, 550)는 미러부510, 내부 프레임(520) 및 외부 프레임(530)을 구성하는 재료 기판과 동일한 두께로 형성되어 있어 두껍다. 예를 들면, 전술된 바와 같이 빗살형 전극(510a, 510b)의 두께 T를 44㎛ 이상으로 설계하면, 미러부(510)와 함께, 토션바(540, 550)의 두께도 44㎛ 이상으로 되어 버린다. 이러한 두꺼운 토션바(540, 550)이면, 이들을 비틀기위해서 빗살형 전극간에 발생시켜야 하는 정전력은 커지고, 그 결과, 구동 전압도 커져 버린다. 또한, 종래의 기술에서는 토션바(540, 550)의 폭 치수를 변경함으로써, 토션바(540, 550)의 비틀림 저항력을 조절하고 있지만, 폭 방향의 설계 변경만으로는, 적절한 비틀림 저항력을 설정하는 데에는 충분하지 않은 경우가 많다.

이와 같이, 벌크 마이크로머시닝 기술에 의해 제작되는 마이크로 구조체에서는 재료 기판에 있어서 에칭 성형되는 여러가지의 구조부에서, 상이한 두께 내지 높이가 요구되는 경우가 있다. 그러나, 종래의 벌크 마이크로머시닝 기술에서는 두꺼운 구조부 즉 후육부에 일체적으로 접속하는 얇은 구조부 즉 박육부를 두께 치수에 대하여 고정밀도로 형성하는 것은 곤란하다.

본 발명은 이러한 사정에 기초하여 안출된 것으로써, 두께 치수에 대하여 고정밀도로 형성된 박육부를 갖는 마이크로 구조체의 제조 방법 및 이에 따라 제조되는 마이크로 구조체를 제공하는 것을 목적으로 한다.

본 발명의 제1 측면에 의하면, 박육부(thin parts)를 갖는 마이크로 구조체를 제조하기 위한 방법이 제공된다. 이 제조 방법은 제1 도체층 및 박육부의 두께에 상당하는 두께를 갖는 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판에 대하여, 제1 도체층의 측으로부터 제1 에칭 처리를 행함으로써, 제2 도체층에서, 당해 제2 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖고 제1 도체층에 접하는 프리 박육부를 형성하기 위한 공정과, 제1 도체층의 측으로부터의 제2 에칭 처리에 의해, 제1 도체층에서 프리 박육부(pre-thin parts)에 접하는 개소를 제거하여 박육부를 형성하기 위한 공정을 포함한다.

제1 측면에서 바람직하게는, 제1 에칭 처리는 제1 도체층 및 제2 도체층에서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 반응성 이온 에칭이다.

바람직하게는, 제2 에칭 처리는 제2 도체층보다도 제1 도체층에서 높은 에칭 속도를 나타내는 웨트 에칭이다. 이 경우, 바람직하게는, 제1 도체층 및 제2 도체층은 도전성 실리콘 재료로 이루어지고, 당해 제2 도체층에서의 도펀트 농도는 당 해 제1 도체층에서의 도펀트 농도보다 높다.

바람직하게는, 제1 도체층은 당해 제1 도체층의 면내 방향으로 확장하는 (110)면과, 당해 (110)면에 직교하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어진다.

바람직하게는, 제1 도체층은 당해 제1 도체층의 면내 방향으로 확장하는 (110) 또는 (100)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어진다.

본 발명의 제2 측면에 의하면, 박육부를 갖는 마이크로 구조체를 제조하기 위한 다른 방법이 제공된다. 이 제조 방법은 제1 도체층과, 박육부의 두께에 상당하는 두께를 갖고 제1 도체층에 접하는 제2 도체층과, 제3 도체층과, 당해 제2 도체층 및 제3 도체층 사이의 절연층으로 이루어지는 적층 구조를 포함하는 재료 기판에 대하여, 당해 재료 기판에서 후육부로 가공되는 개소를 마스크하기 위한 부위를 갖는 제1 마스크 패턴 및 제2 도체층에서 박육부로 가공되는 개소에 대응하는 제1 도체층의 일부를 마스크하기 위한 제2 마스크 패턴을 통하고, 제1 도체층의 측으로부터 제1 에칭 처리를 행하기 위한 공정과, 제2 마스크 패턴을 제거한 후, 재료 기판에 대하여 제1 마스크 패턴을 통하여 제1 도체층의 측으로부터 제2 에칭 처리를 행함으로써, 제2 도체층에서, 당해 제2 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖고 제1 도체층 및 절연층에 접하는 프리 박육부를 형성하기 위한 공정과, 제1 도체층의 측으로부터의 제3 에칭 처리에 의해, 제1 도체층에서 프리 박육부에 접하는 개소를 제거하기 위한 공정과, 제4 에칭 처리에 의해, 절연층에서 프리 박육부에 접하는 개소를 제거하여 박육부를 형성하기 위한 공정을 포함한다.

본 발명의 제2 측면에서, 바람직하게는, 제2 에칭 처리는 제1 도체층 및 제2 도체층에서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 반응성 이온 에칭이다.

바람직하게는, 제3 에칭 처리는 제2 도체층보다도 제1 도체층에서 높은 에칭 속도를 나타내는 웨트 에칭이다. 이 경우, 바람직하게는, 제1 도체층 및 제2 도체층은 도전성 실리콘 재료로 이루어지고, 당해 제2 도체층에서의 도펀트 농도는 당해 제1 도체층에서의 도펀트 농도보다 높다.

바람직하게는, 제1 도체층은 당해 제1 도체층의 면내 방향으로 확장하는 (110)면과, 당해 (110)면에 직교하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어지고, 제1 마스크 패턴의 윤곽 중 적어도 일부는 당해 2개의 (111)면을 따른다.

바람직하게는, 제3 도체층은 당해 제3 도체층의 면내 방향으로 확장하는 (110)면과, 제1 도체층에서의 2개의 (111)면 중 어느 한 쪽과 평행하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어진다.

바람직하게는, 제1 도체층의 측으로부터의 에칭 처리에 의해, 제1 도체층, 제2 도체층 및 절연층을 관통하여 제3 도체층에 이르는 홀을 형성하기 위한 공정과, 당해 홀에 도전 재료를 충전함으로써 도전 연락부를 형성하기 위한 공정을 더 포함한다.

본 발명의 제3 측면에 의하면, 제1 박육부 및 제2 박육부를 갖는 마이크로 구조체를 제조하기 위한 방법이 제공된다. 이 제조 방법은, 제1 도체층과, 제1 박 육부의 두께에 상당하는 두께를 갖고 제1 도체층에 접하는 제2 도체층과, 제2 박육부의 두께에 상당하는 두께를 갖는 제3 도체층과, 당해 제3 도체층에 접하는 제4 도체층과, 제2 도체층 및 제3 도체층 사이의 절연층으로 이루어지는 적층 구조를 포함하는 재료 기판에 대하여, 당해 재료 기판에서 후육부(厚肉部)로 가공되는 개소를 마스크하기 위한 부위를 갖는 제1 마스크 패턴 및 제2 도체층에서 제1 박육부로 가공되는 개소에 대응하는 제1 도체층의 일부를 마스크하기 위한 제2 마스크 패턴을 통하여, 제1 도체층의 측으로부터 제1 에칭 처리를 행하기 위한 공정과, 재료 기판에 대하여 당해 재료 기판에서 후육부로 가공되는 개소를 마스크하기 위한 부위를 갖는 제3 마스크 패턴 및 제3 도체층에서 제2 박육부로 가공되는 개소에 대응하는 제4 도체층의 일부를 마스크하기 위한 제4 마스크 패턴을 통하고, 제4 도체층의 측으로부터 제2 에칭 처리를 행하기 위한 공정과, 제2 마스크 패턴을 제거한 후, 재료 기판에 대하여 제1 마스크 패턴을 통하여 제1 도체층의 측으로부터 제3 에칭 처리를 행함으로써, 제2 도체층에서, 당해 제2 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖고 제1 도체층 및 절연층에 접하는 제1 프리 박육부를 형성하기 위한 공정과, 제4 마스크 패턴을 제거한 후, 재료 기판에 대하여 제3 마스크 패턴을 통하여 제4 도체층의 측으로부터 제4 에칭 처리를 행함으로써, 제3 도체층에서, 당해 제3 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖고 제4 도체층 및 절연층에 접하는 제2 프리 박육부를 형성하기 위한 공정과, 제5 에칭 처리에 의해, 제1 도체층에서 제1 프리 박육부에 접하는 개소를 제거하고, 또한, 제4 도체층에서 제2 프리 박육부에 접하는 개소를 제거하기 위한 공정과, 제6 에칭 처리에 의해, 절연층에서 제1 프리 박육부에 접하는 개소를 제거하여 제1 박육부를 형성하고, 또한, 절연층에서 제2 프리 박육부에 접하는 개소를 제거하여 제2 박육부를 형성하기 위한 공정을 포함한다.

본 발명의 제3 측면에서 바람직하게는, 제3 에칭 처리는 제1 도체층 및 제2 도체층에서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 반응성 이온 에칭이며, 또한, 제4 에칭 처리는 제4 도체층 및 제3 도체층에서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 반응성 이온 에칭이다.

바람직하게는, 제5 에칭 처리는 제2 도체층보다도 제1 도체층에서 높은 에칭 속도를 나타내고 또한 제3 도체층보다도 제4 도체층에서 높은 에칭 속도를 나타내는 웨트 에칭이다. 이 경우 바람직하게는, 제1 도체층, 제2 도체층, 제3 도체층 및 제4 도체층은 도전성 실리콘 재료로 이루어지고, 당해 제2 도체층에서의 도펀트 농도는 당해 제1 도체층에서의 도펀트 농도보다 높으며, 또한, 당해 제3 도체층에서의 도펀트 농도는 당해 제4 도체층에서의 도펀트 농도보다 높다.

바람직하게는, 제1 도체층은 당해 제1 도체층의 면내 방향으로 확장하는 (110)면과, 당해 (110)면에 직교하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어지고, 제1 마스크 패턴의 윤곽 중 적어도 일부는 당해 2개의 (111)면을 따른다.

바람직하게는, 제4 도체층은 당해 제4 도체층의 면내 방향으로 확장하는 (110)면과, 제1 도체층에서의 2개의 (111)면 중 어느 한 쪽과 평행하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어지고, 제3 마스크 패턴의 윤곽 중 적어도 일부는 제4 도체층에서의 당해 2개의 (111)면을 따른다.

본 발명의 제4 측면에 의하면, 박육부를 갖는 마이크로 구조체를 제조하기 위한 다른 방법이 제공된다. 이 제조 방법은 박육부의 두께에 상당하는 두께를 갖는 제1 도체층 및 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판에 대하여, 제1 도체층에서 박육부로 가공되는 개소를 마스크하기 위한 마스크 패턴을 통하여 제1 도체층의 측으로부터 제1 에칭 처리를 행함으로써, 제1 도체층에서 당해 제1 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖고 제2 도체층에 접하는 프리 박육부를 형성하기 위한 공정과, 제1 도체층의 측으로부터의 제2 에칭 처리에 의해, 제2 도체층에서 프리 박육부와 접하는 개소를 제거하기 위한 공정을 포함한다.

본 발명의 제4 측면에서 바람직하게는, 제2 에칭 처리는 제1 도체층보다도 제2 도체층에서 높은 에칭 속도를 나타내는 웨트 에칭이다. 이 경우, 바람직하게는, 제1 도체층 및 제2 도체층은 도전성 실리콘 재료로 이루어지고, 당해 제1 도체층에서의 도펀트 농도는 당해 제2 도체층에서의 도펀트 농도보다 높다.

바람직하게는, 제2 도체층은 당해 제2 도체층의 면내 방향으로 확장하는 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어진다.

바람직하게는, 재료 기판은 제1 도체층과는 반대의 측에서 제2 도체층에 접하는 절연층과, 제2 도체층과는 반대의 측에서 당해 절연층에 접하는 제3 도체층을 더 포함하는 적층 구조를 갖는다.

바람직하게는, 제1 도체층의 측으로부터의 에칭 처리에 의해, 제1 도체층, 제2 도체층 및 절연층을 관통하여 제3 도체층에 이르는 홀을 형성하기 위한 공정과, 당해 홀에 도전 재료를 충전함으로써 도전 연락부를 형성하기 위한 공정을 더 포함한다.

본 발명의 제5 측면에 의하면, 박육부를 갖는 마이크로 구조체를 제조하기 위한 다른 방법이 제공된다. 이 제조 방법은 제1 도체층과, 제2 도체층과, 당해 제1 도체층 및 제2 도체층 사이의 절연층으로 이루어지는 적층 구조를 갖는 재료 기판에 대하여, 제1 도체층에서 박육부로 가공되는 개소를 마스크하기 위한 부위를 갖는 제1 마스크 패턴을 통하여 제1 도체층의 측으로부터 절연층까지의 도중까지 제1 에칭 처리를 행함으로써, 제1 도체층에서 당해 제1 도체층의 면내 방향으로 이격되는 1쌍의 측면을 갖는 프리 박육부를 형성하기 위한 공정과, 프리 박육부를 포함하는 제1 도체층의 표면에, 웨트 에칭 스톱막을 형성하기 위한 공정과, 드라이 에칭에 의해, 프리 박육부를 마스크하기 위한 부위를 갖는 제2 마스크 패턴을 통하여, 제1 도체층의 측으로부터 절연층에 이를 때까지 제2 에칭 처리를 행하기 위한 공정과, 웨트 에칭에 의해 제1 도체층에서 프리 박육부와 절연층 사이에 개재하는 개소를 제거하기 위한 공정을 포함한다.

본 발명의 제5 측면에서 바람직하게는, 제1 도체층 및 웨트 에칭 스톱막은 도전성 실리콘 재료로 이루어지고, 당해 웨트 에칭 스톱막에서의 도펀트 농도는 당해 제1 도체층에서의 도펀트 농도보다 높다.

바람직하게는, 제1 도체층은 당해 제1 도체층의 면내 방향으로 확장하는 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어지는 청구항 25에 있어서의 마이크로 구조체의 제조 방법.

바람직하게는, 제1 도체층의 측으로부터의 에칭 처리에 의해, 제1 도체층 및 절연층을 관통하여 제2 도체층에 이르는 홀을 형성하기 위한 공정과, 당해 홀에 도전 재료를 충전함으로써 도전 연락부를 형성하기 위한 공정을 더 포함한다.

본 발명의 제6 측면에 의하면 마이크로 구조체가 제공된다. 이 마이크로 구조체는 면내 방향으로 확장하는 (110)면 및 당해 (110)면에 직교하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지는 제1 도체층과, 당해 제1 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지는 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판으로 형성되는 것이다. 본 마이크로 구조체는 (110)면 및 2개의 (111)면을 따르는 외곽을 갖고 제1 도체층에서 형성된 제1 부위 및 제2 도체층에서 형성되어 또한 제1 부위와 접하는 제2 부위를 각각이 포함하는 복수의 후육부와, 제2 도체층에서 형성되어 노출하고, 또한, 선택된 2개의 후육부를 연결하는 박육부를 구비한다.

본 발명의 제6 측면에서, 바람직하게는, 재료 기판은 제1 도체층과는 반대의 측에서 제2 도체층에 접하는 절연층과, 제2 도체층과는 반대의 측에서 당해 절연층과 접하는 제3 도체층을 더 포함하는 적층 구조를 갖고, 당해 제3 도체층은 면내 방향으로 확장하는 (110)면과, 제1 도체층에서의 2개의 (111)면 중 어느 한 쪽과 평행하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료 로 이루어지고, 적어도 하나의 후육부는 제3 도체층에서의 (110)면 및 2개의 (111)면을 따르는 외곽을 갖고 제3 도체층에서 형성된 제3 부위를 더 포함한다.

바람직하게는, 절연층을 관통하여 제1 부위, 제2 부위 및 제3 부위를 전기적으로 접속하기 위한 도전 연락부를 더욱 구비한다.

바람직하게는, 재료 기판은 제1 도체층과는 반대의 측에서 제2 도체층에 접하는 절연층과, 제2 도체층과는 반대의 측에서 당해 절연층과 접하는 제3 도체층과, 절연층과는 반대의 측에서 당해 제3 도체층과 접하는 제4 도체층을 더 포함하는 적층 구조를 갖고, 당해 제4 도체층은 면내 방향으로 확장하는 (110)면과, 제1 도체층에서의 2개의 (111)면 중 어느 한 쪽과 평행하고 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지고, 당해 제3 도체층은 제4 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지고, 적어도 하나의 후육부는 제3 도체층에서 형성된 제3 부위와, 제4 도체층의 (110)면 및 2개의 (111)면을 따르는 외곽을 갖고 제4 도체층에서 형성된 제4 부위를 더 포함한다.

본 발명은 두께 치수에 대하여 고정밀도로 형성된 박육부를 갖는 마이크로 구조체를 제공한다.

도 1 및 도 2는 본 발명에 의해 제조할 수 있는 마이크로 구조체의 일례로서의 마이크로 미러 소자 X1을 나타낸다.

마이크로 미러 소자 X1은 도전성 실리콘 재료층을 포함하는 소정의 적층 구조를 갖는 재료 기판으로부터 마이크로머시닝 기술에 의해 형성된 것이고, 미러부(110)와, 이것을 둘러싸는 내부 프레임(120)과, 내부 프레임(120)을 둘러싸는 외부 프레임(130)과, 미러부(110) 및 내부 프레임(120)을 연결하는 1쌍의 연결부(140)와, 내부 프레임(120) 및 외부 프레임(130)을 연결하는 1쌍의 연결부(150)를 구비한다. 도 1에는 재료 기판의 적층 구조는 표시되어 있지 않다. 미러부(110)와 내부 프레임(120) 사이의 이격 거리 및 내부 프레임(110)과 외부 프레임(120) 사이의 이격 거리는, 예를 들면, 10∼200㎛이다. 1쌍의 연결부(140)는 내부 프레임(120)에 대한 미러부(110)의 회전 동작의 축심을 규정한다. 1쌍의 연결부(150)는 외부 프레임(130)에 대한 내부 프레임(120) 및 이에 수반하는 미러부(110)의 회전 동작의 축심을 규정한다. 이들 연결부(140, 150)는 양 축심이 직교하도록 설치되어 있다. 도 2에서는 연결부(140, 150)보다도 지면 앞 방향으로 돌출되는 부위(후술하는 미러면(111)을 제외)가 해칭을 붙여 표시되어 있다.

미러부(110)에는 그 1쌍의 평행한 측면으로부터 외측으로 연장하여 돌출하는 1쌍의 빗살형 전극(11Oa, 11Ob)이 일체 성형되어 있다. 또한, 미러부(110)의 상면에는 미러면(111)이 설치되어 있다.

내부 프레임(120)에는 외측으로 연장하여 돌출하는 빗살형 전극(121a, 121b)이 일체적으로 성형되어 있고, 또한, 내측으로 연장하여 돌출하는 빗살형 전극(122a, 122b)이 일체적으로 성형되어 있다. 빗살형 전극(122a)은 내부 프레임(120)에 대한 미러부(110)의 회전 동작 시에 있어서 빗살형 전극(110a)의 돌기와 빗살형 전극(122a)의 돌기가 맞닿지 않도록, 빗살형 전극(110a)의 하방에 배치되어 있다. 마찬가지로 빗살형 전극(122b)은 미러부(110)의 회전 동작 시에 있어서 빗살형 전극(110b)의 돌기와 빗살형 전극(122b)의 돌기가 맞닿지 않도록, 빗살형 전극(110b)의 하방에 배치되어 있다.

외부 프레임(130)에는 안쪽으로 연장하여 돌출하는 빗살형 전극(132a, 132b)이 일체적으로 성형되어 있다. 빗살형 전극(132a)은 외부 프레임(130)에 대한 내부 프레임(120)의 회전 동작시에 있어서, 빗살형 전극(121a)의 돌기와 빗살형 전극(132a)의 돌기가 맞닿지 않도록, 빗살형 전극(121a)의 하방에 배치되어 있다. 마찬가지로 빗살형 전극(132b)은 내부 프레임(120)의 회전 동작시에 있어서, 빗살형 전극(121b)의 돌기와 빗살형 전극(132b)의 돌기가 맞닿지 않도록, 빗살형 전극(121b)의 하방에 배치되어 있다.

각 연결부(140)는 서로 이격되어 있는 2개의 토션바(141)로 이루어진다. 각 토션바(141)는 미러부(110) 및 내부 프레임(120)과 접속하고, 이들보다도 박육(薄肉)이다. 또한, 2개의 토션바(141)의 간격은 내부 프레임(120)의 측으로부터 미러부(110)의 측에 걸쳐서 점차로 확장되어 있다.

각 연결부(150)는 서로 이격되어 있는 2개의 토션바(151)로 이루어진다. 각토션바(151)는 내부 프레임(120) 및 외부 프레임(130)과 접속하고, 이들보다도 박육이다. 또한, 2개의 토션바(151)의 간격은, 외부 프레임(130)의 측으로부터 내부 프레임(120)의 측에 걸쳐서 점차로 확장되어 있다.

연결부(140, 150)의 형성 위치 및 이들에 포함되는 토션바(141, 151)의 형상 은 당해 연결부(140, 150)에 요구되는 기계적 특성, 소자의 구동 태양 및 소자의 제조 방법에 따라서 적절하게 설계된다.

이와 같이, 마이크로 미러 소자 X1은 미러부(110) 및 내부 프레임(120)보다도 박육이고, 미러부(110) 및 내부 프레임(120) 사이의 도전 경로를 담당할 수 있는 연결부(140) 내지 토션바(141)를 갖고, 또한, 내부 프레임(120) 및 외부 프레임(130)보다도 박육이고, 내부 프레임(120) 및 외부 프레임(130) 사이의 도전 경로를 담당할 수 있는 연결부(150) 내지 토션바(151)를 갖는다.

도 3a∼도 7D는 본 발명의 제1 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X1을 제조하기 위한 한 기법이다.

도 3a∼도 7D에서는 도 7D에 도시하는 미러부 M, 토션바 T1∼T3, 내부 프레임 F1, F2, 한 세트의 빗살형 전극 El, E2 및 외부 프레임 F3의 형성 과정을 하나의 단면에 의해 나타낸다. 당해 하나의 단면은 마이크로머시닝이 실시되는 재료 기판(다층 구조를 갖는 웨이퍼)에 있어서의 단일의 마이크로 미러 소자 형성 구획에 포함되는 복수의 소정 개소의 단면을 모델화하고 연속 단면으로서 표한 것이다.

도 7D에서, 미러부 M은 미러부(110)의 한 부위에 상당한다. 토션바 T1은 토션바(141)에 상당하고, 그 연장 방향을 따른 단면에 의해 표시되어 있다. 내부 프레임 F1은 내부 프레임(120)에 있어서, 토션바(141)가 접속되어 있는 한 부위에 상당한다. 빗살형 전극 E1은 빗살형 전극(110a, 110b, 121a, 121b)의 일부에 상당한다. 빗살형 전극 E2는 빗살형 전극(122a, 122b, 132a, 132b)의 일부에 상당한다. 토션바 T2는 토션바(141, 151)에 상당하고, 그 연장 방향에 수직인 단면에 의해 표시되어 있다. 내부 프레임 F2는 내부 프레임(120)에 있어서 토션바(151)가 접속되어 있는 한 부위에 상당한다. 토션바 T3은 토션바(151)에 상당하고, 그 연장 방향을 따른 단면에 의해 표시되어 있다. 외부 프레임 F3은 외부 프레임(130)에 있어서 토션바(151)가 접속하고 있는 일부 정도에 상당한다.

제1 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 3a에 도시하는 바와 같은 재료 기판 S1을 제작한다. 재료 기판 S1은 실리콘층(11) 및 실리콘층(12)으로 이루어지는 적층 구조를 갖는다.

실리콘층(11)은 B 등의 p형 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(11)에 있어서의 B 도펀트의 농도는, 예를 들면, 1×10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(11)은 (110)면 또는 (100)면이 층의 면내 방향으로 확장하는 결정 구조를 갖는다.

실리콘층(12)은 B 등의 p형 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어지고, 예를 들면, 1∼5㎛의 두께를 갖는다. 이 두께는 토션바 T1∼T3의 두께에 상당한다. 실리콘층(12)에서의 B 도펀트의 농도는 실리콘층(11)의 그것보다 높으며, 예를 들면, 1×10¹⁹atom/cm³ 이상이다. 바람직하게는, 실리콘층(12)에서의 도펀트 농도는 실리콘층(11)에서의 그것의 100배 이상이다.

실리콘층(11, 12)에 대하여 도전성을 부여하기 위해는 도펀트로서 B 대신에 P나 Sb를 채용할 수 있다. 실리콘 재료에 대한 후술하는 도전성 부여 수단으로서 도, B 대신에 P나 Sb를 채용할 수 있다.

재료 기판 S1의 제작에서는, 우선 실리콘층(11)과 동일한 두께를 갖는 실리콘층(11)용의 제1 실리콘 웨이퍼와, 실리콘층(12)보다 두꺼운 실리콘층(12)용의 제2 실리콘 웨이퍼를 직접 접합한다. 접합에서는, 각 웨이퍼의 접합면을 물리적으로 또는 화학적으로 활성화시킨 후, 필요에 따라 가열하면서, 양 웨이퍼를 서로 맞붙인다. 접합 후, 제2 실리콘 웨이퍼를 화학 기계 연마(CMP)법에 의해 연마하여, 원하는 두께를 갖는 실리콘층(12)을 형성한다. CMP법에 의하면, 실리콘층(12)에 대하여, 고정밀도인 두께 치수를 실현할 수 있다. 실리콘 재료에 대한 후술하는 연마 방법으로서도, CMP법을 채용할 수 있다. 이와 같이 하여, 도 3a에 도시하는 재료 기판 S1을 제작한다.

본 실시 형태에서는, 다음으로 도 3b에 도시한 바와 같이, 실리콘층(12)의 표면에 산화막(14')을 형성한다. 산화막(14')은 CVD법에 의해 이산화규소를 실리콘층(12)상에 성막함으로써 형성할 수 있다. 또는, 산화막(14')은 열산화법(가열 온도: 예를 들면, 900℃)에 의해 실리콘층(12)의 표면을 산화함으로써 형성할 수 있다. 산화막(14')은 필요에 따라 연마할 수도 있다. 산화막(14')의 두께는, 예를 들면, 0.1∼1㎛이다.

다음으로, 도 3c 및 도 3d에 도시한 바와 같이, 재료 기판 S1과, 별도 제작된 재료 기판 S2를 접합한다. 재료 기판 S2는 실리콘층(13)과, 이산화규소로 이루어지는 산화막(14'')으로 이루어지고, 실리콘 웨이퍼의 한 쪽의 면에, CVD법 또는 열산화법(가열 온도: 예를 들면, 900℃)에 의해 산화막(14'')을 형성함으로써, 제 작할 수 있다. 산화막(14'')은 필요에 따라 연마할 수도 있다. 당해 실리콘 웨이퍼에 따라서 실리콘층(13)은 B 등의 p형 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 산화막(14'')의 두께는 예를 들면 0.1∼1㎛이다. 재료 기판 S1 및 재료 기판 S2의 접합은 산화막(14') 및 산화막(14'')을 통하는 소정의 직접 접합에 의해 달성된다. 산화막(14')과 산화막(14'')은, 도 3d에 도시한 바와 같이, 일체가 되어 절연층(14)으로 된다. 절연층(14)의 두께는 예를 들면 0.2∼2㎛이다.

다음으로, 도 4a에 도시한 바와 같이, 실리콘층(11) 및 실리콘층(13)을 원하는 두께까지 연마한다. 이와 같이 하여, 도전성을 갖는 실리콘층(11, 12, 13) 및 절연층(14)으로 이루어지는 적층 구조를 갖는 재료 기판 S3이 제작된다. 재료 기판 S3에서, 실리콘층(11)의 두께는 예를 들면 50∼100㎛이고, 실리콘층(12)의 두께는 전술된 바와 같이 예를 들면 1∼5㎛이고, 실리콘층(13)의 두께는 예를 들면 50∼100㎛이며, 절연층(14)의 두께는 전술된 바와 같이 예를 들면 0.2∼2㎛이다.

다음으로, 도 4b에 도시한 바와 같이, 재료 기판 S3의 소정의 개소에, 실리콘층(11, 12)을 관통하는 홀 H'을 형성한다. 홀 H'의 형성에서는, 우선 실리콘층(11)상에 소정의 레지스트 패턴을 형성한다. 이 레지스트 패턴은 홀 H'의 형성 개소에 대응하는 개구부를 갖는다. 다음으로, 이 레지스트 패턴을 마스크로 하여, DRIE(Deep Reactive Ion Etching)에 의해, 실리콘층(11)의 측으로부터 절연층(14)에 이를 때까지 에칭 처리를 행한다. 당해 에칭 처리에서의 마스크로서는, 레지스트 패턴 대신에 산화막 패턴이나 질화막 패턴을 채용하여도 된다.

DRIE에서는, 에칭과 측벽 보호를 교대로 행하는 Bosch 프로세스에서, 양호한 에칭 처리를 행할 수 있다. 후술의 DRIE에 대해서도, 이러한 Bosch 프로세스를 채용할 수 있다.

다음으로, 도 4c에 도시한 바와 같이, 절연층(14)에 있어서 홀 H'에 노출되는 개소를 제거함으로써, 실리콘층(11, 12) 외에 절연층(14)을 관통하는 홀 H를 형성한다. 제거 방법으로서는, 웨트 에칭 또는 드라이 에칭을 채용할 수 있다. 웨트 에칭을 채용하는 경우, 에칭액으로서는, 예를 들면, 불산과 불화암모늄으로 이루어지는 완충된 불산(BHF)을 사용할 수 있다. 드라이 에칭을 채용하는 경우, 에칭 가스로서는, 예를 들면, 불화 수소 등을 채용할 수 있다. 이산화규소로 이루어지는 산화막, 산화막 패턴, 또는 절연층에 대한 후술의 제거 방법으로서도, 이러한 웨트 에칭이나 드라이 에칭을 채용할 수 있다.

다음으로, 도 4d에 도시한 바와 같이, 예를 들면 CVD법에 의해, 홀 H의 내부 및 실리콘층(11)의 위에 도전 재료 P'를 퇴적시킨다. 도전 재료 P'로서는, 소정의 불순물을 도핑시킨 폴리실리콘, 또는 Cu나 W 등의 금속을 채용할 수 있다.

다음으로, 도 5A에 도시한 바와 같이, 실리콘층(11)상에 퇴적한 도전 재료 P'를 CMP법에 의해 연마하여 제거한다. 이와 같이 하여, 재료 기판 S3에 매설된 플러그 P1, P2가 형성되게 된다.

다음으로, 도 5B에 도시한 바와 같이, 실리콘층(11)상에 미러면(111)을 형성하고, 실리콘층(13)상에는 외부 접속용의 전극 패드(15; 도 1 및 도 2에 있어서 도시하지 않음)를 형성한다.

미러면(111)의 형성에서는, 우선 스퍼터링법에 의해, 실리콘층(11)에 대하여 예를 들면, Cr(50nm) 및 이에 계속해서 Au(200nm)를 성막한다. 다음으로, 소정의 마스크를 통하여 이들 금속막에 대하여 에칭 처리를 순차적으로 행함으로써, 미러면(111)을 패턴 형성한다. Au에 대한 에칭액으로서는, 예를 들면, 요오드화 칼륨-요오드 소수용액을 사용할 수 있다. Cr에 대한 에칭액으로서는, 예를 들면, 질산제2세륨암모늄 수용액을 사용할 수 있다.

소정의 패턴 형상을 갖는 전극 패드(15)의 형성 방법은, 미러면(111)의 형성 방법과 동일하다.

다음으로, 도 5C에 도시한 바와 같이, 실리콘층(11)상에 산화막 패턴(16a)을 형성하고, 실리콘층(13)상에는 산화막(16b)을 형성한다. 산화막 패턴(16a)의 형성에서는, 우선 CVD법에 의해 실리콘층(11, 13)의 표면에 두께가 예를 들면 1㎛로 될 때까지 이산화규소를 성막한다. 이에 의해, 실리콘층(13)상에는 산화막(16b)이 형성된다. 다음으로, 실리콘층(11)상의 산화막에 대하여, 소정의 레지스트 패턴을 마스크로 한 에칭에 의해 패터닝한다. 이 패터닝에 있어서의 에칭액으로서는, 예를 들면, 불산과 불화암모늄으로 이루어지는 완충된 불산(BHF)을 사용할 수 있다. 후술하는 산화막 패턴에 대해서도, 산화막 상의 레지스트 패턴의 형성 및 그 후의 에칭 처리를 거쳐서 형성된다. 산화막 패턴(16a)은, 후술하는 도 6A∼도 6C에 도시하는 공정에서, 재료 기판 S3에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 5D에 도시한 바와 같이, 실리콘층(11)상에 레지스트 패턴 16 c를 형성한다. 레지스트 패턴(16c)의 형성에서는, 우선 실리콘층(11)상에 액상의 포토레지스트를 스핀코팅에 의해 성막한다. 다음으로, 노광 처리 및 그 후의 현상 처리를 거쳐, 당해 포토레지스트막을 패터닝한다. 포토레지스트로서는, 예를 들면, AZP4210(클라리안트 재팬제)나 AZ1500(클라리안트 재팬제)를 사용할 수 있다. 후술의 레지스트 패턴에 대해서도, 이러한 포토레지스트의 성막 및 그 후의 노광 처리 및 현상 처리를 거쳐서 형성된다. 레지스트 패턴(16c)은, 도 6A에 도시하는 공정에서, 실리콘층(12)에 있어서 토션바 T1∼T3로 가공되는 개소에 대응하는 실리콘층(11)의 일부를 마스크하기 위한 것이다.

다음으로, 도 6A에 도시한 바와 같이, 산화막 패턴(16a) 및 레지스트 패턴(16c)을 마스크로 하여, DRIE에 의해 실리콘층(11)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 당해 소정의 깊이는, 토션바 T1∼T3의 두께, 즉 실리콘층(12)의 두께에 따라서 적절하게 결정된다. 본 에칭은 실리콘층(11)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 에칭 처리 후, 레지스트 패턴(16c)을 박리한다. 레지스트 패턴(16c)을 박리하기 위한 박리액으로서는, AZ리무버700(클라리안트 재팬제)을 사용할 수 있다. 후술의 레지스트 패턴의 박리에 있어서도, 이 박리액을 사용할 수 있다.

다음으로, 도 6B에 도시한 바와 같이, 산화막 패턴(16a)을 마스크로 하여, DRIE에 의해 실리콘층(11)의 측으로부터 절연층(14)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(11, 12)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(12)의 면내 방향으로 이격되는 1쌍의 측면을 갖고, 또한, 실리콘층(11)에 유래하는 실리콘 재료(11a)와 절연층(14)과 접하는 프리 토션바 Tl'∼T3'가 형성되게 된다. 프리 토션바 Tl'∼T3'는 실리콘층(12)에 유래한다. 또한, 본 에칭 처리에 의해, 미러부 M, 내부 프레임 F1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다.

다음으로, 도 6C에 도시한 바와 같이, 산화막 패턴(16a) 및 산화막(16b)을 마스크로 하여, 웨트 에칭법에 의해 실리콘 재료(11a)를 제거한다. 에칭액으로서는 EPW(ethylendiamine, pyrocatechol and water), TMAH(tetramethyl ammonium hydroxide) 또는 수산화칼륨 수용액을 사용할 수 있다.

당해 웨트 에칭에 의한 에칭 속도에 대해서는, 실리콘층(12) 내지 프리 토션바 Tl'∼T3'는 실리콘층(11) 내지 실리콘 재료(11a)보다도 매우 느리기 때문에, 본 에칭 처리에서는, 프리 토션바 Tl'∼T3'를 남기고 실리콘 재료(11a)를 적절하게 제거할 수 있다. 에칭 속도의 차는 실리콘 재료에 있어서의 도펀트 농도의 차에 기인한다. 실리콘층(12)에 있어서의 도펀트 농도는, 전술된 바와 같이, 실리콘층(11)에 있어서의 도펀트 농도의 100배 이상이 바람직하다.

다음으로, 도 6D에 도시한 바와 같이, CVD법 또는 스핀-온-글래스 도포법에 의해, 재료 기판 S3에 대하여 산화막 패턴(16a)의 상방으로부터 이산화규소를 성막함으로써 산화막(16d)을 형성한다. 산화막(16d)은 절연층(14)의 도면 중 상방에서 형성된 구조체의 표면을 보호하는 기능을 담당한다.

다음으로, 도 7A에 도시한 바와 같이, 산화막(16d)의 일부에서 산화막 패 턴(16e)을 형성하고, 또한, 산화막(16b)에서 산화막 패턴(16f)을 형성한다. 산화막 패턴(16e)은, 후술의 도 7B에 도시하는 공정에서, 재료 기판 S3에 있어서 빗살형 전극 E1으로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(16f)은 후술의 도 7C에 도시하는 공정에서, 재료 기판 S3에 있어서 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 7B에 도시한 바와 같이, 산화막(16d) 및 산화막 패턴(16e)을 마스크로 하여, DRIE에 의해 실리콘층(11)의 측으로부터 절연층(14)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E1이 성형된다.

다음으로, 도 7C에 도시한 바와 같이, 산화막 패턴(16f)을 마스크로 하여, DRIE에 의해 실리콘층(13)의 측으로부터 절연층(14)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부가 성형된다.

다음으로, 도 7D에 도시한 바와 같이, 산화막(16d), 산화막 패턴(16e), 산화막 패턴(16f) 및 절연층(14)에 있어서 노출되어 있는 개소를 에칭하여 제거한다. 본 에칭에 의해, 절연층(14)에 있어서 프리 토션바 Tl'∼T3'에 접하는 개소가 제거되어 토션바 T1∼T3가 형성된다.

이상의 일련의 공정을 거침으로써, 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3이 형성된다. 즉, 도 1 및 도 2에 도시하는 마이크로 미러 소자 X1이 제조된다.

본 실시 형태에서는, 도 3a를 참조하여 전술한 재료 기판 S1의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(12)을 형성할 수 있다. 마이크로 미러 소자 X1의 박육부인 토션바 T1∼T3은 이러한 실리콘층(12)으로부터 당해 실리콘층(12)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다.

본 실시 형태에 있어서 형성되는 미러부 M은 실리콘층(11)에 유래하는 부위와, 실리콘층(12)에 유래하여 토션바 T1에 연속하는 부위를 갖고, 이들 2개의 부위는 도전성을 갖는다. 내부 프레임 F1은 실리콘층(11)에 유래하는 부위와, 실리콘층(12)에 유래하여 토션바 T1에 연속하는 부위를 가지며, 이들 2개의 부위는 도전성을 갖는다. 따라서, 미러부 M(미러부; 110)과 내부 프레임 Fl(내부 프레임; 120)은 토션바 Tl(토션바; 141)을 통하여 전기적으로 접속되어 있다.

또한, 내부 프레임 F2는 실리콘층(11)에 유래하는 부위와, 실리콘층(12)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(13)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 갖고, 또한, 플러그 P1을 통하여 전기적으로 접속되어 있다. 외부 프레임 F3은 실리콘층(11)에 유래하는 부위와, 실리콘층(12)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(13)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 갖고, 또한, 플러그 P2를 통하여 전기적으로 접속되어 있다. 따라서, 내부 프레임 F2(내부 프레임; 120)에 있어서 실리콘층(13)에 유래하는 부위와, 외부 프레임 F3(외부 프레임; 130)에 있어서 실리콘층(13)에 유래하는 부위와는 토션바 T3(토션바; 151)를 통하여 전기적으로 접속되어 있다.

본 실시 형태에서는, 내부 프레임 F2 및 외부 프레임 F3 사이의 전기적 접속 에 대하여, 플러그 P1 또는 플러그 P2를 설치하지 않음으로써, 다른 태양을 구성할 수도 있다. 예를 들면, 플러그 P1을 설치하지 않는 경우, 내부 프레임 F2에 있어서 실리콘층(13)에 유래하는 부위와, 외부 프레임 F3에 있어서 실리콘층(13)에 유래하는 부위를 전기적으로 분리할 수 있다.

본 실시 형태의 방법에 의해 제조된 마이크로 미러 소자 X1에서, 연결부(150)에 포함되는 각 토션바(151)에 의한 전기적 접속 태양을 적절하게 선택하고, 또한, 각 토션바(151)가 부적절히 단락되지 않도록 내부 프레임(120) 및 외부 프레임(130)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(130)으로부터 내부 프레임(120)에 대하여, 복수의 토션바(151)를 통한 복수의 전위 전달이 가능하게 된다. 그 때문에, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능하게 된다.

도 8은 본 발명에 의해 제조할 수 있는 마이크로 구조체의 일례로서의 마이크로 미러 소자 X2를 나타낸다.

마이크로 미러 소자 X2는 도전성 실리콘 재료층을 포함하는 소정의 적층 구조를 갖는 재료 기판으로부터 마이크로머시닝 기술에 의해 형성된 것이고, 미러부(210)와, 내부 프레임(220)과, 외부 프레임(230)과, 1쌍의 연결부(240)와, 1쌍의 연결부(250)를 구비한다. 1쌍의 연결부(240)는 미러부(210)와 내부 프레임 (220)을 연결하여, 내부 프레임(220)에 대한 미러부(210)의 회전 동작의 축심 A1을 규정한다. 1쌍의 연결부(250)는 내부 프레임(220)과 외부 프레임(230)을 연결하여, 외부 프레임(230)에 대한 내부 프레임(220) 및 이것에 수반하는 미러부(210)의 회전 동작의 축심 A2를 규정한다. 연결부(240, 250)는 축심 A1 및 축심 A2가 이루는 교차각이 70.5°로 되도록 설치되어 있다. 도 8에서는 연결부(240, 250)보다도 지면 앞쪽 방향으로 돌출되는 부위(후술의 미러면(211)을 제외함)가 해칭을 붙여 표시되어 있다.

미러부(210)에는, 그 한 쌍이 평행한 측면으로부터 외측으로 연장되는 1쌍의 빗살형 전극(210a, 210b)이 일체 성형되어 있다. 또한, 미러부(210)의 상면에는 미러면(211)이 설치되어 있다.

내부 프레임(220)에는 외측으로 연장하여 돌출하는 빗살형 전극(221a, 221b)이 일체적으로 성형되어 있고, 또한, 내측으로 연장하여 돌출하는 빗살형 전극(222a, 222b)이 일체적으로 성형되어 있다. 빗살형 전극(222a)은 내부 프레임(220)에 대한 미러부(210)의 회전 동작시에 있어서 빗살형 전극(210a)의 돌기와 빗살형 전극(222a)의 돌기가 맞닿지 않도록 배치되어 있다. 마찬가지로 빗살형 전극(222b)은 미러부(210)의 회전 동작시에 있어서 빗살형 전극(210b)의 돌기와 빗살형 전극(222b)의 돌기가 접촉하지 않도록 배치되어 있다.

외부 프레임(230)에는 내측으로 연장하여 돌출하는 빗살형 전극(232a, 232b)이 일체적으로 성형되어 있다. 빗살형 전극(232a)은 외부 프레임(230)에 대한 내부 프레임(220)의 회전 동작시에 있어서, 빗살형 전극(221a)의 돌기와 빗살형 전극(232a)의 돌기가 맞닿지 않도록 배치되어 있다. 마찬가지로 빗살형 전극(232b)은 내부 프레임(220)의 회전 동작시에 있어서, 빗살형 전극(221b)의 돌기와 빗살형 전극(232b)의 돌기가 맞닿지 않도록 배치되어 있다.

각 연결부(240)는 서로 이격되어 있는 2개의 토션바(241)로 이루어진다. 각 토션바(241)는, 미러부(210) 및 내부 프레임(220)과 접속하고, 이들보다도 박육이다. 또한, 2개의 토션바(241)의 간격은 내부 프레임(220)의 측으로부터 미러부(210)의 측에 걸쳐서 점차로 확장되어 있다.

1쌍의 연결부(240)의 한 쪽은, 미러부(210)에 대하여 빗살형 전극(210b)보다도 빗살형 전극(210a)에 근접하는 개소에 접속하고 있어, 다른 쪽의 연결부(240)는 미러부(210)에 대하여 빗살형 전극(210a)보다도 빗살형 전극(210b)에 근접하는 개소에 접속하고 있다. 미러부(210)에 있어서 연결부(240)가 접속하는 측면 및 내부 프레임(220)에 있어서 연결부(240)가 접속하는 측면은 1쌍의 연결부(240)에 의해 규정되는 축심 Al과 직교하고 있다.

각 연결부(250)는 서로 이격되어 있는 2개의 토션바(251)로 이루어진다. 각 토션바(251)는 내부 프레임(220) 및 외부 프레임(230)과 접속하고, 이들보다도 박육이다. 또한, 2개의 토션바(251)의 간격은 외부 프레임(230)의 측으로부터 내부 프레임(220)의 측에 걸쳐서 점차로 확장되어 있다.

1쌍의 연결부(250)의 한 쪽은 내부 프레임(220)에 대하여 빗살형 전극(221b)보다도 빗살형 전극(221a)에 근접하는 개소에 접속하고 있어, 다른 쪽의 연결부(250)는 내부 프레임(220)에 대하여 빗살형 전극(221a)보다도 빗살형 전극(221b)에 근접하는 개소에 접속하고 있다. 내부 프레임(220)에 있어서 연결부(250)가 접속하는 측면 및 외부 프레임(230)에 있어서 연결부(250)가 접속하는 측면은 1쌍의 연결부(250)에 의해 규정되는 축심 A2와 직교하고 있다.

연결부(240, 250)의 형성 위치 및 이들에 포함되는 토션바(241, 251)의 형상은 당해 연결부(240, 250)에 요구되는 기계적 특성, 소자의 구동 태양 및 소자의 제조 방법에 따라서 적절하게 설계된다.

이와 같이, 마이크로 미러 소자 X2는 미러부(210) 및 내부 프레임(220)보다도 박육이고, 미러부(210) 및 내부 프레임(220) 사이의 도전 경로를 담당할 수 있는 연결부(240) 내지 토션바(241)를 가지며, 또한, 내부 프레임(220) 및 외부 프레임(230)보다도 박육이고, 내부 프레임(220) 및 외부 프레임(230) 사이의 도전 경로를 담당할 수 있는 연결부(250) 내지 토션바(251)를 갖는다.

도 9A∼도 12C는 본 발명의 제2 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X2를 제조하기 위한 한 기법이다. 도 9A∼도 12C에서는 도 3a∼도 7D와 같이, 모델화한 하나의 단면에 의해, 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 한 세트의 빗살형 전극 El, E2 및 외부 프레임 F3의 형성 과정을 나타낸다.

제2 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 9A에 도시하는 바와 같은 재료 기판 S4를 제작한다. 재료 기판 S4는 실리콘층(21) 및 실리콘층(22)으로 이루어지는 적층 구조를 갖는다.

실리콘층(21)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(21)에 있어서의 B 도펀트의 농도는, 예를 들면, 1× 10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(21)은 (110)면이 층의 면내 방향으로 확장되고, 또한 당해 (110)면에 직교하는 2개의 (111)면을 갖는 결정 구조를 갖는다.

실리콘층(22)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어지고, 예를 들면 1∼5㎛의 두께를 갖는다. 이 두께는 토션바 T1∼T3의 두께에 상당한다. 실리콘층(22)에 있어서의 B 도펀트의 농도는 실리콘층(21)의 그것보다 높으며, 예를 들면, 1×10¹⁹atom/cm³이상이다. 바람직하게는, 실리콘층(22)에 있어서의 도펀트 농도는 실리콘층(21)에 있어서의 그것의 100배 이상이다.

재료 기판 S4는 제1 실시 형태에 있어서의 재료 기판 S1과 같이 제작된다. 따라서, 재료 기판 S4의 실리콘층(22)은 CMP법에 의해 실리콘 웨이퍼를 원하는 두께로 될 때까지 연마함으로써 형성되어, 고정밀도인 두께 치수를 갖는다.

본 실시 형태에서는, 다음으로, 도 9B에 도시한 바와 같이, 실리콘층(22)의 표면에 산화막(24')을 형성한다. 산화막(24')은, CVD법에 의해 이산화규소를 실리콘층(22)상에 성막함으로써 형성할 수 있다. 또는, 산화막(24')은 열산화법(가열 온도: 예를 들면, 900℃)에 의해 실리콘층(22)의 표면을 산화함으로써 형성할 수 있다.

다음으로, 도 9C 및 도 9D에 도시한 바와 같이, 재료 기판 S4와, 별도 제작된 재료 기판 S5를 접합한다. 재료 기판 S5는 실리콘층(23)과, 이산화규소로 이루 어지는 산화막(24'')으로 이루어지고, 실리콘 웨이퍼의 한 쪽의 면에, CVD법 또는 열산화법(가열 온도: 예를 들면, 900℃)에 의해 산화막(24'')을 형성함으로써, 제작할 수 있다. 산화막(24'')의 두께는 예를 들면 0.1∼1㎛이다. 산화막(24')과 산화막(24'')은, 도 9D에 도시한 바와 같이, 일체로 되어 절연층(24)으로 된다. 절연층 (24)의 두께는 예를 들면 0.2∼2㎛이다. 당해 실리콘 웨이퍼에 따라서 실리콘층(23)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 또한, 실리콘층(23)은 (110)면이 층의 면내 방향으로 확장되고, 또한 당해 (110)면에 직교하는 2개의 (111)면을 갖는 결정 구조를 갖는다. 재료 기판 S4와 재료 기판 S5는 실리콘층(21)에 있어서의 2개의 (111)면의 방향과, 실리콘층 24에 있어서의 2개의 (111)면의 방향이 일치하도록 접합된다. 재료 기판 S1 및 재료 기판 S2의 접합은 산화막(14') 및 산화막(14'')을 통하는 소정의 직접 접합에 의해 달성된다.

다음으로, 도 10A에 도시한 바와 같이, 실리콘층(21) 및 실리콘층(23)을 원하는 두께까지 연마한다. 이와 같이 하여, 도전성을 갖는 실리콘층(21, 22, 23) 및 절연층(24)으로 이루어지는 적층 구조를 갖는 재료 기판 S6이 제작된다. 재료 기판 S6에서 실리콘층(21)의 두께는 예를 들면 50∼100㎛이고, 실리콘층(22)의 두께는 전술된 바와 같이 예를 들면 1∼5㎛이고, 실리콘층(23)의 두께는 예를 들면 50∼100㎛ 이고, 절연층 24의 두께는 전술된 바와 같이 예를 들면 0.2∼2㎛이다.

다음으로, 도 10B에 도시한 바와 같이, 재료 기판 S6의 소정의 개소에, 실리콘층(21), 실리콘층(22) 및 절연층(24)을 관통하여 실리콘층(23)에 이르는 플러그 P3, P4를 형성한다. 플러그 P3, P4의 형성 방법은, 제1 실시 형태에 있어서의 플러그 P1, P2에 관하여 도 4b∼도 5A를 참조하여 전술한 형성 방법과 마찬가지이다.

다음으로, 도 10C에 도시한 바와 같이, 실리콘층(21) 상에 미러면(211)을 형성하고, 실리콘층(23)상에는 외부 접속용의 전극 패드(25; 도 8에 있어서 도시하지 않음)를 형성한다. 미러면(211) 및 전극 패드(25)의 형성 방법은, 각각 제1 실시 형태에 있어서의 미러면(111) 및 전극 패드(15)의 형성 방법과 마찬가지이다.

다음으로, 도 10D에 도시한 바와 같이 실리콘층(21)상에 산화막 패턴(26a)을 형성하고, 실리콘층(23)상에는 산화막 패턴(26b)을 형성한다. 산화막 패턴(26a)은, 후술의 도 11B, 도 11C 및 도 12B에 도시하는 공정에서, 재료 기판 S6에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(26a)의 윤곽은 실리콘층(21)을 구성하는 실리콘 결정 재료에 있어서의 2종류의 (111)면을 따른다. 산화막 패턴(26b)은, 후술의 도 12A 및 도 12B에 도시하는 공정에서, 재료 기판 S6에 있어서 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(26b)의 윤곽은 실리콘층(23)을 구성하는 실리콘 결정 재료에 있어서의 2종류의 (111)면을 따른다.

다음으로, 도 11A에 도시한 바와 같이, 실리콘층(21)상에 레지스트 패턴(26c)을 형성한다. 레지스트 패턴(26c)은, 다음의 도 11B에 도시하는 공정에서, 실리콘층(22)에 있어서 토션바 T1∼T3로 가공되는 개소에 대응하는 실리콘층(21)의 일부를 마스크하기 위한 것이다.

다음으로, 도 11B에 도시한 바와 같이, 산화막 패턴(26a) 및 레지스트 패턴(26c)을 마스크로 하여, DRIE에 의해 실리콘층(21)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 당해 소정의 깊이는 토션바 T1∼T3의 두께, 즉 실리콘층(22)의 두께에 따라서 적절하게 결정된다.

본 에칭은 실리콘층(21)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 에칭 처리 후, 레지스트 패턴(26c)을 박리한다.

다음으로, 도 11C에 도시한 바와 같이, 산화막 패턴(26a)을 마스크로 하여, DRIE에 의해 실리콘층(21)의 측으로부터 절연층(24)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(21 ,22)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(22)의 면내 방향으로 이격되는 1쌍의 측면을 가지며, 또한, 실리콘층(21)에 유래하는 실리콘 재료21a와 절연층 24와 접하는 프리 토션바 Tl'∼T3'가 형성되게 된다. 프리 토션바 Tl'∼T3'는 실리콘층(22)에 유래한다. 또한, 본 에칭 처리에 의해, 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다.

다음으로, 도 12A에 도시한 바와 같이, 산화막 패턴(26b)을 마스크로 하여, DRIE에 의해 실리콘층(23)의 측으로부터 절연층(24)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부가 성형된다.

다음으로, 도 12B에 도시한 바와 같이, 산화막 패턴(26a) 및 산화막 패턴(26b)을 마스크로 하여, 웨트 에칭법에 의해 실리콘 재료(21a)를 제거한다. 에칭액으로서는, 제1 실시 형태에 있어서의 실리콘 재료(11a)를 제거하기 위한 상기의 에칭액을 사용할 수 있다.

당해 웨트 에칭에 의한 에칭 속도에 대해서는, 실리콘층(22) 내지 프리 토션바 Tl'∼T3'는 실리콘층(21) 내지 실리콘 재료(21a)보다도 매우 느리기 때문에, 본 에칭 처리에서는, 프리 토션바 Tl'∼T3'를 남기고 실리콘 재료(21a)를 적절하게 제거할 수 있다.

또한, 미러부 M, 내부 프레임 F1, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3의 측면은 실리콘 결정의 (111)면이기 때문에, 본 에칭 처리에서 당해 면에 수직인 방향에의 에칭 속도는 매우 느리고, 부당하게는 침식되지 않는다.

다음으로, 도 12C에 도시하는 바와 같이, 산화막 패턴(26a), 산화막 패턴(26b) 및 절연층(24)에 있어서 노출되어 있는 개소를 에칭하여 제거한다. 본 에칭에 의해, 절연층(14)에 있어서 프리 토션바 T1'∼T3'에 접하는 개소가 제거되어 토션바 T1∼T3가 형성된다.

이상의 일련의 공정을 거침으로써, 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3이 형성된다. 즉, 도 8에 도시하는 마이크로 미러 소자 X2가 제조된다.

본 실시 형태에서는, 도 9A를 참조하여 전술한 재료 기판 S4의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(22)을 형성할 수 있다. 마이크로 미러 소자 X2의 박육부인 토션바 T1∼T3은 이러한 실리콘층(22)으로부터 당해 실리콘층(22)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다.

본 실시 형태에 있어서 형성되는 미러부 M은, 실리콘층(21)에 유래하는 부위와, 실리콘층(22)에 유래하여 토션바 T1에 연속하는 부위를 갖고, 이들 2개의 부위는 도전성을 갖는다. 내부 프레임 F1은 실리콘층(21)에 유래하는 부위와, 실리콘층(22)에 유래하여 토션바 T1에 연속하는 부위를 갖고, 이들 2개의 부위는 도전성을 갖는다. 따라서, 미러부 M(미러부; 210)과 내부 프레임 Fl(내부 프레임; 220)은 토션바 Tl(토션바; 241)을 통하여 전기적으로 접속되어 있다.

또한, 내부 프레임 F2는 실리콘층(21)에 유래하는 부위와, 실리콘층(22)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(23)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 가지며, 또한, 플러그 P3를 통하여 전기적으로 접속되어 있다. 외부 프레임 F3은 실리콘층(21)에 유래하면, 실리콘층(22)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(23)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 가지며, 또한, 플러그 P4를 통하여 전기적으로 접속되어 있다. 따라서, 내부 프레임 F2(내부 프레임; 220)에 있어서 실리콘층(23)에 유래하는 부위와, 외부 프레임 F3(외부 프레임; 230)에 있어서 실리콘층(23)에 유래하는 부위와는 토션바 T3(토션바; 251)를 통하여 전기적으로 접속되어 있다.

본 실시 형태에서는, 내부 프레임 F2 및 외부 프레임 F3 사이의 전기적 접속에 대하여, 플러그 P3 또는 플러그 P4를 설치하지 않음으로써, 다른 태양을 구성할 수도 있다. 예를 들면, 플러그 P3를 설치하지 않는 경우, 내부 프레임 F2에 있어 서 실리콘층(23)에 유래하는 부위와, 외부 프레임 F3에 있어서 실리콘층(23)에 유래하는 부위를 전기적으로 분리할 수 있다.

본 실시 형태의 방법에 의해 제조된 마이크로 미러 소자 X2에서, 연결부(250)에 포함되는 각 토션바(251)에 의한 전기적 접속 태양을 적절하게 선택하고, 또한, 각 토션바(251)가 부적절하게 단락되지 않도록 내부 프레임(220) 및 외부 프레임(230)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(230)으로부터 내부 프레임(220)에 대하여, 복수의 토션바(251)를 통한 복수의 전위 전달이 가능하게 된다. 그 때문에, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능하게 된다.

본 실시 형태에서는, 재료 기판 S6에 있어서 미러부 M, 내부 프레임 F1, F2,빗살형 전극 El, E2 및 외부 프레임 F3으로 가공되는 개소를 마스크하기 위한 산화막 패턴(26a, 26b)의 윤곽은 당해 재료 기판 S6을 구성하는 실리콘 재료의 결정 구조에 존재하는 2종류의 (111)면을 따른다. 따라서, 산화막 패턴(26a, 26b)을 마스크로 이용하여 행해지는 에칭 처리에 의해 외형이 형성되는 미러부 M, 내부 프레임 F1, F2, 빗살형 전극 El, E2 및 외부 프레임 F3, 즉 미러부(210), 내부 프레임(220), 빗살형 전극(210a, 210b, 221a, 221b, 222a, 222b, 232a, 232b) 및 외부 프레임(230)의 측면은 당해 실리콘 재료의 결정 구조에 있어서의 (111)면에 상당한다. 2종류의 (111)면은 전술된 바와 같이 70.5°에서 교차한다. 그 때문에, 본 실시 형태에 의하면, 도 8에 도시하는 바와 같은 형상을 갖는 마이크로 미러 소자 X2를 제조하는 것이 가능하다.

도 13A∼도 17C는 본 발명의 제3 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X1을 제조하기 위한 한 기법이다. 도 13A∼도 17C에서는, 모델화한 하나의 단면에 의해, 도 17C에 도시하는 미러부 M, 토션바 T1∼T4, 내부 프레임 F1, F2, 한 세트의 빗살형 전극 El, E2 및 외부 프레임 F3의 형성 과정을 나타낸다. 토션바 T4는 토션바(151)에 상당하고, 그 연장 방향을 따른 단면에 의해 표시되어 있다.

제1 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 13A에 도시하는 바와 같은 재료 기판 S7, S8을 제작한다. 재료 기판 S7은 실리콘층(31), 실리콘층(32) 및 산화막(35')으로 이루어지는 적층 구조를 갖는다. 재료 기판 S8는 실리콘층(33), 실리콘층(34) 및 산화막(35'')으로 이루어지는 적층 구조를 갖는다.

실리콘층(31, 34)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(31, 34)에 있어서의 B 도펀트의 농도는, 예를 들면1×10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(31, 34)은 (110)면 또는 (100)면이 층의 면내 방향으로 확장하는 결정 구조를 갖는다.

실리콘층(32, 33)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(32)은, 예를 들면 1∼5㎛의 두께를 갖고, 이 두께는 토션바 T1∼T3의 두께에 상당한다. 실리콘층(33)은 예를 들면 1∼5㎛의 두 께를 갖고, 이 두께는 토션바 T4의 두께에 상당한다. 실리콘층(32, 33)에 있어서의 B 도펀트의 농도는 실리콘층(31, 34)의 그것보다 높으며, 예를 들면 1×10¹⁹atom/cm³ 이상이다. 바람직하게는, 실리콘층(32, 33)에 있어서의 도펀트 농도는 실리콘층(31, 34)에 있어서의 그것의 100배 이상이다.

재료 기판 S7, S8는 제1 실시 형태에 관하여 도 3a 및 도 3b를 참조하여 전술한 바와 같이 하여 제작된다. 따라서, 재료 기판 S7의 실리콘층(32) 및 재료 기판 S8의 실리콘층(33)은 CMP 법에 의해 실리콘 웨이퍼를 원하는 두께로 될 때까지 연마함으로써 형성되어, 고정밀도인 두께 치수를 갖는다.

본 실시 형태에서는 다음으로 도 13B에 도시한 바와 같이, 재료 기판 S7과 재료 기판 S8를 접합한다. 재료 기판 S7 및 재료 기판 S8의 접합은 산화막(35') 및 산화막(35'')을 통하는 소정의 직접 접합에 의해 달성된다. 산화막(35')과 산화막(35'')은 일체로 되어 절연층(35)으로 된다. 절연층(35)의 두께는 예를 들면 0.2∼2㎛ 이다.

다음으로, 도 13C에 도시한 바와 같이, 실리콘층(31) 및 실리콘층(34)을 원하는 두께까지 연마한다. 이와 같이 하여, 도전성을 갖는 실리콘층(31, 32, 33, 34) 및 절연층(35)으로 이루어지는 적층 구조를 갖는 재료 기판 S9가 제작된다. 재료 기판 S9에서, 실리콘층(31)의 두께는 예를 들면 50∼100㎛이고, 실리콘층(32, 33)의 두께는 전술된 바와 같이 예를 들면 1∼5㎛이고, 실리콘층(34)의 두께는 예를 들면 50∼100㎛이고, 절연층(35)의 두께는 전술된 바와 같이 예를 들면 0.2∼2 ㎛이다.

다음으로, 도 13D에 도시한 바와 같이, 실리콘층(31) 상에 미러면(111)을 형성하고, 실리콘층(34) 상에 외부 접속용의 전극 패드(36; 도 1 및 도 2에 있어서 도시하지 않음)를 형성한다. 미러면(111) 및 전극 패드(36)의 형성 방법은 각각 제1 실시 형태에 있어서의 미러면(111) 및 전극 패드(15)의 형성 방법과 마찬가지이다.

다음으로, 도 14A에 도시한 바와 같이, 실리콘층(31) 상에 산화막 패턴(37a)을 형성하고, 실리콘층(34)상에는 산화막 패턴(37b)을 형성한다. 산화막 패턴(37a)은 후술의 도 14C, 도 15A 및 도 15C에 도시하는 공정에서, 재료 기판 S9에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(37b)은 내부 프레임 F2와 외부 프레임 F3의 간격에 대응하는 개구부를 갖는다.

다음으로, 도 14B에 도시한 바와 같이, 실리콘층(31)상에 레지스트 패턴(37c)을 형성한다. 레지스트 패턴(37c)은, 다음의 도 14C에 도시하는 공정에서, 실리콘층(32)에 있어서 토션바 T1∼T3로 가공되는 개소에 대응하는 실리콘층(31)의 일부를 마스크하기 위한 것이다.

다음으로, 도 14C에 도시한 바와 같이, 산화막 패턴(37a) 및 레지스트 패턴(37c)을 마스크로 하여, DRIE에 의해 실리콘층(31)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 당해 소정의 깊이는 토션바 T1∼T3의 두께, 즉 실리콘층(32)의 두께에 따라서 적절하게 결정된다.

본 에칭은 실리콘층(31)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 에칭 처리 후, 레지스트 패턴(37c)을 박리한다.

다음으로, 도 14D에 도시한 바와 같이, 실리콘층 34상에 레지스트 패턴(37d)을 형성한다. 레지스트 패턴(37d)은 다음의 공정에서, 실리콘층(33)에 있어서 토션바 T4로 가공되는 개소에 대응하는 실리콘층(34)의 일부를 마스크하기 위한 것이다.

레지스트 패턴(37d)을 형성한 후, 산화막 패턴(37b) 및 레지스트 패턴(37d)을 마스크로 하여, DRIE에 의해 실리콘층(34)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 본 에칭에 의해, 내부 프레임 F2(내부 프레임; 120)와 외부 프레임 F3(외부 프레임; 130) 사이에 형성될 공극에 대응하는 개소가 소정의 깊이까지 제거된다. 당해 소정의 깊이는 토션바 T4의 두께, 즉 실리콘층(33)의 두께에 따라서 적절하게 결정된다. 당해 에칭 처리 후, 레지스트 패턴(37d)을 박리한다.

다음으로, 도 15A에 도시한 바와 같이, 산화막 패턴(37a)을 마스크로 하여, DRIE에 의해 실리콘층(31)의 측으로부터 절연층(35)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(31, 32)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(32)의 면내 방향으로 이격되는 1쌍의 측면을 가지며, 또한, 실리콘층(31)에 유래하는 실리콘 재료(31a)와 절연층(35)과 접하는 프리 토션바 Tl'∼T3'가 형성되게 된다. 프리 토 션바 T1'∼T3'는 실리콘층 32에 유래한다. 또한, 본 에칭 처리에 의해, 미러부 M, 내부 프레임 F1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다.

다음으로, 도 15B에 도시한 바와 같이, 산화막 패턴(37b)을 마스크로 하여, DRIE에 의해 실리콘층(34)의 측으로부터 절연층(35)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(34)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(33)의 면내 방향으로 이격되는 1쌍의 측면을 가지며, 또한, 실리콘층(34)에 유래하는 실리콘 재료 34a와 절연층(35)과 접하는 프리 토션바 T4'가 형성되게 된다. 프리 토션바 T4'는 실리콘층(33)에 유래한다. 또한, 본 에칭 처리에 의해, 외부 프레임 F3의 일부도 성형된다.

다음으로, 도 15C에 도시한 바와 같이, 산화막 패턴(37a, 37b)을 마스크로 하여, 웨트 에칭법에 의해 실리콘 재료(31a, 34a)를 제거한다. 에칭액으로서는 제1 실시 형태에 있어서의 실리콘 재료(11a)를 제거하기 위한 상기의 에칭액을 사용할 수 있다. 당해 웨트 에칭에 의한 에칭 속도에 대해서는, 실리콘층(32, 33) 내지 프리 토션바 Tl'∼T4'는 실리콘층(31, 34) 내지 실리콘 재료(31a, 34a)보다도 매우 느리기 때문에, 본 에칭 처리에서는 프리 토션바 T1'∼T4'를 남기고 실리콘 재료(31a, 34a)를 적절하게 제거할 수 있다.

다음으로, 도 16A에 도시한 바와 같이, CVD법에 의해 재료 기판 S9에 대하여 산화막 패턴(37a, 37b)의 상방으로부터 이산화규소를 성막함으로써 산화막(37e, 37f)을 형성한다. 산화막(37e)은 절연층(35)의 도면 중 상방에 형성된 구조체의 표면을 보호하는 기능을 담당하고, 산화막(37f)은 절연층(35)의 도면 중 하방에서 형성된 구조체의 표면을 보호하는 기능을 담당한다.

다음으로, 도 16B에 도시한 바와 같이, 산화막(37e)의 일부에서 산화막 패턴 (37g)을 형성한다. 산화막 패턴(37g)은, 후술의 도 17A에 도시하는 공정에서, 재료 기판 S9에 있어서 빗살형 전극 E1으로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 16C에 도시한 바와 같이, 산화막(37f)의 일부에서 산화막 패턴 (37h)을 형성한다. 산화막 패턴(37h)은, 후술의 도 17B에 도시하는 공정에서, 재료 기판 S9에 있어서 빗살형 전극 E2로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 17A에 도시한 바와 같이, 산화막(37e) 및 산화막 패턴(37g)을 마스크로 하여, DRIE에 의해 실리콘층 31의 측으로부터 절연층(35)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E1이 성형된다.

다음으로, 도 17B에 도시한 바와 같이, 산화막(37f) 및 산화막 패턴(37h)을 마스크로 하여, DRIE에 의해 실리콘층(34)의 측으로부터 절연층(35)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E2 및 내부 프레임 F2의 일부가 성형된다.

다음으로, 도 17C에 도시한 바와 같이, 산화막(37e, 37f), 산화막 패턴(37g, 37h) 및 절연층(35)에 있어서 노출되어 있는 개소를 에칭하여 제거한다. 본 에칭에 의해 절연층(35)에 있어서 프리 토션바 Tl'∼T4'에 접하는 개소가 제거되어 토션바 T1∼T4가 형성된다.

이상의 일련의 공정을 거침으로써, 미러부 M, 토션바 T1∼T4, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3이 형성된다. 즉, 도 1 및 도 2에 도시하는 마이크로 미러 소자 X1이 제조된다.

본 실시 형태에서는, 도 13A를 참조하여 전술한 재료 기판 S7의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(32)을 형성할 수 있다. 마이크로 미러 소자 X1의 박육부인 토션바 T1∼T3은 이러한 실리콘층(32)으로부터 당해 실리콘층(32)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다. 또한, 도 13A를 참조하여 전술한 재료 기판 S8의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(33)을 형성할 수 있다. 마이크로 미러 소자 X1의 박육부인 토션바 T4는 이러한 실리콘층(33)으로부터 당해 실리콘층(33)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다.

토션바 T3와 토션바 T4는 절연층(35)에 의해 적당하게 전기적 분리가 도모된 다른 도전성 실리콘층에 유래하여 형성되어 있다. 따라서, 본 실시 형태에 의하면, 마이크로 미러 소자 X1에서, 연결부(150)에 포함되는 각 토션바(151)에 의한 전기적 접속 태양을 적절하게 선택하고, 또한, 각 토션바(151)가 부적절하게 단락되지 않도록 내부 프레임(120) 및 외부 프레임(130)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(130)으로부터 내부 프레임(120)에 대하여, 복수의 토션바(151)를 통한 복수의 전위 전달이 가능하게 된다. 그 때문에, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능하게 된다.

연결부(150)에 포함되는 2개의 토션바(151)는 도 1 및 도 2에 도시하는 마이 크로 미러 X1에서는 재료 기판의 면내 방향으로 위치 이동되어 있다. 본 실시 형태의 방법에 의해 형성되는 2개의 토션바(151)는 마이크로 미러 X1에 있어서 재료 기판의 면내 방향으로 위치 이동하면서, 재료 기판의 두께 방향으로도 위치 이동되어 있다. 본 발명에서는, 이 대신에 2개의 토션바(151)는 마이크로 미러 X1에 있어서 재료 기판의 면내 방향으로 위치 이동하지 않고서, 재료 기판의 두께 방향으로만 위치 이동되어 있어도 된다.

도 18A∼도 21C는 본 발명의 제4 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X2를 제조하기 위한 한 기법이다. 도 18A∼도 21C에서는, 모델화한 하나의 단면에 의해, 도 21C에 도시하는 미러부 M, 토션바 T1∼T4, 내부 프레임 F1, F2, 한 세트의 빗살형 전극 El, E2 및 외부 프레임 F3의 형성 과정을 나타낸다. 토션바 T4는 전술된 바와 같이, 토션바(15l)에 상당하고, 그 연장 방향을 따른 단면에 의해 표시되어 있다.

제4 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 18A에 도시하는 바와 같은 재료 기판 S10, S11을 제작한다. 재료 기판 S10은 실리콘층(41), 실리콘층(42) 및 산화막(45')으로 이루어지는 적층 구조를 갖는다. 재료 기판 S11은 실리콘층(43), 실리콘층(44) 및 산화막(45'')으로 이루어지는 적층 구조를 갖는다.

실리콘층(41, 44)는 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(41, 44)에 있어서의 B 도펀트의 농도는, 예를 들면 1×10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(41, 44)는 (110)면이 층의 면내 방향으로 확장되고, 또한 당해 (110)면에 직교하는 2개의 (111)면을 갖는 결정 구조를 갖는다.

실리콘층(42, 43)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(42)은, 예를 들면 1∼5㎛의 두께를 갖고, 이 두께는 토션바 T1∼T3의 두께에 상당한다. 실리콘층(43)은 예를 들면 1∼5㎛의 두께를 갖고, 이 두께는 토션바 T4의 두께에 상당한다. 실리콘층(42, 43)에 있어서의 B 도펀트의 농도는, 실리콘층(21)의 그것보다 높으며, 예를 들면 1×10¹⁹atom/cm³이상이다. 바람직하게는, 실리콘층(41, 44)에 있어서의 도펀트 농도는 실리콘층(41, 44)에 있어서의 그것의 100배 이상이다.

재료 기판 S10, S11은 제1 실시 형태에 관하여 도 3a 및 도 3b를 참조하여 전술한 것과 같이 하여 제작된다. 따라서, 재료 기판 S10의 실리콘층(42) 및 재료 기판 S11의 실리콘층(43)은 CMP법에 의해 실리콘 웨이퍼를 원하는 두께로 될 때까지 연마함으로써 형성되어, 고정밀도인 두께 치수를 갖는다.

본 실시 형태에서는, 다음으로, 도 18B에 도시한 바와 같이, 재료 기판 S10와 재료 기판 S11을 접합한다. 재료 기판 S10과 재료 기판 S11은 실리콘층(41)에 있어서의 2종류의 (111)면의 방향과, 실리콘층(44)에 있어서의 2종류의 (111)면의 방향이 일치하도록 접합된다. 재료 기판 S10 및 재료 기판 S11의 접합은 산화막 (45') 및 산화막(45'')을 통하는 소정의 직접 접합에 의해 달성된다. 산화막(45') 과 산화막(45'')은 일체가 되어 절연층(45)으로 된다. 절연층(45)의 두께는 예를 들면 0.2 ∼2㎛이다.

다음으로, 도 18C에 도시한 바와 같이, 실리콘층(41) 및 실리콘층(44)을 원하는 두께까지 연마한다. 이와 같이 하여, 도전성을 갖는 실리콘층(41, 42, 43, 44) 및 절연층(45)로 이루어지는 적층 구조를 갖는 재료 기판 S12가 제작된다. 재료 기판 S12에서, 실리콘층(41)의 두께는 예를 들면 50∼100㎛이고, 실리콘층 (42, 43)의 두께는 전술된 바와 같이 예를 들면 1∼5㎛이고, 실리콘층(44)의 두께는 예를 들면 50∼100㎛이고, 절연층(45)의 두께는 전술된 바와 같이 예를 들면 0.2∼2㎛이다.

다음으로, 도 18D에 도시한 바와 같이, 실리콘층(41)상에 미러면(211)을 형성하고, 실리콘층(44)상에 외부 접속용의 전극 패드(46)(도 8에 있어서 도시하지 않음)을 형성한다. 미러면(211) 및 전극 패드(46)의 형성 방법은 각각 제1 실시 형태에 있어서의 미러면(111) 및 전극 패드(15)의 형성 방법과 같다.

다음으로, 도 19A에 도시한 바와 같이, 실리콘층(41)상에 산화막 패턴(47a)을 형성하고, 실리콘층(44)상에는 산화막 패턴(47b)을 형성한다. 산화막 패턴(47a)은 후술의 도 19C, 도 20C 및 도 21B에 도시하는 공정에서, 재료 기판 S12에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(47a)의 윤곽은 실리콘층(41)을 구성하는 실리콘 결정 재료에 있어서의 2종류의 (111)면을 따른다. 산화막 패턴(47b)은 후술의 도 20B, 도 21A 및 도 21B에 도시 하는 공정에서, 재료 기판 S12에 있어서 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(47b)의 윤곽은 실리콘층(44)을 구성하는 실리콘 결정 재료에 있어서의 2종류의 (111)면을 따른다.

다음으로, 도 19B에 도시한 바와 같이, 실리콘층(41)상에 레지스트 패턴(47 c)을 형성한다. 레지스트 패턴(47c)은, 다음의 도 19C에 도시하는 공정에서, 실리콘층(42)에 있어서 토션바 T1∼T3로 가공되는 개소에 대응하는 실리콘층(41)의 일부를 마스크하기 위한 것이다.

다음으로, 도 19C에 도시한 바와 같이, 산화막 패턴(47a) 및 레지스트 패턴(47c)을 마스크로 하여, DRIE에 의해 실리콘층(41)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 본 에칭은 실리콘층(41)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 소정의 깊이는 토션바 T1∼ T3의 두께, 즉 실리콘층(42)의 두께에 따라서 적절하게 결정된다. 당해 에칭 처리 후, 레지스트 패턴(47c)을 박리한다.

다음으로, 도 20A에 도시한 바와 같이, 실리콘층(44)상에 레지스트 패턴(47d)을 형성한다. 레지스트 패턴(47d)은, 다음의 도 20B에 도시하는 공정에서, 실리콘층(43)에 있어서 토션바 T4로 가공되는 개소에 대응하는 실리콘층(44)의 일부를 마스크하기 위한 것이다.

다음으로, 도 20B에 도시한 바와 같이, 산화막 패턴(47b) 및 레지스트 패턴(47d)을 마스크로 하여, DRIE에 의해 실리콘층(44)에 대하여 소정의 깊이까지 에 칭 처리를 행한다. 본 에칭은 실리콘층(44)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 소정의 깊이는 토션바 T4의 두께, 즉 실리콘층(43)의 두께에 따라서 적절하게 결정된다. 당해 에칭 처리 후, 레지스트 패턴(47d)을 박리한다.

다음으로, 도 20C에 도시한 바와 같이, 산화막 패턴(47a)을 마스크로 하여, DRIE에 의해 실리콘층(41)의 측으로부터 절연층(45)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(41, 42)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(42)의 면내 방향으로 이격되는 1쌍의 측면을 가지며, 또한, 실리콘층(41)에 유래하는 실리콘 재료(41a)와 절연층(45)에 접하는 프리 토션바 T1'∼T3'가 형성되게 된다. 프리 토션바 Tl'∼T3'는 실리콘층(42)에 유래한다. 또한, 본 에칭 처리에 의해, 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다.

다음으로, 도 21A에 도시한 바와 같이, 산화막 패턴(47b)을 마스크로 하여, DRIE에 의해 실리콘층(44)의 측으로부터 절연층(45)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(43, 44)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(43)의 면내 방향으로 이격되는 1쌍의 측면을 가지며, 또한, 실리콘층(44)에 유래하는 실리콘 재료(44a)와 절연층(45)에 접하는 프리 토션바 T4'가 형성되게 된다. 프리 토션바 T4'는 실리콘층(43)에 유래한다. 본 에칭 처리에 의해, 빗살형 전극 E2, 내부 프 레임 F2의 일부 및 외부 프레임 F3의 일부가 성형된다.

다음으로, 도 21B에 도시한 바와 같이, 산화막 패턴(47a, 47b)을 마스크로 하여, 웨트 에칭법에 의해 실리콘 재료(41a, 44a)를 제거한다. 에칭액으로서는 제1 실시 형태에 있어서의 실리콘 재료(11a)를 제거하기 위한 상기의 에칭액을 사용할 수 있다.

당해 웨트 에칭에 의한 에칭 속도에 대해서는, 실리콘층(42) 내지 프리 토션바 T1'∼T3'는 실리콘층(41) 내지 실리콘 재료(41a)보다도 매우 느리기 때문에, 본 에칭 처리에서는 프리 토션바 Tl'∼T3'를 남기고 실리콘 재료(21a)를 적절하게 제거할 수 있다.

마찬가지로 당해 웨트 에칭에 의한 에칭 속도에 대해서는, 실리콘층(43) 내지 프리 토션바 T4'는 실리콘층(44) 내지 실리콘 재료(44a)보다도 매우 느리기 때문에, 본 에칭 처리에서는 프리 토션바 T4'를 남기고 실리콘 재료(44a)를 적절하게 제거할 수 있다.

또한, 미러부 M, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3의 측면은 실리콘 결정의 (111)면이기 때문에, 본 에칭 처리에서, 당해 면에 수직인 방향에의 에칭 속도는 매우 느리고, 부당하게는 침식되지 않는다.

다음으로, 도 21C에 도시한 바와 같이, 산화막 패턴(47a, 47b) 및 절연층(45)에 있어서 노출되어 있는 개소를 에칭하여 제거한다. 본 에칭에 의해 절연층(45)에 있어서 프리 토션바 T1'∼T4'에 접하는 개소가 제거되어 토션바 Tl∼T4가 형성된다.

이상의 일련의 공정을 거침으로써, 미러부 M, 토션바 T1∼T4, 내부 프레임 F1, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3이 형성된다. 즉, 도 8에 도시하는 마이크로 미러 소자 X2가 제조된다.

본 실시 형태에서는, 도 18A를 참조하여 전술한 재료 기판 S10의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(42)을 형성할 수 있다. 마이크로 미러 소자 X2의 박육부인 토션바 T1∼T3은 이러한 실리콘층(42)으로부터 당해 실리콘층(42)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다. 또한, 도 18A를 참조하여 전술한 재료 기판 S11의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(43)을 형성할 수 있다. 마이크로 미러 소자 X2의 박육부인 토션바 T4는 이러한 실리콘층(43)으로부터 당해 실리콘층(43)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다.

토션바 T3와 토션바 T4는 절연층 45에 의해 적당하게 전기적 분리가 도모된 다른 도전성 실리콘층에 유래하여 형성되어 있다. 따라서, 본 실시 형태에 의하면, 마이크로 미러 소자 X2에서, 연결부(150)에 포함되는 각 토션바(151)에 의한 전기적 접속 태양을 적절하게 선택하고, 또한, 각 토션바(151)가 부적절하게 단락되지 않도록 내부 프레임(220) 및 외부 프레임(230)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(230)으로부터 내부 프레임(220)에 대하여, 복수의 토션바(151)를 통한 복수의 전위 전달이 가능하게 된다. 그 때문에, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능하게 된다.

연결부(150)에 포함되는 2개의 토션바(251)는, 도 8에 도시하는 마이크로 미 러 X2에서는, 재료 기판의 면내 방향으로 위치 이동되어 있다. 본 실시 형태의 방법에 의해 형성되는 2개의 토션바(251)는 마이크로 미러 X2에 있어서 재료 기판의 면내 방향으로 위치 이동하면서, 재료 기판의 두께 방향으로도 위치 이동되어 있다. 본 발명에서는 이 대신에 2개의 토션바(251)는 마이크로 미러 X2에 있어서 재료 기판의 면내 방향으로 위치 이동하지 않고서, 재료 기판의 두께 방향으로만 위치 이동되어 있을 수도 있다.

본 실시 형태에서는, 재료 기판 S12에 있어서 미러부 M, 내부 프레임 Fl, F2, 빗살형 전극 El, E2 및 외부 프레임 F3로 가공되는 개소를 마스크하기 위한 산화막 패턴(47a, 47b)의 윤곽은 당해 재료 기판 S12를 구성하는 실리콘 재료의 결정 구조에 존재하는 2종류의 (111)면을 따른다. 따라서, 산화막 패턴(47a, 47b)을 마스크로서 이용하여 행해지는 에칭 처리에 의해 외형이 형성되는 미러부 M, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3, 즉, 미러부(210), 내부 프레임(220), 빗살형 전극(210a, 210b, 221a, 221b, 222a, 222b, 232a, 232b) 및 외부 프레임(230)의 측면은 당해 실리콘 재료의 결정 구조에 있어서의 (111)면에 상당한다. 그 때문에, 본 실시 형태에 의하면, 도 8에 도시하는 바와 같은 형상을 갖는 마이크로 미러 소자 X2를 제조할 수 있는 것이다.

도 22A∼도 26C는 본 발명의 제5 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X1을 제조하기 위한 한 기법이다.

도 22A∼도 26C에서는 도 3a∼도 7D와 같이, 모델화한 하나의 단면에 의해 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 한 세트의 빗살형 전극 E1, E2 및 외부 프레임 F3의 형성 과정을 나타낸다.

제5 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 22A에 도시하는 바와 같은 재료 기판 S13을 제작한다. 재료 기판 S13은 실리콘층(51) 및 실리콘층(52)으로 이루어지는 적층 구조를 갖는다.

실리콘층(51)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어지고, 예를 들면 l∼5㎛의 두께를 갖는다. 이 두께는 토션바 T1∼T3의 두께에 상당한다.

실리콘층(52)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 실리콘층(52)에 있어서의 B 도펀트의 농도는 예를 들면 1×10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(52)은 (111)면이 층의 면내 방향으로 확장하는 결정 구조를 갖는다.

실리콘층(51)에 있어서의 B 도펀트의 농도는 실리콘층(52)의 그것보다 높으며, 예를 들면 1×10¹⁹atom/cm³이상이다. 바람직하게는, 실리콘층(51)에 있어서의 도펀트 농도는 실리콘층(52)에 있어서의 그것의 100배 이상이다.

재료 기판 S13의 제작에서는, 우선 실리콘층(51)보다 두꺼운 실리콘층(51)용의 제1 실리콘 웨이퍼와, 실리콘층(52)과 동일한 두께를 갖는 실리콘층(52)용의 제2 실리콘 웨이퍼를 직접 접합한다. 접합에서는 각 웨이퍼의 접합면을 물리적으로 또는 화학적으로 활성화시킨 후, 필요에 따라 계속 가열하면서, 양 웨이퍼를 맞붙 인다. 접합 후, 제1 실리콘 웨이퍼를 화학 기계 연마(CMP)법에 의해 연마하여, 원하는 두께를 갖는 실리콘층(51)을 형성한다. CMP법에 의하면, 실리콘층(51)에 대하여, 고정밀도인 두께 치수를 실현할 수 있다. 이와 같이 하여, 도 22A에 나타내는 재료 기판 S13을 제작한다.

본 실시 형태에서는, 다음으로, 도 22B에 도시한 바와 같이, 실리콘층(52)의 표면에 산화막(54')을 형성한다. 산화막(54')은 CVD법에 의해 이산화규소를 실리콘층(52)상에 성막함으로써 형성할 수 있다. 또는, 산화막(54')은 열산화법(가열 온도: 예를 들면, 900℃)에 의해 실리콘층(52)의 표면을 산화함으로써 형성할 수 있다.

다음으로, 도 22C 및 도 22D에 도시한 바와 같이, 재료 기판 S13과, 별도 제작된 재료 기판 S14를 접합한다. 재료 기판 S14는 실리콘층(53)과, 이산화규소로 이루어지는 산화막(54'')으로 이루어지고, 실리콘 웨이퍼의 한 쪽의 면에, CVD법 또는 열산화법(가열 온도: 예를 들면, 900℃)에 의해 산화막(54'')을 형성함으로써, 제작할 수 있다. 산화막(54'')의 두께는 예를 들면 0.1∼1㎛이다. 산화막 54'와 산화막(54'')은, 도 22D에 도시하는 바와 같이, 일체로 되어 절연층(54)으로 된다. 절연층(54)의 두께는 예를 들면 0.2∼2㎛이다.

다음으로, 도 23A에 도시한 바와 같이, 실리콘층(53)을 원하는 두께까지 연마한다. 이와 같이 하여, 도전성을 갖는 실리콘층(51, 52, 53) 및 절연층(54)으로 이루어지는 적층 구조를 갖는 재료 기판 S15가 제작된다. 재료 기판 S15에서, 실리콘층(51)의 두께는 전술된 바와 같이 예를 들면 1∼5㎛이고, 실리콘층(52)의 두 께는 예를 들면, 50∼100㎛이고, 실리콘층(53)의 두께는 예를 들면 50∼100㎛이고, 절연층(54)의 두께는 전술된 바와 같이 예를 들면 0.2∼2㎛이다.

다음으로, 도 23B에 도시한 바와 같이, 재료 기판 S15의 실리콘층(53)의 표면에 보호막(53a)을 형성한다. 보호막(53a)은 B 등의 p형 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어지고, 예를 들면 O.1∼1㎛의 두께를 갖는다. 보호막(53a) 에서의 도펀트의 농도는 실리콘층(53)의 그것보다 높으며, 예를 들면 1×10¹⁹atom/cm³이상이다. 이러한 보호막(53a)은 실리콘층(53) 표면에 대한 불순물 이온 주입 또는 불순물 열 확산에 의해 형성할 수 있다.

다음으로, 도 23C에 도시한 바와 같이, 재료 기판 S15의 소정의 개소에 실리콘층(51, 52)을 관통하는 홀 H'를 형성한다. 홀 H'의 형성에서는 우선 실리콘층(51)상에 소정의 레지스트 패턴을 형성한다. 이 레지스트 패턴은 홀 H'의 형성 개소에 대응하는 개구부를 갖는다. 다음으로, 이 레지스트 패턴을 마스크로 하여, DRIE에 의해 실리콘층(51)의 측으로부터 절연층(54)에 이를 때까지 에칭 처리를 행한다.

다음으로, 도 23D에 도시한 바와 같이, 절연층(54)에 있어서 홀 H'에 노출되는 개소를 제거함으로써, 실리콘층(51, 52) 외에 절연층(54)을 관통하는 홀 H를 형성한다. 제거 방법으로서는, 웨트 에칭 또는 드라이 에칭을 채용할 수 있다.

다음으로, 도 24A에 도시한 바와 같이, 예를 들면 CVD법에 의해 홀 H의 내부 및 실리콘층(51)의 위에 도전 재료 P'를 퇴적시킨다. 도전 재료 P'로서는 소정의 불순물을 도핑시킨 폴리실리콘, 또는, Cu나 W 등의 금속을 채용할 수 있다.

다음으로, 도 24B에 도시한 바와 같이, 실리콘층(51)상에 퇴적한 도전 재료 P'를 CMP법에 의해 연마하여 제거한다. 이와 같이 하여, 재료 기판 S15에 매설된 플러그 P5, P6가 형성되게 된다.

다음으로, 도 24C에 도시한 바와 같이, 실리콘층(51)상에 미러면(111)을 형성하고, 보호막(53a) 상에는 외부 접속용의 전극 패드(55)(도 1 및 도 2에 있어서 도시하지 않음)를 형성한다. 미러면(111) 및 전극 패드(55)의 형성 방법은 각각 제1 실시 형태에 있어서의 미러면(111) 및 전극 패드(15)의 형성 방법과 마찬가지이다.

다음으로, 도 24D에 도시한 바와 같이, 실리콘층(51)상에 산화막 패턴(56a)을 형성하고, 보호막(53a) 상에는 산화막 패턴(56b)을 형성한다. 산화막 패턴(56a)은 후술의 도 26A에 도시하는 공정에서, 재료 기판 S15에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(56b)은 후술의 도 26B에 도시하는 공정에서, 재료 기판 S15에 있어서 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 25A에 도시한 바와 같이, 재료 기판 S15에 대하여 산화막 패턴(56a)의 상방으로부터 레지스트 패턴(56c)을 형성한다. 레지스트 패턴(56c)은 다음의 도 25B에 도시하는 공정에서, 실리콘층(51)에 있어서 토션바 T1∼T3로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 25B에 도시한 바와 같이, 레지스트 패턴(56c)을 마스크로 하여, DRIE에 의해 실리콘층(51)의 측으로부터 절연층(54)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(51, 52)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 실리콘층(51)의 면내 방향으로 이격되는 1쌍의 측면을 갖고, 또한, 실리콘층(52)에 접하는 프리 토션바 T1'∼T3'가 형성되게 된다. 프리 토션바 T1'∼T3'는 실리콘층(51)에 유래한다. 또한, 본 에칭 처리에 의해, 미러부 M, 내부 프레임 F1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다. 본 에칭 처리 후, 레지스트 패턴(56c)은 제거한다.

다음으로, 도 25C에 도시한 바와 같이 웨트 에칭법에 의해, 실리콘층(52)에 대하여 에칭 처리를 실시한다. 에칭액으로서는, 제1 실시 형태에 있어서의 실리콘 재료(11a)를 제거하기 위한 상기의 에칭액을 사용할 수 있다. 본 에칭에 의해, 실리콘층(52)에 있어서 프리 토션바 T1'∼T3'에 접하는 개소가 제거되어 토션바 T1∼T3가 형성된다.

본 에칭 처리에서는, 실리콘층(51) 내지 프리 토션바 T1'∼T3'에 대한 에칭의 속도는 실리콘층(52)을 구성하는 실리콘 결정 재료의 (111) 방위 이외의 방위에의 에칭의 속도보다도 매우 느리다. 실리콘층(52)의 (111)면은 면내 방향으로 확장되어 있다. 그 때문에, 프리 토션바 Tl'∼T3'를 남기면서, 당해 프리 토션바 T1'∼T3'와 절연층(54) 사이의 실리콘층(52)을 에칭액이 도면 가로 방향으로 침식함으로써 적절하게 제거할 수 있다.

또한, 보호막(53a)에 대한 에칭의 속도는 실리콘층(52)을 구성하는 실리콘 결정 재료의 (111) 방위 이외의 방위에의 에칭의 속도보다도 매우 느리다. 따라서, 본 에칭 처리에 있어서, 보호막(53a)은 실리콘층(53)이 침식되는 것을 방지할 수 있다.

다음으로, 도 25D에 도시한 바와 같이, 보호막(56d)을 형성한다. 보호막(56d)은, 다음의 도 26A에 도시하는 공정에서, 주로 토션바 T1∼T3를 보호하기 위한것이므로, CVD법에 의해 이산화규소를 성막함으로써 형성된다.

다음으로, 도 26A에 도시한 바와 같이, 산화막 패턴(56a)을 마스크로 하여, DRIE에 의해 실리콘층(51)의 측으로부터 절연층(54)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E1이 성형된다.

다음으로, 도 26B에 도시한 바와 같이, 산화막 패턴(56b)을 마스크로 하여, DRIE에 의해 실리콘층(53)의 측으로부터 절연층(54)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부가 성형된다.

다음으로, 도 26C에 도시한 바와 같이, 산화막 패턴(56a, 56b) 및 절연층(54)에 있어서 노출되어 있는 개소를 에칭하여 제거한다.

이상의 일련의 공정을 거침으로써, 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 빗살형 전극 E1, E2 및 외부 프레임 F3이 형성된다. 즉, 마이크로 미러 소자 X1이 제조된다. 본 실시 형태에서는, 도 22A를 참조하여 전술한 재료 기판 S13의 제작 과정에서, 고정밀도인 두께 치수를 갖는 실리콘층(51)을 형성할 수 있 다. 마이크로 미러 소자 X1의 박육부인 토션바 T1∼T3은 이러한 실리콘층(51)으로부터 당해 실리콘층(51)과 동일한 두께로 성형되므로, 고정밀도의 두께 치수를 갖는 것이다.

본 실시 형태에 있어서 형성되는 미러부 M은 실리콘층(51)에 유래하여 토션바 T1에 연속하는 부위와, 실리콘층(52)에 유래하는 부위를 가지며, 이들 2개의 부위는 도전성을 갖는다. 내부 프레임 F1은 실리콘층(51)에 유래하여 토션바 T1에 연속하는 부위와, 실리콘층(52)에 유래하는 부위를 갖고, 이들 2개의 부위는 도전성을 갖는다. 따라서, 미러부 M(미러부; 110)과 내부 프레임 F1(내부 프레임; 120)은 토션바 Tl(토션바; 1141)을 통하여 전기적으로 접속되어 있다.

또한, 내부 프레임 F2는 실리콘층(11)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(52)에 유래하는 부위와, 실리콘층(53)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 가지며, 또한, 플러그 P5를 통하여 전기적으로 접속되어 있다. 외부 프레임 F3은 실리콘층(51)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(52)에 유래하는 부위와, 실리콘층(53)에 유래하는 부위를 갖는다. 이들 3개의 부위는 도전성을 가지며, 또한, 플러그 P6를 통하여 전기적으로 접속되어 있다. 따라서, 내부 프레임 F2(내부 프레임; 120)에 있어서 실리콘층(53)에 유래하는 부위와, 외부 프레임 F3(외부 프레임; 130)에 있어서 실리콘층(53)에 유래하는 부위와는 토션바 T3(토션바; 151)를 통하여 전기적으로 접속되어 있다.

본 실시 형태에서는, 내부 프레임 F2 및 외부 프레임 F3 사이의 전기적 접속에 대하여, 플러그 P5 또는 플러그 P6를 설치하지 않음으로써, 다른 태양을 구성할 수도 있다. 예를 들면, 플러그 P5를 설치하지 않는 경우, 내부 프레임 F2에 있어서 실리콘층(53)에 유래하는 부위와, 외부 프레임 F3에 있어서 실리콘층(53)에 유래하는 부위를 전기적으로 분리할 수 있다.

본 실시 형태의 방법에 의해 제조된 마이크로 미러 소자 Xl에서, 연결부(150)에 포함되는 각 토션바(151)에 의한 전기적 접속 태양을 적절하게 선택하고, 또한, 각 토션바(151)가 부적절하게 단락되지 않도록 내부 프레임(120) 및 외부 프레임(130)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(130)으로부터 내부 프레임(120)에 대하여, 복수의 토션바(151)를 통한 복수의 전위 전달이 가능하게 된다. 그 때문에, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능해 진다.

도 27A∼도 31C는 본 발명의 제6 실시 형태에 따른 마이크로 구조체 제조 방법에 있어서의 일련의 공정을 나타낸다. 이 방법은 마이크로머시닝 기술에 의해 전술한 마이크로 미러 소자 X1을 제조하기 위한 한 기법이다.

도 27A∼도 31C에 있어서는, 도 3a∼도 7D와 같이, 모델화한 하나의 단면에 의해, 미러부 M, 토션바 T1∼T3, 내부 프레임 Fl, F2, 한 세트의 빗살형 전극 El, E2 및 외부 프레임 F3의 형성 과정을 나타낸다.

제6 실시 형태에 따른 마이크로 구조체 제조 방법에서는, 우선 도 27A에 도시하는 바와 같은 재료 기판 S16을 준비한다. 재료 기판 S16은 실리콘층(6l), 실리콘층(62) 및 절연층(63)으로 이루어지는 적층 구조를 갖는다.

실리콘층(61, 62)은, B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실 리콘 재료로 이루어지고, 예를 들면 50∼100㎛의 두께를 갖는다. 실리콘층(61, 62)에 있어서의 B 도펀트의 농도는, 예를 들면 1×10¹⁷∼1×10¹⁸atom/cm³이다. 또한, 실리콘층(61)은 (111)면이 층의 면내 방향으로 확장하는 결정 구조를 갖는다.

다음으로, 도 27B에 도시한 바와 같이, 재료 기판 S16의 소정의 개소에 실리콘층(61)을 관통하는 홀 H'을 형성한다. 홀 H'의 형성에서는, 우선 실리콘층(61)상에 소정의 레지스트 패턴을 형성한다. 이 레지스트 패턴은 홀 H'의 형성 개소에 대응하는 개구부를 갖는다. 다음으로, 이 레지스트 패턴을 마스크로 하여, DRIE에 의해 실리콘층(61)의 측으로부터 절연층(63)에 이를 때까지 에칭 처리를 행한다.

다음으로, 도 27C에 도시한 바와 같이, 절연층(63)에 있어서 홀 H'에 노출되는 개소를 제거함으로써, 실리콘층(61) 외에 절연층(63)을 관통하는 홀 H를 형성한다. 제거 방법으로서는 웨트 에칭 또는 드라이 에칭을 채용할 수 있다.

다음으로, 도 27D에 도시한 바와 같이, 예를 들면, CVD법에 의해 홀 H의 내부 및 실리콘층(61)의 위에 도전 재료 P'를 퇴적시킨다. 도전 재료 P'로서는 소정의 불순물을 도프시킨 폴리실리콘, 또는 Cu나 W 등의 금속을 채용할 수 있다.

다음으로, 도 28A에 도시한 바와 같이, 실리콘층(61) 상에 퇴적한 도전 재료 P'를 CMP법에 의해 연마하여 제거한다. 이와 같이 하여, 재료 기판 S16에 매설된 플러그 P7, P8가 형성되게 된다.

다음으로, 도 28B에 도시한 바와 같이, 실리콘층(6l) 상에 산화막 패턴(66a)을 형성한다. 산화막 패턴(66a)은, 다음의 도 28C에 도시하는 공정에서, 재료 기 판 S16에서 미러부 M, 토션바 T1∼T3, 내부 프레임 F1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 28C에 도시한 바와 같이, 산화막 패턴(66a)을 마스크로 하여, DRIE에 의해 실리콘층(61)에 대하여 소정의 깊이까지 에칭 처리를 행한다. 당해 소정의 깊이는 형성할 토션바 T1∼T3의 두께에 따라서 적절하게 결정된다. 본 에칭은 실리콘층(61)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 당해 에칭 처리 후, 산화막 패턴(66a)을 제거한다.

다음으로, 도 28D에 도시한 바와 같이, 실리콘층(61, 62)의 표면에 보호막(61a, 62a)을 형성한다. 보호막(61a, 62a)은 B 등의 p형 불순물을 도핑함으로써 도전성이 부여된 실리콘 재료로 이루어지고, 예를 들면 O.1∼1㎛의 두께를 갖는다. 보호막(61a, 62a)에서의 도펀트의 농도는 실리콘층(61, 62)의 그것보다 높으며, 예를 들면, 1×10¹⁹atom/cm³이상이다. 이러한 보호막(61a, 62a)은 실리콘층(61, 62) 표면에 대한 불순물 열 확산에 의해 형성할 수 있다.

다음으로, 도 29A에 도시한 바와 같이, 보호막(61a) 상에 미러면 (111)을 형성하고, 보호막(62a) 상에는 외부 접속용의 전극 패드 65(도 1 및 도 2에 있어서 도시하지 않음)를 형성한다. 미러면 (111) 및 전극 패드 65의 형성 방법은 각각 제1 실시 형태에 있어서의 미러면 (111) 및 전극 패드 15의 형성 방법과 같다.

다음으로, 도 29B에 도시한 바와 같이, 재료 기판 S16에 대하여 미러부 (111)의 상방으로부터 산화막 패턴(66b)을 형성하고, 전극 패드 65의 상방으로부터 산화막 패턴(66c)을 형성한다. 산화막 패턴(66b)은 후술의 도 30C에 도시하는 공정에서, 재료 기판 S16에 있어서 미러부 M, 내부 프레임 F1, 빗살형 전극 E1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다. 산화막 패턴(66c)은 후술의 도 31B에 도시하는 공정에서, 재료 기판 S16에 있어서 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 29C에 도시한 바와 같이, 재료 기판 S16에 대하여 산화막 패턴(66b)의 상방으로부터 레지스트 패턴(66d)을 형성한다. 레지스트 패턴(66d)은 다음의 도30A에 도시하는 공정에서, 실리콘층(61)에 있어서 토션바 T1∼T3로 가공되는 개소를 마스크하기 위한 것이다.

다음으로, 도 30A에 도시한 바와 같이, 레지스트 패턴(66d)을 마스크로 하여, DRIE에 의해 실리콘층(61)의 측으로부터 절연층(63)에 이를 때까지 에칭 처리를 행한다. 본 에칭은 실리콘층(61)에 있어서 면내 방향보다도 두께 방향으로 높은 에칭 속도를 나타내는 이방성 이온 에칭이다. 이에 의해, 토션바 T1∼T3의 측면이 형성된다. 또한, 본 에칭 처리에 의해 미러부 M, 내부 프레임 F1, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부도 성형된다. 본 에칭 처리 후, 레지스트 패턴(66d)은 제거한다.

다음으로, 도 30B에 도시한 바와 같이, 웨트 에칭법에 의해 실리콘층(61)에 대하여 에칭 처리를 실시한다. 에칭액으로서는, 제1 실시 형태에 있어서의 실리콘 재료(11a)를 제거하기 위한 상기의 에칭액을 사용할 수 있다.

본 에칭 처리에서는, 보호막(61a)에 대한 에칭의 속도는 실리콘층(61)을 구성하는 실리콘 결정 재료의 (111) 방위 이외의 방위에의 에칭의 속도보다도 매우 느리다. 실리콘층(61)의 (111)면은 면내 방향으로 확장되어 있다. 그 때문에, 보호막(61a)이 웨트 에칭 스톱막으로서 기능하여, 실리콘층(61)에 있어서 토션바 Tl∼T3로 가공될 개소와 절연층(63) 사이의 실리콘 재료를 에칭액이 도면 가로 방향으로 침식함으로써 적절하게 제거하는 것이다. 실리콘층(61)을 구성하는 실리콘 결정 재료의 (111)면은 그것에 수직하는 방향에서 에칭 스톱 기능을 갖는다. 그 결과, 본 에칭 처리에서는 토션바 T1∼T3가 적절하게 형성된다.

또한, 보호막(62a)에 대한 에칭 속도는 실리콘층(61)을 구성하는 실리콘 결정 재료의 (111) 방위 이외의 방위에의 에칭 속도보다도 매우 느리다. 따라서, 본 에칭 처리에서, 보호막(62a)은 실리콘층(62)이 침식되는 것을 방지할 수 있다.

다음으로, 도 30C에 도시한 바와 같이, 보호막(66e)을 형성한다. 보호막(66e)은 다음의 도 31A에 도시하는 공정에서, 주로 토션바 T1∼T3를 보호하기 위한것으로, CVD법에 의해 이산화규소를 성막함으로써 형성된다.

다음으로, 도 31A에 도시한 바와 같이, 산화막 패턴(66b)을 마스크로 하여, DRIE에 의해 실리콘층(61)의 측으로부터 절연층(63)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E1이 성형된다.

다음으로, 도 31B에 도시한 바와 같이, 산화막 패턴(66c)을 마스크로 하여, DRIE에 의해 실리콘층(62)의 측으로부터 절연층(63)에 이를 때까지 에칭 처리를 행한다. 이에 의해, 빗살형 전극 E2, 내부 프레임 F2의 일부 및 외부 프레임 F3의 일부가 성형된다.

다음으로, 도 31C에 도시한 바와 같이, 산화막 패턴(66b, 66c), 보호막(66e) 및 절연층(63)에 있어서 노출되어 있는 개소를 에칭하여 제거한다.

본 실시 형태에서는, 도 28C를 참조하여 전술한 실리콘층(61)에 대한 에칭 처리에서, 형성할 토션바 T1∼T3의 두께에 대응한 깊이까지 고정밀도로 실리콘 재료를 에칭 제거할 수 있다. 당해 에칭 처리에 있어서의 에칭 깊이는 비교적 얕기 때문이다. 마이크로 미러 소자 X1의 박육부인 토션바 T1∼T3은 깊이 치수에 대하여 고정밀도인 에칭에 의해 두께가 규정되므로, 고정밀도의 두께 치수를 갖는 것이다.

본 실시 형태에 있어서 형성되는 미러부 M은 실리콘층(61)에 유래하여 토션바 T1에 연속하는 부위를 가지며, 내부 프레임 F1은 실리콘층(61)에 유래하여 토션바 T 1에 연속하는 부위를 갖고, 이들 2개의 부위는 도전성을 갖는다. 따라서, 미러부 M(미러부; 110)과 내부 프레임 Fl(내부 프레임; 120)과는 토션바 Tl(토션바; 141)을 통하여 전기적으로 접속되어 있다.

또한, 내부 프레임 F2는 실리콘층(61)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(62)에 유래하는 부위를 갖는다. 이들 2개의 부위는 도전성을 가지며, 또한, 플러그 P7을 통하여 전기적으로 접속되어 있다. 외부 프레임 F3은 실리콘층(61)에 유래하여 토션바 T3에 연속하는 부위와, 실리콘층(62)에 유래하는 부위를 갖는다. 이들 2개의 부위는 도전성을 가지며, 또한, 플러그 P8를 통하여 전기적으로 접속되어 있다. 따라서, 내부 프레임 F2(내부 프레임; 120)와, 외부 프레 임 F3(외부 프레임; 130)는 토션바 T3(토션바; 151)를 통하여 전기적으로 접속되어 있다.

본 실시 형태에서는, 내부 프레임 F2 및 외부 프레임 F3 사이의 전기적 접속에 대하여, 플러그 P7 또는 플러그 P8을 설치하지 않음으로써, 다른 태양을 구성할 수도 있다. 예를 들면, 플러그 P7을 설치하지 않는 경우, 내부 프레임 F2에 있어서 실리콘층(62)에 유래하는 부위와, 외부 프레임 F3에 있어서 실리콘층(62)에 유래하는 부위를 전기적으로 분리할 수 있다.

본 실시 형태의 방법에 의해 제조된 마이크로 미러 소자 X1에서, 연결부(150)에 포함되는 각 토션바(151)에 의한 전기적 접속 양태를 적절하게 선택하고, 또한, 각 토션바(151)가 부적절하게 단락되지 않도록 내부 프레임(120) 및 외부 프레임(130)의 내부에 있어 도전 경로를 형성함으로써, 외부 프레임(130)으로부터 내부 프레임(120)에 대하여, 복수의 토션바(151)를 통한 복수의 전위 전달이 가능하게 된다. 즉, 각 빗살형 전극에 대하여 부여할 전위의 크기를 개별로 제어하는 것이 가능하게 된다.

도 1은 본 발명에 의해 제조할 수 있는 마이크로 구조체의 일례로서의 마이크로 미러 소자의 사시도이다.

도 2는 도 1에 도시하는 마이크로 미러 소자의 평면도이다.

도 3a∼도 3d는 본 발명의 제1 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 4a∼도 4d는 도 3d 후에 계속되는 공정을 나타낸다.

도 5A∼도 5D는 도 4d 후에 계속되는 공정을 나타낸다.

도 6A∼도 6D는 도 5D 후에 계속되는 공정을 나타낸다.

도 7A∼도 7D는 도 6D 후에 계속되는 공정을 나타낸다.

도 8은 본 발명에 의해 제조할 수 있는 마이크로 구조체의 다른 예로서의 마이크로 미러 소자의 평면도이다.

도 9A∼도 9D는 본 발명의 제2 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 10A∼도 10D는 도 9D 후에 계속되는 공정을 나타낸다.

도 11A∼도 11C는 도 10D 후에 계속되는 공정을 나타낸다.

도 12A∼도 12C는 도 11C 후에 계속되는 공정을 나타낸다.

도 13A∼도 13D는 본 발명의 제3 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 14A∼도 14D는 도 13D 후에 계속되는 공정을 나타낸다.

도 15A도∼15C는 도 14D 후에 계속되는 공정을 나타낸다.

도 16A∼도 16C는 도 15C 후에 계속되는 공정을 나타낸다.

도 17A∼도 17C는 도 16C 후에 계속되는 공정을 나타낸다.

도 18A∼도 18D는 본 발명의 제4 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 19A∼도 19C는 도 18D 후에 계속되는 공정을 나타낸다.

도 20A∼도 20C는 도 19C 후에 계속되는 공정을 나타낸다.

도 21A∼도 21C는 도 20C 후에 계속되는 공정을 나타낸다.

도 22A∼도 22D는 본 발명의 제5 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 23A∼도 23D는 도 22D 후에 계속되는 공정을 나타낸다.

도 24A∼도 24D는 도 23D 후에 계속되는 공정을 나타낸다.

도 25A∼도 25D는 도 24D 후에 계속되는 공정을 나타낸다.

도 26A∼도 26C는 도 25D 후에 계속되는 공정을 나타낸다.

도 27A∼도 27D는 본 발명의 제6 실시 형태에 따른 마이크로 미러 소자 제조 방법에 있어서의 일부의 공정을 나타낸다.

도 28A∼도 28D는 도 27D 후에 계속되는 공정을 나타낸다.

도 29A∼도 29C는 도 28D 후에 계속되는 공정을 나타낸다.

도 30A∼도 30C는 도 29C 후에 계속되는 공정을 나타낸다.

도 31A∼도 31C는 도 30C 후에 계속되는 공정을 나타낸다.

도 32는 종래의 평판 전극형 마이크로 미러 소자의 분해 사시도이다.

도 33은 도 32에 도시하는 마이크로 미러 소자의 경사 양태의 일례를 나타낸다.

도 34는 종래의 빗살형 전극형 마이크로 미러 소자의 일부 절결 사시도이다.

도 35A 및 도 35B는 한 세트의 빗살형 전극의 배향을 나타낸다.

Claims (4)

1. 삭제
2. 삭제
3. 면내 방향으로 확장하는 (110)면, 및 당해 (110)면에 직교하면서 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지는 제1 도체층과, 당해 제1 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지는 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판으로 형성된 마이크로 구조체로서,

   상기 (110)면 및 상기 2개의 (111)면을 따르는 외곽을 갖고 상기 제1 도체층에서 형성된 제1 부위, 및 상기 제2 도체층에서 형성되면서 또한 상기 제1 부위와 접하는 제2 부위를 각각이 포함하는 복수의 후육부와,

   상기 제2 도체층에서 형성되어 노출되고, 또한 선택된 2개의 후육부를 연결하는 박육부를 구비하고,

   상기 재료 기판은 상기 제1 도체층과는 반대의 측에서 상기 제2 도체층에 접하는 절연층과, 상기 제2 도체층과는 반대의 측에서 당해 절연층과 접하는 제3 도체층을 더 포함하는 적층 구조를 갖고, 당해 제3 도체층은 면내 방향으로 확장하는 (110)면과, 상기 제1 도체층에서의 상기 2개의 (111)면 중 어느 한 쪽과 평행하면서 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 실리콘 재료로 이루어지고, 적어도 하나의 상기 후육부는 상기 제3 도체층에서의 상기 (110)면 및 상기 2개의 (111)면을 따르는 외곽을 갖고 상기 제3 도체층에서 형성된 제3 부위를 더 포함하며,

   상기 절연층을 관통하여 상기 제1 부위, 상기 제2 부위 및 상기 제3 부위를 전기적으로 접속하기 위한 도전 연락부를 더 구비하는 마이크로 구조체.
4. 면내 방향으로 확장하는 (110)면, 및 당해 (110)면에 직교하면서 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지는 제1 도체층과, 당해 제1 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지는 제2 도체층으로 이루어지는 적층 구조를 포함하는 재료 기판으로 형성된 마이크로 구조체로서,

   상기 (110)면 및 상기 2개의 (111)면을 따르는 외곽을 갖고 상기 제1 도체층에서 형성된 제1 부위, 및 상기 제2 도체층에서 형성되면서 또한 상기 제1 부위와 접하는 제2 부위를 각각이 포함하는 복수의 후육부와,

   상기 제2 도체층에서 형성되어 노출되고, 또한 선택된 2개의 후육부를 연결하는 박육부를 구비하고,

   상기 재료 기판은 상기 제1 도체층과는 반대의 측에서 상기 제2 도체층에 접하는 절연층과, 상기 제2 도체층과는 반대의 측에서 당해 절연층과 접하는 제3 도체층과, 상기 절연층과는 반대의 측에서 당해 제3 도체층과 접하는 제4 도체층을 더 포함하는 적층 구조를 갖고, 당해 제4 도체층은 면내 방향으로 확장하는 (110)면과, 상기 제1 도체층에서의 상기 2개의 (111)면 중 어느 한 쪽과 평행하면서 또한 상호 교차하는 2개의 (111)면을 갖는 결정 구조를 갖는 도전성 실리콘 재료로 이루어지고, 당해 제3 도체층은 상기 제4 도체층보다 도펀트 농도가 높은 도전성 실리콘 재료로 이루어지고, 적어도 하나의 상기 후육부는 상기 제3 도체층에서 형성된 제3 부위와, 상기 제4 도체층의 상기 (110)면 및 상기 2개의 (111)면을 따르는 외곽을 갖고 상기 제4 도체층에서 형성된 제4 부위를 더 포함하는 마이크로 구조체.

Images