KR20080088438A - 마이크로 가동 소자, 웨이퍼 및 웨이퍼 제조 방법 - Google Patents

마이크로 가동 소자, 웨이퍼 및 웨이퍼 제조 방법 Download PDF

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Abstract

본 발명의 과제는 가동 구조부의 스티킹을 억제하는데 적합한 동시에, 수율 좋게 제조하는데 적합한 마이크로 가동 소자, 그와 같은 마이크로 가동 소자를 제조하는데 이용할 수 있는 웨이퍼, 및 그와 같은 웨이퍼를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 웨이퍼 제조 방법은, 예를 들어, 예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써 미세 요철면을 형성하는 공정과, 예비 제2층의 미세 요철면 상에 예비 중간층을 형성하는 공정과, 예비 제1층 및 예비 제2층을, 미세 요철면 상의 예비 중간층을 개재하여 접합하는 공정을 포함한다. 본 발명의 마이크로 가동 소자(X1)는, 예를 들어 상기한 웨이퍼에 가공을 실시함으로써 얻어진 것이며, 제1층에 있어서 성형된 구조부(62A)와, 구조부(62A)에 공극을 개재하여 대향하는 부위를 갖고 구조부(62A)에 대해 상대 변위 가능한, 제2층에 있어서 성형된 구조부(61)를 구비한다.
마이크로 가동 소자, 랜드부, 미세 요철면, 웨이퍼, 구조부

Description

마이크로 가동 소자, 웨이퍼 및 웨이퍼 제조 방법 {MICRO MOVABLE ELEMENT, WAFER AND MANUFACTURING METHOD OF WAFER}
본 발명은 마이크로머시닝(micromachining) 기술에 의해 형성되는 마이크로 가동 소자, 및 마이크로 가동 소자를 제조하는데 이용할 수 있는 웨이퍼 및 그 제조 방법에 관한 것이다.
최근, 다양한 기술 분야에 있어서, 마이크로머시닝 기술에 의해 형성되는 미소 구조를 갖는 소자의 응용화가 도모되고 있다. 그와 같은 소자에는, 예를 들어 각속도 센서나, 가속도 센서, 마이크로 미러 소자 등 미소한 가동부 또는 진동부를 갖는 마이크로 가동 소자가 포함된다. 각속도 센서 및 가속도 센서는, 예를 들어, 비디오 카메라나 카메라가 부착된 휴대 전화의 손 떨림 방지 기능, 카 내비게이션 시스템, 에어 팩 개방 타이밍 시스템, 차나 로봇 등의 자세 제어 시스템의 용도로 이용된다. 마이크로 미러 소자는, 예를 들어 광 디스크 기술이나 광 통신 기술의 분야에 있어서, 광 반사 기능을 담당하는 소자로서 이용된다. 이들 마이크로 가동 소자는, 일반적으로, 고정부와, 변이 가능한 가동 구조부와, 당해 고정부 및 가동 구조부를 연결하는 연결부를 구비한다. 이와 같은 마이크로 가동 소자에 대해서 는, 예를 들어 하기의 특허 문헌 1 내지 3에 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2003-19700호 공보
[특허 문헌 2] 일본 특허 공개 제2004-341364호 공보
[특허 문헌 3] 일본 특허 공개 제2006-72252호 공보
도13은 종래 마이크로 가동 소자의 일례인 마이크로 가동 소자(X2)를 나타낸다. 마이크로 가동 소자(X2)는 고정부(81) 및 가동 구조부(82)를 구비하고, 소정의 기능을 담당하는 소자로서 구성된 것이다. 고정부(81) 및 가동 구조부(82)는, 도시하지 않은 연결부에 의해 연결되어 있다. 가동 구조부(82)는, 도13에서 예를 들어 화살표 D로 나타내는 바와 같이 변위하는 것이 가능하게 설치되어 있다.
도14는 마이크로 가동 소자(X2)의 제조 방법에 있어서의 일부의 공정을, 도13에 상당하는 부분 단면의 변화로서 나타낸다. 마이크로 가동 소자(X2)의 형성에 있어서는, 우선, 도14의 (a)에 도시하는 바와 같은 재료 기판(90)을 준비한다. 재료 기판(90)은, 소위 SOI(Silicon on Insulator) 웨이퍼로, 실리콘층(91)과, 실리콘층(92)과, 이들 사이의 중간층(93)으로 이루어지는 적층 구조를 갖는다. 중간층(93)의 두께는 1 ㎛ 정도이다.
다음에, 도14의 (b)에 도시하는 바와 같이, 실리콘층(91)에 대해 소정의 마스크를 통해 이방성 건식 에칭 처리를 실시함으로써, 실리콘층(91)에 있어서 성형될 부위[예를 들어, 고정부(81)의 일부, 가동 구조부(82), 연결부]를 형성한다.
다음에, 도14의 (c)에 도시하는 바와 같이, 실리콘층(92)에 대해 소정의 마스크를 통해 이방성 건식 에칭 처리를 실시함으로써, 실리콘층(92)에 있어서 성형 될 부위[예를 들어, 고정부(81)의 일부]를 형성한다.
다음에, 도14의 (d)에 도시하는 바와 같이, 중간층(93)에 대해 등방성 에칭 처리를 행함으로써, 중간층(93)에 있어서, 노출되는 부위와, 고정부(81) 및 가동 구조부(82) 사이에 개재하는 부위를 제거한다. 이상과 같은 과정을 포함하는 방법에 의해, 마이크로 가동 소자(X2)는 제조된다.
마이크로 가동 소자(X2)에서는, 그 제조 과정에 있어서의 도14의 (d)를 참조하여 상술한 에칭 공정 후나, 소자 구동시에, 도15에 도시하는 바와 같이, 가동 구조부(82)가 고정부(81)에 갑작스럽게 고착되는 스티킹이 생기는 경우가 있다. 스티킹이 생기면, 가동 구조부(82)는 변위할 수 없어, 마이크로 가동 소자(X2)는 동작 불가능하게 된다.
이와 같은 스티킹이 생기는 것을 회피하기 위해, 도14의 (d)를 참조하여 상술한 에칭 공정 후에, 고정부(81)에 있어서 가동 구조부(82)에 대향하는 면(81a) 및 가동 구조부(82)에 있어서 고정부(81)에 대향하는 면(82a)에 대해 주로, 소정의 등방성 건식 에칭 처리 또는 등방성 습식 에칭 처리를 행함으로써, 면(81a, 82a)이 거칠게 되는 경우가 있다. 면(81a, 82a)이 소정의 정도의 거칠기를 가지면, 스티킹은 억제된다. 또한, 스티킹이 생기는 것을 회피하기 위해, 도14의 (d)를 참조하여 상술한 에칭 공정 후에, 주로 면(81a, 82a)이, 예를 들어 발수성 실릴화(silylation) 코팅되는 경우가 있다.
그러나, 이들 방법에서는, 예를 들어 면(81a, 82a)이 넓으면, 서로 대향하는 면(81a, 82a)을 충분히 거칠게 하는 것이나 충분히 코팅하는 것이 곤란한 경우가 있다. 또한, 이들 방법은, 마이크로 가동 소자(X2)의 각 부위의 구조를 형성한 후에 추가적인 공정을 실시함으로써 실현되는 결과, 추가적 공정의 실시는, 마이크로 가동 소자(X2)의 제조에 있어서의 수율의 관점으로부터는 바람직하지 않다.
본 발명은 이와 같은 사정하에서 생각해 내어진 것이며, 스티킹을 억제하는데 적합한 동시에, 수율 좋게 제조하는데 적합한 마이크로 가동 소자, 그와 같은 마이크로 가동 소자를 제조하는데 이용할 수 있는 웨이퍼, 및 그와 같은 웨이퍼를 제조하기 위한 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 측면에 따르면 마이크로 가동 소자가 제공된다. 이 마이크로 가동 소자는, 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 재료 기판에 가공을 실시함으로써 얻어진 것이다. 본 마이크로 가동 소자는, 제1층에 있어서 성형된 제1 구조부와, 당해 제1 구조부에 공극을 개재하여 대향하고 또한 제1 구조부측에 미세 요철면을 수반하는 부위를 갖고 제1 구조부에 대해 상대 변위 가능한(예를 들어 접근 이반 이동 가능한), 제2층에 있어서 성형된 제2 구조부를 구비한다. 본 마이크로 가동 소자는, 예를 들어 각속도 센서나 가속도 센서로서 구성되어 있다.
본 마이크로 가동 소자에 있어서의 제1 구조부는, 예를 들어, 상기와 같은 적층 구조를 갖는 재료 기판의 중간층이 부분적으로 노출되도록 제1층에 대해 이방성 건식 에칭 처리를 실시함으로써 당해 제1층에 있어서 성형된 부위이고, 제2 구조부는, 예를 들어, 제2층에 대해 이방성 건식 에칭 처리를 실시함으로써 당해 제2층에 있어서 성형된 부위이다. 그리고, 예를 들어 등방성 습식 에칭에 의해, 중간 층에 있어서 제1 및 제2 구조부 사이에 개재하는 부분을 제거함으로써, 제1 구조부와 제2 구조부가 공극을 개재하여 대향하게 된다. 제2 구조부의 제1 구조부측의 표면은 재료 기판을 구성하고 있었던 제2층에 있어서의 제1층측 미세 요철면의 일부로, 미세 요철을 수반한다. 제2 구조부가 이와 같은 미세 요철면을 가짐으로써, 본 마이크로 가동 소자에 있어서는, 제1 구조부와 제2 구조부가 갑작스럽게 고착해 버리는 스티킹은 억제된다.
부가하여, 본 마이크로의 가동 소자의 제조 과정에 있어서는, 제1 및 제2 구조부가 성형되기 전부터 스티킹 억제용 미세 요철이 존재하므로, 제1 구조부 및/ 또는 제2 구조부를 성형한 후에 스티킹 억제용 에칭 처리나 코팅 처리를 행할 필요는 없다. 이와 같은 마이크로 가동 소자는 수율 좋게 제조하는데 적합하다.
이상과 같이, 본 발명의 제1 측면에 관한 마이크로 가동 소자는, 제1 및 제2 구조부 사이의 스티킹을 억제하는데 적합한 동시에, 수율 좋게 제조하는데 적합한 것이다.
본 발명의 제2 측면에 따르면 웨이퍼가 제공된다. 이 웨이퍼는, 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함한다. 이와 같은 웨이퍼는, 제1 측면에 관한 마이크로 가동 소자를 제조하기 위한 상기한 재료 기판으로서 이용할 수 있다.
본 발명의 제1 및 제2 측면에 있어서, 바람직하게는, 제2층의 미세 요철면은 폴리 실리콘 또는 아몰퍼스 실리콘의 성막에 의해 제2층에 형성된 것이거나, 혹은, 에칭 처리에 의해 제2층 표면에 형성된 것이다. 이들 방법에 따르면, 제2층에 있 어서, 스티킹을 억제하기 위한 적당한 미세 요철을 형성하는 것이 가능하다. 예를 들어, 제2층의 미세 요철면의 표면 거칠기는 10 ㎚ 이상이고, 또한 중간층의 두께의 20 ％ 이하이다.
본 발명의 제3 측면에 따르면, 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 방법이 제공된다. 이 방법은, 예비 제2층의 표면에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 실시함으로써 미세 요철면을 형성하는 공정과, 예비 제2층의 미세 요철면 상에 예비 중간층을 형성하는 공정과, 당해 예비 제2층 및 예비 제1층을, 미세 요철면 상에 형성된 예비 중간층을 개재하여 접합하는 공정을 포함한다. 본 방법에 따르면, 제2 측면에 관한 웨이퍼를 적절하게 제조할 수 있다.
본 발명의 제4 측면에 따르면, 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 다른 방법이 제공된다. 이 방법은, 예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 행함으로써 미세 요철면을 형성하는 공정과, 예비 제2층의 미세 요철면 상에 예비 중간층을 형성하는 공정과, 예비 중간층 상에 재료를 퇴적시킴으로써 제1층을 형성하는 공정을 포함한다. 본 방법에 의해서도, 제2 측면에 관한 웨이퍼를 적절하게 제조할 수 있다.
본 발명의 제3 및 제4 측면에 있어서, 바람직하게는, 예비 중간층은 실리콘 산화막, 실리콘 질화막 및 알루미나막 등의 절연막이다.
본 발명에 따르면, 자이로 센서의 제조 과정에 있어서, 검출용 전극이 성형되기 전부터 스티킹 억제용 미세 요철이 존재하므로, 검출용 전극을 성형한 후, 에칭 처리나 코팅 처리를 행할 필요가 없어, 자이로 센서를 수욜 좋게 제조할 수 있다.
도1 내지 도8은 본 발명에 관한 자이로 센서(X1)를 나타낸다. 도1은 자이로 센서(X1)의 일부 생략 평면도이고, 도2는 자이로 센서(X1)의 다른 일부 생략 평면도이다. 도3 내지 도8은 각각 도1의 선Ⅲ-Ⅲ, 선Ⅳ-Ⅳ, 선V-V, 선Ⅵ-Ⅵ, 선Ⅶ-Ⅶ 및 선Ⅷ-Ⅷ을 따른 단면도이다.
자이로 센서(X1)는, 랜드부(10)와, 내측 프레임(20)과, 외측 프레임(30)과, 한 쌍의 연결부(40)와, 한 쌍의 연결부(50)와, 검출용 전극(61)(도1에 있어서 생략)과, 검출용 전극(62A, 62B)(도2에 있어서 생략)과, 구동용 전극(71A, 71B, 72A, 72B)을 구비하고, 각속도 센서로서 구성된 것이다. 또한, 자이로 센서(X1)는, MEMS 기술 등의 벌크 마이크로머시닝 기술에 의해, 소위 SOI(silicon on insulator) 기판인 웨이퍼에 대해 가공을 실시함으로써 제조된 것이다. 당해 웨이퍼는, 예를 들어, 제1 및 제2 실리콘층 및 당해 실리콘층 사이의 절연층으로 이루어지는 적층 구조를 갖고, 각 실리콘층은, 불순물의 도프에 의해 소정의 도전성이 부여되어 있다. 도1에서는, 제1 실리콘층에 유래하여 절연층으로부터 지면(紙面) 앞쪽 방향으로 돌출하는 부위에 대해 사선 해칭을 부여하여 나타내고, 도2에서는, 제2 실리콘층에 유래하여 절연층으로부터 지면 앞쪽 방향으로 돌출하는 부위에 대해 사선 해칭을 부여하여 나타낸다.
랜드부(10)는, 상기한 제1 실리콘층에 유래하는 부위이다. 랜드부(10)에는, 도3 및 도5에 도시하는 바와 같이, 도전 플러그(11)가 매립되어 형성되어 있다.
내측 프레임(20)은, 예를 들어 도3에 도시하는 바와 같이, 제1 실리콘층에 유래하는 제1층부(21)와, 제2 실리콘층에 유래하는 제2층부(22)와, 이들 사이의 절연층(23)으로 이루어지는 적층 구조를 갖는다. 제1층부(21)는, 도1에 도시하는 바와 같이 부분(21a, 21b, 21c, 21d, 21e, 21f)을 포함한다. 부분(21a 내지 21f)은 공극을 개재하여 서로 분리되어 있다.
외측 프레임(30)은, 예를 들어 도3 및 도4에 도시하는 바와 같이, 제1 실리콘층에 유래하는 제1층부(31)와, 제2 실리콘층에 유래하는 제2층부(32)와, 이들 사이의 절연층(33)으로 이루어지는 적층 구조를 갖는다. 제1층부(31)는, 도1에 도시하는 바와 같이 부분(31a, 31b, 31c, 31d, 31e, 31f, 31g, 31h)을 포함한다. 부분(31a 내지 31h)은 공극을 개재하여 주위와 분리되어, 자이로 센서(X1)에 있어서의 외부 접속용 단자부를 구성한다.
한 쌍의 연결부(40)는 랜드부(10) 및 내측 프레임(20)을 연결하기 위한 부위로, 상기한 제1 실리콘층에 유래한다. 각 연결부(40)는 2개의 토션 바아(41)로 이루어진다. 도1에 도시하는 바와 같이, 한쪽의 연결부(40)의 각 토션 바아(41)는 랜드부(10)에 접속하는 동시에 내측 프레임(20)의 제1층부(21)의 부분(21a)에 접속 하여, 랜드부(10) 및 부분(21a)을 전기적으로 접속한다. 다른 쪽의 연결부(40)의 각 토션 바아(41)는 랜드부(10)에 접속하는 동시에 내측 프레임(20)의 제1층부(21)의 부분(21d)에 접속하여, 랜드부(10) 및 부분(21d)을 전기적으로 접속한다. 이와 같은 한 쌍의 연결부(40)는 랜드부(10)의 요동 동작의 축심(A1)을 규정한다. 내측 프레임(20) 측으로부터 랜드부(10) 측에 걸쳐 간격이 점증하는 2개의 토션 바아(41)를 포함하는 각 연결부(40)는 랜드부(10)의 요동 동작에 있어서의 불필요한 변위 성분의 발생을 억제하는데 적합하다.
한 쌍의 연결부(50)는 내측 프레임(20) 및 외측 프레임(30)을 연결하기 위한 부위로, 상기한 제1 실리콘층에 유래한다. 각 연결부(50)는 3개의 토션 바아(51, 52, 53)로 이루어진다. 도1에 도시하는 바와 같이, 한쪽의 연결부(50)에 있어서의 토션 바아(51)는 내측 프레임(20)의 제1층부(21)의 부분(21a)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31a)에 접속하여 부분(21a) 및 부분(31a)을 전기적으로 접속하고, 토션 바아(52)는 내측 프레임(20)의 제1층부(21)의 부분(21b)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31b)에 접속하여 부분(21b) 및 부분(31b)을 전기적으로 접속하고, 토션 바아(53)는 내측 프레임(20)의 제1층부(21)의 부분(21c)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31c)에 접속하여 부분(21c) 및 부분(31c)을 전기적으로 접속한다. 다른 쪽의 연결부(50)에 있어서의 토션 바아(51)는 내측 프레임(20)의 제1층부(21)의 부분(21d)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31d)에 접속하여 부분(21d) 및 부분(31d)을 전기적으로 접속하고, 토션 바아(52)는 내측 프 레임(20)의 제1층부(21)의 부분(21e)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31e)에 접속하여 부분(21e) 및 부분(31e)을 전기적으로 접속하고, 토션 바아(53)는 내측 프레임(20)의 제1층부(21)의 부분(21f)에 접속하는 동시에 외측 프레임(30)의 제1층부(31)의 부분(31f)에 접속하여 부분(21f) 및 부분(31f)을 전기적으로 접속한다. 이와 같은 한 쌍의 연결부(50)는 내측 프레임(20)의 요동 동작의 축심(A2)을 규정한다. 외측 프레임(30) 측으로부터 내측 프레임(20) 측에 걸쳐 간격이 점증하는 2개의 토션 바아(51, 53)를 포함하는 각 연결부(50)는 내측 프레임(20)의 요동 동작에 있어서의 불필요한 변위 성분의 발생을 억제하는데 적합하다.
검출용 전극(61)은 제2 실리콘층에 유래하는 부위로, 본 발명에 있어서의 제2 구조부에 해당한다. 검출용 전극(61)은, 예를 들어 도4 및 도5에 있어서 부분적으로 확대하여 도시하는 바와 같이 미세 요철면(61a)을 갖는다. 미세 요철면(61a)의 표면 거칠기(Rz)는 예를 들어 10 내지 200 ㎚이다. 또한, 도3 및 도5에 도시하는 바와 같이, 검출용 전극(61)은, 상기한 절연층에 유래하는 절연층(12)을 개재하여 랜드부(10)에 접합되어 있고, 랜드부(10) 및 절연층(12)을 관통하는 도전 플러그(11)를 개재하여, 검출용 전극(61) 및 랜드부(10)는 전기적으로 접속되어 있다.
검출용 전극(62A)은 제1 실리콘층에 유래하는 부위로, 본 발명에 있어서의 제1 구조부에 해당한다. 도5에 도시하는 바와 같이, 검출용 전극(62A)은 내측 프레임(20)의 제1층부(21)의 부분(21b)으로부터 랜드부(10)측으로 연장하여, 검출용 전극(61)에 대향하는 부위를 갖는다. 또한, 검출용 전극(62A)은 복수의 개구부를 갖는다.
검출용 전극(62B)은 제1 실리콘층에 유래하는 본 발명에 있어서의 제1 구조부에 해당한다. 도5에 도시하는 바와 같이, 검출용 전극(62B)은, 내측 프레임(20)의 제1층부(21)의 부분(21e)으로부터 랜드부(10)측으로 연장하여, 검출용 전극(61)에 대향하는 부위를 갖는다. 또한, 검출용 전극(62B)은 복수의 개구부를 갖는다.
구동용 전극(71A)은 제1 실리콘층에 유래하는 빗살 무늬형 전극이며, 도1에 도시하는 바와 같이, 내측 프레임(20)에 있어서의 부분(21c)으로부터 연장하는 복수의 전극 치(齒)(71a)로 이루어진다. 복수의 전극 치(71a)는, 예를 들어 도1 및 도6에 도시하는 바와 같이 서로 평행하다.
구동용 전극(71B)은 제1 실리콘층에 유래하는 빗살 무늬형 전극이며, 내측 프레임(20)에 있어서의 부분(21f)으로부터 연장하는 복수의 전극 치(71b)로 이루어진다. 복수의 전극 치(71b)는 서로 평행하다.
구동용 전극(72A)은 제1 실리콘층에 유래하는 빗살 무늬형 전극이며, 구동용 전극(71A)에 대향하여 배치되고, 외측 프레임(30)에 있어서의 부분(31g)으로부터 연장하는 복수의 전극 치(72a)로 이루어진다. 복수의 전극 치(72a)는, 예를 들어 도1 및 도6에 도시하는 바와 같이 서로 평행하고, 또한 상술한 구동용 전극(71A)의 전극 치(71a)와도 평행하다.
구동용 전극(72B)은 제1 실리콘층에 유래하는 빗살 무늬형 전극이며, 구동용 전극(71B)에 대향하여 배치되고, 외측 프레임(30)에 있어서의 부분(31h)으로부터 연장하는 복수의 전극 치(72b)로 이루어진다. 복수의 전극 치(72b)는 서로 평행하 고, 또한 상술한 구동용 전극(71B)의 전극 치(71b)와도 평행하다.
자이로 센서(X1)의 구동시에는, 가동부[랜드부(10), 내측 프레임(20), 구동용 전극(61, 62A, 62B)]는, 소정의 진동수 내지 주기로 축심(A2) 주위로 요동 동작된다. 이 요동 동작은, 구동용 전극(71A, 72A) 사이로의 전압 인가와, 구동용 전극(71B, 72B) 사이로의 전압 인가를 교대로 반복함으로써 실현된다. 그때, 구동용 전극(71A)으로의 전위 부여는, 외측 프레임(30)에 있어서의 부분(31c), 한쪽의 연결부(50)의 토션 바아(53) 및 내측 프레임(20)에 있어서의 부분(21c)을 통해 실현할 수 있다. 구동용 전극(71B)으로의 전위 부여는, 외측 프레임(30)에 있어서의 부분(31f), 다른 쪽의 연결부(50)의 토션 바아(53) 및 내측 프레임(20)에 있어서의 부분(21f)을 통해 실현할 수 있다. 구동용 전극(72A)으로의 전위 부여는, 외측 프레임(30)에 있어서의 부분(31g)을 통해 실현할 수 있다. 구동용 전극(72B)으로의 전위 부여는, 외측 프레임(30)에 있어서의 부분(31h)을 통해 실현할 수 있다. 본 실시 형태에서는, 예를 들어, 구동용 전극(71A, 71B)을 접지 접속한 후, 구동용 전극(72A)으로의 소정 전위의 부여와 구동용 전극(72B)으로의 소정 전위의 부여를 교대로 반복함으로써 가동부를 요동 동작시킬 수 있다.
예를 들어 상술한 바와 같이 하여 가동부를 요동 동작 내지 진동시키고 있는 상태에 있어서, 자이로 센서(X1) 내지 가동부에 소정의 각속도나 가속도가 작용하면, 랜드부(10)가 구동용 전극(61)을 수반하여 축심(A1) 주위로 소정 정도로 회전 변위하고, 검출용 전극(61)에 있어서 검출용 전극(62A)에 대향하는 부위와 검출용 전극(62A) 사이의 공극 체적이 변화되는 동시에, 검출용 전극(61)에 있어서 검출용 전극(62B)에 대향하는 부위와 검출용 전극(62B) 사이의 공극 체적이 변화된다[검출용 전극(61)과 검출용 전극(62A, 62B)은 상대적으로 접근 이반 이동 가능함]. 이들 공극 체적이 변화되면, 검출용 전극(61, 62A) 사이의 정전 용량 및 검출용 전극(61, 62B) 사이의 정전 용량이 변화된다. 검출용 전극(61, 62A) 사이의 정전 용량의 변화와, 검출용 전극(61, 62B) 사이의 정전 용량의 변화를 기초로 하여, 랜드부(10) 및 구동용 전극(61)의 회전 변위량을 검출할 수 있다. 그 검출 결과를 기초로 하여, 자이로 센서(X1) 내지 가동부에 작용하는 각속도나 가속도를 산출하는 것이 가능하다.
도9 내지 도11은 자이로 센서(X1)의 제조 방법을 나타낸다. 이 방법은, 마이크로머시닝 기술에 의해 자이로 센서(X1)를 제조하기 위한 하나의 방법이다. 도9 내지 도11에 있어서는, 도11의 (d)에 도시하는 랜드부(L), 프레임(F1, F2), 연결부(C1, C2) 및 전극(E1, E2, E3, E4)의 형성 과정을, 하나의 단면의 변화로서 나타낸다. 당해 하나의 단면은, 가공이 실시되는 웨이퍼에 있어서의 단일의 자이로 센서 형성 구획에 포함되는 복수의 소정 부위의 단면을, 모델화하여 연속 단면으로서 나타낸 것이다. 랜드부(L)는 랜드부(10)의 일부에 상당한다. 프레임(F1)은 내측 프레임(20)에 상당하고, 내측 프레임(20)의 소정 부위의 횡단면을 나타낸다. 프레임(F2)은 각각 외측 프레임(30)에 상당하고, 외측 프레임(30)의 소정 부위의 횡단면을 나타낸다. 연결부(C1)는 연결부(40)에 상당하고, 토션 바아(41)의 횡단면을 나타낸다. 연결부(C2)는 연결부(50)에 상당하고, 토션 바아(51, 52, 53)의 어느 하나의 종단면을 나타낸다. 전극(E1)은 구동용 전극(61)의 일부에 상당한다. 전 극(E2)은 구동용 전극(62A, 62B)에 상당한다. 전극(E3)은 검출용 전극(71A, 71B)에 상당한다. 전극(E4)은 검출용 전극(72A, 72B)에 상당한다.
자이로 센서(X1)의 제조에 있어서는, 우선, 도9의 (a)에 도시하는 바와 같이, 한쪽에서 웨이퍼(101) 상에 절연막(102)을 형성하고, 다른 쪽에서 웨이퍼(103) 상에 조면화막(粗面化膜)(103A) 및 절연막(104)을 차례로 형성한다.
웨이퍼(101)는, 본 발명에 있어서의 예비 제1층에 해당하며, 예를 들어, 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 불순물로서는, B 등의 p형 불순물이나, P 및 Sb 등의 n형 불순물을 채용할 수 있다. 절연막(102)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 또는 알루미나막으로 이루어진다. 이와 같은 절연막(102)은, 예를 들어, CVD법이나 스퍼터링법에 의해, 소정 재료를 웨이퍼(101) 상에 성막하여 형성할 수 있다.
웨이퍼(103)는, 본 발명에 있어서의 예비 제2층에 해당하며, 예를 들어, 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 불순물로서는, B등의 p형 불순물이나, P 및 Sb 등의 n형 불순물을 채용할 수 있다. 조면화막(103A)은, 예를 들어 폴리 실리콘 또는 아몰퍼스 실리콘으로 이루어지고, 미소 요철면(103a)을 갖는다. 웨이퍼(103)의 두께는 예를 들어 100 내지 525 ㎛이다. 조면화막(103A)의 두께는 예를 들어 1 내지 2 ㎛이고, 미소 요철면(103a)의 표면 거칠기(Rz)는 바람직하게는 10 ㎚ 이상이고, 예를 들어 10 내지 200 ㎚이다. 이와 같은 조면화막(103A)은, 예를 들어, CVD법에 의해, 폴리 실리콘 또는 아몰퍼스 실리콘을 웨이퍼(103) 상에 성막하여 형성할 수 있다. 절연막(104)의 구성 재료 및 형성 방법에 대해서는, 상술한 절연막(102)의 구성 재료 및 형성 방법과 마찬가지이다.
자이로 센서(X1)의 제조에 있어서는, 다음에, 도9의 (b)에 도시하는 바와 같이, 상술한 바와 같은 공정을 거친 웨이퍼(101, 103)를 접합한다. 접합 방법으로서는, 예를 들어, 소위 직접 접합 및 상온 접합 등을 채용할 수 있다. 본 공정을 거침으로써, 웨이퍼(101)에 유래하여 이루어지는 실리콘층(201)과, 웨이퍼(103) 및 조면화막(103A)에 유래하여 이루어지고 미세 요철면(103a)을 갖는 실리콘층(202)과, 절연막(102, 104)이 접합되어 이루어지는 절연층(203)으로 이루어지는 적층 구조가 형성되게 된다. 절연층(203)의 두께는 예를 들어 1 내지 2 ㎛이다. 미세 요철면(103a)의 표면 거칠기(Rz)는, 이 절연층(203)의 두께의 20 ％ 이하인 것이 바람직하다.
다음에, 도9의 (c)에 도시하는 바와 같이, 연마 처리에 의해 실리콘층(201)의 두께를 감소시킨다. 연마 방법으로서는, 예를 들어 CMP법을 채용할 수 있다. 본 공정 후의 실리콘층(201)의 두께는 예를 들어 10 내지 100 ㎛이다. 도9에 도시하는 이와 같은 일련의 공정을 거침으로써, SOI(Silicon on Insulator) 웨이퍼(200)를 제작할 수 있다.
다음에, 도10의 (a)에 도시하는 바와 같이, 실리콘층(201) 및 절연층(203)을 관통하는 관통 구멍(201a)을 형성한다. 구체적으로는, 우선, 소정의 개구부를 갖는 레지스트 패턴(도시 생략)을 실리콘층(201) 상에 형성한 후, 당해 레지스트 패턴을 마스크로서 이용하여, DRIE(Deep Reactive Ion Etching)에 의해, 절연층(203) 이 부분적으로 노출될 때까지 실리콘층(201)에 대해 이방성 건식 에칭 처리를 실시한다. DRIE에서는, 에칭과 측벽 보호를 교대로 행하는 보쉬(Bosch) 프로세스에 있어서, 양호한 이방성 건식 에칭을 행할 수 있다. 본 공정 및 뒤에 나오는 DRIE에 대해서는, 이와 같은 보쉬 프로세스를 채용할 수 있다. 이 후, 절연층(203)에 있어서 노출된 부분을, 다른 에칭 방법(예를 들어, 불화수소산과 불화암모늄으로 이루어지는 버퍼드 불화수소산〔BHF〕에 의한 습식 에칭 방법)에 의해 제거한다. 이와 같이 하여, 관통 구멍(201a)을 형성할 수 있다.
다음에, 도10의 (b)에 도시하는 바와 같이 도전 플러그(11)를 형성한다. 구체적으로는, 관통 구멍(201a) 내를 도전 재료로 충전함으로써 도전 플러그(11)를 형성할 수 있다.
다음에, 도10의 (c)에 도시하는 바와 같이, 실리콘층(201) 상에 산화막 패턴(204) 및 레지스트 패턴(205)을 형성하고, 또한 실리콘층(202) 상에 산화막 패턴(206)을 형성한다. 산화막 패턴(204)은, 랜드부(L), 프레임(F1, F2), 연결부(C1, C2) 및 전극(E2, E4)에 대응하는 패턴 형상을 갖는다. 레지스트 패턴(205)은 전극(E3)에 대응하는 패턴 형상을 갖는다. 산화막 패턴(206)은 프레임(F1, F2) 및 전극(E1)에 대응하는 패턴 형상을 갖는다.
산화막 패턴(204)의 형성에 있어서는, 우선, CVD법에 의해, 실리콘층(201)의 표면에, 두께가 예를 들어 1 ㎛로 될 때까지 예를 들어 산화 실리콘을 성막한다. 다음에, 실리콘층(201) 상의 당해 산화막에 대해, 소정의 레지스트 패턴을 마스크로서 이용하여 행하는 에칭에 의해 패터닝한다. 산화막 패턴(206)에 대해서도, 산 화물 재료의 성막, 산화막 상의 레지스트 패턴의 형성, 및 그 후의 에칭 처리를 거쳐 실리콘층(202) 상에 형성할 수 있다. 한편, 레지스트 패턴(205)의 형성에 있어서는, 우선, 실리콘층(201) 상에 액상의 소정의 포토레지스트를 스핀 코팅에 의해 성막한다. 다음에, 노광 처리 및 그 후의 현상 처리를 거쳐, 당해 포토레지스트막을 패터닝한다.
다음에, 도10의 (d)에 도시하는 바와 같이 산화막 패턴(204, 205)을 마스크로서 이용하여, DRIE에 의해, 실리콘층(201)의 두께 방향의 도중의 깊이까지, 실리콘층(201)에 대해 에칭 처리를 실시한다. 당해 깊이는, 전극(E3)[구동용 전극(71A, 71B)]의 높이에 상당한다.
다음에, 도11의 (a)에 도시하는 바와 같이, 레지스트 패턴(205)을 제거한 후, 도11의 (b)에 도시하는 바와 같이, 산화막 패턴(204)을 마스크로서 이용하여, DRIE에 의해, 실리콘층(201)에 대해 에칭 처리를 실시한다. 본 공정에서, 랜드부(L), 프레임(F1)의 일부, 프레임(F2)의 일부, 연결부(C1, C2) 및 전극(E2, E3, E4)이 성형되게 된다.
다음에, 도11의 (c)에 도시하는 바와 같이, 산화막 패턴(206)을 마스크로서 이용하여, DRIE에 의해, 실리콘층(202)에 대해 에칭 처리를 실시한다. 본 공정에서, 프레임(F1, F2)의 잔량부 및 전극(E1)이 성형되게 된다.
다음에, 도11의 (d)에 도시하는 바와 같이, 절연층(203)에 있어서 노출되어 있는 부위, 및 산화막 패턴(204, 206)을 에칭 제거한다. 에칭 방법으로서는, 건식 에칭 또는 습식 에칭을 채용할 수 있다. 건식 에칭을 채용하는 경우, 에칭 가스로 서는, 예를 들어 CHF3 등을 채용할 수 있다. 습식 에칭을 채용하는 경우, 에칭액으로서는, 예를 들어 BHF를 사용할 수 있다.
이상의 일련의 공정을 거침으로써, 랜드부(L), 프레임(F1, F2), 연결부(C1, C2) 및 전극(E1 내지 E4)을 성형하여 자이로 센서(X1)를 제조할 수 있다.
자이로 센서(X1)에 있어서의 검출용 전극(61)의, 예를 들어 도5에 도시하는 검출용 전극(62A, 62B)측의 표면[미세 요철면(61a)]은, SOI 웨이퍼(200)를 구성하고 있었던 실리콘층(202)에 있어서의 미세 요철면(103a)의 일부로, 미세 요철을 수반한다. 검출용 전극(61)이 이와 같은 미세 요철면(61a)을 가짐으로써, 자이로 센서(X1)에 있어서는, 검출용 전극(61)과 검출용 전극(62A, 62B)이 갑작스럽게 고착해 버리는 스티킹은 억제된다.
부가하여, 자이로 센서(X1)의 제조 과정에 있어서는, 검출용 전극(61, 62A, 62B)이 성형되기 전부터 스티킹 억제용 미세 요철이 존재하므로, 검출용 전극(61) 및/또는 검출용 전극(62A, 62B)을 성형한 후에, 종래 기술에 관해 상술한 바와 같은, 스티킹 억제용 에칭 처리나 코팅 처리를 행할 필요는 없다. 이와 같은 자이로 센서(X1)는, 수율 좋게 제조하는데 적합하다.
이상과 같이, 본 발명에 관한 자이로 센서(X1)는, 검출용 전극(61, 62A, 62B) 사이의 스티킹을 억제하는데 적합한 동시에, 수율 좋게 제조하는데 적합한 것이다.
도12는 자이로 센서(X1)를 제조하는데 있어서 상술한 SOI 웨이퍼(200) 대신 에 이용할 수 있는 SOI 웨이퍼의 제조 방법을 나타낸다.
본 방법에 있어서는, 우선, 도12의 (a)에 도시하는 바와 같이, 한쪽에서 웨이퍼(301) 상에 절연막(302)을 형성하고, 다른 쪽에서 웨이퍼(303)에 미세 요철면(303a)을 형성한 후에 당해 미세 요철면(303a) 상에 절연막(304)을 형성한다.
웨이퍼(301)는, 본 발명에 있어서의 예비 제1층에 해당하며, 예를 들어, 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 불순물로서는, B등의 p형 불순물이나, P 및 Sb 등의 n형 불순물을 채용할 수 있다. 절연막(302)의 구성 재료 및 형성 방법은, 상술한 절연막(102)의 구성 재료 및 형성 방법과 마찬가지이다.
웨이퍼(303)는, 본 발명에 있어서의 예비 제2층에 해당하며, 예를 들어, 불순물을 도프함으로써 도전성이 부여된 실리콘 재료로 이루어진다. 미세 요철면(303a)은 웨이퍼(303)의 표면에 에칭 처리를 행함으로써 형성할 수 있다. 이 에칭 처리에는, 에칭 가스로서 SF6을 이용하여 행하는 등방성 건식 에칭이나, 에칭 액으로서 불초산-아세트산 혼합액을 이용하여 행하는 습식 에칭을 채용할 수 있다. 미세 요철면(303a)의 표면 거칠기(Rz)는, 바람직하게는 10 ㎚ 이상이고, 예를 들어 10 내지 200 ㎚이다. 절연막(304)의 구성 재료 및 형성 방법에 대해서는, 상술한 절연막(102)의 구성 재료 및 형성 방법과 마찬가지이다.
다음에, 도12의 (b)에 도시하는 바와 같이, 상술한 바와 같은 공정을 거친 웨이퍼(301, 303)를 접합한다. 접합 방법으로서는, 예를 들어, 소위 직접 접합 및 상온 접합 등을 채용할 수 있다. 본 공정을 거침으로써, 웨이퍼(301)에 유래하여 이루어지는 실리콘층(401)과, 웨이퍼(303)에 유래하여 이루어지고 미세 요철면(303a)을 갖는 실리콘층(402)과, 절연막(302, 304)이 접합되어 이루어지는 절연층(403)으로 이루어지는 적층 구조가 형성되게 된다. 절연층(403)의 두께는 예를 들어 1 내지 2 ㎛이다. 미세 요철면(303a)의 표면 거칠기(Rz)는, 이 절연층(403)의 두께의 20 ％ 이하인 것이 바람직하다.
다음에, 도12의 (c)에 도시하는 바와 같이, 연마 처리에 의해, 실리콘층(401)의 두께를 감소시킨다. 연마 방법으로서는, 예를 들어 CMP법을 채용할 수 있다. 본 공정 후의 실리콘층(401)의 두께는 예를 들어 10 내지 100 ㎛이다. 도12에 도시하는 이와 같은 일련의 공정을 거침으로써, SOI 웨이퍼(400)를 형성할 수 있다. SOI 웨이퍼(200) 대신에 SOI 웨이퍼(400)를 이용하여, 도10 및 도11을 참조하여 상술한 과정을 거치는 것에 의해서도, 자이로 센서(X1)를 제조할 수 있다.
자이로 센서(X1)를 제조하는데 이용하는 웨이퍼는, 조면화막(103A) 및 절연막(104)을 수반하는 도9의 (a)에 도시하는 바와 같은 웨이퍼(103) 상에 소정 재료를 퇴적시키는 것에 의해서도 제작할 수 있다. 이 경우, 예를 들어, 조면화막(103A) 상에 절연막(104)을 충분히 두껍게 형성하고, 당해 절연막(104)을 CMP법 등에 의해 연마하여 평탄화하고, 그 후, 당해 절연막(104) 상에 폴리 실리콘 재료(예를 들어 Poly-Si나 Poly-SiGe)를 소정 두께에 이를 때까지 퇴적시킨다.
자이로 센서(X1)를 제조하는데 이용하는 웨이퍼는, 미세 요철면(303a)이 형성되어 절연막(304)을 수반하는 도12의 (a)에 도시하는 바와 같은 웨이퍼(303) 상 에 소정 재료를 퇴적시키는 것에 의해서도 제작할 수 있다. 이 경우, 예를 들어, 미세 요철면(303a) 상에 절연막(304)을 충분히 두껍게 형성하고, 당해 절연막(304)을 CMP법 등에 의해 연마하여 평탄화하고, 그 후, 당해 절연막(304) 상에 폴리 실리콘 재료(예를 들어 Poly-Si나 Poly-SiGe)를 소정 두께에 이를 때까지 퇴적시킨다.
이상의 정리로서, 본 발명의 구성 및 그것의 변형을 이하에 부기로 하여 열거한다.
(부기 1) 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 재료 기판에 가공을 실시함으로써 얻어진 마이크로 가동 소자이며,
상기 제1층에 있어서 성형된 제1 구조부와,
상기 제1 구조부에 공극을 개재하여 대향하고 또한 상기 제1 구조부측에 미세 요철면을 수반하는 부위를 갖고 당해 제1 구조부에 대해 상대 변위 가능한, 상기 제2층에 있어서 성형된 제2 구조부를 구비하는 마이크로 가동 소자.
(부기 2) 상기 미세 요철면은 폴리 실리콘 또는 아몰퍼스 실리콘의 성막에 의해 상기 제2층에 형성된 것이거나, 혹은, 에칭 처리에 의해 상기 제2층 표면에 형성된 것인 부기 1에 기재된 마이크로 가동 소자.
(부기 3) 상기 미세 요철면의 표면 거칠기는 10 ㎚ 이상이고, 또한 상기 중간층의 두께의 20 ％ 이하인 부기 1 또는 부기 2에 기재된 마이크로 가동 소자.
(부기 4) 각속도 센서 또는 가속도 센서로서 구성되어 있는 부기 1 내지 부 기 3 중 어느 하나에 기재된 마이크로 가동 소자.
(부기 5) 제1층과,
상기 제1층측에 미세 요철면을 갖는 제2층과,
상기 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼.
(부기 6) 상기 미세 요철면은 폴리 실리콘 또는 아몰퍼스 실리콘의 성막에 의해 상기 제2층에 형성된 것이거나, 혹은, 에칭 처리에 의해 상기 제2층 표면에 형성된 것인 부기 5에 기재된 웨이퍼.
(부기 7) 상기 미세 요철면의 표면 거칠기는 10 ㎚ 이상이고, 또한 상기 중간층의 두께의 20 ％ 이하인 부기 5 또는 부기 6에 기재된 웨이퍼.
(부기 8) 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 방법이며,
예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 행함으로써 미세 요철면을 형성하는 공정과,
상기 예비 제2층의 상기 미세 요철면 상에 예비 중간층을 형성하는 공정과,
상기 예비 제2층 및 예비 제1층을, 상기 예비 중간층을 개재하여 접합하는 공정을 포함하는 웨이퍼 제조 방법.
(부기 9) 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 방법이며,
예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 행함으로써 미세 요철면을 형성하는 공정과,
상기 예비 제2층의 상기 미세 요철면 상에 예비 중간층을 형성하는 공정과,
상기 예비 중간층 상에 재료를 퇴적시킴으로써 제1층을 형성하는 공정을 포함하는 웨이퍼 제조 방법.
(부기 10) 상기 예비 중간층은 실리콘 산화막, 실리콘 질화막 또는 알루미나막인 부기 8 또는 부기 9에 기재된 웨이퍼 제조 방법.
도1은 본 발명에 관한 자이로 센서의 일부 생략 평면도.
도2는 본 발명에 관한 자이로 센서의 다른 일부 생략 평면도.
도3은 도1의 선Ⅲ-Ⅲ을 따른 단면도.
도4는 도1의 선Ⅳ-Ⅳ를 따른 단면도.
도5는 도1의 선Ⅴ-Ⅴ를 따른 단면도.
도6은 도1의 선Ⅵ-Ⅵ을 따른 단면도.
도7은 도1의 선Ⅶ-Ⅶ을 따른 단면도.
도8은 도1의 선Ⅷ-Ⅷ을 따른 단면도.
도9는 도1에 도시하는 자이로 센서의 제조 방법에 있어서의 일부의 공정을 나타내는 도면.
도10은 도9 후에 계속되는 공정을 나타내는 도면.
도11은 도10 후에 계속되는 공정을 나타내는 도면.
도12는 다른 웨이퍼 제조 방법을 나타내는 도면.
도13은 종래 마이크로 가동 소자의 일례의 부분 단면도.
도14는 도13에 도시하는 마이크로 가동 소자의 제조 방법에 있어서의 일부의 공정을 나타내는 도면.
도15는 도13에 도시하는 마이크로 가동 소자에 있어서 스티킹이 생긴 경우를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
X1 : 자이로 센서
10 : 랜드부
20 : 내측 프레임
30 : 외측 프레임
40, 50 : 연결부
41, 51, 52, 53 : 토션 바아
61, 62A, 62B : 검출용 전극
61a : 미세 요철면
71A, 71B, 72A, 72B : 구동용 전극
71a, 71b, 72a, 72b : 전극 치
A1, A2 : 축심

Claims (8)

  1. 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 재료 기판에 가공을 실시함으로써 얻어진 마이크로 가동 소자이며,
    상기 제1층에 있어서 성형된 제1 구조부와,
    상기 제1 구조부에 공극을 개재하여 대향하고 또한 상기 제1 구조부측에 미세 요철면을 수반하는 부위를 갖고 당해 제1 구조부에 대해 상대 변위 가능한, 상기 제2층에 있어서 성형된 제2 구조부를 구비하는 마이크로 가동 소자.
  2. 제1항에 있어서, 상기 미세 요철면은 폴리 실리콘 또는 아몰퍼스 실리콘의 성막에 의해 상기 제2층에 형성된 것이거나, 혹은, 에칭 처리에 의해 상기 제2층 표면에 형성된 것인 마이크로 가동 소자.
  3. 제1항 또는 제2항에 있어서, 상기 미세 요철면의 표면 거칠기는 10 ㎚ 이상이고, 또한 상기 중간층의 두께의 20 ％ 이하인 마이크로 가동 소자.
  4. 제1층과,
    상기 제1층측에 미세 요철면을 갖는 제2층과,
    상기 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨 이퍼.
  5. 제4항에 있어서, 상기 미세 요철면은 폴리 실리콘 또는 아몰퍼스 실리콘의 성막에 의해 상기 제2층에 형성된 것이거나, 혹은, 에칭 처리에 의해 상기 제2층 표면에 형성된 것인 웨이퍼.
  6. 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 방법이며,
    예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 행함으로써 미세 요철면을 형성하는 공정과,
    상기 예비 제2층의 상기 미세 요철면 상에 예비 중간층을 형성하는 공정과,
    상기 예비 제2층 및 예비 제1층을, 상기 예비 중간층을 개재하여 접합하는 공정을 포함하는 웨이퍼 제조 방법.
  7. 제1층과, 당해 제1층측에 미세 요철면을 갖는 제2층과, 당해 제1 및 제2층 사이의 중간층으로 이루어지는 적층 구조를 포함하는 웨이퍼를 제조하기 위한 방법이며,
    예비 제2층 상에 폴리 실리콘 또는 아몰퍼스 실리콘을 성막함으로써, 혹은, 예비 제2층의 표면에 에칭 처리를 행함으로써 미세 요철면을 형성하는 공정과,
    상기 예비 제2층의 상기 미세 요철면 상에 예비 중간층을 형성하는 공정과,
    상기 예비 중간층 상에 재료를 퇴적시킴으로써 제1층을 형성하는 공정을 포함하는 웨이퍼 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 예비 중간층은 실리콘 산화막, 실리콘 질화막 또는 알루미나막인 웨이퍼 제조 방법.
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