JP2004140355A - 画素構造及びその製造方法（関連出願のクロスリファレンス） - Google Patents

画素構造及びその製造方法（関連出願のクロスリファレンス） Download PDF

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Abstract

【課題】マスク回数を減らすことのできる画素構造及びその製造方法を提供する。
【解決手段】基板２００上にゲート２０２ａを形成し、次にゲートを覆う絶縁層２０４を形成する。ゲート上にある絶縁層上にチャンネル層２０６を形成する。このチャンネル層上にソース／ドレイン端子対２０８ａ，２０８ｂを形成して、これにより、基板上に薄膜フィルムトランジスタを作製する。基板上の薄膜フィルムトランジスタを覆うパシベーション層２１０を形成する。裏面露光プロセスを実行して、このパシベーション層上に、前記ゲート、ソース／ドレイン端子をマスクとして用いて、フォトレジスト層２１２をパターン化する。このパターン化したフォトレジスト層をエッチング・マスクとして、前記パシベーション層及び絶縁層をエッチングして、前記ドレイン端子２０８ａの側壁を露出させる。前記パシベーション層上に画素電極を形成して、この画素電極と前記ドレイン端子とを、前記ドレイン端子の側壁を通して電気的に接続させる。
【選択図】図３Ｆ

Description

　本願は、台湾国特許出願番号91,122,802、2002年10月3日出願において優先権を主張する。
　本発明は、半導体デバイス構造及びその製造方法に関するものである。本願は特に、薄膜フィルムトランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ：thin film transistor liquid crystal display）の画素構造及びその製造方法に関するものである。
　薄膜フィルムトランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）はディスプレイの一種であり、薄膜フィルムトランジスタアレイ基板、カラーフィルタアレイ基板、及び液晶層を具えている。薄膜フィルムトランジスタアレイ基板は、アレイを形成するように配置した複数の薄膜フィルムトランジスタ、及びこれらの薄膜フィルムトランジスタに対応する複数の画素電極を含む。各薄膜フィルムトランジスタは、ゲート、チャンネル層、ドレイン端子、及びソース端子を有する。薄膜フィルムトランジスタは実際には、各液晶表示ユニットにおけるスイッチング素子として働く。
　薄膜フィルムトランジスタの動作原理は、慣例のＭＯＳデバイスと非常に類似している。薄膜フィルムトランジスタ及びＭＯＳデバイス共に３つの端子（ゲート端子、ドレイン端子、及びソース端子）を有する。薄膜フィルムトランジスタはその製造材料に応じて、アモルファス・シリコン・トランジスタまたはポリシリコン・トランジスタとして分類することができる。アモルファス・シリコン・トランジスタは相当期間の経験が積まれているので、その製造技術は比較的成熟している。アモルファス・シリコン・トランジスタの製造は通常、基板上に、ゲート、チャンネル層、ソース／ドレイン端子、画素電極、及びパシベーション層を形成することを含む。アモルファス・シリコン・トランジスタは相当期間にわたり開発されてきているので、研究者は今なお、マスク・ステップの回数を減らして生産歩留まりを向上することのできる新規のステップを探求している。
　図１Ａ〜図１Ｅは、慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産するステップの進行を図式的に示す断面図である。この製造プロセス（過程）は５回のマスク・ステップを含む。まず、図１Ａに示すように、基板１００上に金属層を形成する。１回目のマスク・ステップは、ゲート１０２をパターン化すべく実行する。その後に、基板１００の全体上に絶縁材料を堆積させて、ゲート１０２を覆う絶縁層１０４を形成する。絶縁層１０４のうちゲート１０２を覆っている部分は、ゲート絶縁層として作用する。
　図１Ｂに示すように、絶縁層１０４上にアモルファス・シリコン層（図示せず）を形成する。２回目のマスク・ステップは、チャンネル層１０６をパターン化するために実行する。ゲート１０２上のゲート絶縁層１０４上に、チャンネル層１０６を形成する。チャンネル層１０６上には、抵抗性のコンタクト（接触）層（図示せず）を形成することもある。
　図１Ｃに示すように、基板１００上に他の金属層（図示せず）を形成する。３回目のマスク・ステップは、金属層をパターン化してソース／ドレイン端子１０８ｂ／１０８ａにするために実行する。このステップでは、チャンネル層１０６の厚さを一定量だけ除去することも行う。
　図１Ｄに示すように、ソース／ドレイン端子１０８ｂ／１０８ａ上にパシベーション層１１０を形成する。４回目のマスク・ステップは、パシベーション層１１０をパターン化すベく実行する。これにより、ドレイン端子１０８ａを露出させる開口部１１２がパシベーション層１１０内に形成される。
　最後に、図１Ｅに示すように、パシベーション層１１０上及び開口部１１２内に、インジウム−錫の酸化物層を形成する。５回目のマスク・ステップは、インジウム−錫の酸化物層をパターン化して、画素電極１１４にするために実行する。画素電極１１４とドレイン端子１０８ａとは、開口部１１２内の導電材料を通して電気的に接続される。
　前述したＴＦＴ−ＬＣＤの製造プロセスでは、５回のマスク・ステップのすべてが要求される。各マスク・ステップが、除湿ベーキング、コーティング、フォトレジストの堆積、ソフト・ベーキング、露光後のベーキング、化学的現像、ハード・ベーキング、及びエッチングを含む一連のサブステップを含むので、追加的な各マスク・ステップが生産コストを大幅に増加させる。さらに、除湿ベーキングまたはコーティングのような、マスク操作において実行する追加的な各サブステップが、全体を通した生産歩留りを低下させる。
　従って、本発明の１つの目的は、マスク・回数を減らすことのできる画素構造及びその製造方法を提供することにある。
　本発明の第２の目的は、画素構造の製造を簡略化して、これにより、生産コストを低減することのできる画素構造及びその製造方法を提供することにある。
　これら及び他の利点を達成するため、及び本明細書で概括的に説明して具体化する本発明の目的により、本発明は画素構造を形成する方法を提供する。まず基板上に、ゲート、及びこのゲートとの接続を有する走査線を形成する。そして基板上に、前記ゲート及び前記走査線を覆う絶縁層を形成する。その後に、ゲート上にある絶縁層上にチャンネル層を形成する。このチャンネル層上にソース／ドレイン端子を形成して、薄膜フィルムトランジスタを形成する。同時に、前記絶縁層上に、このソース／ドレイン端子との接続を有するデータ線を形成する。さらに、このソース／ドレイン端子を形成する際に、前記走査線に隣接する他の走査線上に導電層を形成する。この導電層、前記走査線、及びこれらの導電層と走査線との間にある絶縁層がまとまって、画素蓄積キャパシタを構成する。そして基板上に、前記薄膜フィルムトランジスタを覆うパシベーション層を形成する。そしてこのパシベーション層上にフォトレジスト層を形成する。前記ゲート、前記ソース／ドレイン端子、前記走査線、前記データ線、及び前記導電層をマスクとして用いて、裏面露光プロセス及び化学的現像プロセスを実行して、前記フォトレジスト層をパターン化する。このパターン化したフォトレジスト層をエッチング・マスクとして用いて、前記パシベーション層及び前記絶縁層をパターン化して、前記ソース／ドレイン端子の一方の側壁、及び前記導電層の一方の側壁が露光されるようにする。前記フォトレジスト層を除去して、前記パシベーション層上に画素電極が形成される。この画素電極は、前記ドレイン端子の側壁を通して前記ドレイン端子に接続される。これに加えて、前記導電層の側壁と前記画素電極も電気的に接続して、前記導電層と前記画素電極の双方が同一の電位レベルになるようにする。本発明はさらに、前記パシベーション層内に、前記ドレイン端子を露出させる開口部を形成するステップも含むことができる。前記画素電極は、この開口部内の導電材料及び前記ドレイン端子の側壁を通して、前記ドレイン端子と電気的に接続される。
　本発明は、画素構造を製造する代案の方法も提供する。まず基板上に、ゲート、及びこのゲートとの接続を有する走査線を形成する。そしてこの基板上に、これらのゲート及び走査線を覆う絶縁層を形成する。その後に、この絶縁層上にチャンネル材料層を形成し、そしてこのチャンネル材料層上に金属層を形成する。そしてこの金属層上に、パターン化した第１フォトレジスト層を形成する。この第１フォトレジスト層をマスクとして用いて、金属層をパターン化して、データ線及びソース／ドレイン金属層を規定する。前記第１フォトレジスト層を再びマスクとして用いて、チャンネル材料層をパターン化してチャンネル層を規定する。前記第１フォトレジスト層を三たびマスク層として用いて、前記ソース／ドレイン金属層をパターン化してソース／ドレイン端子を規定する。このソース端子は前記データ線に電気的に接続する。前記ゲート、前記チャンネル層、及び前記ソース／ドレイン端子がまとまって、薄膜フィルムトランジスタを構成する。さらに、前記ソース／ドレイン端子を形成する際に、前記走査線に隣接する他の走査線上に導電層を形成する。この導電層、前記走査線、及びこの導電層と前記走査線との間にある前記絶縁層がまとまって、画素蓄積キャパシタを構成する。前記第１フォトレジスト層を除去して、前記基板上に、前記薄膜フィルムトランジスタを覆うパシベーション層が形成される。次に、このパシベーション層上に第２フォトレジスト層を形成する。前記ゲート、前記ソース／ドレイン端子、前記走査線、前記データ線、及び前記導電層をマスクとして用いて、裏面露光プロセス及び化学的現像プロセスを実行して、前記第２フォトレジスト層をパターン化する。このパターン化した第２フォトレジスト層をエッチング・マスクとして用いて、前記パシベーション層及び前記絶縁層をパターン化して、前記ソース／ドレイン端子の一方の側壁、及び前記導電層の一方の側壁を露出させる。前記第２フォトレジスト層を除去して、前記パシベーション層上に画素電極が形成される。前記画素電極は、前記ドレイン端子の側壁を通して前記ドレイン端子に電気的に接続される。これに加えて、前記導電層の側壁と前記画素電極も電気的に接続して、前記導電層と前記画素電極が同一の電位レベルになるようにする。本発明はさらに、前記ドレイン端子を露出させる開口部を形成するステップを具えることもでき、この開口部も前記パシベーション層内に形成する。前記画素電極は、この開口部内の導電材料及び前記ドレイン端子の側壁を通して、前期ドレイン端子に電気的に接続される。
　本発明は、基板上に構成するのに適した画素構造も提供する。この画素構造は、薄膜フィルムトランジスタ、絶縁層、パシベーション層、及び画素電極を含む。この画素構造は、走査線及びデータ線を通して制御する。この薄膜フィルムトランジスタは前記基板上に形成する。この薄膜フィルムトランジスタはゲート端子、チャンネル層、及びソース／ドレイン端子を有する。前記走査線は前記基板上に形成する。前記走査線と前記ゲート端子を電気的に接続する。前記データ線も前記基板上に形成する。前記データ線と前記ソース端子を電気的に接続する。前記絶縁層は、前記基板上の、前記ゲート、前記ソース／ドレイン端子、前記データ線、及び前記走査線が位置する箇所のみに形成する。前記絶縁層は、前記ゲート端子及び前記走査線を覆う。同様に、前記パシベーション層は、前記基板上の、前記ゲート、前記ソース／ドレイン端子、前記データ線、及び前記走査線が位置する箇所のみに形成する。前記パシベーション層は、前記ソース／ドレイン端子及び前記データ線を覆う。前記ソース／ドレイン端子の一方の側壁を露出させる。これに加えて、前記基板上に前記画素電極を形成する。前記画素電極の位置は、前記薄膜フィルムトランジスタの位置に相当する。前記画素電極と、前記薄膜フィルムトランジスタのドレイン端子の側壁とを電気的に接続する。本発明の画素構造はさらに、前記走査線に隣接する他の走査線上に導電層を具えることができる。さらに、前記導電層、前記走査線、及び前記導電層と前記動作線との間にある前記絶縁層がまとまって、画素蓄積キャパシタを構成する。前記導電層の側面と前記画素電極とを電気的に接続して、前記導電層と前記画素電極が同一の電位レベルになるようにする。本発明はさらに、前記パシベーション層内に導電構造を具えて、これにより、前記画素電極と前記ドレイン端子を、この導電構造及び前記ドレイン端子の側壁を通して電気的に接続することができる。
　本発明の画素構造を製造するに当たり、（前記ゲート端子及び前記ソース／ドレイン端子を含めた）金属材料層をフォトマスクとして用いて、前記パシベーション層を直接パターン化する。従って、必要なマスクのステップが１つ少なくなる。
　さらに、本発明の薄膜フィルムトランジスタのドレイン端子と、本発明の画素構造の画素電極とは、ドレイン端子の露出した側壁、及びパシベーション層内の開口部内に埋め込まれた導電材料の小片を通して直接接続することができる。
　以上の概括的な説明、及び次の詳細な説明は共に好適なものであり、明らかに、請求項に記載した発明をさらに説明することを意図したものである。
　添付した図面は本発明をさらに理解するためのものであり、本明細書の一部をなす。これらの図面は本発明の実施例を示すものであり、本文と合わせて、本発明の原理を説明するものである。
　以下、本発明の好適な実施例について図面を参照して詳細に説明する。各図面中及び説明文中では可能な限り、同一部分または類似部分は同一参照番号を用いて参照する。
　図２は、本発明の第１実施例による薄膜フィルムトランジスタ液晶ディスプレイの画素構造の上面図である。図３Ａ〜図３Ｈは、図２の線I−I'で切断した断面構造のような画素構造を製造するステップの進行を図式的に示す断面図である。図２に示すように、ガラス基板または透明プラスチック基板のような基板２００を用意する。次に、基板２００上に金属材料を、例えば数千オングストロームの厚さに堆積させて、金属層（図示せず）を形成する。この金属層は、例えばタンタル、チタン、またはアルミニウムのような金属材料をスパッタリングすることによって形成する。その後に、１回目のマスク・ステップを実行して、この金属層をパターン化して、走査線２０２、ゲート２０２ａ、及び金属パッド２０２ｂにする。各走査線２０２を基板２００の端に向けて伸ばして、走査線２０２の端をパターン化して、チップ・ドライバ（駆動回路）と接続するための金属パッド２０２ｂにする。
　基板２００の全体上に絶縁層２０４を形成して、これにより、走査線２０２、ゲート２０２ａ、及び金属パッド２０２ｂを覆う。絶縁層２０４は、チッ化シリコン層、あるいは、例えばプラズマ化学的気相成長法（ＰＥＣＶＤ：plasma-enhanced chemical vapor deposition）を実行することによって形成した酸化物層である。ゲート２０２ａ上の絶縁層２０４はゲート絶縁層として作用する。
　図３Ｂに示すように、絶縁層２０４上にチャンネル材料層（図示せず）を形成する。２回目のマスク・ステップは、このチャンネル材料層をパターン化して、チャンネル層２０６にする。チャンネル層２０６は、ゲート２０２ａ上にあるゲート絶縁層２０４上に形成する。チャンネル層２０６の表面上には、抵抗性の接触層（図示せず）も形成することができる。チャンネル層２０６はアモルファス・シリコン（ａ−Ｓi）層であり、この抵抗性の接触層は、例えばドーピングしたアモルファス・シリコン層（ｎ+−Ｓi）である。
　図２及び図３Ｃに示すように、基板２００上に他の金属層（図示せず）を形成する。この金属層はたとえばクロム製である。その後に、３回目のマスク・ステップを実行して、この金属層をパターン化して、データ線２０８、ソース／ドレイン端子２０８ｂ／２０８ａ、導電層２０８ｃ、及び金属パッド２０８ｄにする。３回目のマスク・ステップは、チャンネル層２０６から厚さを一定量だけ除去することも行う。これに加えて、前記金属層をパターン化する間に、ドレイン端子２０８ａ内に開口部２２０も形成する。開口部２２０は、その後に形成する画素電極とドレイン端子２０８ａとの電気的接続を行う導電材料用の受口（レセプタクル）として作用する。しかし本実施例では、ドレイン端子２０８ａ内の開口部２２０を選択的に形成することができる。換言すれば、ドレイン端子２０８ａとの接続は、他の手段によって達成することができる。
　前述したステップの最後に、ゲート２０２ａ、チャンネル層２０６、及びソース／ドレイン端子２０８ｂ／２０８ａがまとまって、薄膜フィルムトランジスタ２１１を構成する。さらに、基板２００の端まで伸びるデータ線２０８を、その後にドライバ・チップと接続するための金属パッド２０８ｄに接続する。これに加えて、導電層２０８ｃの下にある走査線２０２、及び導電層２０８ｃと走査線２０２との間にある絶縁層２０４がまとまって、画素蓄積キャパシタ構造を構成する。
　図３Ｄに示すように、基板２００の全体上にパシベーション層２１０を形成して、これにより、薄膜フィルムトランジスタ２１１も覆う。パシベーション層２１０は、例えばプラズマ・エッチングの化学的気相成長法を実行することによって形成したチッ化シリコン層である。その後に、パシベーション層２１０上にフォトレジスト層２１２を形成する。
　図３Ｅに示すように、走査線２０２、ゲート２０２ａ、データ線２０８、ソース／ドレイン端子２０８ｂ／２０８ａ、導電層２０８ｃ、及び金属パッド２０２ｂ、２０８ｄをフォトマスクとして用いて、裏面露光プロセス２１４を実行する。裏面露光プロセス２１４では、光ビームの照射が基板２００の裏面からその内部に入り込む。フォトレジスト層２１２を化学的に現像して、パターン化したフォトレジスト層２１２ａを形成する。
　図３Ｆに示すように、パターン化したフォトレジスト層２１２ａをエッチング・マスクとして用いて、パシベーション層２１０及び絶縁層２０４の一部を除去して、パターン化したパシベーション層２１０ａ、及びパターン化した絶縁層２０４ａを形成する。なお、前記金属材料層の、以前に露光におけるマスクとして用いた部分（ソース／ドレイン端子２０８ｂ／２０８ａの側壁も含む）も、エッチング・プロセス後に露出する。換言すれば、ドレイン端子２０８ａの外側の側壁も露出する。これに加えて、ドレイン端子２０８ａが開口部２２０を含む場合には、開口部２２０の内側の側壁も同様に露出する。
　なお、特別なフォトマスクを製造する必要性は存在しない。これは、走査線２０２、ゲート２０２ａ、データ線２０８、ソース／ドレイン端子２０８ｂ／２０８ａ、導電層２０８ｃ、及び金属パッド２０２ｂ、２０８ｃが合わさって、フォトマスクとして作用するからである。従って、本発明はパシベーション層をパターン化するためのフォトマスクを生産する必要性をなくす。
　図２、図３Ｇ、及び図３Ｈに示すように、フォトレジスト層２１２ａを除去して、パシベーション層２１０ａ嬢に透明電極層（図示せず）を形成する。この透明電極層は、例えばスパッタリングによって形成した、約1000Åの厚さを有するインジウム−錫の酸化物層である。その後に、４回目のマスク・ステップを実行して、この透明電極をパターン化して画素電極２１６にして、画素電極２１６もドレイン端子２０８ａを覆う。
　ドレイン端子２０８ａの側壁は前のステップで既に露出しているので、画素電極２１６とドレイン端子２０８ａとは、ドレイン端子２０８ａの露出した側壁を通して電気的に接続される。同様に、金属パッド２０２ｂ、２０８ｄと、その上にある透明電極層とは、露出した側壁を通して電気的に接続される。
　図４は、図２の線II−II'で切断した画素蓄積キャパシタ構造の断面図である。図４に示すように、走査線２０２は下部電極であり、導電層２０８ｃは上部電極であり、そして走査線２０２と導電層２０８ｃとの間にある絶縁層２０４は、画素蓄積キャパシタの誘電層である。パシベーション層２１０及び絶縁層２０４ａは前のステップで既にパターン化しており、そして導電層２０８ｃの側壁は既に露出しているので、導電層２０８ｃと画素電極２１６とは、導電層２０８ｃの露出した側壁を通して電気的に接続される。結果的に、画素蓄積キャパシタの上部電極としても作用する導電層２０８ｃと画素電極２１６とが同一の電位レベルになる。
　本発明の第１実施例による画素構造は、基板２００、薄膜フィルムトランジスタ２１１、画素電極２１６、導電層２０８ｃ、パターン化した絶縁層２０４ａ、及びパターン化したパシベーション層２１０ａを具えている。この画素電極は、データ線２０８及び走査線２０２の制御下にある。
　薄膜フィルムトランジスタ２１１は基板２００上に形成する。薄膜フィルムトランジスタ２１１は、ゲート２０２ａ、チャンネル層２０６、及びソース／ドレイン端子２０８ｂ／２０８ａを有する。ゲート２０２ａと走査線２０２とは電気的に接続される。ゲート２０２ａとチャンネル層２０６とは、パターン化した絶縁層２０４ａによって電気的に絶縁されている。ソース／ドレイン端子２０８ｂ／２０８ａと、チャネル層２０６上のデータ線２０８とは電気的に接続される。パターン化したパシベーション層２１０ａは、薄膜フィルムトランジスタ２１１を保護するために薄膜フィルムトランジスタ２１１上に形成する。導電層２０８ｃは、絶縁層２０４ａ上の、画素構造内の、前記走査線２０２の前の走査線２０２か次の走査線２０２のいずれかの上に形成する。導電層２０８ｃ、絶縁層２０４ａ、及び導電層２０８ｃの下にある走査線２０２がまとまって、画素構造の画素蓄積キャパシタを形成する。
　本発明の画素構造では、パシベーション層２１０ａ及び絶縁層２０４ａは、ゲート２０２ａ、ソース／ドレイン端子２０８ｂ／２０８ａ、導電層２０８ｃ、データ線２０８、走査線２０２、及び金属パッド２０２ｂ、２０８のような、金属材料層を有する領域内のみに形成する。さらに、金属材料層の側壁の一部も露出する。
　これに加えて、パシベーション層２１０ａ上に画素電極２１６を形成する。画素電極２１６は、ドレイン端子２０８ａの露出した側壁を通して、ドレイン端子２０８ａに電気的に接続される。画素電極２１６も同様に、導電層２０８ｃの露出した側壁を通して、下にある導電層２０８ｃに電気的に接続される。本発明はさらに、パシベーション層２１０ａ内に形成した導電構造２２０を具えて、これにより、画素電極２１６とソース端子２０８ｂとを、導電構造２２０並びにドレイン端子２０８ａの側壁を通して電気的に接続することができる。
　図５は、本発明の第2の好適な実施例による薄膜フィルムトランジスタ液晶ディスプレイの画素構造のジョウメン図である。図６Ａ〜図６Ｊは、図５の線I−I'で切断した断面構造のような画素構造を製造するステップの進行を示す図式的な断面図である。図５及び図６Ａに示すように、ガラス基板または透明プラスチック基板のような基板３００を用意する。次に基板３００上に金属材料を、例えば数オングストロームの厚さに堆積させて、金属層（図示せず）を形成する。この金属層は例えば、タンタル、チタン、アルミニウムのような金属材料をスパッタリングすることによって形成する。その後に、１回目のマスク・ステップを実行して、この金属層をパターン化して、走査線３０２、ゲート３０２ａ、及び金属パッド３０２ｂにする。各走査線３０２を基板３００の端に向けて伸ばして、走査線３０２の端をパターン化して、チップ・ドライバ（駆動回路）と接続するための金属パッド３０２ｂにする。
　基板３００の全体上に絶縁層３０４を形成して、走査線３０２、ゲート３０２ａ、及び金属パッド３０２ｂを覆う。絶縁層３０４は、チッ化シリコン層、あるいは、例えばプラズマ化学的気相成長法（ＰＥＣＶＤ）を実行することによって形成した酸化物層とする。ゲート３０２ａ上の絶縁層３０４はゲート絶縁層として作用する。
　図６Ｂに示すように、絶縁層３０４上に、チャンネル材料層３０５及び金属層３０７をこの順に形成する。本実施例では、抵抗性の接触層（図示せず）も、チャンネル材料層３０５の表面上に形成することができる。チャンネル材料層３０５は例えばドーピングしたアモルファス・シリコン層（ｎ+−Ｓi）とし、金属層３０７は例えばクロム層とする。
　その後に、金属層３０７上にパターン化したフォトレジスト層３０９を形成する。フォトレジスト層３０９は２回目のマスク・ステップによってパターン化する。パターン化したフォトレジスト層３０９は、ゲート３０２ａを有する領域に相当する厚さを有する。しかし、パターン化したフォトレジスト層３０９は、データ線、ソース／ドレイン端子、導電層、及び金属パッドを形成する領域として定めた領域よりも小さい厚さを有する。
　図５及び図６Ｃに示すように、フォトレジスト層３０９をエッチング・マスクとして用いて、金属層３０７をパターン化して、データ線３０８、導電層３０８ｃ、金属パッド３０８ｄ、及びソース／ドレイン金属層３０８ｅを形成する位置を規定する。ソース／ドレイン金属層３０８ｅは、ソース／ドレイン端子を形成する領域として定めた領域である。金属層３０７をパターン化する際に、開口部３２０もソース／ドレイン金属層３０８ｅ内にパターン化して、これによりドレイン端子を、その後に形成する画素電極と電気的に接触可能にする。本実施例では、開口部３２０を選択によって形成する。換言すれば、画素電極との電気的接続は、開口部３２０を通す手段以外の何らかの手段によって行うことができる。データ線３０８を基板３００の端まで伸ばして、金属パッド３０８ｄに接続する。金属パッド３０８ｄは、ドライバ・チップに接続するための接点として作用する。これに加えて、導電層３０８ｃ、導電層３０８ｃの下にある走査線、及び導電層３０８ｃと走査線３０２の間の絶縁層３０４がまとまって、画素蓄積キャパシタを形成する。
　図６Ｄに示すように、フォトレジスト層３０９を再びエッチング・マスクとして用いて、チャンネル材料層３０５をエッチングして、チャンネル層３０６をパターン化する。ここでは、チャンネル材料層３０６ａの一部がまだ、データ線３０８のような非チャンネル層３０８の下に残っているが、チャンネル材料層３０６ａのデバイスの性能に対する影響はわずかである。さらに、エッチング・ステップ中に、フォトレジスト層の厚さも一定量だけ除去して、フォトレジスト層３０９ａを形成する。フォトレジスト層３０９ａは、ゲート３０２ａ上のソース／ドレイン金属層３０８ｅを露出させたものである。
　図５及び図６Ｅに示すように、フォトレジスト層３０９ａを再びエッチング・マスクとして用いて、ソース／ドレイン層３０８ｅをエッチングして、ソース／ドレイン端子３０８ｂ／３０８ａをパターン化する。このエッチング／ステップでは、ゲート３０２ａ上のチャンネル層３０６から一定量の厚さだけ除去することも行う。ゲート３０２ａ、チャンネル層３０６、及びソース／ドレイン端子３０８ｂ／３０８ａがまとまって、薄膜フィルムトランジスタ３１１を構成する。
　図６Ｆに示すように、フォトレジスト層３０９ａを除去し、そして基板３００の全体上にパシベーション層３１０を形成して、特に薄膜フィルムトランジスタ３１１を覆う。本実施例では、パシベーション層３１０は、例えばプラズマ化学的気相成長法を実行することによって形成したチッ化シリコン層である。その後に、パシベーション層３１０上に他のフォトレジスト層３１２を形成する。
　図６Ｇに示すように、走査線３０２、ゲート３０２ａ、データ線３０８、ソース／ドレイン端子３０８ｂ／３０８ａ、導電層３０８ｃ、及び金属パッド３０２ｂ、３０８ｄをフォトマスクとして用いて、裏面露光プロセス３１４を実行する。裏面露光プロセス３１４を実行するための光源は、基板３００の裏側から入射する。裏面露光プロセス３１４の後に、フォトレジスト層３１２を化学的に現像して、フォトレジスト層３１２ａを形成する。
　図６Ｈに示すように、パターン化したフォトレジスト層３１２ａをエッチング・マスクとして用いて、露出したパシベーション層３１０及び絶縁層３０４を除去して、パターン化したパシベーション層３１０ａ及びパターン化した絶縁層３０４ａを形成する。なお、（ソース／ドレイン端子３０８ｂ／３０８ａの側壁を含めた）金属材料層の側壁の、フォトマスクとしても作用する部分は、このエッチングプロセス後に露出する。換言すれば、ドレイン端子３０８ａの外側の側壁が露出する。さらに、ドレイン端子３０８ａが開口部３２０を含む場合には、開口部３２０を包囲する内側の側壁も露出する。
　また、特別なフォトマスクを製造する必要はない。その理由は、走査線３０２、ゲート３０２ａ、データ線３０８、ソース／ドレイン端子３０８ｂ／３０８ａ、導電層３０８ｃ、及び金属パッド３０２ｂ、３０８ｃがまとまって、フォトマスクとして作用することができるからである。従って本発明は、フォトマスクを作製してパシベーション層をパターン化する必要性を解消する。
　図５、図６Ｉ及び図６Ｊに示すように、フォトレジスト層３１２ａを除去し、そしてパシベーション層３１０ａ上に透明電極層（図示せず）を形成する。この透明電極層は例えば、スパッタリングによって形成した約1000Åの厚さを有するインジウム−錫の酸化物層である。その後に、３回目のマスク・ステップを実行して、この透明電極層をパターン化して画素電極３１６にして、画素電極３１６もドレイン端子３０８ａを覆う。
　ドレイン端子３０８ａの側壁は、前のステップで既に露出しているので、画素電極３１６とドレイン端子３０８ａとは、ドレイン端子３０８ａの露出した側壁を通して電気的に接続される。同様に、金属パッド３０２ｂ、３０８ｄと、その上にある透明電極層とは、露出した側壁を通して電気的に接続される。
　図７は、図５の線II−II'で切断した画素蓄積キャパシタ構造の断面図である。図７に示すように、走査線３０２は下部電極であり、導電層３０８ｃは上部電極であり、そして走査線３０２と導電層２０８ｃとの間の絶縁層３０４ａは、画素蓄積キャパシタの誘電層である。パシベーション層３１０ａ及び絶縁層３０４ａは前のステップで既にパターン化してあり、導電層３０８ｃの側壁及び走査線３０２が既に露出しているので、導電層３０８ｃと画素電極３１６とは、導電層３０８ｃの側壁を通して電気的に接続される。結果的に、画素蓄積キャパシタの上部電極としても作用する導電層３０８ｃと画素電極３１６とは同一の電位レベルにある。
　本発明の第２実施例による画素構造は、基板３００、薄膜フィルムトランジスタ３１１、画素電極３１６、導電層３０８ｃ、パターン化した絶縁層３０４ａ、及びパターン化したパシベーション層３１０ａを具えている。画素電極３１６は、データ線３０８及び走査線３０２の制御下にある。
　薄膜フィルムトランジスタ３１１は基板３００上に形成する。薄膜フィルムトランジスタ３１１は、ゲート３０２ａ、チャンネル層３０６、及びソース／ドレイン端子３０８ａ／３０８ｂを有する。ゲート３０２ａと走査線３０２とは電気的に接続される。ゲート３０２ａとチャンネル層３０６とは、パターン化した絶縁層３０４ａによって電気的に絶縁されている。ソース／ドレイン端子３０８ｂ／３０８ａと、チャンネル層３０６の上にあるデータ線３０８とは電気的に接続される。パターン化したパシベーション層３１０ａは、薄膜フィルムトランジスタ３１１上に形成して、薄膜フィルムトランジスタ３１１を保護する。導電層３０８ｃは、画素構造内の走査線３０２の前の走査線か次の走査線のいずれかの上にある、絶縁層３０４ａ上に形成する。導電層３０８ｃ、絶縁層３０４ａ、及び導電層３０８ｃの下にある走査線３０２がまとまって、画素構造の画素蓄積キャパシタを形成する。
　本発明の画素構造では、パシベーション層３１０ａ及び絶縁層３０４ａは、ゲート３０２ａ、ソース／ドレイン端子３０８ｂ／３０８ａ、導電層３０８ｃ、データ線３０８、走査線３０２、及び金属パッド３０２ｂ、３０８ｄのような金属材料層を有する領域のみに形成する。さらに、この金属材料層の側壁の一部も露出する。
　これに加えて、パシベーション層３１０ａ上に画素電極３１６を形成する。画素電極３１６は、ドレイン端子３０８ａの露出した側壁を通して、ドレイン端子３０８ａに電気的に接続される。画素電極３１６も同様に、導電層３０８ｃの露出した側壁を通して、画素電極３１６の下にある導電層３０８ｃに電気的に接続される。本発明はさらに、パシベーション層３１０ａ内に形成した導電構造３２０を具えて、画素電極３１６とドレイン端子３０８ａとを、導電構造３２０並びにドレイン端子３０８ａの側壁を通して電気的に接続することができる。
　本発明の画素構造を製造するに当たり、パシベーション層は、（ゲート、ソース／ドレイン端子）金属材料層をフォトマスクとして用いてパターン化する。従って、必要なマスク・ステップが１回少なくなる。
　さらに、本発明の薄膜フィルムトランジスタのドレイン端子と、本発明の画素構造内の画素電極とは、ドレイン端子の露出した側壁、及びパシベーション層内の開口部内に埋め込んだ導電材料片を通して電気的に接続することができる。
　本発明の実施例では、２種類の薄膜フィルムトランジスタの製造プロセスを例示している。しかし、これらのプロセスは、他の構造を有する薄膜フィルムトランジスタの製造に適用することができる。例えば、本発明の方法は、チャンネル層の真上にエッチング停止層を有する薄膜フィルムトランジスタの製造に適用することができる。
　本発明の範囲を逸脱することなしに、本発明の特徴に対して種々の変更及び変形を加え得ることは、当業者にとって明らかである。以上の観点から、本発明は、その請求項及び請求項と等価なものの範囲内であれば、本発明の変更及び変形を包含することは明らかである。
慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産する１ステップを示す図式的な断面図であり、図１Ａから図１Ｅの順に進行する。 慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産する１ステップを示す図式的な断面図である。 慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産する１ステップを示す図式的な断面図である。 慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産する１ステップを示す図式的な断面図である。 慣例の薄膜フィルムトランジスタ液晶ディスプレイの画素を生産する１ステップを示す図式的な断面図である。 本発明の第１の好適な実施例による薄膜フィルムトランジスタ液晶ディスプレイの画素構造の上面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図であり、図３Ａから図３Ｈの順に進行する。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図２の線II−II'で切断した画素蓄積キャパシタ構造の断面図である。 本発明の第２の好適な実施例による薄膜フィルムトランジスタ液晶ディスプレイの画素構造の上面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図であり、図６Ａから図６Ｊの順に進行する。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線I−I'で切断した断面のような画素構造を製造する１ステップを示す図式的な断面図である。 図５の線II−II'で切断した画素蓄積キャパシタ構造の断面図である。
符号の説明
　１００　基板
　１０２　ゲート
　１０４　絶縁層
　１０６　チャンネル層
　１０８ａ　ドレイン端子
　１０８ｂ　ソース端子
　１１０　パシベーション層
　１１２　開口部
　１１４　画素電極
　２００　基板
　２０２　走査線
　２０２ａ　ゲート
　２０２ｂ　金属パッド
　２０４　絶縁層
　２０４ａ　パターン化した絶縁層
　２０６　チャンネル層
　２０８　データ線
　２０８ａ　ドレイン端子
　２０８ｂ　ソース端子
　２０８ｃ　導電層
　２１０　パシベーション層
　２１０ａ　パターン化したパシベーション層
　２１１　薄膜フィルムトランジスタ
　２１２　フォトレジスト層
　２１２ａ　パターン化したフォトレジスト層
　２１６　画素電極
　３００　基板
　３０２　走査線
　３０２ａ　ゲート
　３０２ｂ　金属パッド
　３０４　絶縁層
　３０４ａ　パターン化した絶縁層
　３０５　チャンネル材料層
　３０６　チャンネル層
　３０６ａ　チャンネル材料層
　３０７　金属層
　３０８　データ線
　３０８ａ　ドレイン端子
　３０８ｂ　ソース端子
　３０８ｃ　導電層
　３０８ｄ　金属パッド
　３０８ｅ　ソース／ドレイン金属層
　３０９　フォトレジスト層
　３０９ａ　パターン化したフォトレジスト層
　３１０　パシベーション層
　３１０ａ　パターン化したパシベーション層
　３１１　薄膜フィルムトランジスタ
　３１２　フォトレジスト層
　３１２ａ　パターン化したフォトレジスト層
　３１６　画素電極
　３２０　開口部

Claims (24)

  1. 　画素構造を形成する方法であって、この方法が、
    　基板上に、ゲート、及び該ゲートとの接続を有する走査線を形成するステップと；
    　前記基板上に、前記ゲート及び前記走査線を覆う絶縁層を形成するステップと；
    　前記ゲート上にある前記絶縁層上にチャンネル層を形成するステップと；
    　前記チャンネル層上にソース／ドレイン端子を形成して、前記絶縁層上に、前記ソース／ドレイン端子の一方との接続を有するデータ線を形成するステップとを具えて、前記ゲート、前記チャンネル層、及び前記ソース／ドレイン端子がまとまって薄膜フィルムトランジスタを構成し；
    　前記方法がさらに、
    　前記基板上に、前記薄膜フィルムトランジスタを覆うパシベーション層を形成するステップと；
    　前記パシベーション層上にフォトレジスト層を形成するステップと；
    　前記ソース／ドレイン端子、前記走査線、及び前記データ線をマスクとして用いて、裏面露光プロセスを実行して、前記フォトレジスト層を化学的に現像して、パターン化したフォトレジスト層を形成するステップと；
    　前記パターン化したフォトレジスト層をエッチング・マスクとして用いて、前記パシベーション層及び前記絶縁層をエッチングして、前記ソース／ドレイン端子の側壁を露出させるステップと；
    　前記パターン化したフォトレジスト層を除去するステップと；
    　前記パシベーション層上に画素電極を形成するステップとを具えて、前記画素電極と前記ドレイン端子とを、前記ドレイン端子の側壁を通して電気的に接続することを特徴とする画素構造の製造方法。
  2. 　前記画素電極を形成するステップの前に、さらに、前記パシベーション層内の前記ドレイン端子を露出させる開口部を形成して、これにより、前記画素電極と前記ドレイン端子とを、前記開口部内の導電材料並びに前記ドレイン端子の側壁を通して電気的に接続することを特徴とする請求項１に記載の方法。
  3. 　前記ソース／ドレイン端子を形成するステップがさらに、前記走査線に隣接する他の走査線上に導電層を形成するステップを具えて、前記導電層、前記隣接する走査線、及び前記導電層と前記隣接する走査線との間にある前記絶縁層がまとまって、画素蓄積トランジスタを形成することを特徴とする請求項１に記載の方法。
  4. 　前記画素電極と前記導電層の側壁とを電気的に接続することを特徴とする請求項３に記載の方法。
  5. 　前記データ線を前記基板の端まで伸ばして、パターン化した金属パッドに接続して、これにより、前記画素電極と前記金属パッドの側壁とを電気的に接続することを特徴とする請求項１に記載の方法。
  6. 　前記走査線を前記基板の端まで伸ばして、パターン化した金属パッドに接続して、これにより、前記画素電極と前記金属パッドの側壁とを電気的に接続することを特徴とする請求項１に記載の方法。
  7. 　前記絶縁層上にチャンネル層を形成するステップの後に、さらに、前記チャンネル層上に抵抗性の接触層を形成するステップを具えていることを特徴とする請求項１に記載の方法。
  8. 　前記絶縁層上にチャンネル層を形成するステップの後に、さらに、前記チャンネル層上にエッチング停止層を形成するステップを具えていることを特徴とする請求項１に記載の方法。
  9. 　画素構造を形成する方法であって、この方法が、
    　基板上に、ゲート、及び該ゲートとの接続を有する走査線を形成するステップと；
    　前記基板上に、前記ゲート及び前記走査線を覆う絶縁層を形成するステップと；
    　前記絶縁層上にチャンネル材料層を形成するステップと；
    　前記チャンネル材料層上に金属層を形成するステップと；
    　前記金属層上に、パターン化した第１フォトレジスト層を形成するステップと；
    　前記第１フォトレジスト層をマスクとして用いて、前記金属層をパターン化して、データ線及びソース／ドレイン金属層を形成するステップと；
    　前記第１フォトレジスト層をマスクとして用いて、前記チャンネル材料層をパターン化してチャンネル層を形成するステップと；
    　前記第１フォトレジスト層をマスクとして用いて、前記ソース／ドレイン金属層をパターン化して、ソース／ドレイン端子を形成するステップとを具えて、前記ソース端子と前記データ線とを電気的に接続して、前記チャンネル層及び前記ソース／ドレイン端子がまとまって薄膜フィルムトランジスタを構成し；
    　前記方法がさらに、前記第１フォトレジスト層を除去するステップと；
    　前記基板上に、前記薄膜フィルムトランジスタを覆うパシベーション層を形成するステップと；
    　前記パシベーション層上に、第２フォトレジスト層を形成するステップと；
    　前記ゲート、前記ソース／ドレイン端子、前記走査線、及び前記データ線をマスクとして用いて、裏面露光プロセスを実行して、前記第２フォトレジスト層を化学的に現像して、パターン化した第２フォトレジスト層を形成するステップと；
    　前記パターン化した第２フォトレジスト層をマスクとして用いて、前記パシベーション層及び前記絶縁層をパターン化して、前記ソース／ドレイン端子の側壁を露出させるステップと；
    　前記パターン化した第２フォトレジスト層を除去するステップと；
    　前記パシベーション層上に画素電極を形成するステップとを具えて、前記画素電極と前記ドレイン端子とを、前記ドレイン端子の側壁を通して電気的に接続することを特徴とする画素構造の製造方法。
  10. 　前記画素電極を形成するステップの前に、さらに、前記パシベーション層内の前記ドレイン端子を露出させる開口部を形成するステップを具えて、これにより、前記画素電極と前記ドレイン端子とを、前記開口部内の導電材料並びに前記ドレイン端子の側壁を通して電気的に接続することを特徴とする請求項９に記載の方法。
  11. 　前記ソース／ドレイン端子を形成するステップがさらに、前記走査線に隣接する他の走査線上に導電層を形成するステップを具えて、該導電層、前記隣接する走査線、及び前記導電層と前記隣接する走査線との間にある前記絶縁層がまとまって、画素蓄積キャパシタを形成することを特徴とする請求項９に記載の方法。
  12. 　前記画素電極と前記導電層の側壁とを電気的に接続することを特徴とする請求項１１に記載の方法。
  13. 　前記データ線を前記基板の端まで伸ばして、パターン化した金属パッドに接続して、これにより、前記画素電極と前記金属パッドの側壁とを電気的に接続することを特徴とする請求項９に記載の方法。
  14. 　前記走査線を前記基板の端まで伸ばして、パターン化した金属パッドに接続して、これにより、前記画素電極と前記金属パッドの側壁とを電気的に接続することを特徴とする請求項９に記載の方法。
  15. 　前記第１フォトレジスト層を用いて、前記ソース／ドレイン端子及び前記チャンネル層をパターン化する前記ステップが、
    　前記金属層上に、パターン化した第１フォトレジスト層を形成して、前記金属層の前記ゲート上の領域にある前記第１フォトレジスト層の厚さを、前記金属層の前記ソース／ドレイン端子及び前記データ線上の領域にある前記第１フォトレジスト層の厚さよりも小さくするサブステップと；
    　１回目のエッチング・ステップを実行して、前記金属層をパターン化して、前記データ線及び前記ソース／ドレイン金属層にするサブステップと；
    　２回目のエッチング・ステップを実行して、前記チャンネル材料層をパターン化して前記チャンネル層にして、前記第１フォトレジスト層の厚さを一定量だけ除去して、前記ゲート上の前記ソース／ドレイン金属層を露出させるサブステップと；
    　３回目のエッチング・ステップを実行して、前記ソース／ドレイン金属層をパターン化してソース／ドレイン端子にして、前記チャンネル層の厚さを一定量だけ除去するサブステップと
    を具えていることを特徴とする請求項９に記載の方法。
  16. 　前記絶縁層上にチャンネル層を形成するステップの後に、さらに、前記チャンネル層上に抵抗性の接触層を形成するステップを具えていることを特徴とする請求項９に記載の方法。
  17. 　基板上にあり、ゲート、チャンネル層、及び一対のソース／ドレイン端子を有する薄膜フィルムトランジスタと；
    　前記基板上にあり、前記ゲートと電気的に接続された走査線と；
    　前記基板上にあり、前記ソース端子と電気的に接続されたデータ線と；
    　前記基板上の、前記ゲート、前記ソース／ドレイン端子、前記データ線及び前記走査線が存在する領域上のみにあり、前記ゲート及び前記走査線を覆う絶縁層と；
    　前記基板上の、前記ゲート、前記ソース／ドレイン端子、前記データ線及び前記走査線が存在する領域上のみにあり、前記ソース／ドレイン端子及び前記データ線を覆うパシベーション層と；
    　前記基板上にあり、かつ前記薄膜フィルムトランジスタに近接した位置にある画素電極とを具えて、
    　前記ソース／ドレイン端子の側壁が露出して、前記画素電極と前記薄膜フィルムトランジスタの前記ドレイン端子の側壁とが電気的に接続されていることを特徴とする基板上の画素構造。
  18. 　前記画素構造がさらに、前記パシベーション層内に導電構造を具えて、これにより、前記画素電極と前記ドレイン端子とが、前記導電構造並びに前記ドレイン端子の側壁を通して電気的に接続されていることを特徴とする請求項１７に記載の画素構造。
  19. 　前記画素構造がさらに、前記走査線に隣接する他の走査線上に導電層を具えて、これにより、前記導電層、前記隣接する走査線、及び前記導電層と前記隣接する走査線との間にある前記絶縁層がまとまって、画素蓄積キャパシタを形成することを特徴とする請求項１７に記載の画素構造。
  20. 　前記導電層の側壁を、前記画素電極に電気的に接続したことを特徴とする請求項１９に記載の画素構造。
  21. 　前記画素構造がさらに、前記基板の端部付近に金属パッドを具えて、これにより、前記金属パッドと前記データ線とを電気的に接続して、前記画素電極と前記金属パッドの側壁とを電気的に接続したことを特徴とする請求項１９に記載の画素構造。
  22. 　前記画素構造がさらに、前記基板の端部付近に金属パッドを具えて、これにより、前記金属パッドと前記走査線とを電気的に接続して、前記画素電極と前記金属パッドの側壁とを電気的に接続したことを特徴とする請求項１９に記載の画素構造。
  23. 　前記画素構造がさらに、前記チャンネル層上に抵抗性の接触層を具えていることを特徴とする請求項１９に記載の画素構造。
  24. 　前記画素構造がさらに、前記チャンネル層上にエッチング停止層を具えていることを特徴とする請求項１９に記載の画素構造。
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