JP2004038047A - アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置 - Google Patents
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Abstract
【課題】本発明は、液晶表示装置等に用いて好適の、アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置に関し、画素電極間の電流リークを防止できるようにすることを目的とする。
【解決手段】走査線，信号線１２及びそれらの交差部近傍に設けられるスイッチング素子３０が形成された基板１上に、有機絶縁層９を設け、この有機絶縁層９上に、コンタクトホール１６を介してスイッチング素子３０に導通される画素電極１０を形成する。そして、画素電極１０が形成されていない領域の有機絶縁層９の表層部を一部除去して、隣接する画素電極１０の間の領域に、表面抵抗の高い有機絶縁層９の下地部分を露出させ、有機絶縁層９表面を介した画素電極１０間の電流リークを防止する。
【選択図】 図１
【解決手段】走査線，信号線１２及びそれらの交差部近傍に設けられるスイッチング素子３０が形成された基板１上に、有機絶縁層９を設け、この有機絶縁層９上に、コンタクトホール１６を介してスイッチング素子３０に導通される画素電極１０を形成する。そして、画素電極１０が形成されていない領域の有機絶縁層９の表層部を一部除去して、隣接する画素電極１０の間の領域に、表面抵抗の高い有機絶縁層９の下地部分を露出させ、有機絶縁層９表面を介した画素電極１０間の電流リークを防止する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置等に用いて好適の、アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置に関する。
【０００２】
【従来の技術】
近年、表示デバイスの分野では、高表示品質の得られるアクティブマトリクス型の表示装置が広く用いられている。このアクティブマトリクス型の表示装置では、基板上にマトリクス状に配された多数の画素電極の一つ一つにスイッチング素子を設けたもので、確実なスイッチングにより大型化，高精細化等の特性を容易に得ることができる。
【０００３】
このような表示装置では、更に画素領域をできるだけ大きくして表示の明るさを向上することが求められている。このため、アクティブマトリクス基板全面に厚膜の絶縁膜を形成し、この絶縁膜の上に画素電極を形成したものが実用化されている。このように絶縁膜上に画素電極を上置きする構造のものでは、絶縁膜下層に配された走査線や信号線等と上層に配された画素電極との間で電気的な短絡を生じることがないため、これら配線にオーバーラップさせるように広い面積で画素電極を形成することが可能となる。これにより、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｇｉｓｔｏｒ、以下ＴＦＴと略記する）等のスイッチング素子や走査線，信号線の形成された領域以外を全て画素領域とでき、開口率を向上させることができる。また、液晶表示装置に用いる場合、厚膜の絶縁膜によってＴＦＴや走査線，信号線部の段差構造が平坦化されるため、上記段差部で生じていた液晶分子の配向乱れによる表示不良をなくすことができる利点もある。
【０００４】
このような絶縁膜としては、これまで、ＣＶＤで成膜したシリコン系の無機絶縁膜が用いられていたが、ＣＶＤにより厚膜を形成すると成膜時間がかかりすぎる上、シリコン系の絶縁膜は誘電率が高く、画素電極との間に大きな寄生容量が発生してしまう。このため、誘電率が小さく、印刷やスピンコート等により短時間で比較的均一に成膜でき、コスト的にも有利な有機系の絶縁膜が広く採用されている。
【０００５】
ところで、上述のように画素電極を絶縁膜上に上置きした構造のものでは、ＴＦＴのソース電極と画素電極とのコンタクトは、絶縁膜を膜厚方向に貫通するコンタクトホールを介して行なわれる。
このコンタクトホールは、エッチングによって形成されるが、この際、ソース電極の表面にエッチング残渣や自然酸化膜が存在すると、コンタクト抵抗が悪化し表示不良の発生や信頼性の低下を招く。このため、プラズマクリーニング（又は逆スパッタ）等を行なってこのようなソース電極表面のエッチング残渣や自然酸化膜等を除去した後、画素電極を形成している。
【０００６】
【発明が解決しようとする課題】
しかしながら、プラズマクリーニングを行なった際に、プラズマダメージによって有機膜表面が炭化し、有機膜表面に変質層が形成されることがある。この変質層は炭化により表面抵抗が小さくなっているため、有機膜表面の絶縁性を劣化させ、画素電極間に介在する低抵抗な変質層によって画素電極間にリーク電流が発生する虞がある。このため、このような基板を用いて表示装置を構成した場合に、その表示のコントラストを低下させる虞がある。
【０００７】
図１２は、透過型液晶表示装置における画素電極間のリーク電流とコントラストとの関係を示しており、図１３はプラズマクリーニングの電力と有機膜の表面抵抗及びコンタクト抵抗との関係を示している。図１２に示すように、コントラストは、リーク電流が１０−１２Ａを超えた段階で徐々に下がり始め、１０−１０Ａを超えると急激に落ち込むことがわかる。このため、表示を安定させるためには、リーク電流を１０−１２Ａ以下に抑えることが好ましい。この場合、プラズマクリーニングの電力を１００Ｗ以下に抑えることが好ましいと考えられる（図１３（ａ）参照）が、逆に、プラズマクリーニングの電力を１００Ｗ以下に抑えると、画素電極とソース電極とのコンタクト抵抗が１０２Ωｃｍ以上となり、図１３（ｂ）に示すように、良好なコンタクトが得られなくなる虞がある。
【０００８】
このような不具合を回避するために、例えば、有機絶縁膜上に保護膜を形成した後、プラズマクリーニングを行なう方法が考えられる。しかし、この場合、保護膜の成膜とパターニングの工程が増えるため、生産性の低下やコストの増加を招いてしまう。
また、有機絶縁膜に与えるダメージが小さくなるような特殊なガスを用いてドライエッチングを行なったり、劣化の少ない特殊な有機材料によりプラズマクリーニングを行なう方法も考えられるが、このように劣化の少ない特殊な材料やプロセス条件が選定，選択されることでプロセスの自由度が小さくなり、生産性や信頼性を損なう虞がある。
【０００９】
本発明は、上述の課題に鑑み創案されたもので、画素電極間の電流リークを防止できるようにした、アクティブマトリクス基板及びそれを用いた表示装置を提供することを目的とする。
また、本発明は、プロセスの自由度を損なうことなく画素電極間の電流リークを防止できるようにした、アクティブマトリクス基板の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明のアクティブマトリクス基板は、基板と、上記基板上に設けられた走査線と、上記基板上に上記走査線と交差するように設けられた信号線と、上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、上記有機絶縁層の上記画素電極が形成されていない領域に、上記有機絶縁層の表層部を一部除去してなる凹部が形成されたことを特徴としている。
【００１１】
本構成によれば、画素電極の周囲に、表面抵抗の高い有機絶縁層の下地部分を露出させた凹部を設けているため、このような高抵抗領域により隣接する画素電極同士を表面伝導に関して良絶縁状態することができる。これにより、有機絶縁層を介した画素電極間の電流リークを防止することができる。
このとき、上記凹部の表面抵抗が１×１０１３Ω以上であることが望ましい。本構成によれば、アクティブマトリクス基板を透過型液晶表示装置に適用した場合、表示のコントラストを３００以上とすることができる。
【００１２】
また、本発明のアクティブマトリクス基板は、基板と、上記基板上に設けられた走査線と、上記基板上に上記走査線と交差するように設けられた信号線と、上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、上記有機絶縁層は、上記画素電極の形成される画素領域を含む領域にアイランド状に形成され、隣接するアイランド状の有機絶縁層は互いに連結されないことを特徴としている。
本構成では、画素電極間の有機絶縁層は膜厚方向に完全に除去された構成となっているため、有機絶縁層を介した画素電極間の電流の漏れを完全に防止することができる。
【００１３】
本発明の表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板の画素電極に対向して設けられた対向電極を有する対向基板と、上記アクティブマトリクス基板と上記対向基板との間に保持される光変調層とを備えたことを特徴としている。
本構成では、画素電極間の電流リークを防止できるようにした上記アクティブマトリクス基板を用いているため、コントラストの高い高品位な表示を得ることができる。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、基板上に走査線を形成する工程と、上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程と、上記有機絶縁層の上記画素電極の形成されていない領域を、ドライエッチングにより厚み方向に除去する工程とを備えたことを特徴としている。
【００１５】
本製造方法によれば、ドライエッチングによって、画素電極間に介在する有機絶縁層が、表層部側から膜厚方向に一部除去されるため、画素電極間の領域には、有機絶縁層の下地部分が露出した表面抵抗の高い領域が形成される。そして、このような表面抵抗の高い領域によって、隣接する画素電極同士は表面伝導に関して良絶縁状態となり、有機絶縁層表面を伝わる画素電極間の電流リークが防止される。
【００１６】
この際、上記ドライエッチングに、フッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いることが好ましい。これにより、有機絶縁層にダメージを与えることなく表層部の変質層を完全に除去できる。
上記ドライエッチングを、上記画素電極をマスクとして行なってもよい。これにより、ドライエッチング用のマスクを不要とでき、製造工程を簡略化できる。
また、上記画素電極をパターン形成した際に上記画素電極上に積層されたレジストを上記ドライエッチングのマスクとして用いてもよい。これにより、ドライエッチングによる画素電極へのダメージを抑えることができる。
なお、上記ドライエッチングのエッチング量が５ｎｍ以上であることが好ましい。これにより、表面抵抗の高い有機絶縁層９の下地部分を確実に露出させることができる。
【００１７】
また、本発明のアクティブマトリクス基板の製造方法は、基板上に走査線を形成する工程と、上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に、上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、画素領域の周囲の上記有機絶縁層を厚み方向に除去し、隣接する有機絶縁層が連結されないようにアイランド状に区画するとともに上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、上記画素領域に形成された上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程とを備えたことを特徴としている。
本製造方法によれば、アイランド状に形成された有機絶縁層上にそれぞれ画素電極を形成しているため、有機絶縁層を介した画素電極間の電流リークを完全に防止することができる。
【００１８】
また、上記コンタクトホールを形成する工程と上記画素電極を形成する工程との間に、プラズマクリーニングによりコンタクトホールを清浄する工程を更に備えてもよい。
本製造方法によれば、このようなプラズマクリーニングによってコンタクトホールを形成する工程においてスイッチング素子上に付着した残渣物や自然酸化膜等を除去することができ、その後に形成する画素電極とスイッチング素子とのコンタクト抵抗を低減することができる。なお、プラズマクリーニングによって有機絶縁層の表層部に抵抗の小さい変質層が形成されるが、このような変質層の内、画素電極の形成されていない領域に位置する変質層は、その後に行なわれるドライエッチングの工程で除去され、画素電極間に有機絶縁層の下地部分の露出した表面抵抗の高い領域が形成される。このため、有機絶縁層の表層部を伝わる画素電極間のリーク電流が生じる虞はない。また、ドライエッチングが行なわれるのが画素電極形成後であるため、このようなドライエッチングによって、プラズマクリーニングにより清浄したコンタクトホール内部が再度汚染されることはない。
【００１９】
【発明の実施の形態】
〔第１実施形態〕
〔アクティブマトリクス基板及びそれを用いた表示装置〕
図１，図２は、それぞれ本発明の表示装置の一例である液晶表示装置の構成を説明するための断面図及び平面図である。なお、図１（ａ）及び図３（ａ）〜図７（ａ）はそれぞれ図２のＩａ−Ｉａ′断面図を示し、図１（ｂ）及び図３（ｂ）〜図７（ｂ）はそれぞれ図２のＩｂ−Ｉｂ′断面図を示している。また、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００２０】
図１，図２に示すように、本実施形態の液晶表示装置は、アクティブマトリクス基板５０と、対向基板６０と、基板５０，６０の間に保持される光変調層としての液晶層７０とを備えて構成されている。
アクティブマトリクス基板５０は、ガラスやプラスチック等からなる基板本体１上に、それぞれ行方向，列方向にそれぞれ複数の走査線１５，信号線１２が電気的に絶縁されて形成され、各走査線１５，信号線１２の交差部近傍に、スイッチング素子として、ゲート電極２，ドレイン電極６，ソース電極７を有するＴＦＴ３０が形成されている。以下では、基板１上において、画素電極１０が形成される領域，スイッチング素子３０が形成される領域，走査線１５及び信号線１２が形成される領域を、それぞれ画素領域１０１，素子領域１０２，配線領域１０３と呼ぶ。
【００２１】
本実施形態のＴＦＴ３０は逆スタガ型の構造を有し、本体となる基板１の最下層部から順にゲート電極２，ゲート絶縁膜３，半導体層４，５，ドレイン電極６及びソース電極７が形成されている。すなわち、走査線１５の一部が延出されてゲート電極２が形成され、これを覆ったゲート絶縁層３上にゲート電極２を平面視で跨るようにアイランド状の半導体層４が形成され、この半導体層４の両端側の一方に半導体層５を介してドレイン電極６が、他方に半導体層５を介してソース電極７が形成されている。
基板１には、ガラスの他、ポリ塩化ビニル，ポリエステル，ポリエチレンテレフタレート等の合成樹脂類や天然樹脂等の透明な絶縁基板を用いることができる。
ゲート電極２は、アルミニウム（Ａｌ），モリブデン（Ｍｏ），タングステン（Ｗ），タンタル（Ｔａ），チタン（Ｔｉ），銅（Ｃｕ），クロム（Ｃｒ）等の金属或いはこれら金属を一種類以上含んだＭｏ−Ｗ等の合金からなり、図２に示すように、行方向に配設される走査線１５と一体に形成されている。
【００２２】
ゲート絶縁層３は酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮｙ）等のシリコン系の絶縁膜からなり、走査線１５及びゲート電極２を覆うように基板１全面に形成されている。
半導体層４は、不純物ドープの行なわれないアモルファスシリコン（ａ−Ｓｉ）等からなるｉ型の半導体層であり、ゲート絶縁層３を介してゲート電極２と対向する領域がチャネル領域として構成される。
【００２３】
ドレイン電極６及びソース電極７は、Ａｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属及びこれら金属を一種類以上含んだ合金からなり、ｉ型半導体層４上に、チャネル領域を挟むように対向して形成されている。また、ドレイン電極６は列方向に配設される信号線１２と一体に形成されている。なお、ｉ型半導体層４とドレイン電極６及びソース電極７との間で良好なオーミック接触を得るために、ｉ型半導体層４と各電極６，７との間には、リン（Ｐ）等のＶ族元素を高濃度にドープしたｎ型半導体層５が設けられている。
【００２４】
また、基板１上には絶縁層８，９が積層され、更にこの絶縁層９上に画素電極１０が形成されている。
画素電極１０は、有機絶縁層９上にマトリクス状に複数形成され、走査線１５と信号線１２とによって区画された領域に対応させて一つずつ設けられている。そして、この画素電極１０は、上記領域内においてＴＦＴ３０の形成された隅角部の領域（素子領域１０２）を除いて、その端辺が絶縁層８，９下層に配された走査線１５及び信号線１２に沿うように配されており、ＴＦＴ３０及び走査線１５，信号線１２を除く基板１の略全ての領域を画素領域１０１とするようになっている。
これらの画素電極１０には、錫ドープ酸化インジウム（ＩＴＯ）や亜鉛ドープ酸化インジウム（ＩＺＯ）等の光透過性を有する導電膜を用いることができる。また、反射型の表示装置に用いる場合には、アルミニウム（Ａｌ）等の光反射性の高い導電膜を用いてもよい。
【００２５】
基板１上に形成された絶縁層は窒化シリコン（ＳｉＮｙ）等のシリコン系絶縁膜からなる無機絶縁層８と、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテンポリマ（ＢＣＢ）等からなる有機絶縁層９との二層構造となっており、ＴＦＴ３０の保護機能を強化するようになっている。また、有機絶縁層９には、１×１０１３Ω以上の高い表面抵抗を示す部材が用いられ、画素電極１０間のリーク電流を防止するようになっている。さらに、この有機絶縁層９は基板１上に比較的厚く積層され、画素電極１０とＴＦＴ３０及び配線１５，１２との絶縁を確実にし、画素電極１０との間に大きな寄生容量が発生するのを防止するとともに、厚膜の有機絶縁層９によりＴＦＴ３０や配線１５，１２によって形成された基板１の段差構造が平坦化されるようになっている。なお、有機絶縁層９には感光性のアクリル樹脂が好適に用いられ、これにより、後述の〔アクティブマトリクス基板の製造方法〕の欄で説明するように、コンタクトホールを形成する際の工程を簡略化できる。
【００２６】
また、ソース電極７の上方には、絶縁層８，９を膜厚方向に貫通するコンタクトホール１６が形成されており、このコンタクトホール１６に形成された導電部１０ａを介して、絶縁層９上に形成された画素電極１０と、絶縁層８下層に配されたソース電極７とが電気的に接続されている。
さらに、素子領域１０２や配線領域１０３等の有機絶縁層９の非画素領域には、表層部を一部除去して形成された凹部Ｇが設けられ、有機絶縁層９の下地部分が露出した状態となっている。この凹部Ｇの表面は、有機絶縁層９の下地部分と同じ１×１０１３Ωの高い表面抵抗を示すため、隣接する画素電極１０間は表面伝導に関して良絶縁状態となっている。
【００２７】
そして、このように構成された基板１上には、更に画素電極１０及び有機絶縁層９を覆うようにラビング等の所定の配向処理が施されたポリイミド等からなる配向膜５１が形成されている。
一方、対向基板６０は、ガラスやプラスチック等からなる透光性の基板本体６１上に、少なくとも表示領域に対応するように、ＩＴＯやＩＺＯ等の透明な対向電極（共通電極）６２が形成され、更に、基板６１の少なくとも表示領域に対応する位置に、所定の配向処理が施されたポリイミド等からなる配向膜６３が形成されている。
そして、上述のように構成された基板５０，６０は、基板周辺部に矩形枠状に塗布された熱硬化性のシール材（図示略）によって接着され、基板５０，６０間に配置されるスペーサ部材（図示略）によって一定に離間された状態で保持されるとともに、基板５０，６０及びシール材によって密閉された空間に液晶７０が封入されている。
【００２８】
したがって、本実施形態のアクティブマトリクス基板によれば、有機絶縁層９表面の画素電極の形成されていない素子領域１０２，配線領域１０３に、表面抵抗の高い有機絶縁層９の下地部分が露出した凹部が形成されているため、このような高抵抗領域により隣接する画素電極１０同士は表面伝導に関して良絶縁状態となり、画素電極１０間の電流リークが防止される。
また、このような画素電極１０間の電流リークを防止したアクティブマトリクス基板を用いて表示装置を構成することにより、高品位な表示を得ることができる。特に、このようなアクティブマトリクス基板５０を透過型液晶表示装置に用いた場合、凹部Ｇの表面抵抗は１×１０１３Ωとなっているため、表示のコントラストを３００以上とすることができる（図１２参照）。
なお、画素電極１０の下に形成されている有機絶縁層９の最上層部分は、後述するアクティブマトリクス基板の製造方法において適用されるプラズマ処理によって、低抵抗化された変質層１４とされている。
【００２９】
〔アクティブマトリクス基板の製造方法〕
次に、本発明のアクティブマトリクス基板５０の製造方法の一例として、ＴＦＴアレイ基板を製造する方法について、図３〜図７を参照して説明する。
【００３０】
まず、ガラスやプラスチック等の基板１上に、公知の手法により、図３（ａ），図３（ｂ）に示すようなＴＦＴ３０及び走査線１５，信号線１２を形成する。このようなＴＦＴ３０の製造方法としては、例えば、まず、基板１上に、スパッタによりＡｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属或いはこれらを含む合金を成膜し、フォトリソグラフィ工程及びエッチング工程により、ゲート電極２及び走査線１５をパターン形成する。次に、この上に、プラズマＣＶＤやスパッタ等によりＳｉＯｘやＳｉＮｙ等のシリコン系絶縁膜からなるゲート絶縁層３を成膜する。そして、大気にさらすことなくａ−Ｓｉ等からなるｉ型半導体層４及びｎ型半導体層５を成膜し、フォトリソグラフィ工程及びエッチング工程により、半導体層４，５を島状にパターン形成する。次に、この上に、スパッタによりＡｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属或いはこれらを含む合金を成膜し、エッチングにより、ドレイン電極６，ソース電極７，信号線１２をパターン形成する。次に、このドレイン電極６及びソース電極７をマスクとしてｎ型半導体層５をエッチングし、分離する。
【００３１】
次に、これらのＴＦＴ３０，走査線１５，信号線１２を覆うように、プラズマＣＶＤにより、基板１上に窒化シリコン（ＳｉＮｘ）からなる無機絶縁層８を成膜し、続いて、アクリル系樹脂、ポリイミド系樹脂、或いはＢＣＢ等からなる有機絶縁層９をスピンコートにより塗布して、ＴＦＴ３０及び配線１５，１２による段差構造をできる限り平坦化する。そして、ソース電極７上方の有機絶縁層９に貫通孔を形成する。この際、有機絶縁層９として、感光性の樹脂を用いた場合には、有機絶縁層８を露光，現像することで有機絶縁層９に貫通孔が形成されるため、製造工程を簡略化できる。また、非感光性樹脂を用いた場合には、ドライエッチング等により貫通孔を形成する。
次に、有機絶縁層９をマスクとして、ＳＦ６，Ｏ２，Ａｒを用いた反応ガスによりドライエッチングして上記貫通孔底面の無機絶縁層８を除去し、有機絶縁層９表面からソース電極７に通じるコンタクトホール１６を形成する（図４（ａ），図４（ｂ）参照）。
【００３２】
この際、露出したソース電極７の表面はエッチング残渣や自然酸化膜１３等によって汚染されているため、コンタクトホール１６内を清浄するための表面処理が必要となる。具体的には、絶縁層８，９をマスクとし、Ａｒガスを用いたプラズマクリーニング（逆スパッタ）を行ない、ソース電極７上のエッチング残渣や自然酸化膜１３等の汚染物を除去する（図５（ａ）図５（ｂ）参照）。なお、このプラズマクリーニングによって有機絶縁層９の表面が部分的に炭化し、抵抗の小さい変質層１４が形成される。
【００３３】
次に、コンタクトホール１６の内面を含む絶縁層８，９上に、スパッタにより導電膜を成膜し、エッチングにより複数の画素電極１０をマトリクス状にパターン形成する（図６（ａ），図６（ｂ）参照）。なお、アクティブマトリクス基板を透過型表示装置に用いる場合には、このような導電膜としてＩＴＯ，ＩＺＯ等の光透過性の高い導電膜を成膜し、反射型表示装置に用いる場合には、Ａｌ等の光反射性の高い導電膜を成膜する。
次に、画素電極１０が形成されていない有機絶縁層９表面の絶縁性を回復させるため、有機絶縁層９の表層部を改質又は除去するための表面処理を行なう。これは、上記のプラズマクリーニングの工程において、有機絶縁層９表面に形成された低抵抗の変質層１４により、隣接する画素電極１０間に電流リークを生じさせる虞があるためである。
【００３４】
具体的には、画素電極１０をマスクとするドライエッチングにより有機絶縁層９の表層部を一部除去し、有機絶縁層９表面の画素電極１０の形成されていない領域（即ち、素子領域１０２と配線領域１０３）に、表面抵抗の高い有機絶縁層９の下地部分が露出した領域（凹部Ｇ）を形成する（図７（ａ），図７（ｂ）参照）。このように変質層を除去する方法によれば、他のプロセスとの整合性を取る必要もなく、従来のようにプロセスの自由度を損なうことはない。また、画素電極１０自体をマスクとしてドライエッチングを行なった場合、エッチング用のマスクを新たに設ける必要がなく、製造工程を簡略化できる。この際、画素電極１０にダメージを与えないようにするために、反応ガスとして、Ｏ２，ＳＦ６，ＣＦ４，Ｃｌ２，ＨＣｌ，ＢＣｌ３等、フッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いて行なう。このような反応ガスはＩＴＯ等のエッチングレートが小さいため、このようなガスを用いることにより、画素電極１０に与えるダメージを極力抑えながら有機絶縁層９のみを中心にエッチングすることができる。
【００３５】
また、画素電極１０上に保護膜を形成した後、この保護膜をマスクとして上記のドライエッチングを行なうようにしてもよい。これにより、画素電極１０のダメージを確実に防止することができる。上記の保護膜としては、画素電極１０をパターン形成する際に画素電極１０上に積層されたレジストを用いることができる。このようなレジストを画素電極１０形成後に剥離することなく再利用することで、保護膜を新たに形成する必要がなく、製造工程を簡略化できる。特に、ＡｌやＣｒ等の金属はＣｌ２，ＨＣｌ，ＢＣｌ３等のガスによりエッチングされやすいため、Ｃｌを含む反応ガスを用いてドライエッチングを行なう場合には、画素電極１０をレジスト等の保護膜によりマスキングすることが望ましい。なお、プラズマクリーニングの条件にもよるが、変質層１４の層厚は概ね５ｎｍ程度であるため、ドライエッチングのエッチング量は５ｎｍ〜２０ｎｍ程度とすることが好ましい。これにより、表面抵抗の高い有機絶縁層９の下地部分が確実に露出される。
最後に、印刷やスピンコートにより基板１全面にポリイミド等からなる配向膜５１を形成し、ラビング等の所定の配向処理を施す（図１参照）。
以上のようにして、ＴＦＴアレイ基板５０が製造される。
【００３６】
したがって、上記のアクティブマトリクス基板の製造方法によれば、ドライエッチングにより素子領域１０２や配線領域１０３等の画素電極１０の形成されていない領域の有機絶縁層９の表層部を除去しているため、隣接する画素電極１０の間には、有機絶縁層９の下地部分が露出した表面抵抗の高い凹部Ｇが形成される。これにより、隣接する画素電極１０同士は表面伝導に関して良絶縁状態となり、画素電極１０間の電流リークが防止される。
この際、ドライエッチングをフッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いて行なっているため、画素電極１０に与えるダメージを極力抑えながら有機絶縁層９をエッチングすることができる。
【００３７】
なお、上述のように、本実施形態のアクティブマトリクス基板では、本体となる基板１に絶縁性の基板を用いているが、これ以外にも、ステンレス等の導電基板に絶縁膜を形成し、この絶縁膜上に上記ＴＦＴ３０や各種配線１５，１２等を形成してもよい。
また、ＴＦＴ３０及び配線１５，１２と画素電極１０とを絶縁する絶縁層は、上述のような無機絶縁層８及び有機絶縁層９からなる二層構造のものに限定されず、有機絶縁層９のみでもよい。
さらに、有機絶縁層９は、バルクの抵抗を１×１０１３Ω以上とする代わりに、所定の表面処理により凹部Ｇの形成される表層部の抵抗のみ１×１０１３Ω以上となるようにしてもよい。
また、上記の光変調層７０としては、液晶以外に、分散媒中に着色帯電粒子を分散させたものを用いることもでき、これにより、表示装置を電気泳動表示装置とすることもできる。また、表示装置は透過型、反射型或いは半透過反射型のいずれの形態であってもよい。
【００３８】
〔第２実施形態〕
〔アクティブマトリクス基板及びそれを用いた表示装置〕
図８は、本発明に係るアクティブマトリクス基板の構成を説明するための断面図である。なお、図８（ａ）〜図１１（ａ）はそれぞれ図２のＩａ−Ｉａ′断面図を示し、図８（ｂ）〜図１１（ｂ）はそれぞれ図２のＩｂ−Ｉｂ′断面を示している。また、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。さらに、上記第１実施形態と同様の構成については同じ符号を付し、その説明を一部省略するとともに、図２を流用して説明する。
【００３９】
図８に示すように、本実施形態の表示装置は、図１に示す上記第１実施形態のものと同様に、アクティブマトリクス基板５０′と、これに対向配置される対向基板６０との間に光変調層としての液晶層７０が保持された構造となっている。
アクティブマトリクス基板５０′は、上記第１実施形態のものと同様に、基板本体１上に、行方向に複数配された走査線１５と列方向に複数配された信号線１２とを備え、各走査線１５と信号線１２との交差部近傍にスイッチング素子としてのＴＦＴ３０を備えている。また、基板１上には、無機絶縁層８，有機絶縁層９からなる二層構造の絶縁層が積層され、更にこの有機絶縁層９上に画素電極１０が形成されている。
本実施形態のアクティブマトリクス基板５０′では、画素電極１０間の有機絶縁層９に凹部Ｇが形成される代わりに、画素電極１０間の有機絶縁層９が膜厚方向に完全に除去されている点のみ上記第１実施形態のものと異なる。そして、これ以外のアクティブマトリクス基板５０′の構成及びそれを用いた表示装置の構成については上記第１実施形態と同様であるため、その説明を省略する。
【００４０】
つまり、有機絶縁層９は、配線領域１０３を除く領域（即ち、画素領域１０１と素子領域１０２とを含む領域）にアイランド状に形成され、それ以外の領域の有機絶縁層９は完全に除去された構造となっている。このため、有機絶縁層９は、走査線１５及び信号線１２によって区画される矩形の領域に、互いに連結されることなく碁盤目状に複数配され、配向膜５１を介して互いに隔離された構成となる。そして、この碁盤目状に形成された各有機絶縁層９上に画素電極１０が一つずつ形成され、コンタクトホール１６を介して無機絶縁層８の下層に配されたソース電極７と電気的に接続されている。
【００４１】
したがって、本実施形態のアクティブマトリクス基板によれば、隣接して配される画素電極１０同士を表面伝導に関して略完全に絶縁することができる。これにより、有機絶縁層９を介した画素電極１０間の電流リークを完全に防止することができる。
なお、上述のように、本実施形態のアクティブマトリクス基板では、アイランド状に形成される有機絶縁層９の形成領域を画素領域１０１と素子領域１０２としたが、隣接する有機絶縁層９同士が互いに隔離された状態で、上記形成領域を配線領域１０３に一部オーバーラップさせることも勿論可能である。
【００４２】
〔アクティブマトリクス基板の製造方法〕
本実施形態のアクティブマトリクス基板の製造方法では、ＴＦＴ３０の製造工程まで上記第１実施形態のアクティブマトリクス基板の製造方法と同じであるため、ここでは、それ以降に行なわれる工程についてのみ、図９〜図１１に基づいて説明する。
【００４３】
本製造方法では、ＴＦＴ３０，走査線１５，信号線１２が形成された図３に示す基板１上にプラズマＣＶＤにより窒化シリコン（ＳｉＮｘ）からなる無機絶縁層８を成膜する。
次に、アクリル系樹脂、ポリイミド系樹脂、或いはＢＣＢ等からなる有機絶縁層９をスピンコートにより塗布して、ＴＦＴ３０及び配線１５，１２による段差構造をできる限り平坦化する。そして、ソース電極７上方の有機絶縁層９に貫通孔を形成するとともに、配線領域１０３（即ち、画素領域１０１と素子領域１０２を除く領域）の有機絶縁層９を除去する。これにより、走査線１５及び信号線１２によって区画された個々の領域に矩形状の有機絶縁層９が、互いに連結されることなく一つずつ形成され、基板１上には、このように形成された複数の有機絶縁層９が碁盤目状に配置される。
【００４４】
そして、有機絶縁層９をマスクとして、ＳＦ６，Ｏ２，Ａｒを用いた反応ガスによりドライエッチングを行ない、ソース電極上方に形成した貫通孔底面の無機絶縁層８を除去してコンタクトホール１６を形成する（図９（ａ），図９（ｂ）参照）。
次に、絶縁層８，９をマスクとして、Ａｒガスを用いたプラズマクリーニング（逆スパッタ）によりコンタクトホール１６内を清浄し、ソース電極７上のエッチング残渣や自然酸化膜１３等の汚染物を除去する（図１０（ａ），図１０（ｂ）参照）。
【００４５】
次に、コンタクトホール１６の内面を含む絶縁層８，９上に、スパッタにより導電膜を成膜し、エッチングにより、碁盤目状に形成された個々の有機絶縁層９の上に一つずつ画素電極１０をパターン形成する（図１１（ａ），図１１（ｂ）参照）。なお、有機絶縁層９上にはプラズマダメージにより変質層１４が形成されているが、個々の有機絶縁層９は互いに隔離された状態となっているため、このような変質層１４は画素電極１０間の表面伝導に寄与しない。
最後に、印刷やスピンコートにより基板１全面にポリイミド等からなる配向膜５１を形成し、ラビング等の所定の配向処理を施す（図１参照）。
以上のようにして、アクティブマトリクス基板１０が製造される。
したがって、上記のアクティブマトリクス基板の製造方法によれば、各画素電極１０間の有機絶縁層９を膜厚方向に完全に除去することで、隣接する有機絶縁層９同士を互い隔離することができる。これにより、各有機絶縁層９上に形成された各画素電極１０同士を表面伝導に関して完全に絶縁することができる。
【００４６】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記のＴＦＴ３０は逆スタガ型の構造に限定されず、スタガ型のＴＦＴであってもよい。また、スイッチング素子はＴＦＴに限定されず、メタル層の間に絶縁層を挟んでなるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造のダイオードであってもよい。
【００４７】
さらに、画素電極１０の形状は、図２に示すような形状に限定されず、例えば本アクティブマトリクス基板を反射型の表示装置に用いる場合には、画素電極１０の形成領域を素子領域１０２及び配線領域１０３まで広げ、走査線１５及び信号線１２によって区画される矩形の形状とすることができる。つまり、反射型の表示装置では画素電極１０の裏面側の構造物によって表示が影響されることはないため、素子領域１０２と画素領域１０１とを完全にオーバーラップさせるとともに、画素領域１０１を配線領域１０３に一部オーバーラップさせて画素領域１０１をできるだけ大きくすることで、開口率を高めて反射の輝度を最大限高めることができる。
【００４８】
【実施例】
本発明者らは、本発明の効果を実証するために本発明に係る製造方法により実際にアクティブマトリクス基板を作製した。その結果について以下、説明する。
本実施例のアクティブマトリクス基板は上記第１実施形態の構成を基本とし、有機絶縁層として、１０１３Ωの表面抵抗を有する感光性のアクリル樹脂を用い、画素電極としてＡｌ反射板を用いた。
また、本実施例では、画素電極とソース電極との間で良好な接触抵抗（１０−２Ωｃｍ程度）が得られるように、プラズマクリーニングの電力を２００Ｗ程度に設定した。その結果、有機絶縁層の表層部は変質し、表面抵抗が１０９Ω〜１０１１Ωに低下した。
【００４９】
次に、画素電極をそのままマスクとし、反応ガスとして、Ａｒガス３００ｓｃｃｍとＳＦ６ガス３ｓｃｃｍとの混合ガスを用い、圧力を５０ｍｔｏｒｒ、電力を５０Ｗとした条件でプラズマ処理（ドライエッチング）を行なった。その結果、Ａｌとアクリル樹脂とのエッチングレートの選択比は１：１００以上となり、Ａｌに殆どダメージを与えることなくアクリル樹脂のみを除去でき、表面抵抗の高い有機絶縁層の下地部分を露出させることができた。
【００５０】
【発明の効果】
以上、詳述したように本発明によれば、画素電極の周囲に表面抵抗の高い有機絶縁層の下地部分を露出させた凹部を設けているため、このような高抵抗領域により隣接する画素電極同士を表面伝導に関して良絶縁状態することができる。これにより、有機絶縁層を介した画素電極間の電流リークを防止することができる。また、このようなアクティブマトリクス基板を表示装置に用いることで、高品位な表示を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る表示装置の概略構成を示す断面図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図２】本発明に係る表示装置の概略構成を示す上面視図である。
【図３】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図４】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図５】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図６】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図７】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図８】本発明の第２実施形態に係る表示装置の概略構成を示す断面図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図９】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１０】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１１】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１２】透過型液晶表示装置における画素電極間のリーク電流とコントラストとの関係を示す図である。
【図１３】プラズマクリーニングによる基板の電気特性への影響を示す図であり、（ａ）はプラズマクリーニングの電力と画素電極の形成される有機絶縁層表面の表面抵抗との関係を示す図であり、（ｂ）はプラズマクリーニングの電力と画素電極／ソース電極間のコンタクト抵抗との関係を示す図である。
【符号の説明】
１ 基板
６ ドレイン電極
７ ソース電極
９ 有機絶縁層
１０ 画素電極
１２ 信号線
１５ 走査線
１６ コンタクトホール
３０ ＴＦＴ（スイッチング素子）
５０ ＴＦＴアレイ基板（アクティブマトリクス基板）
６０ 対向基板
６２ 対向電極
７０ 液晶層（光変調層）
１０１ 画素領域
１０２ 素子領域
１０３ 配線領域
Ｇ 凹部
【発明の属する技術分野】
本発明は、液晶表示装置等に用いて好適の、アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置に関する。
【０００２】
【従来の技術】
近年、表示デバイスの分野では、高表示品質の得られるアクティブマトリクス型の表示装置が広く用いられている。このアクティブマトリクス型の表示装置では、基板上にマトリクス状に配された多数の画素電極の一つ一つにスイッチング素子を設けたもので、確実なスイッチングにより大型化，高精細化等の特性を容易に得ることができる。
【０００３】
このような表示装置では、更に画素領域をできるだけ大きくして表示の明るさを向上することが求められている。このため、アクティブマトリクス基板全面に厚膜の絶縁膜を形成し、この絶縁膜の上に画素電極を形成したものが実用化されている。このように絶縁膜上に画素電極を上置きする構造のものでは、絶縁膜下層に配された走査線や信号線等と上層に配された画素電極との間で電気的な短絡を生じることがないため、これら配線にオーバーラップさせるように広い面積で画素電極を形成することが可能となる。これにより、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｇｉｓｔｏｒ、以下ＴＦＴと略記する）等のスイッチング素子や走査線，信号線の形成された領域以外を全て画素領域とでき、開口率を向上させることができる。また、液晶表示装置に用いる場合、厚膜の絶縁膜によってＴＦＴや走査線，信号線部の段差構造が平坦化されるため、上記段差部で生じていた液晶分子の配向乱れによる表示不良をなくすことができる利点もある。
【０００４】
このような絶縁膜としては、これまで、ＣＶＤで成膜したシリコン系の無機絶縁膜が用いられていたが、ＣＶＤにより厚膜を形成すると成膜時間がかかりすぎる上、シリコン系の絶縁膜は誘電率が高く、画素電極との間に大きな寄生容量が発生してしまう。このため、誘電率が小さく、印刷やスピンコート等により短時間で比較的均一に成膜でき、コスト的にも有利な有機系の絶縁膜が広く採用されている。
【０００５】
ところで、上述のように画素電極を絶縁膜上に上置きした構造のものでは、ＴＦＴのソース電極と画素電極とのコンタクトは、絶縁膜を膜厚方向に貫通するコンタクトホールを介して行なわれる。
このコンタクトホールは、エッチングによって形成されるが、この際、ソース電極の表面にエッチング残渣や自然酸化膜が存在すると、コンタクト抵抗が悪化し表示不良の発生や信頼性の低下を招く。このため、プラズマクリーニング（又は逆スパッタ）等を行なってこのようなソース電極表面のエッチング残渣や自然酸化膜等を除去した後、画素電極を形成している。
【０００６】
【発明が解決しようとする課題】
しかしながら、プラズマクリーニングを行なった際に、プラズマダメージによって有機膜表面が炭化し、有機膜表面に変質層が形成されることがある。この変質層は炭化により表面抵抗が小さくなっているため、有機膜表面の絶縁性を劣化させ、画素電極間に介在する低抵抗な変質層によって画素電極間にリーク電流が発生する虞がある。このため、このような基板を用いて表示装置を構成した場合に、その表示のコントラストを低下させる虞がある。
【０００７】
図１２は、透過型液晶表示装置における画素電極間のリーク電流とコントラストとの関係を示しており、図１３はプラズマクリーニングの電力と有機膜の表面抵抗及びコンタクト抵抗との関係を示している。図１２に示すように、コントラストは、リーク電流が１０−１２Ａを超えた段階で徐々に下がり始め、１０−１０Ａを超えると急激に落ち込むことがわかる。このため、表示を安定させるためには、リーク電流を１０−１２Ａ以下に抑えることが好ましい。この場合、プラズマクリーニングの電力を１００Ｗ以下に抑えることが好ましいと考えられる（図１３（ａ）参照）が、逆に、プラズマクリーニングの電力を１００Ｗ以下に抑えると、画素電極とソース電極とのコンタクト抵抗が１０２Ωｃｍ以上となり、図１３（ｂ）に示すように、良好なコンタクトが得られなくなる虞がある。
【０００８】
このような不具合を回避するために、例えば、有機絶縁膜上に保護膜を形成した後、プラズマクリーニングを行なう方法が考えられる。しかし、この場合、保護膜の成膜とパターニングの工程が増えるため、生産性の低下やコストの増加を招いてしまう。
また、有機絶縁膜に与えるダメージが小さくなるような特殊なガスを用いてドライエッチングを行なったり、劣化の少ない特殊な有機材料によりプラズマクリーニングを行なう方法も考えられるが、このように劣化の少ない特殊な材料やプロセス条件が選定，選択されることでプロセスの自由度が小さくなり、生産性や信頼性を損なう虞がある。
【０００９】
本発明は、上述の課題に鑑み創案されたもので、画素電極間の電流リークを防止できるようにした、アクティブマトリクス基板及びそれを用いた表示装置を提供することを目的とする。
また、本発明は、プロセスの自由度を損なうことなく画素電極間の電流リークを防止できるようにした、アクティブマトリクス基板の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明のアクティブマトリクス基板は、基板と、上記基板上に設けられた走査線と、上記基板上に上記走査線と交差するように設けられた信号線と、上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、上記有機絶縁層の上記画素電極が形成されていない領域に、上記有機絶縁層の表層部を一部除去してなる凹部が形成されたことを特徴としている。
【００１１】
本構成によれば、画素電極の周囲に、表面抵抗の高い有機絶縁層の下地部分を露出させた凹部を設けているため、このような高抵抗領域により隣接する画素電極同士を表面伝導に関して良絶縁状態することができる。これにより、有機絶縁層を介した画素電極間の電流リークを防止することができる。
このとき、上記凹部の表面抵抗が１×１０１３Ω以上であることが望ましい。本構成によれば、アクティブマトリクス基板を透過型液晶表示装置に適用した場合、表示のコントラストを３００以上とすることができる。
【００１２】
また、本発明のアクティブマトリクス基板は、基板と、上記基板上に設けられた走査線と、上記基板上に上記走査線と交差するように設けられた信号線と、上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、上記有機絶縁層は、上記画素電極の形成される画素領域を含む領域にアイランド状に形成され、隣接するアイランド状の有機絶縁層は互いに連結されないことを特徴としている。
本構成では、画素電極間の有機絶縁層は膜厚方向に完全に除去された構成となっているため、有機絶縁層を介した画素電極間の電流の漏れを完全に防止することができる。
【００１３】
本発明の表示装置は、上記アクティブマトリクス基板と、上記アクティブマトリクス基板の画素電極に対向して設けられた対向電極を有する対向基板と、上記アクティブマトリクス基板と上記対向基板との間に保持される光変調層とを備えたことを特徴としている。
本構成では、画素電極間の電流リークを防止できるようにした上記アクティブマトリクス基板を用いているため、コントラストの高い高品位な表示を得ることができる。
【００１４】
また、本発明のアクティブマトリクス基板の製造方法は、基板上に走査線を形成する工程と、上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程と、上記有機絶縁層の上記画素電極の形成されていない領域を、ドライエッチングにより厚み方向に除去する工程とを備えたことを特徴としている。
【００１５】
本製造方法によれば、ドライエッチングによって、画素電極間に介在する有機絶縁層が、表層部側から膜厚方向に一部除去されるため、画素電極間の領域には、有機絶縁層の下地部分が露出した表面抵抗の高い領域が形成される。そして、このような表面抵抗の高い領域によって、隣接する画素電極同士は表面伝導に関して良絶縁状態となり、有機絶縁層表面を伝わる画素電極間の電流リークが防止される。
【００１６】
この際、上記ドライエッチングに、フッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いることが好ましい。これにより、有機絶縁層にダメージを与えることなく表層部の変質層を完全に除去できる。
上記ドライエッチングを、上記画素電極をマスクとして行なってもよい。これにより、ドライエッチング用のマスクを不要とでき、製造工程を簡略化できる。
また、上記画素電極をパターン形成した際に上記画素電極上に積層されたレジストを上記ドライエッチングのマスクとして用いてもよい。これにより、ドライエッチングによる画素電極へのダメージを抑えることができる。
なお、上記ドライエッチングのエッチング量が５ｎｍ以上であることが好ましい。これにより、表面抵抗の高い有機絶縁層９の下地部分を確実に露出させることができる。
【００１７】
また、本発明のアクティブマトリクス基板の製造方法は、基板上に走査線を形成する工程と、上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に、上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、画素領域の周囲の上記有機絶縁層を厚み方向に除去し、隣接する有機絶縁層が連結されないようにアイランド状に区画するとともに上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、上記画素領域に形成された上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程とを備えたことを特徴としている。
本製造方法によれば、アイランド状に形成された有機絶縁層上にそれぞれ画素電極を形成しているため、有機絶縁層を介した画素電極間の電流リークを完全に防止することができる。
【００１８】
また、上記コンタクトホールを形成する工程と上記画素電極を形成する工程との間に、プラズマクリーニングによりコンタクトホールを清浄する工程を更に備えてもよい。
本製造方法によれば、このようなプラズマクリーニングによってコンタクトホールを形成する工程においてスイッチング素子上に付着した残渣物や自然酸化膜等を除去することができ、その後に形成する画素電極とスイッチング素子とのコンタクト抵抗を低減することができる。なお、プラズマクリーニングによって有機絶縁層の表層部に抵抗の小さい変質層が形成されるが、このような変質層の内、画素電極の形成されていない領域に位置する変質層は、その後に行なわれるドライエッチングの工程で除去され、画素電極間に有機絶縁層の下地部分の露出した表面抵抗の高い領域が形成される。このため、有機絶縁層の表層部を伝わる画素電極間のリーク電流が生じる虞はない。また、ドライエッチングが行なわれるのが画素電極形成後であるため、このようなドライエッチングによって、プラズマクリーニングにより清浄したコンタクトホール内部が再度汚染されることはない。
【００１９】
【発明の実施の形態】
〔第１実施形態〕
〔アクティブマトリクス基板及びそれを用いた表示装置〕
図１，図２は、それぞれ本発明の表示装置の一例である液晶表示装置の構成を説明するための断面図及び平面図である。なお、図１（ａ）及び図３（ａ）〜図７（ａ）はそれぞれ図２のＩａ−Ｉａ′断面図を示し、図１（ｂ）及び図３（ｂ）〜図７（ｂ）はそれぞれ図２のＩｂ−Ｉｂ′断面図を示している。また、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
【００２０】
図１，図２に示すように、本実施形態の液晶表示装置は、アクティブマトリクス基板５０と、対向基板６０と、基板５０，６０の間に保持される光変調層としての液晶層７０とを備えて構成されている。
アクティブマトリクス基板５０は、ガラスやプラスチック等からなる基板本体１上に、それぞれ行方向，列方向にそれぞれ複数の走査線１５，信号線１２が電気的に絶縁されて形成され、各走査線１５，信号線１２の交差部近傍に、スイッチング素子として、ゲート電極２，ドレイン電極６，ソース電極７を有するＴＦＴ３０が形成されている。以下では、基板１上において、画素電極１０が形成される領域，スイッチング素子３０が形成される領域，走査線１５及び信号線１２が形成される領域を、それぞれ画素領域１０１，素子領域１０２，配線領域１０３と呼ぶ。
【００２１】
本実施形態のＴＦＴ３０は逆スタガ型の構造を有し、本体となる基板１の最下層部から順にゲート電極２，ゲート絶縁膜３，半導体層４，５，ドレイン電極６及びソース電極７が形成されている。すなわち、走査線１５の一部が延出されてゲート電極２が形成され、これを覆ったゲート絶縁層３上にゲート電極２を平面視で跨るようにアイランド状の半導体層４が形成され、この半導体層４の両端側の一方に半導体層５を介してドレイン電極６が、他方に半導体層５を介してソース電極７が形成されている。
基板１には、ガラスの他、ポリ塩化ビニル，ポリエステル，ポリエチレンテレフタレート等の合成樹脂類や天然樹脂等の透明な絶縁基板を用いることができる。
ゲート電極２は、アルミニウム（Ａｌ），モリブデン（Ｍｏ），タングステン（Ｗ），タンタル（Ｔａ），チタン（Ｔｉ），銅（Ｃｕ），クロム（Ｃｒ）等の金属或いはこれら金属を一種類以上含んだＭｏ−Ｗ等の合金からなり、図２に示すように、行方向に配設される走査線１５と一体に形成されている。
【００２２】
ゲート絶縁層３は酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮｙ）等のシリコン系の絶縁膜からなり、走査線１５及びゲート電極２を覆うように基板１全面に形成されている。
半導体層４は、不純物ドープの行なわれないアモルファスシリコン（ａ−Ｓｉ）等からなるｉ型の半導体層であり、ゲート絶縁層３を介してゲート電極２と対向する領域がチャネル領域として構成される。
【００２３】
ドレイン電極６及びソース電極７は、Ａｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属及びこれら金属を一種類以上含んだ合金からなり、ｉ型半導体層４上に、チャネル領域を挟むように対向して形成されている。また、ドレイン電極６は列方向に配設される信号線１２と一体に形成されている。なお、ｉ型半導体層４とドレイン電極６及びソース電極７との間で良好なオーミック接触を得るために、ｉ型半導体層４と各電極６，７との間には、リン（Ｐ）等のＶ族元素を高濃度にドープしたｎ型半導体層５が設けられている。
【００２４】
また、基板１上には絶縁層８，９が積層され、更にこの絶縁層９上に画素電極１０が形成されている。
画素電極１０は、有機絶縁層９上にマトリクス状に複数形成され、走査線１５と信号線１２とによって区画された領域に対応させて一つずつ設けられている。そして、この画素電極１０は、上記領域内においてＴＦＴ３０の形成された隅角部の領域（素子領域１０２）を除いて、その端辺が絶縁層８，９下層に配された走査線１５及び信号線１２に沿うように配されており、ＴＦＴ３０及び走査線１５，信号線１２を除く基板１の略全ての領域を画素領域１０１とするようになっている。
これらの画素電極１０には、錫ドープ酸化インジウム（ＩＴＯ）や亜鉛ドープ酸化インジウム（ＩＺＯ）等の光透過性を有する導電膜を用いることができる。また、反射型の表示装置に用いる場合には、アルミニウム（Ａｌ）等の光反射性の高い導電膜を用いてもよい。
【００２５】
基板１上に形成された絶縁層は窒化シリコン（ＳｉＮｙ）等のシリコン系絶縁膜からなる無機絶縁層８と、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテンポリマ（ＢＣＢ）等からなる有機絶縁層９との二層構造となっており、ＴＦＴ３０の保護機能を強化するようになっている。また、有機絶縁層９には、１×１０１３Ω以上の高い表面抵抗を示す部材が用いられ、画素電極１０間のリーク電流を防止するようになっている。さらに、この有機絶縁層９は基板１上に比較的厚く積層され、画素電極１０とＴＦＴ３０及び配線１５，１２との絶縁を確実にし、画素電極１０との間に大きな寄生容量が発生するのを防止するとともに、厚膜の有機絶縁層９によりＴＦＴ３０や配線１５，１２によって形成された基板１の段差構造が平坦化されるようになっている。なお、有機絶縁層９には感光性のアクリル樹脂が好適に用いられ、これにより、後述の〔アクティブマトリクス基板の製造方法〕の欄で説明するように、コンタクトホールを形成する際の工程を簡略化できる。
【００２６】
また、ソース電極７の上方には、絶縁層８，９を膜厚方向に貫通するコンタクトホール１６が形成されており、このコンタクトホール１６に形成された導電部１０ａを介して、絶縁層９上に形成された画素電極１０と、絶縁層８下層に配されたソース電極７とが電気的に接続されている。
さらに、素子領域１０２や配線領域１０３等の有機絶縁層９の非画素領域には、表層部を一部除去して形成された凹部Ｇが設けられ、有機絶縁層９の下地部分が露出した状態となっている。この凹部Ｇの表面は、有機絶縁層９の下地部分と同じ１×１０１３Ωの高い表面抵抗を示すため、隣接する画素電極１０間は表面伝導に関して良絶縁状態となっている。
【００２７】
そして、このように構成された基板１上には、更に画素電極１０及び有機絶縁層９を覆うようにラビング等の所定の配向処理が施されたポリイミド等からなる配向膜５１が形成されている。
一方、対向基板６０は、ガラスやプラスチック等からなる透光性の基板本体６１上に、少なくとも表示領域に対応するように、ＩＴＯやＩＺＯ等の透明な対向電極（共通電極）６２が形成され、更に、基板６１の少なくとも表示領域に対応する位置に、所定の配向処理が施されたポリイミド等からなる配向膜６３が形成されている。
そして、上述のように構成された基板５０，６０は、基板周辺部に矩形枠状に塗布された熱硬化性のシール材（図示略）によって接着され、基板５０，６０間に配置されるスペーサ部材（図示略）によって一定に離間された状態で保持されるとともに、基板５０，６０及びシール材によって密閉された空間に液晶７０が封入されている。
【００２８】
したがって、本実施形態のアクティブマトリクス基板によれば、有機絶縁層９表面の画素電極の形成されていない素子領域１０２，配線領域１０３に、表面抵抗の高い有機絶縁層９の下地部分が露出した凹部が形成されているため、このような高抵抗領域により隣接する画素電極１０同士は表面伝導に関して良絶縁状態となり、画素電極１０間の電流リークが防止される。
また、このような画素電極１０間の電流リークを防止したアクティブマトリクス基板を用いて表示装置を構成することにより、高品位な表示を得ることができる。特に、このようなアクティブマトリクス基板５０を透過型液晶表示装置に用いた場合、凹部Ｇの表面抵抗は１×１０１３Ωとなっているため、表示のコントラストを３００以上とすることができる（図１２参照）。
なお、画素電極１０の下に形成されている有機絶縁層９の最上層部分は、後述するアクティブマトリクス基板の製造方法において適用されるプラズマ処理によって、低抵抗化された変質層１４とされている。
【００２９】
〔アクティブマトリクス基板の製造方法〕
次に、本発明のアクティブマトリクス基板５０の製造方法の一例として、ＴＦＴアレイ基板を製造する方法について、図３〜図７を参照して説明する。
【００３０】
まず、ガラスやプラスチック等の基板１上に、公知の手法により、図３（ａ），図３（ｂ）に示すようなＴＦＴ３０及び走査線１５，信号線１２を形成する。このようなＴＦＴ３０の製造方法としては、例えば、まず、基板１上に、スパッタによりＡｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属或いはこれらを含む合金を成膜し、フォトリソグラフィ工程及びエッチング工程により、ゲート電極２及び走査線１５をパターン形成する。次に、この上に、プラズマＣＶＤやスパッタ等によりＳｉＯｘやＳｉＮｙ等のシリコン系絶縁膜からなるゲート絶縁層３を成膜する。そして、大気にさらすことなくａ−Ｓｉ等からなるｉ型半導体層４及びｎ型半導体層５を成膜し、フォトリソグラフィ工程及びエッチング工程により、半導体層４，５を島状にパターン形成する。次に、この上に、スパッタによりＡｌ，Ｍｏ，Ｗ，Ｔａ，Ｔｉ，Ｃｕ，Ｃｒ等の金属或いはこれらを含む合金を成膜し、エッチングにより、ドレイン電極６，ソース電極７，信号線１２をパターン形成する。次に、このドレイン電極６及びソース電極７をマスクとしてｎ型半導体層５をエッチングし、分離する。
【００３１】
次に、これらのＴＦＴ３０，走査線１５，信号線１２を覆うように、プラズマＣＶＤにより、基板１上に窒化シリコン（ＳｉＮｘ）からなる無機絶縁層８を成膜し、続いて、アクリル系樹脂、ポリイミド系樹脂、或いはＢＣＢ等からなる有機絶縁層９をスピンコートにより塗布して、ＴＦＴ３０及び配線１５，１２による段差構造をできる限り平坦化する。そして、ソース電極７上方の有機絶縁層９に貫通孔を形成する。この際、有機絶縁層９として、感光性の樹脂を用いた場合には、有機絶縁層８を露光，現像することで有機絶縁層９に貫通孔が形成されるため、製造工程を簡略化できる。また、非感光性樹脂を用いた場合には、ドライエッチング等により貫通孔を形成する。
次に、有機絶縁層９をマスクとして、ＳＦ６，Ｏ２，Ａｒを用いた反応ガスによりドライエッチングして上記貫通孔底面の無機絶縁層８を除去し、有機絶縁層９表面からソース電極７に通じるコンタクトホール１６を形成する（図４（ａ），図４（ｂ）参照）。
【００３２】
この際、露出したソース電極７の表面はエッチング残渣や自然酸化膜１３等によって汚染されているため、コンタクトホール１６内を清浄するための表面処理が必要となる。具体的には、絶縁層８，９をマスクとし、Ａｒガスを用いたプラズマクリーニング（逆スパッタ）を行ない、ソース電極７上のエッチング残渣や自然酸化膜１３等の汚染物を除去する（図５（ａ）図５（ｂ）参照）。なお、このプラズマクリーニングによって有機絶縁層９の表面が部分的に炭化し、抵抗の小さい変質層１４が形成される。
【００３３】
次に、コンタクトホール１６の内面を含む絶縁層８，９上に、スパッタにより導電膜を成膜し、エッチングにより複数の画素電極１０をマトリクス状にパターン形成する（図６（ａ），図６（ｂ）参照）。なお、アクティブマトリクス基板を透過型表示装置に用いる場合には、このような導電膜としてＩＴＯ，ＩＺＯ等の光透過性の高い導電膜を成膜し、反射型表示装置に用いる場合には、Ａｌ等の光反射性の高い導電膜を成膜する。
次に、画素電極１０が形成されていない有機絶縁層９表面の絶縁性を回復させるため、有機絶縁層９の表層部を改質又は除去するための表面処理を行なう。これは、上記のプラズマクリーニングの工程において、有機絶縁層９表面に形成された低抵抗の変質層１４により、隣接する画素電極１０間に電流リークを生じさせる虞があるためである。
【００３４】
具体的には、画素電極１０をマスクとするドライエッチングにより有機絶縁層９の表層部を一部除去し、有機絶縁層９表面の画素電極１０の形成されていない領域（即ち、素子領域１０２と配線領域１０３）に、表面抵抗の高い有機絶縁層９の下地部分が露出した領域（凹部Ｇ）を形成する（図７（ａ），図７（ｂ）参照）。このように変質層を除去する方法によれば、他のプロセスとの整合性を取る必要もなく、従来のようにプロセスの自由度を損なうことはない。また、画素電極１０自体をマスクとしてドライエッチングを行なった場合、エッチング用のマスクを新たに設ける必要がなく、製造工程を簡略化できる。この際、画素電極１０にダメージを与えないようにするために、反応ガスとして、Ｏ２，ＳＦ６，ＣＦ４，Ｃｌ２，ＨＣｌ，ＢＣｌ３等、フッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いて行なう。このような反応ガスはＩＴＯ等のエッチングレートが小さいため、このようなガスを用いることにより、画素電極１０に与えるダメージを極力抑えながら有機絶縁層９のみを中心にエッチングすることができる。
【００３５】
また、画素電極１０上に保護膜を形成した後、この保護膜をマスクとして上記のドライエッチングを行なうようにしてもよい。これにより、画素電極１０のダメージを確実に防止することができる。上記の保護膜としては、画素電極１０をパターン形成する際に画素電極１０上に積層されたレジストを用いることができる。このようなレジストを画素電極１０形成後に剥離することなく再利用することで、保護膜を新たに形成する必要がなく、製造工程を簡略化できる。特に、ＡｌやＣｒ等の金属はＣｌ２，ＨＣｌ，ＢＣｌ３等のガスによりエッチングされやすいため、Ｃｌを含む反応ガスを用いてドライエッチングを行なう場合には、画素電極１０をレジスト等の保護膜によりマスキングすることが望ましい。なお、プラズマクリーニングの条件にもよるが、変質層１４の層厚は概ね５ｎｍ程度であるため、ドライエッチングのエッチング量は５ｎｍ〜２０ｎｍ程度とすることが好ましい。これにより、表面抵抗の高い有機絶縁層９の下地部分が確実に露出される。
最後に、印刷やスピンコートにより基板１全面にポリイミド等からなる配向膜５１を形成し、ラビング等の所定の配向処理を施す（図１参照）。
以上のようにして、ＴＦＴアレイ基板５０が製造される。
【００３６】
したがって、上記のアクティブマトリクス基板の製造方法によれば、ドライエッチングにより素子領域１０２や配線領域１０３等の画素電極１０の形成されていない領域の有機絶縁層９の表層部を除去しているため、隣接する画素電極１０の間には、有機絶縁層９の下地部分が露出した表面抵抗の高い凹部Ｇが形成される。これにより、隣接する画素電極１０同士は表面伝導に関して良絶縁状態となり、画素電極１０間の電流リークが防止される。
この際、ドライエッチングをフッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いて行なっているため、画素電極１０に与えるダメージを極力抑えながら有機絶縁層９をエッチングすることができる。
【００３７】
なお、上述のように、本実施形態のアクティブマトリクス基板では、本体となる基板１に絶縁性の基板を用いているが、これ以外にも、ステンレス等の導電基板に絶縁膜を形成し、この絶縁膜上に上記ＴＦＴ３０や各種配線１５，１２等を形成してもよい。
また、ＴＦＴ３０及び配線１５，１２と画素電極１０とを絶縁する絶縁層は、上述のような無機絶縁層８及び有機絶縁層９からなる二層構造のものに限定されず、有機絶縁層９のみでもよい。
さらに、有機絶縁層９は、バルクの抵抗を１×１０１３Ω以上とする代わりに、所定の表面処理により凹部Ｇの形成される表層部の抵抗のみ１×１０１３Ω以上となるようにしてもよい。
また、上記の光変調層７０としては、液晶以外に、分散媒中に着色帯電粒子を分散させたものを用いることもでき、これにより、表示装置を電気泳動表示装置とすることもできる。また、表示装置は透過型、反射型或いは半透過反射型のいずれの形態であってもよい。
【００３８】
〔第２実施形態〕
〔アクティブマトリクス基板及びそれを用いた表示装置〕
図８は、本発明に係るアクティブマトリクス基板の構成を説明するための断面図である。なお、図８（ａ）〜図１１（ａ）はそれぞれ図２のＩａ−Ｉａ′断面図を示し、図８（ｂ）〜図１１（ｂ）はそれぞれ図２のＩｂ−Ｉｂ′断面を示している。また、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。さらに、上記第１実施形態と同様の構成については同じ符号を付し、その説明を一部省略するとともに、図２を流用して説明する。
【００３９】
図８に示すように、本実施形態の表示装置は、図１に示す上記第１実施形態のものと同様に、アクティブマトリクス基板５０′と、これに対向配置される対向基板６０との間に光変調層としての液晶層７０が保持された構造となっている。
アクティブマトリクス基板５０′は、上記第１実施形態のものと同様に、基板本体１上に、行方向に複数配された走査線１５と列方向に複数配された信号線１２とを備え、各走査線１５と信号線１２との交差部近傍にスイッチング素子としてのＴＦＴ３０を備えている。また、基板１上には、無機絶縁層８，有機絶縁層９からなる二層構造の絶縁層が積層され、更にこの有機絶縁層９上に画素電極１０が形成されている。
本実施形態のアクティブマトリクス基板５０′では、画素電極１０間の有機絶縁層９に凹部Ｇが形成される代わりに、画素電極１０間の有機絶縁層９が膜厚方向に完全に除去されている点のみ上記第１実施形態のものと異なる。そして、これ以外のアクティブマトリクス基板５０′の構成及びそれを用いた表示装置の構成については上記第１実施形態と同様であるため、その説明を省略する。
【００４０】
つまり、有機絶縁層９は、配線領域１０３を除く領域（即ち、画素領域１０１と素子領域１０２とを含む領域）にアイランド状に形成され、それ以外の領域の有機絶縁層９は完全に除去された構造となっている。このため、有機絶縁層９は、走査線１５及び信号線１２によって区画される矩形の領域に、互いに連結されることなく碁盤目状に複数配され、配向膜５１を介して互いに隔離された構成となる。そして、この碁盤目状に形成された各有機絶縁層９上に画素電極１０が一つずつ形成され、コンタクトホール１６を介して無機絶縁層８の下層に配されたソース電極７と電気的に接続されている。
【００４１】
したがって、本実施形態のアクティブマトリクス基板によれば、隣接して配される画素電極１０同士を表面伝導に関して略完全に絶縁することができる。これにより、有機絶縁層９を介した画素電極１０間の電流リークを完全に防止することができる。
なお、上述のように、本実施形態のアクティブマトリクス基板では、アイランド状に形成される有機絶縁層９の形成領域を画素領域１０１と素子領域１０２としたが、隣接する有機絶縁層９同士が互いに隔離された状態で、上記形成領域を配線領域１０３に一部オーバーラップさせることも勿論可能である。
【００４２】
〔アクティブマトリクス基板の製造方法〕
本実施形態のアクティブマトリクス基板の製造方法では、ＴＦＴ３０の製造工程まで上記第１実施形態のアクティブマトリクス基板の製造方法と同じであるため、ここでは、それ以降に行なわれる工程についてのみ、図９〜図１１に基づいて説明する。
【００４３】
本製造方法では、ＴＦＴ３０，走査線１５，信号線１２が形成された図３に示す基板１上にプラズマＣＶＤにより窒化シリコン（ＳｉＮｘ）からなる無機絶縁層８を成膜する。
次に、アクリル系樹脂、ポリイミド系樹脂、或いはＢＣＢ等からなる有機絶縁層９をスピンコートにより塗布して、ＴＦＴ３０及び配線１５，１２による段差構造をできる限り平坦化する。そして、ソース電極７上方の有機絶縁層９に貫通孔を形成するとともに、配線領域１０３（即ち、画素領域１０１と素子領域１０２を除く領域）の有機絶縁層９を除去する。これにより、走査線１５及び信号線１２によって区画された個々の領域に矩形状の有機絶縁層９が、互いに連結されることなく一つずつ形成され、基板１上には、このように形成された複数の有機絶縁層９が碁盤目状に配置される。
【００４４】
そして、有機絶縁層９をマスクとして、ＳＦ６，Ｏ２，Ａｒを用いた反応ガスによりドライエッチングを行ない、ソース電極上方に形成した貫通孔底面の無機絶縁層８を除去してコンタクトホール１６を形成する（図９（ａ），図９（ｂ）参照）。
次に、絶縁層８，９をマスクとして、Ａｒガスを用いたプラズマクリーニング（逆スパッタ）によりコンタクトホール１６内を清浄し、ソース電極７上のエッチング残渣や自然酸化膜１３等の汚染物を除去する（図１０（ａ），図１０（ｂ）参照）。
【００４５】
次に、コンタクトホール１６の内面を含む絶縁層８，９上に、スパッタにより導電膜を成膜し、エッチングにより、碁盤目状に形成された個々の有機絶縁層９の上に一つずつ画素電極１０をパターン形成する（図１１（ａ），図１１（ｂ）参照）。なお、有機絶縁層９上にはプラズマダメージにより変質層１４が形成されているが、個々の有機絶縁層９は互いに隔離された状態となっているため、このような変質層１４は画素電極１０間の表面伝導に寄与しない。
最後に、印刷やスピンコートにより基板１全面にポリイミド等からなる配向膜５１を形成し、ラビング等の所定の配向処理を施す（図１参照）。
以上のようにして、アクティブマトリクス基板１０が製造される。
したがって、上記のアクティブマトリクス基板の製造方法によれば、各画素電極１０間の有機絶縁層９を膜厚方向に完全に除去することで、隣接する有機絶縁層９同士を互い隔離することができる。これにより、各有機絶縁層９上に形成された各画素電極１０同士を表面伝導に関して完全に絶縁することができる。
【００４６】
なお、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上記のＴＦＴ３０は逆スタガ型の構造に限定されず、スタガ型のＴＦＴであってもよい。また、スイッチング素子はＴＦＴに限定されず、メタル層の間に絶縁層を挟んでなるＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造のダイオードであってもよい。
【００４７】
さらに、画素電極１０の形状は、図２に示すような形状に限定されず、例えば本アクティブマトリクス基板を反射型の表示装置に用いる場合には、画素電極１０の形成領域を素子領域１０２及び配線領域１０３まで広げ、走査線１５及び信号線１２によって区画される矩形の形状とすることができる。つまり、反射型の表示装置では画素電極１０の裏面側の構造物によって表示が影響されることはないため、素子領域１０２と画素領域１０１とを完全にオーバーラップさせるとともに、画素領域１０１を配線領域１０３に一部オーバーラップさせて画素領域１０１をできるだけ大きくすることで、開口率を高めて反射の輝度を最大限高めることができる。
【００４８】
【実施例】
本発明者らは、本発明の効果を実証するために本発明に係る製造方法により実際にアクティブマトリクス基板を作製した。その結果について以下、説明する。
本実施例のアクティブマトリクス基板は上記第１実施形態の構成を基本とし、有機絶縁層として、１０１３Ωの表面抵抗を有する感光性のアクリル樹脂を用い、画素電極としてＡｌ反射板を用いた。
また、本実施例では、画素電極とソース電極との間で良好な接触抵抗（１０−２Ωｃｍ程度）が得られるように、プラズマクリーニングの電力を２００Ｗ程度に設定した。その結果、有機絶縁層の表層部は変質し、表面抵抗が１０９Ω〜１０１１Ωに低下した。
【００４９】
次に、画素電極をそのままマスクとし、反応ガスとして、Ａｒガス３００ｓｃｃｍとＳＦ６ガス３ｓｃｃｍとの混合ガスを用い、圧力を５０ｍｔｏｒｒ、電力を５０Ｗとした条件でプラズマ処理（ドライエッチング）を行なった。その結果、Ａｌとアクリル樹脂とのエッチングレートの選択比は１：１００以上となり、Ａｌに殆どダメージを与えることなくアクリル樹脂のみを除去でき、表面抵抗の高い有機絶縁層の下地部分を露出させることができた。
【００５０】
【発明の効果】
以上、詳述したように本発明によれば、画素電極の周囲に表面抵抗の高い有機絶縁層の下地部分を露出させた凹部を設けているため、このような高抵抗領域により隣接する画素電極同士を表面伝導に関して良絶縁状態することができる。これにより、有機絶縁層を介した画素電極間の電流リークを防止することができる。また、このようなアクティブマトリクス基板を表示装置に用いることで、高品位な表示を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る表示装置の概略構成を示す断面図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図２】本発明に係る表示装置の概略構成を示す上面視図である。
【図３】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図４】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図５】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図６】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図７】本発明の第１実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図８】本発明の第２実施形態に係る表示装置の概略構成を示す断面図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図９】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１０】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１１】本発明の第２実施形態に係るアクティブマトリクス基板の製造方法を示す工程図であり、（ａ），（ｂ）はそれぞれ図２のＩａ−Ｉａ′断面，Ｉｂ−Ｉｂ′断面を示す図である。
【図１２】透過型液晶表示装置における画素電極間のリーク電流とコントラストとの関係を示す図である。
【図１３】プラズマクリーニングによる基板の電気特性への影響を示す図であり、（ａ）はプラズマクリーニングの電力と画素電極の形成される有機絶縁層表面の表面抵抗との関係を示す図であり、（ｂ）はプラズマクリーニングの電力と画素電極／ソース電極間のコンタクト抵抗との関係を示す図である。
【符号の説明】
１ 基板
６ ドレイン電極
７ ソース電極
９ 有機絶縁層
１０ 画素電極
１２ 信号線
１５ 走査線
１６ コンタクトホール
３０ ＴＦＴ（スイッチング素子）
５０ ＴＦＴアレイ基板（アクティブマトリクス基板）
６０ 対向基板
６２ 対向電極
７０ 液晶層（光変調層）
１０１ 画素領域
１０２ 素子領域
１０３ 配線領域
Ｇ 凹部
Claims (11)
- 基板と、
上記基板上に設けられた走査線と、
上記基板上に上記走査線と交差するように設けられた信号線と、
上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、
上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、
上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、
上記有機絶縁層の上記画素電極が形成されていない領域に、上記有機絶縁層の表層部を一部除去してなる凹部が形成されたことを特徴とする、アクティブマトリクス基板。 - 上記凹部の表面抵抗が１×１０１３Ω以上であることを特徴とする、請求項１記載のアクティブマトリクス基板。
- 基板と、
上記基板上に設けられた走査線と、
上記基板上に上記走査線と交差するように設けられた信号線と、
上記走査線と上記信号線との交差部近傍に設けられたスイッチング素子と、
上記基板上に上記走査線と信号線とスイッチング素子とを被覆するように形成され、上記スイッチング素子に通じるコンタクトホールを有する有機絶縁層と、
上記有機絶縁層上に形成され、上記コンタクトホールを介して上記スイッチング素子に電気的に接続される画素電極とを備え、
上記有機絶縁層は、上記画素電極の形成される画素領域を含む領域にアイランド状に形成され、隣接するアイランド状の有機絶縁層は互いに連結されないことを特徴とする、アクティブマトリクス基板。 - 請求項１〜３のいずれかの項に記載のアクティブマトリクス基板と、
上記アクティブマトリクス基板の画素電極に対向して設けられた対向電極を有する対向基板と、
上記アクティブマトリクス基板と上記対向基板との間に保持される光変調層とを備えたことを特徴とする、表示装置。 - 基板上に走査線を形成する工程と、
上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、
上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、
上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、
上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程と、
上記有機絶縁層の上記画素電極の形成されていない領域を、ドライエッチングにより厚み方向に除去する工程とを備えたことを特徴とする、アクティブマトリクス基板の製造方法。 - 上記ドライエッチングが、フッ素（Ｆ），酸素（Ｏ），塩素（Ｃｌ）の内の少なくとも一つを含む反応ガスを用いたことを特徴とする、請求項５記載のアクティブマトリクス基板の製造方法。
- 上記ドライエッチングは、上記画素電極をマスクとして行なわれるものであることを特徴とする、請求項５又は６記載のアクティブマトリクス基板の製造方法。
- 上記ドライエッチングは、上記画素電極をパターン形成する際に上記画素電極上に積層されたレジストをマスクとして行なわれるものであることを特徴とする、請求項５又は６記載のアクティブマトリクス基板の製造方法。
- 上記ドライエッチングのエッチング量が５ｎｍ以上であることを特徴とする、請求項５〜８のいずれかの項に記載のアクティブマトリクス基板の製造方法。
- 基板上に走査線を形成する工程と、
上記基板上に上記走査線に交差する信号線を上記走査線と電気的に絶縁させて形成する工程と、
上記走査線及び上記信号線の交差部近傍にスイッチング素子を形成する工程と、上記基板上に、上記走査線と上記信号線と上記スイッチング素子とを被覆する有機絶縁層を形成する工程と、
画素領域の周囲の上記有機絶縁層を厚み方向に除去し、隣接する有機絶縁層が連結されないようにアイランド状に区画するとともに、上記有機絶縁層を厚み方向に貫通して上記スイッチング素子に通じるコンタクトホールを形成する工程と、
上記画素領域に形成された上記有機絶縁層上に、上記コンタクトホールを介して上記スイッチング素子と電気的に接続する画素電極を形成する工程とを備えたことを特徴とする、アクティブマトリクス基板の製造方法。 - 上記コンタクトホールを形成する工程と上記画素電極を形成する工程との間に、プラズマクリーニングによりコンタクトホールを清浄する工程を更に備えたことを特徴とする、請求項５〜１０のいずれかの項に記載のアクティブマトリクス基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002197997A JP4115761B2 (ja) | 2002-07-05 | 2002-07-05 | アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置 |
| TW92117624A TW594346B (en) | 2002-07-05 | 2003-06-27 | Active matrix type substrate and its manufacturing method, and display apparatus using the same |
| KR20030043308A KR100560353B1 (ko) | 2002-07-05 | 2003-06-30 | 액티브 매트릭스 기판 및 그 제조 방법 그리고 이를이용한 표시 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002197997A JP4115761B2 (ja) | 2002-07-05 | 2002-07-05 | アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004038047A true JP2004038047A (ja) | 2004-02-05 |
| JP4115761B2 JP4115761B2 (ja) | 2008-07-09 |
Family
ID=31705581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002197997A Expired - Fee Related JP4115761B2 (ja) | 2002-07-05 | 2002-07-05 | アクティブマトリクス基板及びその製造方法並びにそれを用いた表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4115761B2 (ja) |
| KR (1) | KR100560353B1 (ja) |
| TW (1) | TW594346B (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058751A (ja) * | 2004-08-23 | 2006-03-02 | Mitsubishi Electric Corp | アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法 |
| JP2006201781A (ja) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及び薄膜トランジスタ表示板の製造方法 |
| JP2008252050A (ja) * | 2007-03-08 | 2008-10-16 | Ulvac Japan Ltd | エッチング方法 |
| JP2011237671A (ja) * | 2010-05-12 | 2011-11-24 | Mitsubishi Electric Corp | 液晶表示装置 |
| JP2011258918A (ja) * | 2010-06-09 | 2011-12-22 | Samsung Mobile Display Co Ltd | 表示装置およびその製造方法 |
| JP2013021305A (ja) * | 2011-06-17 | 2013-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| WO2013183255A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JP2016119367A (ja) * | 2014-12-19 | 2016-06-30 | エルジー ディスプレイ カンパニー リミテッド | フリンジフィールドスイッチング構造を有する薄膜トランジスタの製造方法 |
| EP3054484A1 (en) * | 2015-02-09 | 2016-08-10 | Samsung Display Co., Ltd. | Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus |
| JPWO2015016149A1 (ja) * | 2013-07-29 | 2017-03-02 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法およびプログラム |
| JP2018169615A (ja) * | 2012-07-20 | 2018-11-01 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6186077B2 (ja) * | 2014-04-16 | 2017-08-23 | シャープ株式会社 | 液晶表示パネルおよびその製造方法 |
-
2002
- 2002-07-05 JP JP2002197997A patent/JP4115761B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-27 TW TW92117624A patent/TW594346B/zh not_active IP Right Cessation
- 2003-06-30 KR KR20030043308A patent/KR100560353B1/ko not_active IP Right Cessation
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4570420B2 (ja) * | 2004-08-23 | 2010-10-27 | 三菱電機株式会社 | アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法 |
| JP2006058751A (ja) * | 2004-08-23 | 2006-03-02 | Mitsubishi Electric Corp | アクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の製造方法 |
| JP2006201781A (ja) * | 2005-01-18 | 2006-08-03 | Samsung Electronics Co Ltd | 薄膜トランジスタ表示板及び薄膜トランジスタ表示板の製造方法 |
| US8164097B2 (en) | 2005-01-18 | 2012-04-24 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| JP2008252050A (ja) * | 2007-03-08 | 2008-10-16 | Ulvac Japan Ltd | エッチング方法 |
| JP2011237671A (ja) * | 2010-05-12 | 2011-11-24 | Mitsubishi Electric Corp | 液晶表示装置 |
| JP2011258918A (ja) * | 2010-06-09 | 2011-12-22 | Samsung Mobile Display Co Ltd | 表示装置およびその製造方法 |
| US9818849B2 (en) | 2011-06-17 | 2017-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device with conductive film in opening through multiple insulating films |
| JP2013021305A (ja) * | 2011-06-17 | 2013-01-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2019033272A (ja) * | 2011-06-17 | 2019-02-28 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| WO2013183255A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US9087904B2 (en) | 2012-06-08 | 2015-07-21 | Joled Inc. | Thin-film transistor having tapered organic etch-stopper layer |
| US10852576B2 (en) | 2012-07-20 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2018169615A (ja) * | 2012-07-20 | 2018-11-01 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10437091B2 (en) | 2012-07-20 | 2019-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2019211790A (ja) * | 2012-07-20 | 2019-12-12 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US10877338B2 (en) | 2012-07-20 | 2020-12-29 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11137651B2 (en) | 2012-07-20 | 2021-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11327376B2 (en) | 2012-07-20 | 2022-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11543718B2 (en) | 2012-07-20 | 2023-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US11841595B2 (en) | 2012-07-20 | 2023-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JPWO2015016149A1 (ja) * | 2013-07-29 | 2017-03-02 | 株式会社日立国際電気 | 基板処理装置、半導体装置の製造方法およびプログラム |
| JP2016119367A (ja) * | 2014-12-19 | 2016-06-30 | エルジー ディスプレイ カンパニー リミテッド | フリンジフィールドスイッチング構造を有する薄膜トランジスタの製造方法 |
| EP3054484A1 (en) * | 2015-02-09 | 2016-08-10 | Samsung Display Co., Ltd. | Thin film transistor substrate, display apparatus including thin film transistor substrate, method of manufacturing thin film transistor substrate, and method of manufacturing display apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100560353B1 (ko) | 2006-03-14 |
| TW200407642A (en) | 2004-05-16 |
| JP4115761B2 (ja) | 2008-07-09 |
| KR20040004076A (ko) | 2004-01-13 |
| TW594346B (en) | 2004-06-21 |
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| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
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