JP2003518245A - 擬似ランダム及び決定論的なテストパターンを発生する解凍器・擬似ランダムテストパターン発生器 - Google Patents

擬似ランダム及び決定論的なテストパターンを発生する解凍器・擬似ランダムテストパターン発生器

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JP2003518245A
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Abstract

(57)【要約】 マイクロチップ上の解凍器・PRPGによって、チップ上の被テスト回路のために擬似ランダムテストパターンの生成及び決定論的テストパターンの解凍を両方実行する。前記解凍器・PRPGは２段階の動作を行う。擬似ランダム段階において、解凍器・PRPGは被テスト回路内に設けられたスキャンチェインに与える擬似ランダムテストパターンを生成する。決定論的段階において、外部テスタからの圧縮された決定論的テストパターンが解凍器・PRPGに与えられる。パターンは、解凍器・PRPGを通ってスキャンチェインにパターンが送られる時、解凍される。

Description

【発明の詳細な説明】
【０００１】 ［発明の分野］ 本発明は集積回路のテストに関し、特に被テスト回路内のスキャンチェインに
、パターンあるいはベクトルのテストデータの生成と供給に関する。 ［発明の背景］ ビルトインセルフテスト（BIST）は製造時にマイクロエレクトロニクス素子を
テストする従来の方法の魅力的な代替として使われ始めている。BISTでは、付加
的な回路が被テスト回路に付加され、オンチップでテストパターンを発生し、テ
ストレスポンスを評価し、テストをコントロールする。従って、BISTは集積回路
のテスト方法を大きく変えようとしている。テスト実施時間を短縮し、外部のテ
スタに記憶しなければならないテストデータの量を最小化し、テスタのコストを
削減することによって、テストのコストを削減できる。BISTを使えば、製品開発
サイクルの短縮とシステムのメンテナンスコストの削減が可能である。
【０００２】 BISTの基本的な目的は、オンチップでテストパターンを生成しテストレスポン
スを圧縮することである。オンチップでテストパターンを生成する方法として断
然多く使われている方法は、擬似ランダムテストパターン生成器（PRPG）である
。PRPGは、内部のメモリ素子に記憶されている初期値、あるいはシード、に基づ
いて１組のテストパターンを生成する。擬似ランダムテストが多く使われている
理由は、テスト生成を実現するハードウェアがとても簡単だからである。PRPGに
は、時間をかけて発達し、現在では多く使われている主要な形式として、線形フ
ィードバックシフトレジスタ（LFSR）及び１次元線形ハイブリッドセル方式オー
トマトン（LHCA）の２種類あり、いずれも線形有限ステートマシンである。
【０００３】 一般的には、LFSRは、相互接続されたメモリ素子（フリップフロップ、ステー
ジ、セルとも呼ばれる）と線形ロジック素子（XORあるいはXNORゲートなど）か
ら成る。長さｎのLFSRは特性多項式hnxn+hn-1xn-1+...+h0で表される。ここで、
hixiはレジスタのｉ番目のフリップフロップであり、もしhi=1ならこのフリップ
フロップからフィードバックがなされる。h0=1である。図１Ａは１型のLFSR、あ
るいはフィボナッチ型生成器を示す。図１ＢはXORゲートが散在する２型LFSR、
あるいはガロア型生成器を示す。もしLFSR（いずれの型でも）がゼロでない初期
値を与えられると、初期状態に戻るまでに多くの状態を経由することができる。
ｎビットのLFSRが2n-1個のすべての可能なゼロでない状態を通るような特性多項
式を原始特性多項式と呼ぶ。対応するLFSRは、しばしば最長LFSRと呼ばれ、結果
として生じる一連の出力は最長数列、あるいはｍ数列と呼ばれる。
【０００４】 LHCAはメモリセルの集まりで、各セルは局所的に近接するセルとのみ相互作用
するように接続されている。この関係は、あるセルの次の状態は、隣接するセル
から受け取った情報に基づいて決定するというルールにより現される。例えば、
もしセルｃは隣接する２個のセルｃ−１及びｃ＋１としか通信できないとすると
、いわゆるルール９０及び１５０が普通適用される。ルール９０は
【０００５】
【数１】 による線形ロジックで実現され、一方、ルール１５０は
【０００６】
【数２】 を満たす。ここでxc(t)はセルｃの時刻ｔにおける状態を表す。LHCAの例を図１
Ｃに示す。このオートマトンでは、境界条件はゼロである。即ち、この条件によ
れば、境界が常に外部セルの入力に、オートマトンを越えて、ゼロを供給する。
別の実施形態では、LHCAは循環的境界条件を有し、外部セルへの入力が、オート
マトンが円を形成するように接続される。境界条件がゼロのLHCAとは対称的に、
循環的境界条件のLHCAはｍ数列を生成することはできない。
【０００７】 LFSR及びLHCAによれば１個のシードから１組の多くの擬似ランダムテストパタ
ーンを含む組を生成できるが、被テスト回路の誤りを充分カバーすることはでき
ない。たとえ被テスト回路にテストポイントを加えて、ランダムパターンに耐性
のある誤りを見つけようとしても、最高でも９５〜９６％の誤り故障しかカバー
できない。誤りカバー率を上げたい場合には、擬似ランダムテストパターンに何
らかの補足をしなければならない。補足技術のひとつは、外部テスタから最初の
シードによって検出されなかった特定の誤りをねらった、追加的シードをPRPGに
与えてやることである。各追加的シードは１組のパターンを生成する。１組を生
成するのにもかなりの時間がかかる。別の補足技術はPRPGをバイパスする完全に
決定論的なパターンを供給することであり、残っているランダムパターンに耐性
のある誤りを直接狙うことである。この方法ではテスト時間を削減できるが、こ
の「継ぎ足し」パターンを記憶するのに要する外部テスタメモリの必要量が大き
く、しばしば決定論的パターンに要するメモリの５０％をこえるので、メモリ必
要量が増加する。 ［発明の概要］ 本発明によって、被テスト回路内のスキャンチェインにテストパターンを与え
る方法がここに説明表示される。本方法は、動作の擬似ランダム段階において、
初期値を供給するステップが設けられ、前記初期値から擬似ランダムテストパタ
ーンを生成するステップが設けられ、被テスト回路内のスキャンチェインに擬似
ランダムテストパターンを与えるステップが設けられる。本方法は、動作の決定
論的段階において、１組の圧縮された決定論的テストパターンを供給するステッ
プが設けられ、前記圧縮された決定論的テストパターンが供給されている時、圧
縮された決定論的テストパターンを解凍された決定論的テストパターンに解凍す
るステップが設けられ、前記解凍された決定論的テストパターンを前記被テスト
回路内の前記スキャンチェインに与えるステップが設けられる。圧縮された決定
論的テストパターンは、圧縮された決定論的テストパターンが供給される時、ビ
ットの解凍されたテストパターンに解凍される。解凍された決定論的テストパタ
ーンは、圧縮された決定論的テストパターンが供給される時、被テスト回路のス
キャンチェインに与えられる。
【０００８】 本発明のある形態では、前記方法は解凍器・PRPG、コントロール回路、回路ロ
ジック、及びスキャンチェインが設けられた回路に適用できる。コントロールか
いろは、前記解凍器・PRPGに連結し、前記解凍器・PRPGに、動作の擬似ランダム
段階において、１組の擬似ランダムパターンを生成させ、動作の決定論的段階に
おいて、供給された１組の圧縮された決定論的パターンから１組の解凍された決
定論的テストパターンを生成する。スキャンチェインは、前記回路ロジックに連
結し、前記解凍器・PRPGにより生成されたテストパターンを受け取り、前記回路
ロジックにより生成された前記テストパターンに対する応答を取得するよう動作
する。
【０００９】 前記解凍器・PRPGは、多様な形式を取ることができる線形有限ステートマシン
を含むことができ、線形フィードバックシフトレジスタ、セル状オートマトン等
が可能である。前記解凍器・PRPGはフェイズシフタを含むことができ、線形ロジ
ックゲートで構成することも可能である。
【００１０】 本発明のこれらの、そして他の形態は、添付した図面を参照して具体的な実施
形態に関する以下の詳細な説明から明らかとなろう。 ［発明の実施の形態］ 本発明によれば、スキャンチェインを含む電子回路のテストは、擬似ランダム
段階と呼び解凍器・PRPGが被テスト回路のために擬似ランダムテストデータを生
成する段階と、決定論的段階と呼び解凍器・ＰＲＰＧが被テスト回路のために決
定論的テストデータを生成する段階との２段階で動作する。２個のテスト段階は
どの順番でも、実質的に同時でも（例えば、テストされる回路がテスタに接続さ
れている間においても）、または異なる時においても実行可能である。例えば、
決定論的段階は製造テストの時だけに実行してもよいし、擬似ランダム段階はフ
ィールドテストの時だけに実行してもよい。あるいは、両段階とも製造テストの
時に実行し、擬似ランダム段階は回路が正常に動作することを確認するためフィ
ールドにおいて定期的に実行してもよい。両タイプのテストパターンを供給し、
決定論的テストパターンは圧縮されたフォーマットで供給することにより、受容
可能なテスタ時間とメモリ容量の下で、高いレベルの誤りカバー率を達成するこ
とができる。ここに説明した本発明の具体的な実施形態において、解凍器・ＰＲ
ＰＧは、被テスト回路を含むマイクロチップ上に埋め込まれており、オンチップ
のBISTコントローラと外部テスタの共同コントロールの下で２段階の動作を実行
する。
【００１１】 テスト前に、自動テストパターン生成器（ATPG）ツールを使い、PRPGによって
供給された擬似ランダムテストパターンのカバー率を補足するため、どの決定論
的テストパターンが必要かを決める。このツールは、被テスト回路に与えられた
すべての擬似ランダムパターンのお誤りシミュレーションを実行し、それにより
どの誤りが検出されどの誤りが検出されないかを判断する。擬似ランダムパター
ンで検出されない誤りを１個ずつつぶしていく。１個以上のテスト可能な誤りに
ついて、ATPGツールがテストキューブ、即ち部分的に特定されたテストパターン
、を作成する。各テストキューブについて、別のツール、例えば線形方程式系の
解法などを適用して、圧縮された決定論的テストパターンを作成する。この圧縮
されたパターンは、解凍器・PRPGに入力されスキャンチェインに送られると、元
のテストキューブのすべての特定された位置に一致する値になる。
【００１２】 図２は本発明によるテストシステム３０のブロック図である。本システムは外
部自動テスト装置（ＡＴＥ）等のテスタ２１と被テスト回路（ＣＵＴ）２４が全
部またはその一部をなす回路３４を含む。ＣＵＴ２４とともにテストされる回路
ロジックと複数のスキャンチェイン２６が埋め込まれている。回路３４にはスキ
ャンチェイン、ＢＩＳＴコントローラ２５及び１組のＡＮＤロジックゲート２７
等のコントロール回路に連結された解凍器・ＰＲＰＧ３６、マルチプレクサ２９
、複数入力サインレジスタ（ＭＩＳＲ）４２が含まれる。
【００１３】 テスタ２１は、解凍器・ＰＲＰＧ３６へテスタスキャンチャンネル４０及び１
組のＡＮＤゲート２７を経由して１組の圧縮された決定論的テストパターンを供
給するように動作する。ＢＩＳＴコントローラ２５は、シード・リセットライン
３８を経由して解凍器・ＰＲＰＧへ初期値を供給する。（あるいは、テスタ２１
を設定して、この初期値を特定のチャンネルを経由して供給することも可能であ
る。）後で説明するように、コントロール回路（本実施形態の場合はＢＩＳＴコ
ントローラ及びＡＮＤゲート）が解凍器・ＰＲＰＧを設定して、動作の擬似ラン
ダム段階において、スキャンチェインのために初期値から１組の擬似ランダムパ
ターンを生成し、動作の決定論的段階において、スキャンチェインのために１組
の圧縮された決定論的テストパターンから１組の解凍された決定論的テストパタ
ーンを生成するように動作する。テストシステム３０中の特に注目すべき接続は
、コントローラ２５とテスタ２１間のテスタ−ＢＩＳＴコントローラ通信ライン
３５、テスタ２１とマルチプレクサ２９のセレクト端子間のＭＩＳＲリセットセ
レクトライン３３、テスタ２１と解凍器・ＰＲＰＧ３６間の解凍器リセットライ
ン３９を含む。テスタとＢＩＳＴコントローラからのＭＩＳＲリセットライン４
１と４６は、それぞれマルチプレクサ２９の入力端子に接続されている。ＭＩＳ
Ｒ４２の入力端子はマルチプレクサ２９の出力端子に連結され、テスタまたはＢ
ＩＳＴコントローラからＭＩＳＲへのリセット信号を通す。ＭＩＳＲの出力端子
はテスタ２１内のレジスタ４３に連結され、ＭＩＳＲからテスト応答サインを受
け取り、コンパレータ４５で基準サイン４４と比較される。ＣＵＴ２４が誤りを
含んでいるかどうかに基づいて、（ＧｏまたはＮｏ Ｇｏ）の決定を下す。
【００１４】 このブロック図はテストシステムの多様なパーツ間の機能的な関係を表すこと
を理解されたい。テストシステムの物理的デザインは好ましい実施に応じて変化
しうる。そのようなデザインの従来の要素は、図示していないが、クロック信号
、ゲート、電源等、多様な機能を実現するために知られているその他の要素を含
む。
【００１５】 解凍器・ＰＲＰＧ３６の構成を詳細に説明する前に、テストシステム全体と解
凍器・ＰＲＰＧの動作をまず説明する。２段階の動作はどの順番で実行してもよ
いが、テストの擬似ランダム段階がまず実行されると仮定する。テスタ２１は、
ＢＩＳＴコントローラにライン３５を経由して擬似ランダムテストパターンの生
成を開始するよう伝える。ライン３３を経由して、テスタはＡＮＤゲート２７を
ディスエーブルして、マルチプレクサ２９の出力としてライン４６上のリセット
信号を選択する。ＡＮＤゲートをディスエーブルすることによって、テスタから
の圧縮された決定論的テストパターン３２は解凍器・ＰＲＰＧ３６の出力に影響
しなくなる。ライン４６上のリセット信号を選択して、テスタはコントローラ２
５をイネーブルし、ＭＩＳＲがスキャンチェインからのコンパクト化されたテス
ト応答を記憶するまえに、ＭＩＳＲをリセットする。
【００１６】 ＢＩＳＴコントローラ２５は、解凍器・ＰＲＰＧにライン３８（リセット・シ
ード）上のリセット信号を送信することによって、テスタからの通知に応答する
。本実施形態において、初期値（シード）は、解凍器・ＰＲＰＧに配線されてお
り、ライン３８のロジックレベルが高い時、シードが解凍器・ＰＲＰＧにロード
され、ロジックレベルが低い、そのシードから時解凍器・ＰＲＰＧは擬似ランダ
ムパターンを生成することを許される。もちろん、シードをリセット及びロード
するその他の方法もある。シードがロードされたら、解凍器・ＰＲＰＧはクロッ
クを供給され、ＣＵＴ２４内のスキャンチェイン２６に与えられる１組の擬似ラ
ンダムテストパターンを生成する（例えば、２５万パターンあり、各パターンを
スキャンチェインに送るのに１００シフト掛かる）。ＣＵＴ２４内の回路ロジッ
クが擬似ランダムテストパターンとクロックを供給された後、パターンに対する
テスト応答がスキャンチェイン２６に取得され、ＭＩＳＲ４２に送られ、複数の
テストパターン応答をサインに圧縮する。このサインはテスタ２１内のレジスタ
４３に送られ、コンパレータ４５で基準サイン４４と比較される。比較の結果が
異なれば、ＣＵＴ２４に誤りが存在する。比較の方法は様々である。例えば、擬
似ランダムテストパターンと決定論的パターンは圧縮され、前述したように別々
に異なった基準サインと比較される。別の方法では、擬似ランダム及び決定論的
すべてテストパターンを１個のサインに圧縮し、１個の基準サインと比較する。
【００１７】 ＢＩＳＴコントローラ２５は、解凍器・ＰＲＰＧをコントロールするクロック
パルスを数えることで、与えられた擬似ランダムパターンとスキャンチェインを
通るシフトの数をモニターする。クロックパルスが、擬似ランダムテストパター
ンは欲した数だけ与えられ、テスト結果がＭＩＳＲに取得されたことを示した時
、コントローラはテスタ２１にライン３５経由で動作の擬似ランダム段階が終了
したことを知らせる。それに対しテスタは、決定論的段階のためテストシステム
３０を初期化する。これはライン３３を経由してＡＮＤゲート２７をイネーブル
し、マルチプレクサ２９の出力としてテスタＭＩＳＲリセットライン４１を選択
することを含む。テスタは解凍器・ＰＲＰＧをライン３９を経由して、メモリか
ら圧縮された決定論的パターンを与える前にリセットし、もし２個の別々の応答
サインが生成されていれば、ＭＩＳＲ４２をライン４１を経由してリセットする
。
【００１８】 テスタ２１は、１組の圧縮されたテストパターン３２から、一度に１パターン
ずつ回路３４に、スキャンチャンネル４０を経由して供給する。圧縮されたパタ
ーンは、後で説明する通り、完全に特定された（即ち、圧縮されていないあるい
は従来の）テストパターンよりずっと少ないビットしか含んでいない。圧縮され
たパターンは、決定論的に特定されたビットを再現するのに充分な情報しか持つ
必要がなく、従来のパターンもランダムに特定されたビットしか含んでいない。
従って、圧縮されたパターンは一般に従来のテストパターンの２〜５％のサイズ
しかなく、従来のパターンを記憶するよりテスタメモリの消費量が大変少ない。
同じく重要なことは、圧縮したテストパターンはテスタからＣＵＴ２４に送信す
るのに少ししか時間が掛からないことである。（代わりに、もし好ましければ、
圧縮されていない決定論的テストパターンを圧縮されたパターンに加えて使うこ
とも可能である。） 圧縮されたテストパターン３２は、テスタ２１から連続的に絶え間なくCUT24
内のスキャンチェインに供給される（即ち、圧縮された決定論的テストパターン
が供給される時に、圧縮された決定論的テストパターンをビットの解凍されたテ
ストパターンに解凍される）。特に、圧縮されたテストパターンがテスタ２１に
よって解凍器・PRPG３６の入力チャンネルに供給される時、解凍器・PRPGは圧縮
されたパターンをビットの解凍されたパターンに解凍する。解凍されたテストパ
ターンは、CUT２４内のスキャンチェイン２６に与えられ、圧縮されたテストパ
ターンが回路３４に供給されている間に与えられる。（即ち、圧縮された決定論
的テストパターンが供給されている時、被テスト回路のスキャンチェインに解凍
された決定論的テストパターンが与えられる。）CUT２４内の回路ロジックが解
凍された決定論的テストパターンとともにクロックを供給された後、そのパター
ンに対するテスト応答がスキャンチェインに取得され、MISR４２に送られ、サイ
ンの一部としてコンパクト化される。すべての決定論的パターンにたいする応答
がサインとして圧縮された時、テスタに通知され、テスタはそのサインをコンパ
レータ４５で基準サイン４４と比較するため送信するように要求する。比較によ
ってテスト結果（Go/No Go）が生じ、CUT２４が誤りを含み不良とされるべきか
どうかを示す。上記の通り、設計上の選択に応じて、CUT２４には唯一のサイン
または複数のサインが生成され比較される。
【００１９】 一般的な構成においては、解凍器・PRPGは各スキャンチェイン２６にひとつず
つの出力を有し、解凍器・PRPGにはスキャンチャンネル４０以上のスキャンチェ
インがある。しかし、後述するごとく、別の構成も可能で、解凍器・PRPG出力が
入力チャンネルと同じかより少なくすることも可能である。解凍器・PRPGは、与
えられた時間内に、受け取る圧縮されたパターンビットよりも多い解凍されたビ
ット出力数を同じ時間内に生成する。これは解凍によるもので、解凍器・PRPG３
６は、与えられた時間内に供給されたよりも多くのビットを生成する。以下に説
明するように、解凍は、圧縮されたテストパターンの２以上のビットを論理的に
結合することにより解凍されたパターンの１以上のビットを生成する。例えば、
圧縮されたビットはXOR演算またはXNOR演算で結合することができる。
【００２０】 テスト応答のデータ量および応答をテスタに送信するための時間を減らすため
に、回路34はスキャンチェイン26から読み込まれるテスト応答を圧縮するための
手段を含むことができる。この種の圧縮を提供するための1つの構造は、上記し
た複数の入力されたサインレジスタ（MISR）42である。この種の圧縮を提供する
ための他の構成は、特に決定論的なテストパターンのための、一つ以上の空間の
コンパクト化器（図示せず）である。コンパクト化器により発生される圧縮され
たテスト応答は、テスタの範囲内で一つずつ圧縮された基準応答と比較される。
基準応答が実際の応答にマッチしない場合、誤りが検出される。
【００２１】 回路に対して圧縮されたテストパターンを与えること、圧縮されたテストパタ
ーンを解凍されたテストパターンに解凍すること、スキャンチェインに解凍され
たテストパターンを与えることは、同期をとって、連続的に、そして、実質的に
並行して実行される。しかし、各々の動作が起こる割合は、変化する。全ての動
作は、必要に応じて同じクロックレートで同期をとって、実行される。あるいは
、動作は異なるクロックレートで実行されてもよい。もし、動作が同じクロック
レートで実行され、あるいは圧縮されたテストパターンが提供されて、スキャン
チェインに解凍されたテストパターンが与えられるより速いクロックレートで解
凍される場合、解凍器/PRPG 36および関連するスキャンチェインの出力の数は解
凍器/PRPGの入力チャネルの数を上回る。この第1のケースにおいて、解凍は入力
チャネルより多くの解凍器/PRPG出力を提供することにより達成される。圧縮さ
れたテストパターンが、より低いクロックレートで供給され、より高いクロック
レートで解凍されスキャンチェインに与えられた場合、出力及び付随するスキャ
ンチェインの数は、入力チャネルの数と同じでも、少なくても、あるいは、多く
てもよい。この第２のケースにおいて、解凍は圧縮されたテストパターンビット
が提供されるクロックレートより高いクロックレートで、解凍されたテストパタ
ーンビットを生成することにより達成される。
【００２２】 図3は、本発明による、解凍器/PRPG 36の1つの可能な実施例のブロック図であ
る。解凍器/PRPG 36は、以下を含む：圧縮された決定論的なテストパターンがＡ
ＮＤゲート27を経てテスタ21から受け取られる多くの入力チャネル37。解凍器は
、また、ライン38および39（更に詳細に図4に示す）に接続されている。本実施
例において、解凍器/PRPGは、必要に応じて、移相器50にそのタップ48によって
、連結した線形有限のステートマシン（LFSM）46である。移相器によるLFSMは、
CUT 24の多数のスキャンチェイン26の入力に、高度に線形に独立のテストパター
ンを提供する。LFSMは、線形帰還シフトレジスタ（セル式オートマトン）の標準
形を基礎として作られてもよく、あるいは、変換を維持している多くのｍ数列を
適用することによって、得られる変形LFSRを基礎として作られてもよい。LFSMの
出力は移相器50に出力チャネルを通して適用される。そして、それによって、い
かなる与えられた時においても、各々の複数のスキャンチェイン26内の解凍され
たパターンビットのパターンがオーバーラップしない（すなわち、位相がずれる
）ことが確実になる。
【００２３】 本願明細書において、記載されている連続流れ解凍の概念は、決定論的テスト
パターンは一般的には2〜5％のビットが決定論的に特定されるだけで、その他の
ビットはテストパターンの生成中ランダムに満たされるという上記の事実に基づ
く。（部分的に特定されたビット位置を有するテストパターンは、テストキュー
ブと呼ばれ、表2に例を示す。）外部に記憶されなければならないテストデータ
量がかなり減少するように、これらの部分的に特定されたテストキューブは圧縮
される。テストキューブの特定されたビットの数が少なければ少ないほど、情報
を圧縮されたパターンにエンコードする能力は高くなる。圧縮されたパターンに
テストキューブをエンコードできるため、被テスト回路を駆動する解凍器入力チ
ャネルは少しでよく、それは仮想スキャンチェインとしてテスタに見える。しか
し、実際のCUT 24では、メモリ要素は多数の本物のスキャンチェインに接続され
る。これらの状況の下では、スキャンチャンネルをほとんど持たずテストデータ
を記憶するのに充分な小さなメモリだけを有する低コストのテスタでも外部の回
路を駆動できる。
【００２４】 図4は、解凍器/PRPG 36を初期化するためのテスタ及びBISTコントローラの1つ
の可能な手段である。ライン39（それは各決定論的なパターンの適用の前に、テ
スタ・リセット信号を出力する）は、LFSM 46の各々のメモリ要素（段階）に連
結される。アクティブな（高い）ときに、第39行上の信号は各要素の入力端末に
連結するＡＮＤゲート31によって、0値に各メモリ要素をリセットする。アクテ
ィブでない（低い）ときに、リセット信号はLFSMの動作に影響を及ぼさない。ラ
イン38は、BISTコントローラからシード/リセット信号を出力し、LFSMの各メモ
リ要素に連結する。各要素の特定のカップリングは、その要素に於けるシードの
バイナリの値を決定する。ゆえにシードはLFSMに「配線されている」。ライン38
上の信号がhighであるときに、それは各要素をバイナリの予め定められた値に設
定することによって、シードをロードする。例えば、図4において、要素7が0に
設定されるのは、ライン38上のhigh信号が、隣接したＡＮＤゲート31をディスエ
ーブルするからである。要素に隣接したＯＲゲート47が隣接した要素1の出力端
子により提供される値にかかわらず、要素にhigh信号を通すので、対照的に、要
素0は1に設定される。他の初期化手段は、もちろん、可能であり、例えば、LFSM
にシードを配線するより、むしろBISTコントローラあるいはテスタからシードを
伝送できる。
【００２５】 図5は、更に詳細に典型的な解凍器/PRPGをしめし、原始多項式h(x)=x8+x4+x3+
x2+1を実装している8-段階のタイプ１LFSR52を備えている。ライン38及び39は、
LFSRの各メモリ要素に接続して示される。移相器50（多くのXORゲートで表現さ
れる）は、8つのスキャンチェイン26を駆動し、各8ビット長である。移相器の構
成は、シフト装置の出力チャネルC0-C7間の相互分離が少なくとも8ビットである
ように選ばれ、全出力チャンネルは、以下の形の3入力（タップ）のXOR関数によ
り駆動される：
【００２６】
【表１】 そこにおいて、Ciはi番目の出力チャネルであり、skはLFSRのk番目の段階を示す
。LFSR 52がレジスタの第２及び第6の段階までその入力チャネル37a、37b及び入
力インジェクタ48a、48b（XORゲート）によりクロックサイクルごとにパターン
を供給されると仮定する。チャネル37aに受け取られる入力変数"a"（圧縮された
テストパターンビット）は偶数の添え字（a0、a2、a4、..）を伴うラベルをつけ
られ、チャネル37bに受け取られる変数は奇数の添え字（al、a3、a5、...）を伴
うラベルをつけられる。全てのスキャンセルは、これらの外部の変数をブーリア
ンように処理して、LFSR 52にテスタ21により注入された入力変数の線形関数で
ある記号表現で概念的に満たされる。フィードバック多項式、移相器50、インジ
ェクタ48a及びbの位置、及びLFSRだけがテストデータにより出力される4つのク
ロックサイクルの追加的な初期期間を与えられて、スキャンチェイン26内の各ス
キャンセルの内容は、論理的に決定される。
【００２７】 図6は、図5のスキャンチェインの64個のセルの表現を、図5の下部で0〜7と記
されたスキャンチェインとともに与える。図6の各スキャンチェイン・セルの表
現は、情報がチェインに移される順序でリストされ、すなわち、一番上の表現は
、チェインに最初に移動したデータを表し、よってそのチェインの最下部のセル
に記憶されている情報に対応する。
【００２８】 図5の解凍器/PRPG 36が表2の以下の部分的に特定されたテストキューブに基づ
いて、テストパターンを生成することになっていると仮定する（8つのスキャン
チェインの内容がここに水平に示した ― 最も左の桁は、スキャンチェインへ最
初に移され、スキャンチェイン・セルの底にある情報を表す）：
【００２９】
【表２】 決定論的に特定されたビットが１０個だけある、変数xは、"don't care"状態を
示す。対応する圧縮されたテストパターンは、ガウス‐ジョルダン消去法技術の
ような、多くの周知の技術のいずれかを使用して、図5の10の方程式の以下の系
を解くことによって、決定できる。選択された方程式は、10個の決定論的に特定
されたビットに対応する：
【００３０】
【表３】 残りの変数の値としてゼロを仮定する一方、結果として生じるシード変数a0、a1 、a2、a3及びa13が1の値に等しいことを確かめることができる。このシードは、
その後以下の形式での完全に特定されたテストパターンを発生する（最初の特定
された位置には下線を引いた）：
【００３１】
【表４】 圧縮比は、セル内でテストパターンを配置するのに必要なビットの数によって、
割られたスキャンセルの数として定義される。図5の実施例において、4つのビッ
トは、解凍器/PRPGを満たすために2つのインジェクタに各々提供され、8つの追
加的なビットは、各々のスキャンセルの内容の生成を完了するために2つのイン
ジェクタ各々に提供される。これは、
【数３】 の圧縮比を達成する。圧縮無しだと、比率は1
【数４】 未満である。
【００３２】 図7A-Dは、図3のLFSM 46のための多様な実施例を示す。図7Aは、タイプI SR 6
0である。図7Bは、タイプII LFSR 62である。図は、7C、変形されたLFSR 64であ
る。そして、図7Dはセルラー・オートマトン66である。上記はすべて原始多項式
を実装する。セルラー・オートマトン66を除いて、各場合にLFSMは以下を含む：
シフトレジスタ構成において、接続される多くのメモリ要素。加えて、LFSMの次
の状態を唯一に決定する多様なメモリセル間の複数のフィードバック接続がある
。フィードバック接続は、目的メモリ要素の近くにXORゲートの形でインジェク
タを導入することによって、設計に取り入れられる。入力チャネル37a、37bは、
入力インジェクタ48a、及びbを通して、LFSMに圧縮されたパターンのビットを提
供する。ビットのソースが入力チャネルであることを除いては、インジェクタは
LFSM内で他のフィードバック接続と同様に取り扱われる。入力チャネル37には、
符号化効率を改善するため、異なるLFSMインジェクタ48を駆動する複数のファン
アウトを設けることができる。
【００３３】 図8は、re-timedLFSR 68の形式の32ビットLFSMの好ましい実施例である。一旦
LFSMに導入されたならば、入力変数が最適に分散されるように、インジェクタは
一様に配置される。実際には、LFSMの規模は、回路の真のスキャンチェインの数
、符号化の所望の圧縮比、及び被テスト回路の特定の構造上の特性に依存する。
【００３４】 図9は、移相器50の別の実施例を示し、XORゲートではなくXNORゲートの配列に
よって、作られている。移相器は、同様にXNOR、及びXORゲートの組合せにより
構成されてもよい。
【００３５】 図10は、圧縮されたテストパターンを解凍器に与えるための並列直列変換の使
用を示す。解凍器/PRPG 36の入力チャネル37が総計で、テスタ21のスキャン・チ
ャネル40の数より少ない場合、解凍器への入力でレジスタ70のような並列直列コ
ンバータを提供することは有益である。ビットの次の一組がテスタ21からレジス
タに与えられる前に、レジスタ70の内容が移されるように、レジスタ70はクロッ
クされる。テストパターンの連続的流れは、このように保存される。
【００３６】 以下、図3を参照して、決定論的なテストパターンを解凍するプロセスについ
てより詳細に説明する。LFSM 46は、テスタ21からのライン39上のリセット信号
により提供される最初のall-zero状態から、その動作を始める。n-ビットLFSM、
及びm入力インジェクタを仮定すると、それが実際のテストパターンに対応する
ビットを生成し始める前に、[ n/m ]クロックサイクルがLFSMを初期化するため
に用いられる。LFSMを初期化した後、及び適当なシステムクロックが同じレート
で動作している場合、新しいビットは各スキャンチェイン26に移相器50を通して
あらゆるクロックサイクルにおいて、並行してロードされる。この時に、解凍さ
れたテストパターンがスキャンチェイン26を0と1で満たすように、被テスト回路
24はスキャン・モードにおいて、作動される（及びそこに記憶されたいかなる以
前のテスト応答も出す）。残りの位置がLFSMにより生成されるランダムなビット
で満たされる一方、スキャンチェインの少数のビット位置は決定論的に特定され
た値を得る。テストパターンが移動されたクロックサイクルの数は、回路内の最
も長いスキャンチェインの長さ（少なくとも最も長いスキャンチェインのセルの
数と同じくらい多い数）により決まる。scan-shift信号は、したがって、最も長
いスキャンチェインが全てのテストパターンを得るまで、全てのスキャンチェイ
ンでhigh状態に保たれる。回路のより短いスキャンチェインは、移動された第1
の少しのビットが情報のいかなる損失もなしに上書きされるように、正当なもの
とされる。
【００３７】 LFSMからのパターンは、線形従属でもよい。換言すれば、 大きく相関してい
る複数のスキャンチェインの二次元の構成内で、多様なビット位置を決定するこ
とが可能である。しばしばある形の従属性を有する位置により駆動されるゲート
に対する誤り励起のための必要な刺激を提供することができないので、これによ
って、検査可能問題が生じる。従って、移相器50（例えばXORゲートあるいは、X
NORゲートの全ての配列）はスキャンチェイン内に多様なビット位置間の線形従
属性を減らすためにLFSMのタップ（出力）で使用されることができる。XOR論理
は、XORゲートの規模に依って2-レベルあるいはマルチレベルであってもよい。L
FSMからタップ48のサブセットをXOR演算することによって、得られる信号により
、CUT 24のあらゆるスキャンチェインが駆動される。テストキューブの符号化効
率がさらに保たれるように、これらのタップは決定される。加えて、LFSMの全て
のメモリセルは、ほぼ等しい数のファンアウト信号を有し、伝播遅延は適当に最
適化されるように、タップが選ばれる。一旦解凍されたテストパターンがテスト
・モードの間、完全にスキャンチェインにロードされると、CUT 24は通常の動作
モードに切り替えられる。その後、CUTは、スキャンチェインのテストパターン
により供給される刺激の下で、その通常の動作を実行する。CUTのテスト応答は
、スキャンチェインの中に取得される。 新しい初期化サイクルが次のテストパターンをロードするために始まる前に、取
込みの間、LFSMはall-zero状態にリセットされる。
【００３８】 典型的な実施例で本発明の本質を開示したので、当業者にとって、例示の実施
例がこの本質から逸脱することなく、変更可能であることが、明らかとなったは
ずである。例えば、多様な方法におけるステップの順序は、変更してもよい。本
発明の原則が適用されることができる多くの可能な実施例からみて、例示の実施
例がこれらの原理を教示することを目的とし、本発明の範囲に対する制限とする
ものではないことを理解すべきである。本発明として、以下の請求項、及びそれ
らの均等物の範囲および趣旨の範囲内に含まれるすべてを請求する。
【図面の簡単な説明】
【図１Ａ】 擬似ランダムテストパターンを生成するよく知られた線形有限ステートマシン
を示すブロック図である。
【図１Ｂ】 擬似ランダムテストパターンを生成するよく知られた線形有限ステートマシン
を示すブロック図である。
【図１Ｃ】 擬似ランダムテストパターンを生成するよく知られた線形有限ステートマシン
を示すブロック図である。
【図２】 本発明によるテストシステムのブロック図である。
【図３】 本発明によるLFSM形式のデコンプレッサ／PRPG、フェイズシフタ、スキャンチ
ェインを含む回路のブロック図である。
【図４】 デコンプレッサ／PRPGを初期化する構造を示す図である。
【図５】 デコンプレッサ／PRPGのさらに詳細を示す図である。
【図６】 デコンプレッサ／PRPG及びフェイズシフタで生成された、図３のスキャンチェ
イン内の各スキャンセルに記憶されているビットの論理表現を示す図である。
【図７Ａ】 図３に示されたＬＦＳＭの代替的実施形態を示した図である。
【図７Ｂ】 図３に示されたＬＦＳＭの代替的実施形態を示した図である。
【図７Ｃ】 図３に示されたＬＦＳＭの代替的実施形態を示した図である。
【図７Ｄ】 図３に示されたＬＦＳＭの代替的実施形態を示した図である。
【図８】 ３２ビットLFSMの実施形態を示す図である。
【図９】 フェイズシフタの代替的実施形態を示した図である。
【図１０】 圧縮されたテストデータをデコンプレッサ／PRPGに供給するためのパラレル・
シリアル変換の使用を示す図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＪＰ (72)発明者 カッサブ，マーク アメリカ合衆国 オレゴン州 97070 ウ ィルソンヴィル エス・ダヴリュー・ロー ズ・レーン 29665 アパートメント 288 (72)発明者 ムケルジー，ニランジャン アメリカ合衆国 オレゴン州 97070 ウ ィルソンヴィル エス・ダヴリュー・パー クウェイ・コート 29290 アパートメン ト 92 Ｆターム(参考） 2G132 AA01 AB01 AC14 AG01 AG04 AK07 AK14 AK29 AL09 4M106 AA01 AC07 AC09 5F038 DT06 DT07 DT08 DT16 DT17 EZ20

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 被テスト回路内のスキャンチェインにテストパターンを与え
    る方法であって、 動作の擬似ランダム段階において、 初期値を供給するステップが設けられ、 前記初期値から擬似ランダムテストパターンを生成するステップが設けられ
    、 被テスト回路内のスキャンチェインに擬似ランダムテストパターンを与える
    ステップが設けられ、 動作の決定論的段階において、 １組の圧縮された決定論的テストパターンを供給するステップが設けられ、 前記圧縮された決定論的テストパターンが供給されている時、圧縮された決
    定論的テストパターンを解凍された決定論的テストパターンに解凍するステップ
    が設けられ、 前記解凍された決定論的テストパターンを前記被テスト回路内の前記スキャ
    ンチェインに与えるステップが設けられた方法。
  2. 【請求項２】請求項１記載の方法であって、前記擬似ランダム段階は前記決
    定論的段階の前に実行される方法。
  3. 【請求項３】請求項１記載の方法であって、前記決定論的段階は前記擬似ラ
    ンダム段階の前に実行される方法。
  4. 【請求項４】請求項１記載の方法であって、前記決定論的段階と前記擬似ラ
    ンダム段階は実質的に同時に実行される方法。
  5. 【請求項５】請求項１記載の方法であって、前記決定論的段階と前記擬似ラ
    ンダム段階は実質的に異なった時に実行される方法。
  6. 【請求項６】請求項１記載の方法であって、圧縮された決定論的テストパタ
    ーンを解凍するステップは、圧縮されたテストパターンの２個以上のビットを論
    理的に結合することによって１個以上の決定論的パターンを生成するステップか
    らなる方法。
  7. 【請求項７】請求項６記載の方法であって、前記圧縮されたテストパターン
    の２個以上のビットを論理的に結合するステップはXOR演算によって前記ビット
    を結合するステップからなる方法。
  8. 【請求項８】請求項６記載の方法であって、前記圧縮されたテストパターン
    の２個以上のビットを論理的に結合するステップはXNOR演算によって前記ビット
    を結合するステップからなる方法。
  9. 【請求項９】請求項１記載の方法であって、被テスト回路のスキャンチェイ
    ンに解凍された決定論的テストパターンは、圧縮された決定論的テストパターン
    が供給された時に与えられる方法。
  10. 【請求項１０】請求項１記載の方法であって、圧縮されたテストパターンを
    供給するステップは前記圧縮されたテストパターンを表すビットのシリアルな流
    れを生成するステップからなる方法。
  11. 【請求項１１】請求項１記載の方法であって、圧縮されたテストパターンを
    供給するステップは前記圧縮されたテストパターンを表すビットのパラレルな流
    れを生成するステップからなる方法。
  12. 【請求項１２】請求項１記載の方法であって、 テストパターンを与えた結果を前記スキャンチェインに取り込むステップが設
    けられ、 前記結果を基準値と比較するステップが設けられた方法。
  13. 【請求項１３】 被テスト回路内のスキャンチェインにテストパターンを与
    えるシステムであって、 前記スキャンチェインにテストパターンを与える手段が設けられ、 前記テストパターンを与える手段に１組の圧縮された決定論的テストパターン
    を供給する手段が設けられ、 前記テストパターンを与える手段に初期値を供給する手段が設けられ、 動作の擬似ランダム段階において、前期初期値から１組の擬似ランダムパター
    ンを生成し、動作の決定論的段階において、前記１組の圧縮された決定論的テス
    トパターンから１組の解凍された決定論的テストパターンを生成するように前記
    テストパターンを与える手段を設定する手段が設けられたシステム。
  14. 【請求項１４】請求項１３記載のシステムであって、前記スキャンチェイン
    に取得されたテストパターンへの応答を圧縮する手段が設けられたシステム。
  15. 【請求項１５】請求項１３記載のシステムであって、前記テストパターンを
    与える手段は線形有限ステートマシンを含むシステム。
  16. 【請求項１６】請求項１３記載のシステムであって、前記テストパターンを
    与える手段はフェイズシフタを含むシステム。
  17. 【請求項１７】回路であって、 解凍器・PRPGが設けられ、 前記解凍器・PRPGに連結し、前記解凍器・PRPGに、動作の擬似ランダム段階に
    おいて、１組の擬似ランダムパターンを生成させ、動作の決定論的段階において
    、供給された１組の圧縮された決定論的パターンから１組の解凍された決定論的
    テストパターンを生成するコントロール回路が設けられ、 回路ロジックが設けられ、 前記回路ロジックに連結し、前記解凍器・PRPGにより生成されたテストパター
    ンを受け取り、前記回路ロジックにより生成された前記テストパターンに対する
    応答を取得するよう動作するスキャンチェインが設けられ、 前記解凍器・PRPGは、前記圧縮された決定論的テストパターンが前記解凍器・
    PRPGに供給されている時、圧縮された決定論的テストパターンを解凍するよう動
    作する回路。
  18. 【請求項１８】請求項１７記載の回路であって、前記解凍器・PRPGは線形有
    限ステートマシンを含む回路。
  19. 【請求項１９】請求項１７記載の回路であって、前記線形有限ステートマシ
    ンは線形フィードバックシフトレジスタを含む回路。
  20. 【請求項２０】請求項１８記載の回路であって、前記線形有限ステートマシ
    ンはセル状のオートマトンを含む回路。
  21. 【請求項２１】請求項１７記載の回路であって、前記解凍器・PRPGはフェイ
    ズシフタを含む回路。
  22. 【請求項２２】請求項２１記載のシステムであって、前記フェイズシフタは
    XORゲートの配列からなるシステム。
  23. 【請求項２３】請求項２１記載のシステムであって、前記フェイズシフタは
    XNORゲートの配列からなるシステム。
  24. 【請求項２４】請求項１７記載の回路であって、前記コントロール回路は前
    記解凍器・PRPGに初期値を供給するように動作し、前記解凍器・PRPGは前記初期
    値から１組の擬似ランダムテストパターンを生成する回路。
  25. 【請求項２５】請求項２４記載の回路であって、前記コントロール回路はBI
    STコントローラを含む回路。
  26. 【請求項２６】請求項１７記載の回路であって、前記解凍器・PRPGは外部テ
    スタから初期値を受け取るように動作し、前記解凍器・PRPGは前記初期値から１
    組の擬似ランダムテストパターンを生成する回路。
  27. 【請求項２７】請求項１７記載の回路であって、前記コントロール回路は外
    部テスタからの１組の圧縮された決定論的テストパターンを前記解凍器・PRPGに
    向けるように動作し、前記解凍器・PRPGは前記１組の圧縮された決定論的テスト
    パターンから１組の解凍された決定論的テストパターンを生成する回路。
  28. 【請求項２８】請求項２７記載の回路であって、前記コントロール回路は１
    個以上のロジックゲートを含み、前記圧縮された決定論的パターンは前記外部テ
    スタから前記ロジックゲートを通って前記解凍器・PRPGに行き、前期ロジックゲ
    ートはイネーブル信号に応答する回路。
  29. 【請求項２９】請求項１７記載の回路であって、前記解凍器・PRPGは、前記
    圧縮された決定論的テストパターンが前記解凍器・PRPGに供給されている時、前
    記スキャンチェインに解凍された決定論的テストパターンを与えるように動作す
    る回路。
  30. 【請求項３０】請求項１７記載の回路であって、前記スキャンチェインに連
    結され、前記スキャンチェインに取得されたテストパターンへの応答を圧縮する
    ように動作する複数入力符号レジスタを含む回路。
  31. 【請求項３１】回路であって、 前記スキャンチェインにテストパターンを与える手段が設けられ、 動作の擬似ランダム段階において、１組の擬似ランダムパターンを生成し、動
    作の決定論的段階において、１組の決定論的テストパターンを生成するように前
    記テストパターンを与える手段を設定する手段が設けられ、 回路ロジックが設けられ、 前記回路ロジックに連結し、前記テストパターンを与える手段により生成され
    たテストパターンを受け取り、前記回路ロジックにより生成された前記テストパ
    ターンに対する応答を取得するよう動作するスキャンチェインが設けられた回路
    。
  32. 【請求項３２】請求項３１記載の回路であって、前記スキャンチェインに取
    得されたテストパターンへの応答を圧縮する手段を含む回路。
  33. 【請求項３３】被テスト回路内のスキャンチェインにテストパターンを与え
    る方法であって、 動作の擬似ランダム段階において、 初期値を供給するステップが設けられ、 前記初期値から擬似ランダムテストパターンを生成するステップが設けられ
    、 被テスト回路内のスキャンチェインに擬似ランダムテストパターンを与える
    ステップが設けられ、 動作の決定論的段階において、 １組の圧縮された決定論的テストパターンを供給するステップが設けられ、 前記圧縮された決定論的テストパターンが供給されている時、圧縮された決
    定論的テストパターンを解凍された決定論的テストパターンに解凍するステップ
    が設けられ、 前記解凍された決定論的テストパターンを前記被テスト回路内の前記スキャ
    ンチェインに与えるステップが設けられた方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005292126A (ja) * 2004-04-05 2005-10-20 Agilent Technol Inc 自動試験システム及び操作方法
US7865794B2 (en) 1999-11-23 2011-01-04 Mentor Graphics Corporation Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US7895492B2 (en) 2007-03-07 2011-02-22 Fujitsu Limited Pseudorandom number generator, semiconductor integrated circuit, pseudorandom number generator control apparatus, pseudorandom number generator control method, and computer product
US10254342B2 (en) 2014-11-26 2019-04-09 Renesas Electronics Corporation Semiconductor device

Families Citing this family (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US8533547B2 (en) * 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
JP3845016B2 (ja) * 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) * 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6327687B1 (en) * 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6353842B1 (en) * 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
EP1146343B1 (en) 2000-03-09 2005-02-23 Texas Instruments Incorporated Adapting Scan-BIST architectures for low power operation
JP4228061B2 (ja) * 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
JP3851782B2 (ja) * 2001-03-07 2006-11-29 株式会社東芝 半導体集積回路及びそのテスト方法
US6950974B1 (en) * 2001-09-07 2005-09-27 Synopsys Inc. Efficient compression and application of deterministic patterns in a logic BIST architecture
JP2003098225A (ja) * 2001-09-25 2003-04-03 Toshiba Corp 半導体集積回路
JP2003107129A (ja) * 2001-09-27 2003-04-09 Fujitsu Ltd 半導体装置及びその設計方法
JP4856848B2 (ja) * 2001-10-11 2012-01-18 アルテラ コーポレイション プログラマブルロジックリソース上のエラー検出
US20030074620A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. Configurable asic memory bist controller employing multiple state machines
US20030074618A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. Dual mode ASIC BIST controller
US20030074619A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. Memory bist employing a memory bist signature
US6981191B2 (en) * 2001-10-12 2005-12-27 Sun Microsystems, Inc. ASIC logic BIST employing registers seeded with differing primitive polynomials
US6996760B2 (en) * 2001-10-12 2006-02-07 Sun Microsystems ASIC BIST employing stored indications of completion
US6901543B2 (en) * 2001-10-12 2005-05-31 Sun Microsystems, Inc. Utilizing slow ASIC logic BIST to preserve timing integrity across timing domains
US20030074616A1 (en) * 2001-10-12 2003-04-17 Dorsey Michael C. ASIC BIST controller employing multiple clock domains
US7552373B2 (en) * 2002-01-16 2009-06-23 Syntest Technologies, Inc. Method and apparatus for broadcasting scan patterns in a scan-based integrated circuit
US7412637B2 (en) * 2003-01-10 2008-08-12 Syntest Technologies, Inc. Method and apparatus for broadcasting test patterns in a scan based integrated circuit
US20030163774A1 (en) * 2002-02-26 2003-08-28 Parrish Gregory C. Method, apparatus, and system for efficient testing
GB2386444B (en) * 2002-03-12 2004-05-26 Toshiba Res Europ Ltd Digital correlators
EP1416641A1 (en) * 2002-10-30 2004-05-06 STMicroelectronics S.r.l. Method for compressing high repetitivity data, in particular data used in memory device testing
US7131046B2 (en) * 2002-12-03 2006-10-31 Verigy Ipco System and method for testing circuitry using an externally generated signature
US20040139377A1 (en) * 2003-01-13 2004-07-15 International Business Machines Corporation Method and apparatus for compact scan testing
WO2004073041A2 (en) 2003-02-13 2004-08-26 Mentor Graphics Corporation Testing embedded memories in an integrated circuit
US7509550B2 (en) * 2003-02-13 2009-03-24 Janusz Rajski Fault diagnosis of compressed test responses
EP1595211B1 (en) * 2003-02-13 2008-07-09 Mentor Graphics Corporation Compressing test responses using a compactor
US7302624B2 (en) * 2003-02-13 2007-11-27 Janusz Rajski Adaptive fault diagnosis of compressed test responses
US7437640B2 (en) * 2003-02-13 2008-10-14 Janusz Rajski Fault diagnosis of compressed test responses having one or more unknown states
TW200421080A (en) * 2003-03-14 2004-10-16 Advantest Corp Test apparatus, program of test apparatus, recording medium for test pattern and control method of the test apparatus
JP4520103B2 (ja) * 2003-04-02 2010-08-04 ルネサスエレクトロニクス株式会社 スキャンテストパタン入力方法および半導体集積回路
DE60313860D1 (de) * 2003-06-24 2007-06-28 St Microelectronics Srl Integrierte Schaltung mit verbesserter BIST-Schaltung zur Ausführung einer strukturierten Prüfung
US7523370B1 (en) 2003-09-15 2009-04-21 Cadence Design Systems, Inc. Channel masking during integrated circuit testing
JP2007506088A (ja) * 2003-09-19 2007-03-15 コニンクリユケ フィリップス エレクトロニクス エヌ．ブイ． 秘密サブモジュールを有する電子回路
US7356745B2 (en) * 2004-02-06 2008-04-08 Texas Instruments Incorporated IC with parallel scan paths and compare circuitry
US20050234686A1 (en) * 2004-02-06 2005-10-20 Hongwei Cheng Analysis method and system
US7404115B2 (en) * 2004-02-12 2008-07-22 International Business Machines Corporation Self-synchronising bit error analyser and circuit
US7239978B2 (en) * 2004-03-31 2007-07-03 Wu-Tung Cheng Compactor independent fault diagnosis
US8280687B2 (en) * 2004-03-31 2012-10-02 Mentor Graphics Corporation Direct fault diagnostics using per-pattern compactor signatures
US7729884B2 (en) * 2004-03-31 2010-06-01 Yu Huang Compactor independent direct diagnosis of test hardware
US7590905B2 (en) * 2004-05-24 2009-09-15 Syntest Technologies, Inc. Method and apparatus for pipelined scan compression
US7231570B2 (en) * 2004-05-26 2007-06-12 Syntest Technologies, Inc. Method and apparatus for multi-level scan compression
US7418640B2 (en) * 2004-05-28 2008-08-26 Synopsys, Inc. Dynamically reconfigurable shared scan-in test architecture
US7346823B1 (en) * 2004-06-24 2008-03-18 Cypress Semiconductor Corporation Automatic built-in self-test of logic with seeding from on-chip memory
DE602005012266D1 (de) 2004-06-30 2009-02-26 Nxp Bv Schaltungsanordnung und verfahren zum prüfen einerdungsschaltung
US7398443B2 (en) * 2004-10-15 2008-07-08 Genesis Microchip Inc. Automatic fault-testing of logic blocks using internal at-speed logic-BIST
US7302626B2 (en) * 2004-11-19 2007-11-27 Nec Laboratories America, Inc. Test pattern compression with pattern-independent design-independent seed compression
US7555688B2 (en) * 2005-04-26 2009-06-30 Lsi Logic Corporation Method for implementing test generation for systematic scan reconfiguration in an integrated circuit
US7447958B2 (en) * 2005-05-05 2008-11-04 Cypress Semiconductor Corporation Parallel input/output self-test circuit and method
KR100727975B1 (ko) * 2005-09-10 2007-06-14 삼성전자주식회사 시스템 온 칩의 고장 진단 장치 및 방법과 고장 진단이가능한 시스템 온 칩
DE102005046588B4 (de) * 2005-09-28 2016-09-22 Infineon Technologies Ag Vorrichtung und Verfahren zum Test und zur Diagnose digitaler Schaltungen
US8281197B2 (en) * 2005-11-04 2012-10-02 Nxp B.V. Integrated circuit test method and test apparatus
US7224638B1 (en) 2005-12-15 2007-05-29 Sun Microsystems, Inc. Reliability clock domain crossing
US7627065B2 (en) * 2005-12-21 2009-12-01 Sun Microsystems, Inc. Generating a clock crossing signal based on clock ratios
JP5268656B2 (ja) 2006-02-17 2013-08-21 メンター グラフィックス コーポレイション マルチステージ・テスト応答コンパクタ
US7647540B2 (en) 2006-07-21 2010-01-12 Janusz Rajski Decompressors for low power decompression of test patterns
US7797603B2 (en) * 2006-07-21 2010-09-14 Janusz Rajski Low power decompression of test cubes
TWI312075B (en) * 2006-11-30 2009-07-11 Ind Tech Res Inst Scan test data compression method and decoding apparatus for multiple-scan-chain designs
DE102006059158B4 (de) * 2006-12-14 2009-06-10 Advanced Micro Devices, Inc., Sunnyvale Integrierter Schaltkreischip mit zumindest zwei Schaltungskernen und zugehöriges Verfahren zum Testen
DE102006059156B4 (de) 2006-12-14 2008-11-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Testen eines integrierten Schaltkreischips mit zumindest zwei Schaltungskernen sowie integrierter Schaltkreischip und Testsystem
EP2122466B1 (en) 2007-02-12 2015-04-29 Mentor Graphics Corporation Low power scan testing techniques and apparatus
US7840865B2 (en) * 2007-03-23 2010-11-23 Mentor Graphics Corporation Built-in self-test of integrated circuits using selectable weighting of test patterns
US7823034B2 (en) * 2007-04-13 2010-10-26 Synopsys, Inc. Pipeline of additional storage elements to shift input/output data of combinational scan compression circuit
EP2000812A1 (en) * 2007-06-05 2008-12-10 Nxp B.V. Testable integrated circuit die and integrated circuit package
US7941722B2 (en) * 2007-06-24 2011-05-10 Texas Instruments Incorporated Testing of integrated circuits using test module
US8294149B2 (en) 2007-11-06 2012-10-23 International Business Machines Corporation Test structure and methodology for three-dimensional semiconductor structures
US7519889B1 (en) * 2008-04-01 2009-04-14 International Business Machines Corporation System and method to reduce LBIST manufacturing test time of integrated circuits
US8584073B2 (en) * 2008-07-21 2013-11-12 Synopsys, Inc. Test design optimizer for configurable scan architectures
JP5314693B2 (ja) * 2008-09-12 2013-10-16 株式会社アドバンテスト 試験モジュールおよび試験方法
US7979763B2 (en) 2008-10-21 2011-07-12 Synopsys, Inc. Fully X-tolerant, very high scan compression scan test systems and techniques
US8112685B2 (en) * 2009-06-11 2012-02-07 Texas Instruments Incorporated Serial compressed data I/O in a parallel test compression architecture
US20110022907A1 (en) * 2009-06-23 2011-01-27 StarDFX Technologies, Inc. FPGA Test Configuration Minimization
US7996741B2 (en) * 2009-08-24 2011-08-09 Syntest Technologies, Inc. Method and apparatus for low-pin-count scan compression
ES2440642T3 (es) * 2009-12-14 2014-01-29 Hamba Filltec Gmbh & Co. Kg Dispositivo para el llenado de recipientes, en particular con alimentos
US20110179325A1 (en) * 2010-01-15 2011-07-21 Freescale Semiconductor, Inc System for boundary scan register chain compression
JP5397254B2 (ja) * 2010-02-12 2014-01-22 富士ゼロックス株式会社 擬似ランダム信号発生装置、通信システム、及び画像形成システム
US8429473B2 (en) * 2010-03-16 2013-04-23 Synopsys, Inc. Increasing PRPG-based compression by delayed justification
US10955460B2 (en) 2010-03-16 2021-03-23 Mentor Graphics Corporation Test scheduling and test access in test compression environment
US8887018B2 (en) 2010-06-11 2014-11-11 Texas Instruments Incorporated Masking circuit removing unknown bit from cell in scan chain
US8468404B1 (en) * 2010-06-25 2013-06-18 Cadence Design Systems, Inc. Method and system for reducing switching activity during scan-load operations
CN101881812A (zh) * 2010-07-05 2010-11-10 中国人民解放军63908部队 一种混合模式的内建自测试系统及其方法
US8458541B2 (en) 2011-03-25 2013-06-04 Freescale Semiconductor, Inc. System and method for debugging scan chains
US9904616B2 (en) 2011-12-14 2018-02-27 International Business Machines Corporation Instruction output dependent on a random number-based selection or non-selection of a special command from a group of commands
CN103376405B (zh) * 2012-04-27 2015-09-09 国际商业机器公司 用于扫描链诊断的方法和装置
US9052900B2 (en) 2013-01-29 2015-06-09 Oracle International Corporation Serdes fast retrain method upon exiting power saving mode
US9547043B2 (en) * 2013-03-07 2017-01-17 Nxp Usa, Inc. Test control point insertion and X-bounding for logic built-in self-test (LBIST) using observation circuitry
US9003248B2 (en) * 2013-06-17 2015-04-07 Mentor Graphics Corporation Fault-driven scan chain configuration for test-per-clock
US9222971B2 (en) * 2013-10-30 2015-12-29 Freescale Semiconductor, Inc. Functional path failure monitor
US9915702B2 (en) * 2013-11-26 2018-03-13 Mentor Graphics Corporation Channel sharing for testing circuits having non-identical cores
US9335374B2 (en) * 2013-12-02 2016-05-10 Mentor Graphics Corporation Dynamic shift for test pattern compression
US9448284B2 (en) * 2014-05-08 2016-09-20 Texas Instruments Incorporated Method and apparatus for test time reduction using fractional data packing
US20160003900A1 (en) * 2014-07-04 2016-01-07 Texas Instruments Incorporated Self-test methods and systems for digital circuits
US9519026B2 (en) 2014-09-30 2016-12-13 Apple Inc. Compressed scan testing techniques
US9933485B2 (en) 2015-02-24 2018-04-03 Mentor Graphics Corporation Deterministic built-in self-test based on compressed test patterns stored on chip and their derivatives
US10060979B2 (en) 2016-08-02 2018-08-28 Texas Instruments Incorporated Generating multiple pseudo static control signals using on-chip JTAG state machine
US10184980B2 (en) 2016-09-06 2019-01-22 Texas Instruments Incorporated Multiple input signature register analysis for digital circuitry
US10509072B2 (en) * 2017-03-03 2019-12-17 Mentor Graphics Corporation Test application time reduction using capture-per-cycle test points
US10353001B2 (en) * 2017-06-01 2019-07-16 Seagate Technology Llc Rapid scan testing of integrated circuit chips
US10247780B2 (en) 2017-08-02 2019-04-02 Texas Instruments Incorporated Re-programmable self-test
EP3543985A1 (de) * 2018-03-21 2019-09-25 dSPACE digital signal processing and control engineering GmbH Simulieren verschiedener verkehrssituationen für ein testfahrzeug
US10996273B2 (en) 2018-03-22 2021-05-04 Siemens Industry Software Inc. Test generation using testability-based guidance
US11422188B2 (en) 2018-03-22 2022-08-23 Siemens Industry Software Inc Isometric control data generation for test compression
CN112154336B (zh) 2018-03-22 2024-03-29 西门子工业软件有限公司 确定性星体内建自测
CN112154338B (zh) 2018-03-22 2023-05-30 西门子工业软件有限公司 用于测试压缩的灵活的等距解压缩器架构
US12001973B2 (en) 2019-03-22 2024-06-04 Siemens Industry Software Inc. Machine learning-based adjustments in volume diagnosis procedures for determination of root cause distributions
US10746790B1 (en) * 2019-03-25 2020-08-18 International Business Machines Corporation Constrained pseudorandom test pattern for in-system logic built-in self-test
EP4025922A1 (en) 2019-09-06 2022-07-13 Siemens Industry Software Inc. Universal compactor architecture for testing circuits
US11232246B2 (en) 2019-11-14 2022-01-25 Siemens Industry Software Inc. Layout-friendly test pattern decompressor
US11106848B2 (en) 2019-11-14 2021-08-31 Siemens Industry Software Inc. Diagnostic resolution enhancement with reversible scan chains
US11010523B1 (en) * 2020-04-13 2021-05-18 Siemens Industry Software Inc. Prediction of test pattern counts for scan configuration determination
WO2022087928A1 (zh) * 2020-10-28 2022-05-05 华为技术有限公司 解压缩电路的生成方法和装置
WO2023107096A1 (en) 2021-12-07 2023-06-15 Siemens Industry Software Inc. X-masking for in-system deterministic test
US11852685B2 (en) 2022-01-07 2023-12-26 Hamilton Sundstrand Corporation Stimulated circuits and fault testing methods
US20240085471A1 (en) * 2022-09-09 2024-03-14 Infineon Technologies Ag Test arrangement and method for testing an integrated circuit
WO2024076370A1 (en) 2022-10-07 2024-04-11 Siemens Industry Software Inc. Multi-phase logic built-in self-test observation scan technology

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US620023A (en) * 1899-02-21 Clarence a
US620021A (en) * 1899-02-21 Device for sharpening scissors or other tools
US619988A (en) * 1899-02-21 Leg-fastening for bath-tubs
US619985A (en) * 1899-02-21 Joseph h
US519078A (en) * 1894-05-01 Martin middleton wilson
US517531A (en) * 1894-04-03 Induction electric railway
US713605A (en) 1899-11-13 1902-11-18 Gen Electric Transformer.
US713662A (en) * 1902-03-29 1902-11-18 George Hall Rural-delivery box.
US3614400A (en) 1969-11-26 1971-10-19 Rca Corp Maximum length pulse sequence generators
US3700869A (en) 1970-12-04 1972-10-24 Nasa Pseudonoise sequence generators with three-tap linear feedback shift registers
US4024460A (en) * 1973-11-23 1977-05-17 Hewlett-Packard Company Electronic line stretcher
US4122399A (en) * 1977-12-07 1978-10-24 Bell Telephone Laboratories, Incorporated Distortion generator
US4161041A (en) * 1978-10-06 1979-07-10 The United States Of America As Represented By The Secretary Of The Air Force Pseudo random number generator apparatus
DE3009945A1 (de) 1979-03-15 1980-09-18 Nippon Electric Co Integrierter, logischer schaltkreis mit funktionspruefung
US4320509A (en) * 1979-10-19 1982-03-16 Bell Telephone Laboratories, Incorporated LSI Circuit logic structure including data compression circuitry
US4513418A (en) 1982-11-08 1985-04-23 International Business Machines Corporation Simultaneous self-testing system
US4503537A (en) 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US5974433A (en) 1984-06-29 1999-10-26 Currie; Robert John High speed M-sequence generator and decoder circuit
US4602210A (en) 1984-12-28 1986-07-22 General Electric Company Multiplexed-access scan testable integrated circuit
US4785410A (en) 1985-06-05 1988-11-15 Clarion Co., Ltd. Maximum length shift register sequences generator
US4687988A (en) 1985-06-24 1987-08-18 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4801870A (en) 1985-06-24 1989-01-31 International Business Machines Corporation Weighted random pattern testing apparatus and method
US4754215A (en) 1985-11-06 1988-06-28 Nec Corporation Self-diagnosable integrated circuit device capable of testing sequential circuit elements
JP2628154B2 (ja) * 1986-12-17 1997-07-09 富士通株式会社 半導体集積回路
US4827476A (en) * 1987-04-16 1989-05-02 Tandem Computers Incorporated Scan test apparatus for digital systems having dynamic random access memory
US4860236A (en) 1987-10-26 1989-08-22 University Of Manitoba Cellular automaton for generating random data
JPH01239486A (ja) 1988-03-18 1989-09-25 Nec Corp 出力応答圧縮器
US4974184A (en) 1988-05-05 1990-11-27 Honeywell Inc. Maximum length pseudo-random test pattern generator via feedback network modification
EP0350538B1 (en) 1988-07-13 1993-12-01 Koninklijke Philips Electronics N.V. Memory device containing a static RAM memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static RAM memory
US4959832A (en) 1988-12-09 1990-09-25 International Business Machines Parallel pseudorandom pattern generator with varying phase shift
JP2591825B2 (ja) 1989-05-30 1997-03-19 富士通株式会社 圧縮データを用いた論理回路試験方法及びその装置
JP2584673B2 (ja) 1989-06-09 1997-02-26 株式会社日立製作所 テストデータ変更回路を有する論理回路テスト装置
JPH03214809A (ja) 1990-01-19 1991-09-20 Nec Corp リニアフィードバック・シフトレジスタ
US5138619A (en) 1990-02-15 1992-08-11 National Semiconductor Corporation Built-in self test for integrated circuit memory
US5268949A (en) 1990-03-28 1993-12-07 Ando Electric Co., Ltd. Circuit for generating M-sequence pseudo-random pattern
IL94115A (en) * 1990-04-18 1996-06-18 Ibm Israel Dynamic process for creating pseudo-random test templates for pompous hardware design violence
JP2861457B2 (ja) * 1990-05-24 1999-02-24 セイコーエプソン株式会社 光学式記録再生装置
EP0460352B1 (en) * 1990-06-07 1995-11-02 International Business Machines Corporation System for test data storage reduction
US5167034A (en) 1990-06-18 1992-11-24 International Business Machines Corporation Data integrity for compaction devices
US5173906A (en) 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
DE69020155T4 (de) 1990-09-15 1996-06-27 Ibm Procede et appareil pour tester des circuits integres a grande integration.
US5258986A (en) 1990-09-19 1993-11-02 Vlsi Technology, Inc. Tightly coupled, low overhead RAM built-in self-test logic with particular applications for embedded memories
US5293123A (en) * 1990-10-19 1994-03-08 Tandem Computers Incorporated Pseudo-Random scan test apparatus
JP2584172B2 (ja) 1991-08-23 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション デイジタル試験信号発生回路
US5369648A (en) 1991-11-08 1994-11-29 Ncr Corporation Built-in self-test circuit
JPH05215816A (ja) 1991-12-06 1993-08-27 Nec Corp 情報処理装置
EP0549949B1 (en) 1991-12-16 1998-03-11 Nippon Telegraph And Telephone Corporation Built-in self test circuit
US5412665A (en) 1992-01-10 1995-05-02 International Business Machines Corporation Parallel operation linear feedback shift register
US5349587A (en) 1992-03-26 1994-09-20 Northern Telecom Limited Multiple clock rate test apparatus for testing digital systems
US5394405A (en) 1992-04-24 1995-02-28 International Business Machines Corporation Universal weight generator
JP3474214B2 (ja) * 1992-10-22 2003-12-08 株式会社東芝 論理回路及びこの論理回路を備えたテスト容易化回路
US5608870A (en) * 1992-11-06 1997-03-04 The President And Fellows Of Harvard College System for combining a plurality of requests referencing a common target address into a single combined request having a single reference to the target address
US5701309A (en) * 1992-12-02 1997-12-23 At&T Global Information Solutions Company Automated test equipment digital tester expansion apparatus
US5586125A (en) 1993-02-26 1996-12-17 Warner; William T. Method for generating test vectors for characterizing and verifying the operation of integrated circuits
DE69326681T2 (de) 1993-04-06 2000-02-10 Hewlett Packard Co Verfahren und Apparat zum Erzeugen von linearen Rückführungsschieberegistersequenzen
US5450414A (en) 1993-05-17 1995-09-12 At&T Corp. Partial-scan built-in self-testing circuit having improved testability
US5416783A (en) * 1993-08-09 1995-05-16 Motorola, Inc. Method and apparatus for generating pseudorandom numbers or for performing data compression in a data processor
US5444716A (en) * 1993-08-30 1995-08-22 At&T Corp. Boundary-scan-based system and method for test and diagnosis
US5414716A (en) 1993-09-22 1995-05-09 Mitsubishi Electronic Research Laboratories, Inc. Weighting system for testing of circuits utilizing determination of undetected faults
JP2975242B2 (ja) 1993-10-08 1999-11-10 キヤノン株式会社 記録装置
US5848198A (en) 1993-10-08 1998-12-08 Penn; Alan Irvin Method of and apparatus for analyzing images and deriving binary image representations
US5524114A (en) 1993-10-22 1996-06-04 Lsi Logic Corporation Method and apparatus for testing semiconductor devices at speed
US5617531A (en) 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US5631913A (en) 1994-02-09 1997-05-20 Matsushita Electric Industrial Co., Ltd. Test circuit and test method of integrated semiconductor device
US5694401A (en) * 1994-06-27 1997-12-02 Tandem Computers Incorporated Fault isolation using pseudo-random scan
US6029263A (en) * 1994-06-30 2000-02-22 Tandem Computers Incorporated Interconnect testing using non-compatible scan architectures
US5642362A (en) * 1994-07-20 1997-06-24 International Business Machines Corporation Scan-based delay tests having enhanced test vector pattern generation
US5592493A (en) 1994-09-13 1997-01-07 Motorola Inc. Serial scan chain architecture for a data processing system and method of operation
US5748497A (en) 1994-10-31 1998-05-05 Texas Instruments Incorporated System and method for improving fault coverage of an electric circuit
US5533128A (en) * 1995-01-18 1996-07-02 Vobach; Arnold Pseudo-random transposition cipher system and method
US5974179A (en) 1995-02-13 1999-10-26 Integrated Device Technology, Inc. Binary image data compression and decompression
US5717702A (en) 1995-03-14 1998-02-10 Hughes Electronics Scan testing digital logic with differing frequencies of system clock and test clock
US5761489A (en) * 1995-04-17 1998-06-02 Motorola Inc. Method and apparatus for scan testing with extended test vector storage in a multi-purpose memory system
US5553082A (en) * 1995-05-01 1996-09-03 International Business Machines Corporation Built-in self-test for logic circuitry at memory array output
US5574733A (en) * 1995-07-25 1996-11-12 Intel Corporation Scan-based built-in self test (BIST) with automatic reseeding of pattern generator
US6006349A (en) 1995-07-26 1999-12-21 Advantest Corporation High speed pattern generating method and high speed pattern generator using the method
US5831992A (en) 1995-08-17 1998-11-03 Northern Telecom Limited Methods and apparatus for fault diagnosis in self-testable systems
FR2738972B1 (fr) 1995-09-15 1997-11-28 Thomson Multimedia Sa Procede de mise en gage de donnees pour un protocole d'echange de donnees securise
US6055658A (en) 1995-10-02 2000-04-25 International Business Machines Corporation Apparatus and method for testing high speed components using low speed test apparatus
US5680543A (en) 1995-10-20 1997-10-21 Lucent Technologies Inc. Method and apparatus for built-in self-test with multiple clock circuits
US5614838A (en) 1995-11-03 1997-03-25 International Business Machines Corporation Reduced power apparatus and method for testing high speed components
US5867507A (en) * 1995-12-12 1999-02-02 International Business Machines Corporation Testable programmable gate array and associated LSSD/deterministic test methodology
JP3512939B2 (ja) 1996-03-12 2004-03-31 株式会社ルネサステクノロジ 疑似乱数発生回路及び双方向シフトレジスタ
DE69613560T2 (de) 1996-04-30 2002-03-14 Agilent Technologies Inc Ein Prüfgerät für elektronische Schaltkreise oder Platinen mit komprimierten Datenfolgen
US5790562A (en) 1996-05-06 1998-08-04 General Motors Corporation Circuit with built-in test and method thereof
US5668817A (en) * 1996-07-11 1997-09-16 Northern Telecom Limited Self-testable digital signal processor and method for self-testing of integrating circuits including DSP data paths
JPH1056361A (ja) 1996-08-07 1998-02-24 Matsushita Electric Ind Co Ltd 疑似雑音系列発生器
US5717701A (en) * 1996-08-13 1998-02-10 International Business Machines Corporation Apparatus and method for testing interconnections between semiconductor devices
US5812561A (en) 1996-09-03 1998-09-22 Motorola, Inc. Scan based testing of an integrated circuit for compliance with timing specifications
US5790626A (en) 1996-09-10 1998-08-04 Hewlett-Packard Company Bi-directional linear feedback shift register
US5991909A (en) 1996-10-15 1999-11-23 Mentor Graphics Corporation Parallel decompressor and related methods and apparatuses
KR100206128B1 (ko) 1996-10-21 1999-07-01 윤종용 선형 궤환 쉬프트레지스터, 다중 입력기호 레지스터 및 이들을 이용한 내장 자기 진단회로
US5694402A (en) 1996-10-22 1997-12-02 Texas Instruments Incorporated System and method for structurally testing integrated circuit devices
US5701308A (en) 1996-10-29 1997-12-23 Lockheed Martin Corporation Fast bist architecture with flexible standard interface
US5905986A (en) 1997-01-07 1999-05-18 Hewlett-Packard Company Highly compressible representation of test pattern data
US5991898A (en) 1997-03-10 1999-11-23 Mentor Graphics Corporation Arithmetic built-in self test of multiple scan-based integrated circuits
US6199182B1 (en) 1997-03-27 2001-03-06 Texas Instruments Incorporated Probeless testing of pad buffers on wafer
US5968194A (en) * 1997-03-31 1999-10-19 Intel Corporation Method for application of weighted random patterns to partial scan designs
US6026508A (en) 1997-04-22 2000-02-15 International Business Machines Corporation Storage sub-system compression and dataflow chip offering excellent data integrity
US6061818A (en) * 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
US6097889A (en) 1997-06-23 2000-08-01 Motorola, Inc. Signal processing apparatus with stages in a signal path operating as LFSR of alternable type and method for processing signals
JPH1130646A (ja) 1997-07-10 1999-02-02 Nec Eng Ltd 半導体集積回路及びそれに含まれるテスト回路
US5883906A (en) 1997-08-15 1999-03-16 Advantest Corp. Pattern data compression and decompression for semiconductor test system
KR19990018125A (ko) 1997-08-26 1999-03-15 윤종용 Ic칩 검사용 테스터데이타 압축방법과 그 압축장치 및 ic칩용 테스터장치와 그 테스터방법
US5983380A (en) * 1997-09-16 1999-11-09 International Business Machines Corporation Weighted random pattern built-in self-test
DE59813158D1 (de) 1997-09-18 2005-12-08 Infineon Technologies Ag Verfahren zum Testen einer elektronischen Schaltung
US6272653B1 (en) * 1997-11-14 2001-08-07 Intrinsity, Inc. Method and apparatus for built-in self-test of logic circuitry
US6198285B1 (en) 1997-11-28 2001-03-06 Hitachi Medical Corporation In-room MRI display terminal and remote control system
CA2226061C (en) 1997-12-31 2002-05-28 Logicvision, Inc. Method and apparatus for controlling power level during bist
US6014763A (en) 1998-01-15 2000-01-11 International Business Machines Corporation At-speed scan testing
US6148425A (en) 1998-02-12 2000-11-14 Lucent Technologies Inc. Bist architecture for detecting path-delay faults in a sequential circuit
US6158032A (en) 1998-03-27 2000-12-05 International Business Machines Corporation Data processing system, circuit arrangement and program product including multi-path scan interface and methods thereof
US6141669A (en) 1998-05-06 2000-10-31 Nortel Networks Corporation Pseudorandom binary sequence block shifter
US6414669B1 (en) * 1998-05-14 2002-07-02 Minolta Co., Ltd. Driving method and apparatus for liquid crystal display device
US6178532B1 (en) 1998-06-11 2001-01-23 Micron Technology, Inc. On-chip circuit and method for testing memory devices
US6256759B1 (en) 1998-06-15 2001-07-03 Agere Systems Inc. Hybrid algorithm for test point selection for scan-based BIST
US6100716A (en) * 1998-09-17 2000-08-08 Nortel Networks Corporation Voltage excursion detection apparatus
US6256760B1 (en) * 1998-11-13 2001-07-03 Nortel Networks Limited Automatic test equipment scan test enhancement
US6286119B1 (en) 1998-12-22 2001-09-04 Nortel Networks Limited Delay fault testing with IEEE 1149.1
US6240432B1 (en) 1998-12-28 2001-05-29 Vanguard International Semiconductor Corporation Enhanced random number generator
GB9900432D0 (en) * 1999-01-08 1999-02-24 Xilinx Inc Linear feedback shift register in a progammable gate array
US6467058B1 (en) 1999-01-20 2002-10-15 Nec Usa, Inc. Segmented compaction with pruning and critical fault elimination
US6327685B1 (en) 1999-05-12 2001-12-04 International Business Machines Corporation Logic built-in self test
US6590929B1 (en) * 1999-06-08 2003-07-08 International Business Machines Corporation Method and system for run-time logic verification of operations in digital systems
US6463560B1 (en) * 1999-06-23 2002-10-08 Agere Systems Guardian Corp. Method for implementing a bist scheme into integrated circuits for testing RTL controller-data paths in the integrated circuits
US6385750B1 (en) 1999-09-01 2002-05-07 Synopsys, Inc. Method and system for controlling test data volume in deterministic test pattern generation
US6694466B1 (en) * 1999-10-27 2004-02-17 Agere Systems Inc. Method and system for improving the test quality for scan-based BIST using a general test application scheme
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6557129B1 (en) 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
EP1975634B1 (en) 1999-11-23 2010-09-29 Mentor Graphics Corporation Decompressor/PRPG for Applying Pseudo-Random and Deterministic Test Patterns
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
US7493540B1 (en) * 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
JP3845016B2 (ja) 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
EP1146343B1 (en) 2000-03-09 2005-02-23 Texas Instruments Incorporated Adapting Scan-BIST architectures for low power operation
US6611933B1 (en) * 2000-04-12 2003-08-26 International Business Machines Corporation Real-time decoder for scan test patterns
US6300885B1 (en) 2000-04-14 2001-10-09 International Business Machines Corporation Dual aldc decompressors inside printer asic
US6510398B1 (en) * 2000-06-22 2003-01-21 Intel Corporation Constrained signature-based test
US6618826B1 (en) * 2000-10-26 2003-09-09 Cadence Design Systems, Inc. Test sequences generated by automatic test pattern generation and applicable to circuits with embedded multi-port RAMs
JP4228061B2 (ja) 2000-12-07 2009-02-25 富士通マイクロエレクトロニクス株式会社 集積回路の試験装置および試験方法
US7234092B2 (en) * 2002-06-11 2007-06-19 On-Chip Technologies, Inc. Variable clocked scan test circuitry and method
JP4278940B2 (ja) * 2002-09-09 2009-06-17 株式会社 液晶先端技術開発センター 結晶化装置および結晶化方法
US7188286B2 (en) * 2003-01-24 2007-03-06 On-Chip Technologies, Inc. Accelerated scan circuitry and method for reducing scan test data volume and execution time
US20060038485A1 (en) * 2004-08-18 2006-02-23 Harvatek Corporation Laminated light-emitting diode display device and manufacturing method thereof
US7484151B2 (en) 2005-10-03 2009-01-27 Nec Laboratories America, Inc. Method and apparatus for testing logic circuit designs

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7865794B2 (en) 1999-11-23 2011-01-04 Mentor Graphics Corporation Decompressor/PRPG for applying pseudo-random and deterministic test patterns
JP2005292126A (ja) * 2004-04-05 2005-10-20 Agilent Technol Inc 自動試験システム及び操作方法
US7895492B2 (en) 2007-03-07 2011-02-22 Fujitsu Limited Pseudorandom number generator, semiconductor integrated circuit, pseudorandom number generator control apparatus, pseudorandom number generator control method, and computer product
US10254342B2 (en) 2014-11-26 2019-04-09 Renesas Electronics Corporation Semiconductor device

Also Published As

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