JP2003324156A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 半導体装置からの情報の不正な読み出し又は
該情報の改ざん等を確実に防止すると共に半導体装置の
面積を確実に縮小する。 【解決手段】 チップ領域Ｒｃに内部回路１０が形成さ
れていると共に、スクライブ領域Ｒｓに、内部回路１０
と電気的に接続された検査用パッド１２が形成されてい
る。さらに、スクライブ領域Ｒｓ及びその近傍部に、内
部回路１０及び検査用パッド１２のそれぞれと電気的に
接続されており且つ検査用パッド１２から内部回路１０
に過剰な電流が流れ込むことを防止する入力保護回路１
７が形成されている。
該情報の改ざん等を確実に防止すると共に半導体装置の
面積を確実に縮小する。 【解決手段】 チップ領域Ｒｃに内部回路１０が形成さ
れていると共に、スクライブ領域Ｒｓに、内部回路１０
と電気的に接続された検査用パッド１２が形成されてい
る。さらに、スクライブ領域Ｒｓ及びその近傍部に、内
部回路１０及び検査用パッド１２のそれぞれと電気的に
接続されており且つ検査用パッド１２から内部回路１０
に過剰な電流が流れ込むことを防止する入力保護回路１
７が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置からの
情報の不正な読み出し又は該情報の改ざん等を防止しつ
つ、半導体装置の面積を縮小することができる技術に関
するものである。
情報の不正な読み出し又は該情報の改ざん等を防止しつ
つ、半導体装置の面積を縮小することができる技術に関
するものである。
【０００２】
【従来の技術】近年、ＩＣカード等の分野で、半導体装
置から情報が不正に読み出されたり又は読み出された情
報が改ざんされたりすることを防止し、且つ半導体装置
の面積を縮小する技術がよく利用されるようになってき
た。以下、この従来技術について説明する。
置から情報が不正に読み出されたり又は読み出された情
報が改ざんされたりすることを防止し、且つ半導体装置
の面積を縮小する技術がよく利用されるようになってき
た。以下、この従来技術について説明する。
【０００３】図５は、従来の半導体装置、具体的には、
半導体ウェハにおけるスクライブ領域によって区画され
た複数のチップ領域にそれぞれ内部回路が形成されてな
る半導体装置の平面構成を示している。
半導体ウェハにおけるスクライブ領域によって区画され
た複数のチップ領域にそれぞれ内部回路が形成されてな
る半導体装置の平面構成を示している。
【０００４】図５に示すように、チップ領域Ｒｃに内部
回路１が形成されていると共に、チップ領域Ｒｃに内部
回路１を取り囲むようにシールリング２が形成されてい
る。一方、スクライブ領域Ｒｓには、内部回路１と電気
的に接続されている検査用パッド３が形成されている。
内部回路１と検査用パッド３とは、チップ領域Ｒｃとス
クライブ領域Ｒｓとの境界を横断する配線４を介して接
続されている。また、チップ領域Ｒｃにおける内部回路
１と検査用パッド３との電気的な接続経路上に、検査用
パッド３から内部回路１に過剰な電流が流れ込むことを
防止する入力保護回路５が挿入されている。
回路１が形成されていると共に、チップ領域Ｒｃに内部
回路１を取り囲むようにシールリング２が形成されてい
る。一方、スクライブ領域Ｒｓには、内部回路１と電気
的に接続されている検査用パッド３が形成されている。
内部回路１と検査用パッド３とは、チップ領域Ｒｃとス
クライブ領域Ｒｓとの境界を横断する配線４を介して接
続されている。また、チップ領域Ｒｃにおける内部回路
１と検査用パッド３との電気的な接続経路上に、検査用
パッド３から内部回路１に過剰な電流が流れ込むことを
防止する入力保護回路５が挿入されている。
【０００５】図５に示す従来構成によると、検査用パッ
ド３が、チップ領域Ｒｃの外側のスクライブ領域Ｒｓに
形成されているため、内部回路１の検査終了後、スクラ
イブ領域Ｒｓを切り離すことにより、検査用パッド３が
存在しない、面積が縮小した個片の半導体装置を製造で
きる。また、スクライブ領域Ｒｓの切り離しによって、
検査用パッド３が切り落とされると共に内部回路１と検
査用パッド３とを接続する配線４がスクライブ領域Ｒｓ
における切断ライン６に沿って切断されるので、半導体
装置からの情報の不正な読み出し又は該情報の改ざん等
を防止できる。
ド３が、チップ領域Ｒｃの外側のスクライブ領域Ｒｓに
形成されているため、内部回路１の検査終了後、スクラ
イブ領域Ｒｓを切り離すことにより、検査用パッド３が
存在しない、面積が縮小した個片の半導体装置を製造で
きる。また、スクライブ領域Ｒｓの切り離しによって、
検査用パッド３が切り落とされると共に内部回路１と検
査用パッド３とを接続する配線４がスクライブ領域Ｒｓ
における切断ライン６に沿って切断されるので、半導体
装置からの情報の不正な読み出し又は該情報の改ざん等
を防止できる。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
従来構成においては、正規の入力パッドと同程度の、規
模の大きな入力保護回路５が、チップ領域Ｒｃ上に配置
されているため、個片化された半導体装置の面積の縮小
効果が小さい。また、該半導体装置内で入力保護回路５
が非常に目立つ特徴を有するので、入力保護回路５が半
導体装置解析の基点として利用されやすく、その結果、
半導体装置からの情報の不正な読み出し等を確実には防
止できない。
従来構成においては、正規の入力パッドと同程度の、規
模の大きな入力保護回路５が、チップ領域Ｒｃ上に配置
されているため、個片化された半導体装置の面積の縮小
効果が小さい。また、該半導体装置内で入力保護回路５
が非常に目立つ特徴を有するので、入力保護回路５が半
導体装置解析の基点として利用されやすく、その結果、
半導体装置からの情報の不正な読み出し等を確実には防
止できない。
【０００７】この課題を解決するために、本願発明者
が、図５に示す従来構成において入力保護回路５をスク
ライブ領域Ｒｓに配置することを試みたところ、以下の
ような２つの新たな問題が生じた。
が、図５に示す従来構成において入力保護回路５をスク
ライブ領域Ｒｓに配置することを試みたところ、以下の
ような２つの新たな問題が生じた。
【０００８】第１に、入力保護回路５をそのままの面積
でスクライブ領域Ｒｓに配置すると、スクライブ領域Ｒ
ｓの面積が著しく増大する結果、半導体ウェハからの半
導体装置の切り出し数が減ってしまうという問題が生じ
る。すなわち、入力保護回路をスクライブ領域に配置す
るためには、入力保護回路の面積を縮小して、現行の面
積程度のスクライブ領域に入力保護回路を収められるよ
うにする必要がある。
でスクライブ領域Ｒｓに配置すると、スクライブ領域Ｒ
ｓの面積が著しく増大する結果、半導体ウェハからの半
導体装置の切り出し数が減ってしまうという問題が生じ
る。すなわち、入力保護回路をスクライブ領域に配置す
るためには、入力保護回路の面積を縮小して、現行の面
積程度のスクライブ領域に入力保護回路を収められるよ
うにする必要がある。
【０００９】第２に、入力保護回路５をスクライブ領域
Ｒｓに配置するためには、内部回路１に接地電位又は電
源電位を印加するための固定電位端子をスクライブ領域
Ｒｓに配置して該端子と入力保護回路５とを電気的に接
続する必要がある。すなわち、内部回路１からスクライ
ブ領域Ｒｓまでシールリング２を横断して延びる配線を
設ける必要がある。ここで、該配線として通常の金属配
線を用いると、スクライブ領域Ｒｓの切り離しに伴う金
属配線の切断の後に、金属配線の切断面から腐食汚染が
生じたり、又は、金属配線の切り屑により配線同士の間
に短絡が生じたりする。また、チップ領域の内部回路と
スクライブ領域の固定電位端子との間及び該端子とスク
ライブ領域の入力保護回路との間を電気的に接続する配
線として、抵抗の高いポリシリコン配線、又は、高融点
金属若しくは高融点合金からなる配線を用いた場合には
次の様な別の問題が生じる。すなわち、ポリシリコン配
線を用いた場合には入力保護回路の特性が劣化するとい
う問題が生じ、高融点金属若しくは高融点合金からなる
配線を用いた場合には配線層の増加に起因して半導体装
置の製造コストが高くなってしまうという問題が生じ
る。
Ｒｓに配置するためには、内部回路１に接地電位又は電
源電位を印加するための固定電位端子をスクライブ領域
Ｒｓに配置して該端子と入力保護回路５とを電気的に接
続する必要がある。すなわち、内部回路１からスクライ
ブ領域Ｒｓまでシールリング２を横断して延びる配線を
設ける必要がある。ここで、該配線として通常の金属配
線を用いると、スクライブ領域Ｒｓの切り離しに伴う金
属配線の切断の後に、金属配線の切断面から腐食汚染が
生じたり、又は、金属配線の切り屑により配線同士の間
に短絡が生じたりする。また、チップ領域の内部回路と
スクライブ領域の固定電位端子との間及び該端子とスク
ライブ領域の入力保護回路との間を電気的に接続する配
線として、抵抗の高いポリシリコン配線、又は、高融点
金属若しくは高融点合金からなる配線を用いた場合には
次の様な別の問題が生じる。すなわち、ポリシリコン配
線を用いた場合には入力保護回路の特性が劣化するとい
う問題が生じ、高融点金属若しくは高融点合金からなる
配線を用いた場合には配線層の増加に起因して半導体装
置の製造コストが高くなってしまうという問題が生じ
る。
【００１０】前記に鑑み、本発明は、半導体装置からの
情報の不正な読み出し又は該情報の改ざん等を確実に防
止すると共に半導体装置の面積を確実に縮小することを
目的とする。
情報の不正な読み出し又は該情報の改ざん等を確実に防
止すると共に半導体装置の面積を確実に縮小することを
目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、半導体ウェハに
おけるスクライブ領域によって区画された複数のチップ
領域にそれぞれ形成された内部回路と、スクライブ領域
に形成され且つ内部回路と電気的に接続された検査用パ
ッドと、スクライブ領域及びその近傍部に形成され且つ
内部回路及び検査用パッドのそれぞれと電気的に接続さ
れていると共に検査用パッドから内部回路に過剰な電流
が流れ込むことを防止する入力保護回路とを備えてい
る。
め、本発明に係る第１の半導体装置は、半導体ウェハに
おけるスクライブ領域によって区画された複数のチップ
領域にそれぞれ形成された内部回路と、スクライブ領域
に形成され且つ内部回路と電気的に接続された検査用パ
ッドと、スクライブ領域及びその近傍部に形成され且つ
内部回路及び検査用パッドのそれぞれと電気的に接続さ
れていると共に検査用パッドから内部回路に過剰な電流
が流れ込むことを防止する入力保護回路とを備えてい
る。
【００１２】第１の半導体装置によると、チップ領域の
内部回路を検査するための検査用パッドがスクライブ領
域に形成されていると共に、検査用パッドから内部回路
に過剰な電流が流れ込むことを防止する入力保護回路が
スクライブ領域及びその近傍部に形成されている。この
ため、内部回路の検査終了後に、スクライブ領域を切り
離すことにより、検査用パッド及び入力保護回路（正確
にはその所定の部分）が存在しない、面積が縮小した個
片の半導体装置を確実に製造できる。また、スクライブ
領域の切り離しによって、検査用パッドと共に、半導体
装置解析の基点として利用されやすい入力保護回路が切
り落とされるので、半導体装置からの情報の不正な読み
出し又は該情報の改ざん等を確実に防止できる。
内部回路を検査するための検査用パッドがスクライブ領
域に形成されていると共に、検査用パッドから内部回路
に過剰な電流が流れ込むことを防止する入力保護回路が
スクライブ領域及びその近傍部に形成されている。この
ため、内部回路の検査終了後に、スクライブ領域を切り
離すことにより、検査用パッド及び入力保護回路（正確
にはその所定の部分）が存在しない、面積が縮小した個
片の半導体装置を確実に製造できる。また、スクライブ
領域の切り離しによって、検査用パッドと共に、半導体
装置解析の基点として利用されやすい入力保護回路が切
り落とされるので、半導体装置からの情報の不正な読み
出し又は該情報の改ざん等を確実に防止できる。
【００１３】第１の半導体装置において、チップ領域に
内部回路を取り囲むように形成され且つ固定電位が印加
される第１の不純物拡散層を有するシールリングを備
え、入力保護回路は、スクライブ領域における第１の不
純物拡散層から所定の距離だけ離れた位置に第１の不純
物拡散層と対向するように形成され且つ検査用パッドと
電気的に接続された第２の不純物拡散層と、第１の不純
物拡散層とから構成されていることが好ましい。
内部回路を取り囲むように形成され且つ固定電位が印加
される第１の不純物拡散層を有するシールリングを備
え、入力保護回路は、スクライブ領域における第１の不
純物拡散層から所定の距離だけ離れた位置に第１の不純
物拡散層と対向するように形成され且つ検査用パッドと
電気的に接続された第２の不純物拡散層と、第１の不純
物拡散層とから構成されていることが好ましい。
【００１４】このようにすると、入力保護回路が、シー
ルリングを構成する第１の不純物拡散層と、スクライブ
領域における第１の不純物拡散層から所定の距離だけ離
れた位置に形成された第２の不純物拡散層とから構成さ
れるため、例えば第１の不純物拡散層と第２の不純物拡
散層と半導体基板とによって、小面積の寄生バイポーラ
トランジスタ型入力保護回路を実現できる。すなわち、
入力保護回路の一部に、シールリングを構成する第１の
不純物拡散層を利用するため、入力保護回路の配置に必
要な面積を小さくできると共に、入力保護回路における
スクライブ領域に配置される部分の面積を小さくでき
る。このため、スクライブ領域に入力保護回路を配置す
ることに伴うスクライブ領域の面積の増加を抑制できる
ので、半導体基板つまりウェハからの半導体装置の切り
出し数の減少を防止できる。また、スクライブ領域の切
り離しによって、入力保護回路を構成する第２の不純物
拡散層が確実に切り落とされるので、半導体装置からの
情報の不正な読み出し又は該情報の改ざん等を確実に防
止できる。さらに、入力保護回路に流れ込んだ過剰電流
を逃がす経路として、シールリングを構成する第１の不
純物拡散層上に形成され且つ内部回路と同じ固定電位端
子（接地電位端子又は電源電位端子）と接続される金属
配線、つまり該固定電位端子と第１の不純物拡散層とを
接続する金属配線を利用できる。このとき、該金属配線
は、シールリングを横断してスクライブ領域まで延びる
ことがないので、スクライブ領域の切り離し後に、腐食
汚染が生じたり又は金属配線の切り屑に起因する配線間
の短絡が生じたりすることを防止できる。また、入力保
護回路に流れ込んだ過剰電流を逃がす経路として、抵抗
の高いポリシリコン配線を利用する必要がないので、入
力保護回路の特性劣化を防止できる。
ルリングを構成する第１の不純物拡散層と、スクライブ
領域における第１の不純物拡散層から所定の距離だけ離
れた位置に形成された第２の不純物拡散層とから構成さ
れるため、例えば第１の不純物拡散層と第２の不純物拡
散層と半導体基板とによって、小面積の寄生バイポーラ
トランジスタ型入力保護回路を実現できる。すなわち、
入力保護回路の一部に、シールリングを構成する第１の
不純物拡散層を利用するため、入力保護回路の配置に必
要な面積を小さくできると共に、入力保護回路における
スクライブ領域に配置される部分の面積を小さくでき
る。このため、スクライブ領域に入力保護回路を配置す
ることに伴うスクライブ領域の面積の増加を抑制できる
ので、半導体基板つまりウェハからの半導体装置の切り
出し数の減少を防止できる。また、スクライブ領域の切
り離しによって、入力保護回路を構成する第２の不純物
拡散層が確実に切り落とされるので、半導体装置からの
情報の不正な読み出し又は該情報の改ざん等を確実に防
止できる。さらに、入力保護回路に流れ込んだ過剰電流
を逃がす経路として、シールリングを構成する第１の不
純物拡散層上に形成され且つ内部回路と同じ固定電位端
子（接地電位端子又は電源電位端子）と接続される金属
配線、つまり該固定電位端子と第１の不純物拡散層とを
接続する金属配線を利用できる。このとき、該金属配線
は、シールリングを横断してスクライブ領域まで延びる
ことがないので、スクライブ領域の切り離し後に、腐食
汚染が生じたり又は金属配線の切り屑に起因する配線間
の短絡が生じたりすることを防止できる。また、入力保
護回路に流れ込んだ過剰電流を逃がす経路として、抵抗
の高いポリシリコン配線を利用する必要がないので、入
力保護回路の特性劣化を防止できる。
【００１５】また、この場合、第１の不純物拡散層はＭ
ＯＳトランジスタのソース領域として機能すると共に第
２の不純物拡散層はＭＯＳトランジスタのドレイン領域
として機能し、入力保護回路は、半導体ウェハ上におけ
る第１の不純物拡散層と第２の不純物拡散層との間に形
成され且つ固定電位が印加されるゲート電極をさらに有
していてもよい。すなわち、第１の不純物拡散層と第２
の不純物拡散層とゲート電極とによって、小面積のＭＯ
Ｓトランジスタ型入力保護回路を実現してもよい。
ＯＳトランジスタのソース領域として機能すると共に第
２の不純物拡散層はＭＯＳトランジスタのドレイン領域
として機能し、入力保護回路は、半導体ウェハ上におけ
る第１の不純物拡散層と第２の不純物拡散層との間に形
成され且つ固定電位が印加されるゲート電極をさらに有
していてもよい。すなわち、第１の不純物拡散層と第２
の不純物拡散層とゲート電極とによって、小面積のＭＯ
Ｓトランジスタ型入力保護回路を実現してもよい。
【００１６】また、この場合、半導体ウェハ上にシール
リングを横断するように形成され且つ第２の不純物拡散
層と接続された金属配線と、チップ領域に形成された第
３の不純物拡散層よりなり且つ金属配線と接続された抵
抗と、チップ領域に形成され且つ抵抗と内部回路との電
気的な接続及び切り離しを行なうスイッチ回路とをさら
に備え、スイッチ回路における抵抗と内部回路との電気
的な接続及び切り離しの制御はヒューズＲＯＭ回路によ
り行なわれることが好ましい。
リングを横断するように形成され且つ第２の不純物拡散
層と接続された金属配線と、チップ領域に形成された第
３の不純物拡散層よりなり且つ金属配線と接続された抵
抗と、チップ領域に形成され且つ抵抗と内部回路との電
気的な接続及び切り離しを行なうスイッチ回路とをさら
に備え、スイッチ回路における抵抗と内部回路との電気
的な接続及び切り離しの制御はヒューズＲＯＭ回路によ
り行なわれることが好ましい。
【００１７】このようにすると、入力保護回路と内部回
路とを電気的に接続するための、シールリングを横断す
る金属配線が、チップ領域に形成された第３の不純物拡
散層よりなる抵抗（以下、半導体抵抗と称する）と接続
されるので、スクライブ領域の切り離しに伴う金属配線
の切断の後に金属配線の切断面から腐食汚染が生じて
も、該腐食汚染は半導体抵抗で止められ内部回路までは
浸透しない。また、半導体抵抗と内部回路との電気的な
接続及び切り離しを行なうスイッチ回路がチップ領域に
形成されていると共に、スイッチ回路における半導体抵
抗と内部回路との電気的な接続及び切り離しの制御がヒ
ューズＲＯＭ回路により行なわれる。すなわち、スイッ
チ回路は、接続情報を格納したヒューズＲＯＭ回路と接
続されており、それによって、スクライブ領域の切り離
し後に、例えばヒューズＲＯＭ回路を溶断することによ
って、シールリングを横断する金属配線と接続されてい
る半導体抵抗と、内部回路とを電気的に切り離すことが
できる。従って、スクライブ領域の入力保護回路とチッ
プ領域の内部回路とを接続するために、シールリングを
横断する金属配線を用いても、スクライブ領域の切り離
しにより生じた金属配線の切り屑に起因して配線間に短
絡が生じることを防止できる。
路とを電気的に接続するための、シールリングを横断す
る金属配線が、チップ領域に形成された第３の不純物拡
散層よりなる抵抗（以下、半導体抵抗と称する）と接続
されるので、スクライブ領域の切り離しに伴う金属配線
の切断の後に金属配線の切断面から腐食汚染が生じて
も、該腐食汚染は半導体抵抗で止められ内部回路までは
浸透しない。また、半導体抵抗と内部回路との電気的な
接続及び切り離しを行なうスイッチ回路がチップ領域に
形成されていると共に、スイッチ回路における半導体抵
抗と内部回路との電気的な接続及び切り離しの制御がヒ
ューズＲＯＭ回路により行なわれる。すなわち、スイッ
チ回路は、接続情報を格納したヒューズＲＯＭ回路と接
続されており、それによって、スクライブ領域の切り離
し後に、例えばヒューズＲＯＭ回路を溶断することによ
って、シールリングを横断する金属配線と接続されてい
る半導体抵抗と、内部回路とを電気的に切り離すことが
できる。従って、スクライブ領域の入力保護回路とチッ
プ領域の内部回路とを接続するために、シールリングを
横断する金属配線を用いても、スクライブ領域の切り離
しにより生じた金属配線の切り屑に起因して配線間に短
絡が生じることを防止できる。
【００１８】尚、ヒューズＲＯＭ回路の溶断によって内
部回路と半導体抵抗とを電気的に切り離す代わりに、ヒ
ューズＲＯＭ回路のヒューズを半導体ウェハ上にスクラ
イブ領域の切断ラインを横断するように形成すると共に
該ヒューズをポリシリコンから構成し、それにより、ス
クライブ領域の切り離しと同時にヒューズを切断して内
部回路と半導体抵抗とを電気的に切り離してもよい。こ
のようにしても、金属配線の切り屑に起因する配線間の
短絡を防止できる。また、この場合、ヒューズ配置領域
の全体をチップ領域に確保しなくてもよいので、言い換
えると、ヒューズを部分的にスクライブ領域に配置でき
るので、その分に相当する面積をチップ領域において他
の回路等のために有効利用できる。さらに、スクライブ
領域の切り離しと同時にヒューズを切断するので、スク
ライブ領域の切り離し後にヒューズＲＯＭ回路の溶断に
よって内部回路と半導体抵抗とを電気的に切り離す場合
と比べて、ヒューズＲＯＭ回路の溶断を行なう工程を省
略できるので、製造工程を削減することができる。
部回路と半導体抵抗とを電気的に切り離す代わりに、ヒ
ューズＲＯＭ回路のヒューズを半導体ウェハ上にスクラ
イブ領域の切断ラインを横断するように形成すると共に
該ヒューズをポリシリコンから構成し、それにより、ス
クライブ領域の切り離しと同時にヒューズを切断して内
部回路と半導体抵抗とを電気的に切り離してもよい。こ
のようにしても、金属配線の切り屑に起因する配線間の
短絡を防止できる。また、この場合、ヒューズ配置領域
の全体をチップ領域に確保しなくてもよいので、言い換
えると、ヒューズを部分的にスクライブ領域に配置でき
るので、その分に相当する面積をチップ領域において他
の回路等のために有効利用できる。さらに、スクライブ
領域の切り離しと同時にヒューズを切断するので、スク
ライブ領域の切り離し後にヒューズＲＯＭ回路の溶断に
よって内部回路と半導体抵抗とを電気的に切り離す場合
と比べて、ヒューズＲＯＭ回路の溶断を行なう工程を省
略できるので、製造工程を削減することができる。
【００１９】本発明に係る第２の半導体装置は、半導体
基板上に形成された内部回路と、半導体基板上に内部回
路を取り囲むように形成され且つ固定電位が印加される
第１の不純物拡散層を有するシールリングと、半導体基
板上に形成され且つ内部回路と電気的に接続されている
と共に内部回路に過剰な電流が流れ込むことを防止する
入力保護回路とを備え、入力保護回路は、半導体基板上
における第１の不純物拡散層から所定の距離だけ離れた
位置に第１の不純物拡散層と対向するように形成された
第２の不純物拡散層と、第１の不純物拡散層とから構成
されている。
基板上に形成された内部回路と、半導体基板上に内部回
路を取り囲むように形成され且つ固定電位が印加される
第１の不純物拡散層を有するシールリングと、半導体基
板上に形成され且つ内部回路と電気的に接続されている
と共に内部回路に過剰な電流が流れ込むことを防止する
入力保護回路とを備え、入力保護回路は、半導体基板上
における第１の不純物拡散層から所定の距離だけ離れた
位置に第１の不純物拡散層と対向するように形成された
第２の不純物拡散層と、第１の不純物拡散層とから構成
されている。
【００２０】第２の半導体装置によると、入力保護回路
が、シールリングを構成する第１の不純物拡散層と、第
１の不純物拡散層から所定の距離だけ離れた位置に形成
された第２の不純物拡散層とから構成されるため、例え
ば第１の不純物拡散層と第２の不純物拡散層と半導体基
板とによって、小面積の寄生バイポーラトランジスタ型
入力保護回路を実現できる。すなわち、入力保護回路の
一部に、シールリングを構成する第１の不純物拡散層を
利用するため、入力保護回路の面積を小さくできるの
で、半導体装置の面積を縮小することができる。
が、シールリングを構成する第１の不純物拡散層と、第
１の不純物拡散層から所定の距離だけ離れた位置に形成
された第２の不純物拡散層とから構成されるため、例え
ば第１の不純物拡散層と第２の不純物拡散層と半導体基
板とによって、小面積の寄生バイポーラトランジスタ型
入力保護回路を実現できる。すなわち、入力保護回路の
一部に、シールリングを構成する第１の不純物拡散層を
利用するため、入力保護回路の面積を小さくできるの
で、半導体装置の面積を縮小することができる。
【００２１】第２の半導体装置において、第１の不純物
拡散層はＭＯＳトランジスタのソース領域として機能す
ると共に第２の不純物拡散層はＭＯＳトランジスタのド
レイン領域として機能し、入力保護回路は、半導体基板
上における第１の不純物拡散層と第２の不純物拡散層と
の間に形成され且つ固定電位が印加されるゲート電極を
さらに有していてもよい。すなわち、第１の不純物拡散
層と第２の不純物拡散層とゲート電極とによって、小面
積のＭＯＳトランジスタ型入力保護回路を実現してもよ
い。
拡散層はＭＯＳトランジスタのソース領域として機能す
ると共に第２の不純物拡散層はＭＯＳトランジスタのド
レイン領域として機能し、入力保護回路は、半導体基板
上における第１の不純物拡散層と第２の不純物拡散層と
の間に形成され且つ固定電位が印加されるゲート電極を
さらに有していてもよい。すなわち、第１の不純物拡散
層と第２の不純物拡散層とゲート電極とによって、小面
積のＭＯＳトランジスタ型入力保護回路を実現してもよ
い。
【００２２】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置について図面を参照
しながら説明する。尚、第１の実施形態に係る半導体装
置は、半導体ウェハにおけるスクライブ領域によって区
画された複数のチップ領域にそれぞれ内部回路が形成さ
れてなる。また、第１の実施形態に係る半導体装置は、
スクライブ領域の切り離しにより、半導体ウェハから個
片の半導体装置として切り出される。
の第１の実施形態に係る半導体装置について図面を参照
しながら説明する。尚、第１の実施形態に係る半導体装
置は、半導体ウェハにおけるスクライブ領域によって区
画された複数のチップ領域にそれぞれ内部回路が形成さ
れてなる。また、第１の実施形態に係る半導体装置は、
スクライブ領域の切り離しにより、半導体ウェハから個
片の半導体装置として切り出される。
【００２３】図１は、第１の実施形態に係る半導体装置
の平面構成を示している。
の平面構成を示している。
【００２４】図１に示すように、チップ領域Ｒｃに内部
回路１０が形成されていると共に、チップ領域Ｒｃに内
部回路１０を取り囲むようにシールリング１１が形成さ
れている。シールリング１１は、チップ領域Ｒｃに形成
されたＮ+ 型（又はＰ+ 型）の第１の不純物拡散層（図
示省略）を有する。第１の不純物拡散層は、内部回路１
０と接続されている固定電位端子（接地電位端子又は電
源電位端子）に、第１の不純物拡散層上に形成された金
属配線を介して接続されている。尚、図１において、太
実線は金属配線等の配線を示している。
回路１０が形成されていると共に、チップ領域Ｒｃに内
部回路１０を取り囲むようにシールリング１１が形成さ
れている。シールリング１１は、チップ領域Ｒｃに形成
されたＮ+ 型（又はＰ+ 型）の第１の不純物拡散層（図
示省略）を有する。第１の不純物拡散層は、内部回路１
０と接続されている固定電位端子（接地電位端子又は電
源電位端子）に、第１の不純物拡散層上に形成された金
属配線を介して接続されている。尚、図１において、太
実線は金属配線等の配線を示している。
【００２５】一方、スクライブ領域Ｒｓには、内部回路
１０と電気的に接続されている検査用パッド１２が形成
されている。また、スクライブ領域Ｒｓにおけるシール
リング１１の第１の不純物拡散層から所定の距離だけ離
れた位置に、Ｎ+ 型（又はＰ + 型）の第２の不純物拡散
層１３が、シールリング１１の第１の不純物拡散層と対
向するように形成されている。第２の不純物拡散層１３
と検査用パッド１２とは電気的に接続されている。本実
施形態の特徴は、第２の不純物拡散層１３と、シールリ
ング１１の第１の不純物拡散層とによって、検査用パッ
ド１２から内部回路１０に過剰な電流が流れ込むことを
防止する入力保護回路１７が構成されていることであ
る。
１０と電気的に接続されている検査用パッド１２が形成
されている。また、スクライブ領域Ｒｓにおけるシール
リング１１の第１の不純物拡散層から所定の距離だけ離
れた位置に、Ｎ+ 型（又はＰ + 型）の第２の不純物拡散
層１３が、シールリング１１の第１の不純物拡散層と対
向するように形成されている。第２の不純物拡散層１３
と検査用パッド１２とは電気的に接続されている。本実
施形態の特徴は、第２の不純物拡散層１３と、シールリ
ング１１の第１の不純物拡散層とによって、検査用パッ
ド１２から内部回路１０に過剰な電流が流れ込むことを
防止する入力保護回路１７が構成されていることであ
る。
【００２６】入力保護回路１７の第２の不純物拡散層１
３は、シールリング１１を横断する金属配線を介して、
チップ領域Ｒｃに形成された第３の不純物拡散層よりな
る抵抗つまり半導体抵抗１４と電気的に接続されてい
る。また、チップ領域Ｒｃにおける半導体抵抗１４と内
部回路１０との間の電気的な接続経路上には、半導体抵
抗１４と内部回路１０との電気的な接続及び切り離しを
行なうスイッチ回路１５が形成されている。尚、スイッ
チ回路１５は、チップ領域Ｒｃに形成され且つ接続情報
が格納されたヒューズＲＯＭ回路１６と接続されている
と共に、スイッチ回路１５における半導体抵抗１４と内
部回路１０との電気的な接続及び切り離しの制御はヒュ
ーズＲＯＭ回路１６を用いて行なわれる。
３は、シールリング１１を横断する金属配線を介して、
チップ領域Ｒｃに形成された第３の不純物拡散層よりな
る抵抗つまり半導体抵抗１４と電気的に接続されてい
る。また、チップ領域Ｒｃにおける半導体抵抗１４と内
部回路１０との間の電気的な接続経路上には、半導体抵
抗１４と内部回路１０との電気的な接続及び切り離しを
行なうスイッチ回路１５が形成されている。尚、スイッ
チ回路１５は、チップ領域Ｒｃに形成され且つ接続情報
が格納されたヒューズＲＯＭ回路１６と接続されている
と共に、スイッチ回路１５における半導体抵抗１４と内
部回路１０との電気的な接続及び切り離しの制御はヒュ
ーズＲＯＭ回路１６を用いて行なわれる。
【００２７】以上に説明したように、本実施形態におい
ては、検査用パッド１２がスクライブ領域Ｒｓに配置さ
れていると共に、入力保護回路１７がスクライブ領域Ｒ
ｓ及びその近傍部に配置されている。ところで、入力保
護回路をスクライブ領域に配置するためには、面積が極
めて小さい入力保護回路が必要である（「発明が解決し
ようとする課題」を参照）。そこで、次に、本実施形態
の入力保護回路１７について詳しく説明する。
ては、検査用パッド１２がスクライブ領域Ｒｓに配置さ
れていると共に、入力保護回路１７がスクライブ領域Ｒ
ｓ及びその近傍部に配置されている。ところで、入力保
護回路をスクライブ領域に配置するためには、面積が極
めて小さい入力保護回路が必要である（「発明が解決し
ようとする課題」を参照）。そこで、次に、本実施形態
の入力保護回路１７について詳しく説明する。
【００２８】図２（ａ）は図１におけるＩ−Ｉ線の断面
構成の一例を示す図であり、図２（ｂ）は、図２（ａ）
に示す断面構成によって実現される入力保護回路１７の
回路構成を模式的に示す図である。
構成の一例を示す図であり、図２（ｂ）は、図２（ａ）
に示す断面構成によって実現される入力保護回路１７の
回路構成を模式的に示す図である。
【００２９】図２（ａ）に示すように、半導体ウェハよ
りなるｐ- 型（又はｎー 型）の半導体基板２０の上に
は、シールリング１１を構成し且つ固定電位が印加され
る第１の不純物拡散層２１と、検査用パッド１２からの
信号が入力される第２の不純物拡散層１３とが素子分離
絶縁膜２２を挟んで形成されている。ここで、第１の不
純物拡散層２１と第２の不純物拡散層１３とを、所望の
入力保護回路特性が得られる距離だけ離して対向させる
と、第１の不純物拡散層２１と第２の不純物拡散層１３
と半導体基板２０とによって、図２（ｂ）に示すよう
な、比較的面積の小さい寄生バイポーラトランジスタ型
の入力保護回路１７を実現できる。
りなるｐ- 型（又はｎー 型）の半導体基板２０の上に
は、シールリング１１を構成し且つ固定電位が印加され
る第１の不純物拡散層２１と、検査用パッド１２からの
信号が入力される第２の不純物拡散層１３とが素子分離
絶縁膜２２を挟んで形成されている。ここで、第１の不
純物拡散層２１と第２の不純物拡散層１３とを、所望の
入力保護回路特性が得られる距離だけ離して対向させる
と、第１の不純物拡散層２１と第２の不純物拡散層１３
と半導体基板２０とによって、図２（ｂ）に示すよう
な、比較的面積の小さい寄生バイポーラトランジスタ型
の入力保護回路１７を実現できる。
【００３０】第１の実施形態によると、チップ領域Ｒｃ
の内部回路１０を検査するための検査用パッド１２がス
クライブ領域Ｒｓに形成されていると共に、検査用パッ
ド１２から内部回路１０に過剰な電流が流れ込むことを
防止する入力保護回路１７がスクライブ領域Ｒｓ及びそ
の近傍部に形成されている。このため、内部回路１０の
検査終了後に、スクライブ領域Ｒｓを切り離すことによ
り、検査用パッド１２及び入力保護回路１７（正確には
その所定の部分）が存在しない、面積が縮小した個片の
半導体装置を確実に製造できる。また、スクライブ領域
Ｒｓの切り離しによって、検査用パッド１２と共に、半
導体装置解析の基点として利用されやすい入力保護回路
１７が切り落とされるので、半導体装置からの情報の不
正な読み出し又は該情報の改ざん等を確実に防止でき
る。
の内部回路１０を検査するための検査用パッド１２がス
クライブ領域Ｒｓに形成されていると共に、検査用パッ
ド１２から内部回路１０に過剰な電流が流れ込むことを
防止する入力保護回路１７がスクライブ領域Ｒｓ及びそ
の近傍部に形成されている。このため、内部回路１０の
検査終了後に、スクライブ領域Ｒｓを切り離すことによ
り、検査用パッド１２及び入力保護回路１７（正確には
その所定の部分）が存在しない、面積が縮小した個片の
半導体装置を確実に製造できる。また、スクライブ領域
Ｒｓの切り離しによって、検査用パッド１２と共に、半
導体装置解析の基点として利用されやすい入力保護回路
１７が切り落とされるので、半導体装置からの情報の不
正な読み出し又は該情報の改ざん等を確実に防止でき
る。
【００３１】また、第１の実施形態によると、入力保護
回路１７が、シールリング１１を構成する第１の不純物
拡散層２１と、スクライブ領域Ｒｓにおける第１の不純
物拡散層２１から所定の距離だけ離れた位置に形成され
た第２の不純物拡散層１３とから構成されるため、例え
ば第１の不純物拡散層２１と第２の不純物拡散層１３と
半導体基板２０とによって、小面積の寄生バイポーラト
ランジスタ型入力保護回路を実現できる。すなわち、入
力保護回路１７の一部に、シールリング１１を構成する
第１の不純物拡散層２１を利用するため、入力保護回路
１７の配置に必要な面積を小さくできると共に、入力保
護回路１７におけるスクライブ領域Ｒｓに配置される部
分の面積を小さくできる。このため、スクライブ領域Ｒ
ｓに入力保護回路１７を配置することに伴うスクライブ
領域Ｒｓの面積の増加を抑制できるので、半導体基板２
０つまりウェハからの半導体装置の切り出し数の減少を
防止できる。また、スクライブ領域Ｒｓの切り離しによ
って、入力保護回路１７を構成する第２の不純物拡散層
１３が確実に切り落とされるので、半導体装置からの情
報の不正な読み出し又は該情報の改ざん等を確実に防止
できる。
回路１７が、シールリング１１を構成する第１の不純物
拡散層２１と、スクライブ領域Ｒｓにおける第１の不純
物拡散層２１から所定の距離だけ離れた位置に形成され
た第２の不純物拡散層１３とから構成されるため、例え
ば第１の不純物拡散層２１と第２の不純物拡散層１３と
半導体基板２０とによって、小面積の寄生バイポーラト
ランジスタ型入力保護回路を実現できる。すなわち、入
力保護回路１７の一部に、シールリング１１を構成する
第１の不純物拡散層２１を利用するため、入力保護回路
１７の配置に必要な面積を小さくできると共に、入力保
護回路１７におけるスクライブ領域Ｒｓに配置される部
分の面積を小さくできる。このため、スクライブ領域Ｒ
ｓに入力保護回路１７を配置することに伴うスクライブ
領域Ｒｓの面積の増加を抑制できるので、半導体基板２
０つまりウェハからの半導体装置の切り出し数の減少を
防止できる。また、スクライブ領域Ｒｓの切り離しによ
って、入力保護回路１７を構成する第２の不純物拡散層
１３が確実に切り落とされるので、半導体装置からの情
報の不正な読み出し又は該情報の改ざん等を確実に防止
できる。
【００３２】また、第１の実施形態によると、入力保護
回路１７の作用により、入力保護回路１７に流れ込んだ
過剰電流を、第２の不純物拡散層１３から、シールリン
グ１１を構成する第１の不純物拡散層２１を経て、内部
回路１０と接続されている固定電位端子（接地電位端子
又は電源電位端子）に逃がすときに次のような効果が得
られる。すなわち、該固定電位端子と第１の不純物拡散
層２１とを接続する配線として、第１の不純物拡散層２
１上に形成された金属配線を利用できる。このとき、該
金属配線は、シールリング１１を横断してスクライブ領
域Ｒｓまで延びることがないので、スクライブ領域Ｒｓ
の切り離し後に、腐食汚染が生じたり又は金属配線の切
り屑に起因する配線間の短絡が生じたりすることを防止
できる。また、入力保護回路１７に流れ込んだ過剰電流
を逃がす経路として、抵抗の高いポリシリコン配線を利
用する必要がないので、入力保護回路１７の特性劣化を
防止できる。
回路１７の作用により、入力保護回路１７に流れ込んだ
過剰電流を、第２の不純物拡散層１３から、シールリン
グ１１を構成する第１の不純物拡散層２１を経て、内部
回路１０と接続されている固定電位端子（接地電位端子
又は電源電位端子）に逃がすときに次のような効果が得
られる。すなわち、該固定電位端子と第１の不純物拡散
層２１とを接続する配線として、第１の不純物拡散層２
１上に形成された金属配線を利用できる。このとき、該
金属配線は、シールリング１１を横断してスクライブ領
域Ｒｓまで延びることがないので、スクライブ領域Ｒｓ
の切り離し後に、腐食汚染が生じたり又は金属配線の切
り屑に起因する配線間の短絡が生じたりすることを防止
できる。また、入力保護回路１７に流れ込んだ過剰電流
を逃がす経路として、抵抗の高いポリシリコン配線を利
用する必要がないので、入力保護回路１７の特性劣化を
防止できる。
【００３３】また、第１の実施形態によると、入力保護
回路１７（正確にはスクライブ領域Ｒｓの第２の不純物
拡散層１３）が、シールリング１１を横断する金属配線
を介して、チップ領域Ｒｃの半導体抵抗１４と接続され
ている。このため、半導体抵抗１４は内部回路１０のた
めの入力保護抵抗として機能する。また、スクライブ領
域Ｒｓの切り離しに伴う金属配線の切断の後に、金属配
線の切断面から腐食汚染が生じても、該腐食汚染は半導
体抵抗１４で止められるので、金属配線を伝って腐食汚
染が内部回路１０まで浸透することを防止できる。
回路１７（正確にはスクライブ領域Ｒｓの第２の不純物
拡散層１３）が、シールリング１１を横断する金属配線
を介して、チップ領域Ｒｃの半導体抵抗１４と接続され
ている。このため、半導体抵抗１４は内部回路１０のた
めの入力保護抵抗として機能する。また、スクライブ領
域Ｒｓの切り離しに伴う金属配線の切断の後に、金属配
線の切断面から腐食汚染が生じても、該腐食汚染は半導
体抵抗１４で止められるので、金属配線を伝って腐食汚
染が内部回路１０まで浸透することを防止できる。
【００３４】また、第１の実施形態によると、半導体抵
抗１４と内部回路１０との電気的な接続及び切り離しを
行なうスイッチ回路１５がチップ領域Ｒｃに形成されて
いると共に、スイッチ回路１５における半導体抵抗１４
と内部回路１０との電気的な接続及び切り離しの制御が
ヒューズＲＯＭ回路１６により行なわれる。すなわち、
スイッチ回路１５は、接続情報を格納したヒューズＲＯ
Ｍ回路１６と接続されているので、スクライブ領域Ｒｓ
の切り離し後に、例えばヒューズＲＯＭ回路１６を溶断
することによって、シールリング１１を横断する金属配
線と接続された半導体抵抗１４と、内部回路１０とを電
気的に切り離すことができる。従って、スクライブ領域
Ｒｓの入力保護回路１７とチップ領域Ｒｃの内部回路１
０とを接続するために、シールリング１１を横断する金
属配線を用いても、スクライブ領域Ｒｓの切り離しによ
り生じた金属配線の切り屑に起因して配線間に短絡が生
じることを防止できる。
抗１４と内部回路１０との電気的な接続及び切り離しを
行なうスイッチ回路１５がチップ領域Ｒｃに形成されて
いると共に、スイッチ回路１５における半導体抵抗１４
と内部回路１０との電気的な接続及び切り離しの制御が
ヒューズＲＯＭ回路１６により行なわれる。すなわち、
スイッチ回路１５は、接続情報を格納したヒューズＲＯ
Ｍ回路１６と接続されているので、スクライブ領域Ｒｓ
の切り離し後に、例えばヒューズＲＯＭ回路１６を溶断
することによって、シールリング１１を横断する金属配
線と接続された半導体抵抗１４と、内部回路１０とを電
気的に切り離すことができる。従って、スクライブ領域
Ｒｓの入力保護回路１７とチップ領域Ｒｃの内部回路１
０とを接続するために、シールリング１１を横断する金
属配線を用いても、スクライブ領域Ｒｓの切り離しによ
り生じた金属配線の切り屑に起因して配線間に短絡が生
じることを防止できる。
【００３５】以上のように、第１の実施形態によると、
入力保護回路と検査用パッドとをスクライブ領域に配置
する際の製造上の課題であった、金属配線切断後の腐食
汚染、金属配線の切り屑に起因する配線間の短絡、シー
ルリングを横断する配線として高抵抗のポリシリコン配
線を使用した場合の入力保護回路の特性劣化、及び、シ
ールリングを横断する配線として高融点金属又は高融点
合金よりなる配線を使用した場合の製造コストの高騰等
を防止できる。また、個片化された半導体装置内で通常
使用されている、面積が非常に大きい入力保護回路をそ
のままスクライブ領域に配置することによる、スクライ
ブ領域の面積の増大、及び、その結果としての半導体ウ
ェハからの半導体装置の切り出し数の減少等という問題
も解決される。すなわち、十分に面積が縮小した入力保
護回路１７をスクライブ領域Ｒｓに配置できると共に、
内部回路１０と入力保護回路１７とを電気的に接続する
ための、シールリング１１を横断する配線として金属配
線を使用できる。従って、内部回路１０の検査終了後に
スクライブ領域Ｒｓを切り離すことにより、情報の不正
な読み出し又は情報改ざん等を防止でき且つ面積が縮小
された高品質の半導体装置を低コストで確実に製造する
ことができる。
入力保護回路と検査用パッドとをスクライブ領域に配置
する際の製造上の課題であった、金属配線切断後の腐食
汚染、金属配線の切り屑に起因する配線間の短絡、シー
ルリングを横断する配線として高抵抗のポリシリコン配
線を使用した場合の入力保護回路の特性劣化、及び、シ
ールリングを横断する配線として高融点金属又は高融点
合金よりなる配線を使用した場合の製造コストの高騰等
を防止できる。また、個片化された半導体装置内で通常
使用されている、面積が非常に大きい入力保護回路をそ
のままスクライブ領域に配置することによる、スクライ
ブ領域の面積の増大、及び、その結果としての半導体ウ
ェハからの半導体装置の切り出し数の減少等という問題
も解決される。すなわち、十分に面積が縮小した入力保
護回路１７をスクライブ領域Ｒｓに配置できると共に、
内部回路１０と入力保護回路１７とを電気的に接続する
ための、シールリング１１を横断する配線として金属配
線を使用できる。従って、内部回路１０の検査終了後に
スクライブ領域Ｒｓを切り離すことにより、情報の不正
な読み出し又は情報改ざん等を防止でき且つ面積が縮小
された高品質の半導体装置を低コストで確実に製造する
ことができる。
【００３６】尚、第１の実施形態において、入力保護回
路１７（正確には第２の不純物拡散層１３）をスクライ
ブ領域Ｒｓに配置し、それによりスクライブ領域Ｒｓの
切り離しと共に入力保護回路１７を切り落とした。しか
し、入力保護回路１７の一部として、チップ領域Ｒｃの
シールリング１１を構成する第１の不純物拡散層２１を
利用することにより、入力保護回路１７の配置に必要な
面積が従来よりも小さくなっているので、第２の不純物
拡散層１３を含む入力保護回路１７の全体をチップ領域
Ｒｃに設けた場合にも、半導体装置の面積縮小効果が十
分に生じる。
路１７（正確には第２の不純物拡散層１３）をスクライ
ブ領域Ｒｓに配置し、それによりスクライブ領域Ｒｓの
切り離しと共に入力保護回路１７を切り落とした。しか
し、入力保護回路１７の一部として、チップ領域Ｒｃの
シールリング１１を構成する第１の不純物拡散層２１を
利用することにより、入力保護回路１７の配置に必要な
面積が従来よりも小さくなっているので、第２の不純物
拡散層１３を含む入力保護回路１７の全体をチップ領域
Ｒｃに設けた場合にも、半導体装置の面積縮小効果が十
分に生じる。
【００３７】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置について図面を参照しながら
説明する。
実施形態に係る半導体装置について図面を参照しながら
説明する。
【００３８】第２の実施形態が第１の実施形態と異なっ
ている点は次の通りである。すなわち、第１の実施形態
においては、入力保護回路１７として寄生バイポーラト
ランジスタ型の入力保護回路を形成した。それに対し
て、第２の実施形態においては、入力保護回路１７とし
てＭＯＳトランジスタ型の入力保護回路を形成する。
尚、第２の実施形態に係る半導体装置の平面構成は、図
１に示す第１の実施形態に係る半導体装置の平面構成と
同様である。
ている点は次の通りである。すなわち、第１の実施形態
においては、入力保護回路１７として寄生バイポーラト
ランジスタ型の入力保護回路を形成した。それに対し
て、第２の実施形態においては、入力保護回路１７とし
てＭＯＳトランジスタ型の入力保護回路を形成する。
尚、第２の実施形態に係る半導体装置の平面構成は、図
１に示す第１の実施形態に係る半導体装置の平面構成と
同様である。
【００３９】図３（ａ）は図１におけるＩ−Ｉ線の断面
構成の他例を示す図であり、図３（ｂ）は、図３（ａ）
に示す断面構成によって実現される入力保護回路１７の
回路構成を模式的に示す図である。
構成の他例を示す図であり、図３（ｂ）は、図３（ａ）
に示す断面構成によって実現される入力保護回路１７の
回路構成を模式的に示す図である。
【００４０】図３（ａ）に示すように、半導体ウェハよ
りなるｐ- 型（又はｎー 型）の半導体基板２０における
素子分離絶縁膜２２によって囲まれたＭＯＳトランジス
タ領域において、シールリング１１を構成する第１の不
純物拡散層２１はソース領域として機能し、検査用パッ
ド１２からの信号が入力される第２の不純物拡散層１３
はドレイン領域として機能する。また、半導体基板２０
上における第１の不純物拡散層２１と第２の不純物拡散
層１３との間にはゲート電極２３が形成されている。ゲ
ート電極２３と第１の不純物拡散層２１とには固定電位
が印加される。このような構成によって、図３（ｂ）に
示すような、比較的面積の小さいＭＯＳトランジスタ型
の入力保護回路１７を実現できる。
りなるｐ- 型（又はｎー 型）の半導体基板２０における
素子分離絶縁膜２２によって囲まれたＭＯＳトランジス
タ領域において、シールリング１１を構成する第１の不
純物拡散層２１はソース領域として機能し、検査用パッ
ド１２からの信号が入力される第２の不純物拡散層１３
はドレイン領域として機能する。また、半導体基板２０
上における第１の不純物拡散層２１と第２の不純物拡散
層１３との間にはゲート電極２３が形成されている。ゲ
ート電極２３と第１の不純物拡散層２１とには固定電位
が印加される。このような構成によって、図３（ｂ）に
示すような、比較的面積の小さいＭＯＳトランジスタ型
の入力保護回路１７を実現できる。
【００４１】第２の実施形態によると、検査用パッド１
２と共にＭＯＳトランジスタ型の入力保護回路１７（正
確には第２の不純物拡散層１３）がスクライブ領域Ｒｓ
に配置されているので、内部回路１０の検査終了後にス
クライブ領域Ｒｓを切り離すことにより、第１の実施形
態と同様の効果が得られる。
２と共にＭＯＳトランジスタ型の入力保護回路１７（正
確には第２の不純物拡散層１３）がスクライブ領域Ｒｓ
に配置されているので、内部回路１０の検査終了後にス
クライブ領域Ｒｓを切り離すことにより、第１の実施形
態と同様の効果が得られる。
【００４２】尚、第２の実施形態においても、入力保護
回路１７の一部として、チップ領域Ｒｃのシールリング
１１を構成する第１の不純物拡散層２１を利用すること
により、入力保護回路１７の配置に必要な面積が従来よ
りも小さくなっているので、第２の不純物拡散層１３を
含む入力保護回路１７の全体をチップ領域Ｒｃに設けた
場合にも、半導体装置の面積縮小効果が十分に生じる。
回路１７の一部として、チップ領域Ｒｃのシールリング
１１を構成する第１の不純物拡散層２１を利用すること
により、入力保護回路１７の配置に必要な面積が従来よ
りも小さくなっているので、第２の不純物拡散層１３を
含む入力保護回路１７の全体をチップ領域Ｒｃに設けた
場合にも、半導体装置の面積縮小効果が十分に生じる。
【００４３】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置について図面を参照しながら
説明する。
実施形態に係る半導体装置について図面を参照しながら
説明する。
【００４４】第３の実施形態が第１の実施形態と異なっ
ている点は次の通りである。すなわち、第１の実施形態
においては、スイッチ回路１５の接続情報を格納したヒ
ューズＲＯＭ回路１６をチップ領域Ｒｃに形成し、スク
ライブ領域Ｒｓの切り離し後に、ヒューズＲＯＭ回路１
６を溶断することによって内部回路１０と半導体抵抗１
４とを電気的に切り離した。それに対して、第３の実施
形態においては、ヒューズＲＯＭ回路１６のヒューズ
を、半導体基板２０上にスクライブ領域Ｒｓの切断ライ
ンを横断するように形成すると共に該ヒューズをポリシ
リコンから構成する。このようにすると、スクライブ領
域Ｒｓの切り離しと同時に該ヒューズを切断することに
よって内部回路１０と半導体抵抗１４とを電気的に切り
離すことができる。
ている点は次の通りである。すなわち、第１の実施形態
においては、スイッチ回路１５の接続情報を格納したヒ
ューズＲＯＭ回路１６をチップ領域Ｒｃに形成し、スク
ライブ領域Ｒｓの切り離し後に、ヒューズＲＯＭ回路１
６を溶断することによって内部回路１０と半導体抵抗１
４とを電気的に切り離した。それに対して、第３の実施
形態においては、ヒューズＲＯＭ回路１６のヒューズ
を、半導体基板２０上にスクライブ領域Ｒｓの切断ライ
ンを横断するように形成すると共に該ヒューズをポリシ
リコンから構成する。このようにすると、スクライブ領
域Ｒｓの切り離しと同時に該ヒューズを切断することに
よって内部回路１０と半導体抵抗１４とを電気的に切り
離すことができる。
【００４５】図４は、第３の実施形態に係る半導体装置
におけるヒューズＲＯＭ回路のヒューズの配置領域及び
その周辺領域の平面構成を示している。
におけるヒューズＲＯＭ回路のヒューズの配置領域及び
その周辺領域の平面構成を示している。
【００４６】図４に示すように、ヒューズＲＯＭ回路１
６のヒューズ２４は、ポリシリコンから構成されている
と共に、チップ領域Ｒｃのシールリング１１、及びスク
ライブ領域Ｒｓにおける切断ライン２５を横断するよう
に配置されている。より具体的には、ヒューズ２４は、
チップ領域Ｒｃに位置する一端からシールリング１１及
び切断ライン２５を横断するようにスクライブ領域Ｒｓ
まで延び、それからスクライブ領域Ｒｓで折り返し、再
び切断ライン２５及びシールリング１１を横断してチッ
プ領域Ｒｃに位置する他端に戻る。また、ヒューズ２４
の両端は金属配線２６とコンタクトプラグ２７を介して
接続されている。尚、ヒューズ２４の材料としてポリシ
リコンを用いる理由は、アルミ等の金属を用いた場合、
スクライブ領域Ｒｓの切り離し後に、腐食汚染が生じた
り又は金属の切り屑に起因する配線間の短絡が生じるか
らである。
６のヒューズ２４は、ポリシリコンから構成されている
と共に、チップ領域Ｒｃのシールリング１１、及びスク
ライブ領域Ｒｓにおける切断ライン２５を横断するよう
に配置されている。より具体的には、ヒューズ２４は、
チップ領域Ｒｃに位置する一端からシールリング１１及
び切断ライン２５を横断するようにスクライブ領域Ｒｓ
まで延び、それからスクライブ領域Ｒｓで折り返し、再
び切断ライン２５及びシールリング１１を横断してチッ
プ領域Ｒｃに位置する他端に戻る。また、ヒューズ２４
の両端は金属配線２６とコンタクトプラグ２７を介して
接続されている。尚、ヒューズ２４の材料としてポリシ
リコンを用いる理由は、アルミ等の金属を用いた場合、
スクライブ領域Ｒｓの切り離し後に、腐食汚染が生じた
り又は金属の切り屑に起因する配線間の短絡が生じるか
らである。
【００４７】ところで、第３の実施形態においては、シ
ールリング１１を構成する第１の不純物拡散層２１を、
ヒューズ２４と重ならないように迂回させて配置する必
要がある。その理由は、ヒューズ２４がＭＯＳトランジ
スタのゲート電極として機能することを防止するためで
ある。
ールリング１１を構成する第１の不純物拡散層２１を、
ヒューズ２４と重ならないように迂回させて配置する必
要がある。その理由は、ヒューズ２４がＭＯＳトランジ
スタのゲート電極として機能することを防止するためで
ある。
【００４８】第３の実施形態によると、スクライブ領域
Ｒｓの切り離しと同時にヒューズ２４を切断することに
よって、シールリング１１を横断する金属配線と接続さ
れた半導体抵抗１４と、内部回路１０とを電気的に切り
離すことができる。このため、スクライブ領域Ｒｓの入
力保護回路１７とチップ領域Ｒｃの内部回路１０とを接
続するために、シールリング１１を横断する金属配線を
用いても、スクライブ領域Ｒｓの切り離しにより生じた
金属配線の切り屑に起因して配線間に短絡が生じること
を防止できる。
Ｒｓの切り離しと同時にヒューズ２４を切断することに
よって、シールリング１１を横断する金属配線と接続さ
れた半導体抵抗１４と、内部回路１０とを電気的に切り
離すことができる。このため、スクライブ領域Ｒｓの入
力保護回路１７とチップ領域Ｒｃの内部回路１０とを接
続するために、シールリング１１を横断する金属配線を
用いても、スクライブ領域Ｒｓの切り離しにより生じた
金属配線の切り屑に起因して配線間に短絡が生じること
を防止できる。
【００４９】また、第３の実施形態によると、ヒューズ
２４の配置領域の全体をチップ領域Ｒｃに確保しなくて
もよいので、言い換えると、ヒューズ２４を部分的にス
クライブ領域Ｒｓに配置できるので、その分に相当する
面積をチップ領域Ｒｃにおいて他の回路等のために有効
利用できる。さらに、スクライブ領域Ｒｓの切り離しと
同時にヒューズ２４を切断するので、スクライブ領域Ｒ
ｓの切り離し後にヒューズＲＯＭ回路１６の溶断によっ
て内部回路１０と半導体抵抗１４とを電気的に切り離す
場合と比べて、ヒューズＲＯＭ回路１６の溶断を行なう
工程を省略できるので、製造工程を削減することができ
る。
２４の配置領域の全体をチップ領域Ｒｃに確保しなくて
もよいので、言い換えると、ヒューズ２４を部分的にス
クライブ領域Ｒｓに配置できるので、その分に相当する
面積をチップ領域Ｒｃにおいて他の回路等のために有効
利用できる。さらに、スクライブ領域Ｒｓの切り離しと
同時にヒューズ２４を切断するので、スクライブ領域Ｒ
ｓの切り離し後にヒューズＲＯＭ回路１６の溶断によっ
て内部回路１０と半導体抵抗１４とを電気的に切り離す
場合と比べて、ヒューズＲＯＭ回路１６の溶断を行なう
工程を省略できるので、製造工程を削減することができ
る。
【００５０】
【発明の効果】本発明によると、検査用パッドがスクラ
イブ領域に形成されていると共に入力保護回路がスクラ
イブ領域及びその近傍部に形成されているため、スクラ
イブ領域を切り離すことにより、面積が縮小した半導体
装置を確実に製造できると共に、半導体装置からの情報
の不正な読み出し又は該情報の改ざん等を確実に防止で
きる。また、入力保護回路の全体をチップ領域に設けた
場合にも、入力保護回路の一部として、シールリングを
構成する不純物拡散層を利用するため、入力保護回路の
面積を小さくできるので、半導体装置の面積を縮小する
ことができる。
イブ領域に形成されていると共に入力保護回路がスクラ
イブ領域及びその近傍部に形成されているため、スクラ
イブ領域を切り離すことにより、面積が縮小した半導体
装置を確実に製造できると共に、半導体装置からの情報
の不正な読み出し又は該情報の改ざん等を確実に防止で
きる。また、入力保護回路の全体をチップ領域に設けた
場合にも、入力保護回路の一部として、シールリングを
構成する不純物拡散層を利用するため、入力保護回路の
面積を小さくできるので、半導体装置の面積を縮小する
ことができる。
【図１】本発明の第１の実施形態及び第２の実施形態に
係る半導体装置の平面構成を示す図である。
係る半導体装置の平面構成を示す図である。
【図２】（ａ）は図１におけるＩ−Ｉ線の断面構成の一
例（本発明の第１の実施形態）を示す図であり、（ｂ）
は、（ａ）に示す断面構成によって実現される入力保護
回路の回路構成を模式的に示す図である。
例（本発明の第１の実施形態）を示す図であり、（ｂ）
は、（ａ）に示す断面構成によって実現される入力保護
回路の回路構成を模式的に示す図である。
【図３】（ａ）は図１におけるＩ−Ｉ線の断面構成の他
例（本発明の第２の実施形態）を示す図であり、（ｂ）
は、（ａ）に示す断面構成によって実現される入力保護
回路の回路構成を模式的に示す図である。
例（本発明の第２の実施形態）を示す図であり、（ｂ）
は、（ａ）に示す断面構成によって実現される入力保護
回路の回路構成を模式的に示す図である。
【図４】本発明の第３の実施形態に係る半導体装置にお
けるヒューズＲＯＭ回路のヒューズの配置領域及びその
周辺領域の平面構成を示す図である。
けるヒューズＲＯＭ回路のヒューズの配置領域及びその
周辺領域の平面構成を示す図である。
【図５】従来の半導体装置の平面構成を示す図である。
１０ 内部回路
１１ シールリング
１２ 検査用パッド
１３ 第２の不純物拡散層
１４ 半導体抵抗
１５ スイッチ回路
１６ ヒューズＲＯＭ回路
１７ 入力保護回路
２０ 半導体基板
２１ 第１の不純物拡散層
２２ 素子分離絶縁膜
２３ ゲート電極
２４ ヒューズ
２５ 切断ライン
２６ 金属配線
２７ コンタクトプラグ
Ｒｃ チップ領域
Ｒｓ スクライブ領域
Claims (7)
- 【請求項１】 半導体ウェハにおけるスクライブ領域に
よって区画された複数のチップ領域にそれぞれ形成され
た内部回路と、 前記スクライブ領域に形成され且つ前記内部回路と電気
的に接続された検査用パッドと、 前記スクライブ領域及びその近傍部に形成され且つ前記
内部回路及び検査用パッドのそれぞれと電気的に接続さ
れていると共に前記検査用パッドから前記内部回路に過
剰な電流が流れ込むことを防止する入力保護回路とを備
えていることを特徴とする半導体装置。 - 【請求項２】 前記チップ領域に前記内部回路を取り囲
むように形成され且つ固定電位が印加される第１の不純
物拡散層を有するシールリングを備え、 前記入力保護回路は、前記スクライブ領域における前記
第１の不純物拡散層から所定の距離だけ離れた位置に前
記第１の不純物拡散層と対向するように形成され且つ前
記検査用パッドと電気的に接続された第２の不純物拡散
層と、前記第１の不純物拡散層とから構成されているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１の不純物拡散層はＭＯＳトラン
ジスタのソース領域として機能すると共に前記第２の不
純物拡散層は前記ＭＯＳトランジスタのドレイン領域と
して機能し、 前記入力保護回路は、前記半導体ウェハ上における前記
第１の不純物拡散層と前記第２の不純物拡散層との間に
形成され且つ固定電位が印加されるゲート電極をさらに
有することを特徴とする請求項２に記載の半導体装置。 - 【請求項４】 前記半導体ウェハ上に前記シールリング
を横断するように形成され且つ前記第２の不純物拡散層
と接続された金属配線と、 前記チップ領域に形成された第３の不純物拡散層よりな
り且つ前記金属配線と接続された抵抗と、 前記チップ領域に形成され且つ前記抵抗と前記内部回路
との電気的な接続及び切り離しを行なうスイッチ回路と
をさらに備え、 前記スイッチ回路における前記抵抗と前記内部回路との
電気的な接続及び切り離しの制御はヒューズＲＯＭ回路
により行なわれることを特徴とする請求項２に記載の半
導体装置。 - 【請求項５】 前記ヒューズＲＯＭ回路のヒューズは、
前記半導体ウェハ上に前記スクライブ領域の切断ライン
を横断するように形成されていると共にポリシリコンか
ら構成されていることを特徴とする請求項４に記載の半
導体装置。 - 【請求項６】 半導体基板上に形成された内部回路と、 前記半導体基板上に前記内部回路を取り囲むように形成
され且つ固定電位が印加される第１の不純物拡散層を有
するシールリングと、 前記半導体基板上に形成され且つ前記内部回路と電気的
に接続されていると共に前記内部回路に過剰な電流が流
れ込むことを防止する入力保護回路とを備え、 前記入力保護回路は、前記半導体基板上における前記第
１の不純物拡散層から所定の距離だけ離れた位置に前記
第１の不純物拡散層と対向するように形成された第２の
不純物拡散層と、前記第１の不純物拡散層とから構成さ
れていることを特徴とする半導体装置。 - 【請求項７】 前記第１の不純物拡散層はＭＯＳトラン
ジスタのソース領域として機能すると共に前記第２の不
純物拡散層は前記ＭＯＳトランジスタのドレイン領域と
して機能し、 前記入力保護回路は、前記半導体基板上における前記第
１の不純物拡散層と前記第２の不純物拡散層との間に形
成され且つ固定電位が印加されるゲート電極をさらに有
することを特徴とする請求項６に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002129568A JP4034992B2 (ja) | 2002-05-01 | 2002-05-01 | 半導体装置 |
| EP02256060A EP1288701A3 (en) | 2001-09-03 | 2002-08-30 | Lens mounting mechanism of spectacle lens mounting member, auxiliary spectacles and spectacles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002129568A JP4034992B2 (ja) | 2002-05-01 | 2002-05-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003324156A true JP2003324156A (ja) | 2003-11-14 |
| JP4034992B2 JP4034992B2 (ja) | 2008-01-16 |
Family
ID=29542940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002129568A Expired - Fee Related JP4034992B2 (ja) | 2001-09-03 | 2002-05-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4034992B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1533842A2 (en) * | 2003-11-18 | 2005-05-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with protection against unauthorized analysis |
| US7523431B2 (en) | 2004-02-19 | 2009-04-21 | Panasonic Corporation | Semiconductor integrated circuit |
| US7995011B2 (en) | 2006-08-30 | 2011-08-09 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and mother substrate of the same |
| US8217676B2 (en) | 2006-08-23 | 2012-07-10 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and mother substrate of the same |
| CN102820285A (zh) * | 2011-06-10 | 2012-12-12 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| CN113410209A (zh) * | 2021-06-09 | 2021-09-17 | 合肥中感微电子有限公司 | 一种修调电路 |
-
2002
- 2002-05-01 JP JP2002129568A patent/JP4034992B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1533842A2 (en) * | 2003-11-18 | 2005-05-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with protection against unauthorized analysis |
| EP1533842A3 (en) * | 2003-11-18 | 2006-02-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with protection against unauthorized analysis |
| CN1320640C (zh) * | 2003-11-18 | 2007-06-06 | 松下电器产业株式会社 | 半导体晶片 |
| US7242080B2 (en) | 2003-11-18 | 2007-07-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor wafer with information protection function |
| US7523431B2 (en) | 2004-02-19 | 2009-04-21 | Panasonic Corporation | Semiconductor integrated circuit |
| US8217676B2 (en) | 2006-08-23 | 2012-07-10 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and mother substrate of the same |
| US9214109B2 (en) | 2006-08-23 | 2015-12-15 | Samsung Display Co., Ltd. | Mother substrate of organic light emitting display device |
| US7995011B2 (en) | 2006-08-30 | 2011-08-09 | Samsung Mobile Display Co., Ltd. | Organic light emitting display device and mother substrate of the same |
| CN102820285A (zh) * | 2011-06-10 | 2012-12-12 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| JP2012256787A (ja) * | 2011-06-10 | 2012-12-27 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| CN113410209A (zh) * | 2021-06-09 | 2021-09-17 | 合肥中感微电子有限公司 | 一种修调电路 |
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|---|---|
| JP4034992B2 (ja) | 2008-01-16 |
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