JP2003281114A - シングルチップ・マイクロコンピュータ - Google Patents
シングルチップ・マイクロコンピュータInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
Abstract
(57)【要約】
【課題】 配線による遅延を極力排除することにより、
シングルチップ・マイクロコンピュータの動作周波数
が、レイアウト状態に依存して低下することを防止す
る。 【解決手段】 フラッシュROM(2-1〜2-4)は、CPU(1)な
どの動作速度に比較して低速であるため、シングルチッ
プ・マイクロコンピュータの動作速度を向上させるため
にインターリーブ構成を採用し、複数のフラッシュROM
(2-1〜2-4)を交互に動作させることによって見かけ上CP
U(1)の動作速度と同等の動作速度が得られる。各フラッ
シュROM(2-1〜2-4)のクロック入力端子近傍に、システ
ムクロックを分周したリードクロックをそれぞれのフラ
ッシュROMに供給するリードクロック生成回路(4-1〜4-
4)を配置し、リードクロックの配線による遅延を排除し
ている。
シングルチップ・マイクロコンピュータの動作周波数
が、レイアウト状態に依存して低下することを防止す
る。 【解決手段】 フラッシュROM(2-1〜2-4)は、CPU(1)な
どの動作速度に比較して低速であるため、シングルチッ
プ・マイクロコンピュータの動作速度を向上させるため
にインターリーブ構成を採用し、複数のフラッシュROM
(2-1〜2-4)を交互に動作させることによって見かけ上CP
U(1)の動作速度と同等の動作速度が得られる。各フラッ
シュROM(2-1〜2-4)のクロック入力端子近傍に、システ
ムクロックを分周したリードクロックをそれぞれのフラ
ッシュROMに供給するリードクロック生成回路(4-1〜4-
4)を配置し、リードクロックの配線による遅延を排除し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、チップ上にメモリ
マクロが配置されたシングルチップ・マイクロコンピュ
ータにおけるリードクロック分配方法に関する。
マクロが配置されたシングルチップ・マイクロコンピュ
ータにおけるリードクロック分配方法に関する。
【０００２】
【従来の技術】図６は、チップ上にＣＰＵおよび複数の
フラッシュROMを配置したシングルチップ・マイクロコ
ンピュータ回路配置の従来例を示しており、CPU(1)、プ
ログラムを格納する複数のフラッシュROMマクロ(2-1〜2
-4)、フェッチバスをインターリーブ構成としたときの
制御をおこなうインターリーブコントローラ(3)を備え
ている。
フラッシュROMを配置したシングルチップ・マイクロコ
ンピュータ回路配置の従来例を示しており、CPU(1)、プ
ログラムを格納する複数のフラッシュROMマクロ(2-1〜2
-4)、フェッチバスをインターリーブ構成としたときの
制御をおこなうインターリーブコントローラ(3)を備え
ている。
【０００３】CPU(1)およびインターリーブコントローラ
(3)は、外部から入力されるシステムクロックで動作す
る。このシステムクロックは、チップ上に張られたクロ
ックツリーを経由して供給される。このクロックツリー
により各回路素子に供給されるクロックのクロックスキ
ューは一定範囲内に抑えられたものとなっている。
(3)は、外部から入力されるシステムクロックで動作す
る。このシステムクロックは、チップ上に張られたクロ
ックツリーを経由して供給される。このクロックツリー
により各回路素子に供給されるクロックのクロックスキ
ューは一定範囲内に抑えられたものとなっている。
【０００４】フラッシュROM(2-1〜2-4)は、CPU(1)など
の動作速度に比較して低速であるため、通常シングルチ
ップ・マイクロコンピュータの動作速度を向上させるた
めに、インターリーブ構成を採用し、複数のフラッシュ
ROM(2-1〜2-4)を交互に動作させることによって見かけ
上CPU(1)の動作速度と同等の動作速度を得ることが出来
るようになっている。その時のフラッシュROM(2-1〜2-
4)へ供給されるリードクロックとしては、インターリー
ブコントローラ(3)内でシステムクロックを分周したク
ロックが使用される。
の動作速度に比較して低速であるため、通常シングルチ
ップ・マイクロコンピュータの動作速度を向上させるた
めに、インターリーブ構成を採用し、複数のフラッシュ
ROM(2-1〜2-4)を交互に動作させることによって見かけ
上CPU(1)の動作速度と同等の動作速度を得ることが出来
るようになっている。その時のフラッシュROM(2-1〜2-
4)へ供給されるリードクロックとしては、インターリー
ブコントローラ(3)内でシステムクロックを分周したク
ロックが使用される。
【０００５】図７は、偶数側、奇数側の２個のフラッシ
ュROM(2-1,2-2)を備えて構成した場合の従来のシングル
チップ・マイクロコンピュータ回路構成を示すブロック
図である。
ュROM(2-1,2-2)を備えて構成した場合の従来のシングル
チップ・マイクロコンピュータ回路構成を示すブロック
図である。
【０００６】CPU(1)はインターリーブコントローラ(3)
を介してフラッシュROM(2-1,2-2)と接続される。CPU(1)
とインターリーブコントローラ(3)間の接続は、CPU(1)
からは、フラッシュROM(2-1,2-2)に格納されているプロ
グラムをフェッチしたり、データにアクセスするための
アドレスと、フェッチバスの状態を制御する制御信号出
力およびクロックの状態を制御しクロックを生成するた
めの制御信号がインターリーブコントローラ(3)へ出力
される。一方、連続アクセス時には、インターリーブコ
ントローラ(3)からは、フラッシュROM奇数側(2-1)、偶
数側(2-2)から読み出されたデータが、相互に切り替え
られながらCPU(1)へデータ信号として出力される。
を介してフラッシュROM(2-1,2-2)と接続される。CPU(1)
とインターリーブコントローラ(3)間の接続は、CPU(1)
からは、フラッシュROM(2-1,2-2)に格納されているプロ
グラムをフェッチしたり、データにアクセスするための
アドレスと、フェッチバスの状態を制御する制御信号出
力およびクロックの状態を制御しクロックを生成するた
めの制御信号がインターリーブコントローラ(3)へ出力
される。一方、連続アクセス時には、インターリーブコ
ントローラ(3)からは、フラッシュROM奇数側(2-1)、偶
数側(2-2)から読み出されたデータが、相互に切り替え
られながらCPU(1)へデータ信号として出力される。
【０００７】また、インターリーブコントローラ(3)と
フラッシュROM(2-1,2-2)間の接続は、インターリーブコ
ントローラ(3)からは、CPU(1)からのアドレスデータに
基づいてインターリーブコントローラ(3)内にてフラッ
シュROM奇数側(2-1)および偶数側(2-2)に対応して再構
築されたアドレスが、フラッシュROM奇数側(2-1)および
偶数側(2-2)それぞれに対して出力される。また、イン
ターリーブコントローラ(3)は、フラッシュROM奇数側(2
-1)および偶数側(2-2)の両者のリードクロックを生成し
て供給する。一方、フラッシュROM(2-1,2-2)からは、そ
れぞれインターリーブコントローラ(3)からのリードク
ロックに同期して読み出されたデータがインターリーブ
コントローラ(3)へ出力される。
フラッシュROM(2-1,2-2)間の接続は、インターリーブコ
ントローラ(3)からは、CPU(1)からのアドレスデータに
基づいてインターリーブコントローラ(3)内にてフラッ
シュROM奇数側(2-1)および偶数側(2-2)に対応して再構
築されたアドレスが、フラッシュROM奇数側(2-1)および
偶数側(2-2)それぞれに対して出力される。また、イン
ターリーブコントローラ(3)は、フラッシュROM奇数側(2
-1)および偶数側(2-2)の両者のリードクロックを生成し
て供給する。一方、フラッシュROM(2-1,2-2)からは、そ
れぞれインターリーブコントローラ(3)からのリードク
ロックに同期して読み出されたデータがインターリーブ
コントローラ(3)へ出力される。
【０００８】図８は、図６の回路配置に対応させて２組
のフラッシュROMを採用した場合の従来のシングルチッ
プ・マイクロコンピュータ回路構成を示すブロック図で
あり、２組のフラッシュROM(2-1〜2-4)が配置されてい
る点を除いて図７に示す回路構成と同様である。
のフラッシュROMを採用した場合の従来のシングルチッ
プ・マイクロコンピュータ回路構成を示すブロック図で
あり、２組のフラッシュROM(2-1〜2-4)が配置されてい
る点を除いて図７に示す回路構成と同様である。
【０００９】これらの従来の回路構成において、インタ
ーリーブコントローラ(3)では、CPU(1)からの制御信号
を使用しCPU(1)と同一周波数のシステムクロックで動作
するために、CPU(1)・インターリーブコントローラ(3)
間信号のセットアップ、ホールド時間を満たす必要があ
るが、動作周波数が高くなるにしたがって、セットアッ
プ時間のマージンが少なくなってくる。そこで動作周波
数を上げていく場合には、インターリーブコントローラ
(3)はCPU(1)に近づけて配置される。インターリーブコ
ントローラ(3)では、CPU(1)からの制御信号を使用して
再構築したアドレス信号とリードクロックを生成してフ
ラッシュROM(2-1〜2-4)へ供給する。
ーリーブコントローラ(3)では、CPU(1)からの制御信号
を使用しCPU(1)と同一周波数のシステムクロックで動作
するために、CPU(1)・インターリーブコントローラ(3)
間信号のセットアップ、ホールド時間を満たす必要があ
るが、動作周波数が高くなるにしたがって、セットアッ
プ時間のマージンが少なくなってくる。そこで動作周波
数を上げていく場合には、インターリーブコントローラ
(3)はCPU(1)に近づけて配置される。インターリーブコ
ントローラ(3)では、CPU(1)からの制御信号を使用して
再構築したアドレス信号とリードクロックを生成してフ
ラッシュROM(2-1〜2-4)へ供給する。
【００１０】一方、フラッシュROM(2-1〜2-4)は大きな
領域を占有するため、チップ内の配置位置は限られたも
のになり、かつ、各フラッシュROM(2-1〜2-4)のクロッ
ク入力端子はそれぞれ１カ所に限定されている。そこ
で、フラッシュROM(2-1〜2-4)のチップ内での配置を決
定したあと、インターリーブコントローラ(3)から各フ
ラッシュROM(2-1〜2-4)へのリードクロックは迂回させ
ないでそれぞれ直接供給するように配線され、各フラッ
シュROM(2-1〜2-4)毎のリードクロックスキューを一定
範囲内に抑えるようにしている。
領域を占有するため、チップ内の配置位置は限られたも
のになり、かつ、各フラッシュROM(2-1〜2-4)のクロッ
ク入力端子はそれぞれ１カ所に限定されている。そこ
で、フラッシュROM(2-1〜2-4)のチップ内での配置を決
定したあと、インターリーブコントローラ(3)から各フ
ラッシュROM(2-1〜2-4)へのリードクロックは迂回させ
ないでそれぞれ直接供給するように配線され、各フラッ
シュROM(2-1〜2-4)毎のリードクロックスキューを一定
範囲内に抑えるようにしている。
【００１１】また、その他の接続すべき信号も迂回配線
をおこなわないように配線を実施することにより、スキ
ューの均一化が図られている。
をおこなわないように配線を実施することにより、スキ
ューの均一化が図られている。
【００１２】図９は、従来のシングルチップ・マイクロ
コンピュータにおける連続フェッチ動作時の状態を示す
タイムチャートである。以下、従来例の動作を、図６〜
図９を参照して説明する。
コンピュータにおける連続フェッチ動作時の状態を示す
タイムチャートである。以下、従来例の動作を、図６〜
図９を参照して説明する。
【００１３】シングルチップ・マイクロコンピュータ内
では、クロックツリーが張り巡らされ、システムクロッ
ク(a)は、そのクロックツリーによってクロック間のス
キューは一定範囲内に抑えられている。
では、クロックツリーが張り巡らされ、システムクロッ
ク(a)は、そのクロックツリーによってクロック間のス
キューは一定範囲内に抑えられている。
【００１４】このシステムクロック(a)に対し、フラッ
シュROM偶数側(2-2,2-4)リードクロック(d)、フラッシ
ュROM奇数側(2-1,2-3)リードクロック(g)共にインター
リーブコントローラ(3)にて生成し、最短距離で各フラ
ッシュROMマクロに供給している。このように最短距離
で配線してはいるが、インターリーブコントローラ(3)
から各フラッシュROM(2-1〜2-4)までは或長さの配線が
必要であるので、インターリーブコントローラ(3)から
のリードクロックは、図９に示すように、各フラッシュ
ROM(2-1〜2-4)のクロック入力端子においてこの配線長
による遅延（配線遅延）を生ずる。
シュROM偶数側(2-2,2-4)リードクロック(d)、フラッシ
ュROM奇数側(2-1,2-3)リードクロック(g)共にインター
リーブコントローラ(3)にて生成し、最短距離で各フラ
ッシュROMマクロに供給している。このように最短距離
で配線してはいるが、インターリーブコントローラ(3)
から各フラッシュROM(2-1〜2-4)までは或長さの配線が
必要であるので、インターリーブコントローラ(3)から
のリードクロックは、図９に示すように、各フラッシュ
ROM(2-1〜2-4)のクロック入力端子においてこの配線長
による遅延（配線遅延）を生ずる。
【００１５】また、フラッシュROM(2-1〜2-4)からのデ
ータ読み出しは、各フラッシュROM(2-1〜2-4)に入力さ
れるリードクロックの立ち上がりに同期してその読み出
し動作が開始されるが、図９に示すように、フラッシュ
ROM(2-1〜2-4)の出力遅延が大きいために、例えばクロ
ックサイクルで指定したアドレス(An)の読み出しデー
タ(Dn)が確定する時点はクロックサイクルにずれ込
み、さらに、各フラッシュROM(2-1〜2-4)の出力端からC
PU(1)までの配線長による遅延（配線遅延）を受ける。
ータ読み出しは、各フラッシュROM(2-1〜2-4)に入力さ
れるリードクロックの立ち上がりに同期してその読み出
し動作が開始されるが、図９に示すように、フラッシュ
ROM(2-1〜2-4)の出力遅延が大きいために、例えばクロ
ックサイクルで指定したアドレス(An)の読み出しデー
タ(Dn)が確定する時点はクロックサイクルにずれ込
み、さらに、各フラッシュROM(2-1〜2-4)の出力端からC
PU(1)までの配線長による遅延（配線遅延）を受ける。
【００１６】従って、図９に示すように、CPU(1)側で
は、クロックサイクルで指定したアドレスのデータ
は、クロックサイクルの立ち上がりエッジにてデータ
をサンプリングし、クロックサイクルで指定したアド
レスのデータは、クロックサイクルの立ち上がりエッ
ジにてデータをサンプリングするように動作する。しか
し、システムクロックの周期が短くなってくると、この
時点でも、CPU(1)のサンプリングポイントにおけるセッ
トアップ時間を確保することが難しくなる。
は、クロックサイクルで指定したアドレスのデータ
は、クロックサイクルの立ち上がりエッジにてデータ
をサンプリングし、クロックサイクルで指定したアド
レスのデータは、クロックサイクルの立ち上がりエッ
ジにてデータをサンプリングするように動作する。しか
し、システムクロックの周期が短くなってくると、この
時点でも、CPU(1)のサンプリングポイントにおけるセッ
トアップ時間を確保することが難しくなる。
【００１７】
【発明が解決しようとする課題】このように上記従来技
術では、フラッシュROM(2-1〜2-4)の出力遅延に加え
て、フラッシュROMマクロに供給するリードクロックを
インターリーブコントローラ(3)で生成して配線を引き
回してフラッシュROMマクロに供給しているため、配線
による遅延が生じる。この配線による遅延は、データを
出力する際のきっかけとなるリードクロックの遅延と、
データ出力後CPU(1)に到達するまでの遅延の両者が積算
されることになり、CPU(1)のフェッチ動作周波数の限界
に対して大きな影響を与えることとなる。
術では、フラッシュROM(2-1〜2-4)の出力遅延に加え
て、フラッシュROMマクロに供給するリードクロックを
インターリーブコントローラ(3)で生成して配線を引き
回してフラッシュROMマクロに供給しているため、配線
による遅延が生じる。この配線による遅延は、データを
出力する際のきっかけとなるリードクロックの遅延と、
データ出力後CPU(1)に到達するまでの遅延の両者が積算
されることになり、CPU(1)のフェッチ動作周波数の限界
に対して大きな影響を与えることとなる。
【００１８】例えば、図１０のタイムチャートに示され
ているように、CPU(1)のフェッチ動作周波数が高くなる
と、クロックサイクルで指定したアドレスのデータ
が、クロックサイクルの立ち上がり時点では未だCPU
(1)に到達しないのでデータサンプリングができなくな
るような状況が生じ、このような高いシステムクロック
周波数ではフラッシュROM(2-1〜2-4)からのデータ読み
出し動作が不可能となり、CPU(1)がデータをサンプリン
グすることの出来るシステムクロックの上限が上記遅延
要因により制限されてしまう。
ているように、CPU(1)のフェッチ動作周波数が高くなる
と、クロックサイクルで指定したアドレスのデータ
が、クロックサイクルの立ち上がり時点では未だCPU
(1)に到達しないのでデータサンプリングができなくな
るような状況が生じ、このような高いシステムクロック
周波数ではフラッシュROM(2-1〜2-4)からのデータ読み
出し動作が不可能となり、CPU(1)がデータをサンプリン
グすることの出来るシステムクロックの上限が上記遅延
要因により制限されてしまう。
【００１９】これらの遅延要因の内、フラッシュROM(2-
1〜2-4)の出力遅延については、並行して読み出し可能
なフラッシュROMの数を増やすことにより対応する方法
が考えられるが、フラッシュROMマクロからのデータ出
力後CPU(1)に到達するまでのデータの配線遅延が生じる
ことは避けられないため、データ出力のきっかけを遅ら
せないための工夫が必要になる。
1〜2-4)の出力遅延については、並行して読み出し可能
なフラッシュROMの数を増やすことにより対応する方法
が考えられるが、フラッシュROMマクロからのデータ出
力後CPU(1)に到達するまでのデータの配線遅延が生じる
ことは避けられないため、データ出力のきっかけを遅ら
せないための工夫が必要になる。
【００２０】本発明の目的は、上記問題点に鑑み、配線
による遅延を極力排除することにより、シングルチップ
・マイクロコンピュータの動作周波数が、レイアウト状
態に依存して低下することを防止する手段を提供するこ
とにある。
による遅延を極力排除することにより、シングルチップ
・マイクロコンピュータの動作周波数が、レイアウト状
態に依存して低下することを防止する手段を提供するこ
とにある。
【００２１】
【課題を解決するための手段】本発明は、チップ上にイ
ンターリーブ構成を採用する複数のメモリマクロが配置
されたシングルチップ・マイクロコンピュータにおい
て、前記複数のメモリマクロの各近傍に、前記システム
クロックが直接入力される専用のリードクロック生成回
路をそれぞれ配置し、前記複数のメモリマクロに対して
それぞれ専用の前記リードクロック生成回路からリード
クロックを供給することを特徴とする。
ンターリーブ構成を採用する複数のメモリマクロが配置
されたシングルチップ・マイクロコンピュータにおい
て、前記複数のメモリマクロの各近傍に、前記システム
クロックが直接入力される専用のリードクロック生成回
路をそれぞれ配置し、前記複数のメモリマクロに対して
それぞれ専用の前記リードクロック生成回路からリード
クロックを供給することを特徴とする。
【００２２】各リードクロック生成回路は、各メモリマ
クロのクロック入力端子の近くにそれぞれ配置すればよ
り好適である。また、各リードクロック生成回路にはCP
Uに供給されているシステムクロックが直接供給され、
このシステムクロックと同期したリードクロックをそれ
ぞれのメモリマクロに供給する。その際、メモリマクロ
の動作クロックはCPUに供給するシステムクロックを分
周したものが使用される。
クロのクロック入力端子の近くにそれぞれ配置すればよ
り好適である。また、各リードクロック生成回路にはCP
Uに供給されているシステムクロックが直接供給され、
このシステムクロックと同期したリードクロックをそれ
ぞれのメモリマクロに供給する。その際、メモリマクロ
の動作クロックはCPUに供給するシステムクロックを分
周したものが使用される。
【００２３】本発明の構成によれば、データ出力のきっ
かけとなるリードクロックが配線による遅延を受けるこ
とがないので、その分データの読み出しタイミングを早
めることができ、より高い周波数のシステムクロックを
用いることができる。その結果、シングルチップ・マイ
クロコンピュータの動作周波数をより高くすることがで
き、処理の高速化が可能となる。
かけとなるリードクロックが配線による遅延を受けるこ
とがないので、その分データの読み出しタイミングを早
めることができ、より高い周波数のシステムクロックを
用いることができる。その結果、シングルチップ・マイ
クロコンピュータの動作周波数をより高くすることがで
き、処理の高速化が可能となる。
【００２４】
【発明の実施の形態】図１は、本発明の実施形態を示す
シングルチップ・マイクロコンピュータ回路配置図であ
り、CPU(1)、プログラムを格納する複数のフラッシュRO
M(2-1〜2-4)、フェッチバスをインターリーブ構成とし
たときの制御をおこなうインターリーブコントローラ
(3)を備えている点では従来例と同様であるが、本発明
では、各フラッシュROM(2-1〜2-4)のクロック入力端子
近傍に、システムクロックを分周したリードクロックを
それぞれのフラッシュROMに供給するリードクロック生
成回路(4-1〜4-4)を配置している。
シングルチップ・マイクロコンピュータ回路配置図であ
り、CPU(1)、プログラムを格納する複数のフラッシュRO
M(2-1〜2-4)、フェッチバスをインターリーブ構成とし
たときの制御をおこなうインターリーブコントローラ
(3)を備えている点では従来例と同様であるが、本発明
では、各フラッシュROM(2-1〜2-4)のクロック入力端子
近傍に、システムクロックを分周したリードクロックを
それぞれのフラッシュROMに供給するリードクロック生
成回路(4-1〜4-4)を配置している。
【００２５】前述のように、インターリーブコントロー
ラ(3)では、CPU(1)からの制御信号を使用しCPU(1)と同
一周波数のシステムクロックで動作するために、CPU・
インターリーブコントローラ間信号のセットアップ、ホ
ールド時間を満たす必要があるが、動作周波数が高くな
るにしたがってセットアップ時間のマージンが少なくな
ってくるので、動作周波数を上げていく場合には、イン
ターリーブコントローラ(3)をCPU(1)に近づけて配置す
る。
ラ(3)では、CPU(1)からの制御信号を使用しCPU(1)と同
一周波数のシステムクロックで動作するために、CPU・
インターリーブコントローラ間信号のセットアップ、ホ
ールド時間を満たす必要があるが、動作周波数が高くな
るにしたがってセットアップ時間のマージンが少なくな
ってくるので、動作周波数を上げていく場合には、イン
ターリーブコントローラ(3)をCPU(1)に近づけて配置す
る。
【００２６】また、フラッシュROM(2-1〜2-4)は大きな
領域を占有するため、チップ内の配置は限られたものに
なる。そして、フラッシュROM(2-1〜2-4)のクロック入
力端子は１カ所に限定されている。そこで本発明では、
フラッシュROM(2-1〜2-4)の配置が決定したあと、この
クロック入力端子のすぐ近くにシステムクロックを分周
するリードクロック生成回路(4-1〜4-4)を配置する。
領域を占有するため、チップ内の配置は限られたものに
なる。そして、フラッシュROM(2-1〜2-4)のクロック入
力端子は１カ所に限定されている。そこで本発明では、
フラッシュROM(2-1〜2-4)の配置が決定したあと、この
クロック入力端子のすぐ近くにシステムクロックを分周
するリードクロック生成回路(4-1〜4-4)を配置する。
【００２７】その他、接続すべき信号は迂回配線を行わ
ないように配線を実施している点では従来例と同様であ
る。
ないように配線を実施している点では従来例と同様であ
る。
【００２８】CPU(1)、インターリーブコントローラ
(3)、リードクロック生成回路(4-1,4-2)は、外部から供
給されるシステムクロックで動作する。そのシステムク
ロックは、クロックツリーが張られた状態で動作するも
のとし、そのクロックツリーにより各々のクロックスキ
ューは一定範囲内に抑えられたものとなっている。
(3)、リードクロック生成回路(4-1,4-2)は、外部から供
給されるシステムクロックで動作する。そのシステムク
ロックは、クロックツリーが張られた状態で動作するも
のとし、そのクロックツリーにより各々のクロックスキ
ューは一定範囲内に抑えられたものとなっている。
【００２９】フラッシュROM(2-1〜2-4)は、CPU(1)など
の動作速度に比較して低速であるため、シングルチップ
・マイクロコンピュータの動作速度を向上させるため
に、インターリーブ構成を採用し、フラッシュROM(2-1
〜2-4)を交互に動作させることによって見かけ上CPU(1)
の動作速度と同等の動作速度を得ることが出来る。その
時のフラッシュROM(2-1〜2-4)へ供給するクロックは、
リードクロック生成回路(4-1〜4-4)によりシステムクロ
ックを分周したクロックを使用する。
の動作速度に比較して低速であるため、シングルチップ
・マイクロコンピュータの動作速度を向上させるため
に、インターリーブ構成を採用し、フラッシュROM(2-1
〜2-4)を交互に動作させることによって見かけ上CPU(1)
の動作速度と同等の動作速度を得ることが出来る。その
時のフラッシュROM(2-1〜2-4)へ供給するクロックは、
リードクロック生成回路(4-1〜4-4)によりシステムクロ
ックを分周したクロックを使用する。
【００３０】図２は、偶数側、奇数側の２個のフラッシ
ュROM(2-1,2-2)を備えて構成した本実施形態のシングル
チップ・マイクロコンピュータ回路構成を示すブロック
図であり、シングルチップ・マイクロコンピュータ内
の、プログラムを格納するフラッシュROM(2-1,2-2)、CP
U(1)、フェッチバスをインターリーブ構成としたときの
制御をおこなうインターリーブコントローラ(3)、フラ
ッシュROM(2-1,2-2)のリードクロック生成のためのリー
ドクロック生成回路(4-1,4-2)を備えている。
ュROM(2-1,2-2)を備えて構成した本実施形態のシングル
チップ・マイクロコンピュータ回路構成を示すブロック
図であり、シングルチップ・マイクロコンピュータ内
の、プログラムを格納するフラッシュROM(2-1,2-2)、CP
U(1)、フェッチバスをインターリーブ構成としたときの
制御をおこなうインターリーブコントローラ(3)、フラ
ッシュROM(2-1,2-2)のリードクロック生成のためのリー
ドクロック生成回路(4-1,4-2)を備えている。
【００３１】図２の構成において、CPU(1)はインターリ
ーブコントローラ(3)に対して、フラッシュROM(2-1,2-
2)に格納されているプログラムをフェッチしたり、デー
タにアクセスするためのアドレスと、CPUからのフェッ
チバスの状態を制御する制御信号を出力し、一方、イン
ターリーブコントローラ(3)はCPU(1)に対して、フラッ
シュROM奇数側(2-1)、偶数側(2-2)から読み出されたデ
ータを、相互に切り替えながらデータ信号として出力す
る。
ーブコントローラ(3)に対して、フラッシュROM(2-1,2-
2)に格納されているプログラムをフェッチしたり、デー
タにアクセスするためのアドレスと、CPUからのフェッ
チバスの状態を制御する制御信号を出力し、一方、イン
ターリーブコントローラ(3)はCPU(1)に対して、フラッ
シュROM奇数側(2-1)、偶数側(2-2)から読み出されたデ
ータを、相互に切り替えながらデータ信号として出力す
る。
【００３２】また、インターリーブコントローラ(3)
は、CPU(1)からのアドレスデータに基づいてインターリ
ーブコントローラ(3)内にてフラッシュROM奇数側(2-1)
および偶数側(2-2)に対応したアドレスを再構築し、フ
ラッシュROM奇数側(2-1)および偶数側(2-2)それぞれに
対するアクセスアドレスとして出力する。一方、フラッ
シュROM(2-1,2-2)は、それぞれリードクロック生成回路
(4-1,4-2)から供給されたリードクロックに同期して読
み出されたデータをインターリーブコントローラ(3)へ
出力する。
は、CPU(1)からのアドレスデータに基づいてインターリ
ーブコントローラ(3)内にてフラッシュROM奇数側(2-1)
および偶数側(2-2)に対応したアドレスを再構築し、フ
ラッシュROM奇数側(2-1)および偶数側(2-2)それぞれに
対するアクセスアドレスとして出力する。一方、フラッ
シュROM(2-1,2-2)は、それぞれリードクロック生成回路
(4-1,4-2)から供給されたリードクロックに同期して読
み出されたデータをインターリーブコントローラ(3)へ
出力する。
【００３３】リードクロック生成回路(4-1,4-2)は、シ
ステムクロックを分周したリードクロックを各々フラッ
シュROM(2-1,2-2)に対して供給する。また、CPU(1)は、
リードクロック生成回路(4-1,4-2)に対して、クロック
の状態を制御しリードクロックを生成するための制御信
号を出力する。
ステムクロックを分周したリードクロックを各々フラッ
シュROM(2-1,2-2)に対して供給する。また、CPU(1)は、
リードクロック生成回路(4-1,4-2)に対して、クロック
の状態を制御しリードクロックを生成するための制御信
号を出力する。
【００３４】図３は、図１の回路配置に対応させて２組
のフラッシュROMを採用した場合の本実施形態のシング
ルチップ・マイクロコンピュータ回路構成を示すブロッ
ク図であり、２組のフラッシュROM(2-1〜2-4)が配置さ
れている点を除いて図２に示す回路構成と同様であるの
で、詳細説明は省略する。
のフラッシュROMを採用した場合の本実施形態のシング
ルチップ・マイクロコンピュータ回路構成を示すブロッ
ク図であり、２組のフラッシュROM(2-1〜2-4)が配置さ
れている点を除いて図２に示す回路構成と同様であるの
で、詳細説明は省略する。
【００３５】図４は、本実施形態で用いられるリードク
ロック生成回路(4-1,4-2)の入出力の関係を示す概略図
である。リードクロック生成回路(4-1,4-2)は、システ
ムクロックの分周を行い、必要に応じてクロックの周期
を変化させる動作を行う。
ロック生成回路(4-1,4-2)の入出力の関係を示す概略図
である。リードクロック生成回路(4-1,4-2)は、システ
ムクロックの分周を行い、必要に応じてクロックの周期
を変化させる動作を行う。
【００３６】リードクロック生成回路(4-1,4-2)には、
システムクロックと、アドレスの奇数・偶数番地を判別
するためのアドレス信号と、フラッシュROMのチップセ
レクト信号およびジャンプ命令等でアドレスの再構築状
態を判別するための信号が入力される。アドレスの奇数
・偶数番地を判別するためのアドレス信号は、フラッシ
ュROMデータが４バイトの場合には、下位から３ビット
目のアドレス信号を使えばよい。
システムクロックと、アドレスの奇数・偶数番地を判別
するためのアドレス信号と、フラッシュROMのチップセ
レクト信号およびジャンプ命令等でアドレスの再構築状
態を判別するための信号が入力される。アドレスの奇数
・偶数番地を判別するためのアドレス信号は、フラッシ
ュROMデータが４バイトの場合には、下位から３ビット
目のアドレス信号を使えばよい。
【００３７】アドレスの奇数・偶数番地を判別するため
のアドレス信号、フラッシュROMのチップセレクト信号
およびジャンプ命令等でアドレスの再構築状態を判別す
るための信号は、CPU(1)からの制御信号として入力され
る。また、連続アクセス時には、システムクロックを分
周した周期のクロックがリードクロックとして出力され
るが、フェッチが停止したりジャンプを行い、離れたア
ドレスにアクセスする場合には、このリードクロックの
周期を延ばす。
のアドレス信号、フラッシュROMのチップセレクト信号
およびジャンプ命令等でアドレスの再構築状態を判別す
るための信号は、CPU(1)からの制御信号として入力され
る。また、連続アクセス時には、システムクロックを分
周した周期のクロックがリードクロックとして出力され
るが、フェッチが停止したりジャンプを行い、離れたア
ドレスにアクセスする場合には、このリードクロックの
周期を延ばす。
【００３８】図５は、本実施形態のシングルチップ・マ
イクロコンピュータにおける連続フェッチ動作時の状態
を示すタイムチャートである。以下、本実施形態の動作
について図２及び図５を参照して説明する。
イクロコンピュータにおける連続フェッチ動作時の状態
を示すタイムチャートである。以下、本実施形態の動作
について図２及び図５を参照して説明する。
【００３９】シングルチップ・マイクロコンピュータ内
では、クロックツリーが張り巡らされ、そのクロックツ
リーによってシステムクロック(a)間のスキューは一定
範囲内に抑えられている。
では、クロックツリーが張り巡らされ、そのクロックツ
リーによってシステムクロック(a)間のスキューは一定
範囲内に抑えられている。
【００４０】このシステムクロック(a)に対し、リード
クロック生成回路(4-1,4-2)は、フラッシュROM偶数側リ
ードクロック(d)およびフラッシュROM奇数側リードクロ
ック(g)を、共に遅延を最小限に抑えてフラッシュROMマ
クロに供給している。
クロック生成回路(4-1,4-2)は、フラッシュROM偶数側リ
ードクロック(d)およびフラッシュROM奇数側リードクロ
ック(g)を、共に遅延を最小限に抑えてフラッシュROMマ
クロに供給している。
【００４１】フラッシュROM偶数側データ(f)は、例えば
クロックサイクルの立ち上がりと同期して立ち上がる
リードクロック(d)の立ち上がりに同期して出力される
が、フラッシュROMの出力遅延が大きいために、図５に
示すようにクロックサイクルまでデータが確定しな
い。
クロックサイクルの立ち上がりと同期して立ち上がる
リードクロック(d)の立ち上がりに同期して出力される
が、フラッシュROMの出力遅延が大きいために、図５に
示すようにクロックサイクルまでデータが確定しな
い。
【００４２】そのため、リードクロックのフラッシュRO
Mへの供給の際に少しでも遅延が大きくなるとCPU(1)の
フェッチデータ入力点までの伝搬が遅れることになる。
CPU(1)側では、クロックサイクルでアクセスしたアド
レスから読み出されたデータを、クロックサイクルの
立ち上がりエッジにてサンプリングする。したがって、
データをサンプリングするクロックサイクルの立ち上
がりエッジに対して、セットアップ時間を確保した上で
データがCPU(1)に到達しなければならない。
Mへの供給の際に少しでも遅延が大きくなるとCPU(1)の
フェッチデータ入力点までの伝搬が遅れることになる。
CPU(1)側では、クロックサイクルでアクセスしたアド
レスから読み出されたデータを、クロックサイクルの
立ち上がりエッジにてサンプリングする。したがって、
データをサンプリングするクロックサイクルの立ち上
がりエッジに対して、セットアップ時間を確保した上で
データがCPU(1)に到達しなければならない。
【００４３】本実施形態においては、システムクロック
はクロックツリーによりそのスキューが保証され、ま
た、リードクロックは、その生成回路(4-1,4-2)をフラ
ッシュROM(2-1,2-2)のクロック入力端子のすぐ近くに配
置することにより、配線によるフラッシュROMへのリー
ドクロックの遅延を極力排除しているので、シングルチ
ップ・マイクロコンピュータの動作周波数を従来よりも
高くしても、CPU(1)のデータサンプリングポイントから
セットアップ時間分前のデータ到達が可能となり、処理
の高速化を図ることができる。
はクロックツリーによりそのスキューが保証され、ま
た、リードクロックは、その生成回路(4-1,4-2)をフラ
ッシュROM(2-1,2-2)のクロック入力端子のすぐ近くに配
置することにより、配線によるフラッシュROMへのリー
ドクロックの遅延を極力排除しているので、シングルチ
ップ・マイクロコンピュータの動作周波数を従来よりも
高くしても、CPU(1)のデータサンプリングポイントから
セットアップ時間分前のデータ到達が可能となり、処理
の高速化を図ることができる。
【００４４】なお、上記実施形態では、フラッシュROM
が２個の場合について説明したが、図３に示すようにフ
ラッシュROMが４個の場合、あるいはフラッシュROMが２
×ｎ個の場合にも適用可能である。また、インターリー
ブ構成を採用し、分周クロックにてメモリに対してアク
セスをおこなう他のメモリ（ROMあるいはRAM等の）マク
ロ構成にも適用できる。
が２個の場合について説明したが、図３に示すようにフ
ラッシュROMが４個の場合、あるいはフラッシュROMが２
×ｎ個の場合にも適用可能である。また、インターリー
ブ構成を採用し、分周クロックにてメモリに対してアク
セスをおこなう他のメモリ（ROMあるいはRAM等の）マク
ロ構成にも適用できる。
【００４５】
【発明の効果】本発明は、複数のフラッシュROMマクロ
を備えたシングルチップ・マイクロコンピュータに対し
て、フラッシュROMのクロック入力端子のすぐ近くにフ
ラッシュROM毎にそれぞれ専用のリードクロック生成回
路を配置しているので、リードクロックの配線による遅
延を極力排除することができ、シングルチップ・マイク
ロコンピュータの動作周波数が、マクロのレイアウト状
態に依存して低下することを防止することが出来る。
を備えたシングルチップ・マイクロコンピュータに対し
て、フラッシュROMのクロック入力端子のすぐ近くにフ
ラッシュROM毎にそれぞれ専用のリードクロック生成回
路を配置しているので、リードクロックの配線による遅
延を極力排除することができ、シングルチップ・マイク
ロコンピュータの動作周波数が、マクロのレイアウト状
態に依存して低下することを防止することが出来る。
【図１】本発明の実施形態を示すシングルチップ・マイ
クロコンピュータ回路配置図である。
クロコンピュータ回路配置図である。
【図２】本実施形態のシングルチップ・マイクロコンピ
ュータ回路構成例を示すブロック図である。
ュータ回路構成例を示すブロック図である。
【図３】本実施形態のシングルチップ・マイクロコンピ
ュータ回路構成の他の例を示すブロック図である。
ュータ回路構成の他の例を示すブロック図である。
【図４】本実施形態で用いられるリードクロック生成回
路の入出力の関係を示す概略図である。
路の入出力の関係を示す概略図である。
【図５】本実施形態のシングルチップ・マイクロコンピ
ュータにおける連続フェッチ動作時の状態を示すタイム
チャートである。
ュータにおける連続フェッチ動作時の状態を示すタイム
チャートである。
【図６】従来のシングルチップ・マイクロコンピュータ
回路配置図である。
回路配置図である。
【図７】従来のシングルチップ・マイクロコンピュータ
回路構成例を示すブロック図である。
回路構成例を示すブロック図である。
【図８】従来のシングルチップ・マイクロコンピュータ
回路構成の他の例を示すブロック図である。
回路構成の他の例を示すブロック図である。
【図９】従来のシングルチップ・マイクロコンピュータ
における連続フェッチ動作を時の状態を示すタイムチャ
ートである。
における連続フェッチ動作を時の状態を示すタイムチャ
ートである。
【図１０】従来のシングルチップ・マイクロコンピュー
タにおける連続フェッチ動作においてシステムクロック
を高速にした時の状態を示すタイムチャートである。
タにおける連続フェッチ動作においてシステムクロック
を高速にした時の状態を示すタイムチャートである。
1 CPU
2-1〜2-4 フラッシュROM
3 インターリーブコントローラ
4-1〜4-4 リードクロック生成回路
Claims (7)
- 【請求項１】 チップ上にCPUと複数のメモリマクロと
インターリーブコントローラが配置され、外部から入力
されるシステムクロックに基づいて前記複数のメモリマ
クロを交互に動作させるインターリーブ構成が採用され
ているシングルチップ・マイクロコンピュータにおい
て、 前記複数のメモリマクロの各近傍に、前記システムクロ
ックが直接入力される専用のリードクロック生成回路を
それぞれ配置し、前記複数のメモリマクロに対してそれ
ぞれ専用の前記リードクロック生成回路からリードクロ
ックを供給することを特徴とするシングルチップ・マイ
クロコンピュータ。 - 【請求項２】 前記リードクロック生成回路は、前記メ
モリマクロのクロック入力端子の近くにそれぞれ配置さ
れていることを特徴とする請求項１に記載のシングルチ
ップ・マイクロコンピュータ。 - 【請求項３】 前記システムクロックは、前記チップ上
に張り巡らされたクロックツリーにより供給されている
ことを特徴とする請求項１または２に記載のシングルチ
ップ・マイクロコンピュータ。 - 【請求項４】 前記リードクロック生成回路は、前記シ
ステムクロックと、アドレスの奇数・偶数番地を判別す
るためのアドレス信号と、前記メモリマクロのチップセ
レクト信号と、アドレスの再構築状態を判別するための
信号とを入力し、これらの入力信号に基づいて前記シス
テムクロックを分周したリードクロックを対応する前記
メモリマクロに出力することを特徴とする請求項１〜３
のいずれかに記載のシングルチップ・マイクロコンピュ
ータ。 - 【請求項５】 前記インターリーブコントローラは、前
記CPUの近傍に配置され、前記CPUからのアドレスデータ
に基づいて前記複数のメモリマクロに対応したアドレス
を再構築して前記複数のメモリマクロそれぞれに対する
アクセスアドレスとして出力する機能と、前記複数のメ
モリマクロから読み出されたデータを、相互に切り替え
ながらデータ信号として前記CPUに出力する機能を有し
ていることを特徴とする請求項１〜４のいずれかに記載
のシングルチップ・マイクロコンピュータ。 - 【請求項６】 前記メモリマクロは、フラッシュROMで
あることを特徴とする請求項１〜５のいずれかに記載の
シングルチップ・マイクロコンピュータ。 - 【請求項７】 前記メモリマクロは、ROMまたはRAMであ
ることを特徴とする請求項１〜６のいずれかに記載のシ
ングルチップ・マイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002078418A JP4074110B2 (ja) | 2002-03-20 | 2002-03-20 | シングルチップ・マイクロコンピュータ |
| US10/390,763 US7171529B2 (en) | 2002-03-20 | 2003-03-19 | Single-chip microcomputer with read clock generating circuits disposed in close proximity to memory macros |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002078418A JP4074110B2 (ja) | 2002-03-20 | 2002-03-20 | シングルチップ・マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003281114A true JP2003281114A (ja) | 2003-10-03 |
| JP4074110B2 JP4074110B2 (ja) | 2008-04-09 |
Family
ID=28035579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002078418A Expired - Lifetime JP4074110B2 (ja) | 2002-03-20 | 2002-03-20 | シングルチップ・マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7171529B2 (ja) |
| JP (1) | JP4074110B2 (ja) |
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| US8141240B2 (en) | 1999-08-04 | 2012-03-27 | Super Talent Electronics, Inc. | Manufacturing method for micro-SD flash memory card |
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-
2002
- 2002-03-20 JP JP2002078418A patent/JP4074110B2/ja not_active Expired - Lifetime
-
2003
- 2003-03-19 US US10/390,763 patent/US7171529B2/en not_active Expired - Lifetime
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| US7171529B2 (en) | 2007-01-30 |
| JP4074110B2 (ja) | 2008-04-09 |
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