JP3870756B2 - マイクロコンピュータシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数のマイクロプロセッサが個別にアクセス可能な複数の記憶装置を共有するマイクロコンピュータシステムに関する。
【0002】
【発明が解決しようとする課題】
データ処理システム例えばマイクロコンピュータシステムにおいては、処理の高速化およびハードウェアとソフトウェアの効率的利用を図るために、1つのシステムに複数のマイクロプロセッサと複数のメモリとを備えたものが提案されている。
【0003】
図7は、2つのマイクロプロセッサと2つのメモリ(ROM)とを備えたマイクロコンピュータシステムの従来構成を示している。2つのマイクロプロセッサX、Yと2つのメモリA、Bとの間には、マイクロプロセッサX、Yの各データバスDX、DYとメモリA、Bの各データバスDA、DBとを接続制御するためのコントロールユニットUが設けられている。各データバスDX、DY、DA、DBは全て同じバス幅(16ビット)を有しており、メモリAには、例えばFD0000HからFDFFFFHまでの連続したアドレスが割り当てられており、メモリBには、例えばFE0000HからFEFFFFHまでの連続したアドレスが割り当てられている。
【0004】
メモリAのアドレス領域には、例えば命令0ないし命令4から構成されマイクロプロセッサXのみが実行するプログラムPRGXと,命令20ないし命令24から構成されマイクロプロセッサYのみが実行するプログラムPRGYとが書き込まれている。また、メモリBのアドレス領域には、命令10ないし命令14から構成されマイクロプロセッサX、Yがともに実行するサブルーチンプログラムPRGZが書き込まれている。
【0005】
これから分かるように、複数のマイクロプロセッサX、Yが複数のメモリA、Bを共有するマイクロプロセッサシステムでは、マイクロプロセッサX、Yがサブルーチンプログラム、割り込み処理ルーチンプログラム、テーブルデータなどを共有化でき、しかもプログラムやデータをメモリA、Bの全記憶容量まで無駄なく配置することができるので記憶容量の低減を図ることができる。
【0006】
しかしながら、マイクロプロセッサXとYは同時に同じメモリAまたはBにアクセスすることができないので、同一メモリに対し同時読み出しが発生した場合には優先度の低いマイクロプロセッサのアクセスが禁止されることになる。図8は、マイクロプロセッサX、Yの命令読み出しタイミングを示したものである。マイクロプロセッサX、YがそれぞれメモリAに書き込まれたプログラムPRGXの先頭アドレス、プログラムPRGYの先頭アドレスに同時にジャンプした場合、マイクロプロセッサXがメモリAに書き込まれている命令0ないし命令4を読み出すまでの間、優先度の低いマイクロプロセッサYはメモリAへのアクセスが禁止され待機(ウェイト)状態となる。
【0007】
この例では、マイクロプロセッサYが待つ時間は、マイクロプロセッサXがメモリBに書き込まれたサブルーチンプログラムPRGZに移行するまでの5命令となっている。しかし、実際のプログラムは命令数が非常に多く、またプログラムやデータの共有化を図りつつ同一メモリへの同時読み出しとならない配置とすることは非常に難しいため、待機状態の増大によるアクセス効率の低下が避けられなかった。
【0008】
本発明は上記事情に鑑みてなされたもので、その目的は、複数のマイクロプロセッサが個別にアクセス可能な複数の記憶装置を共有するものにおいて、各マイクロプロセッサの記憶装置に対するアクセス効率が高いマイクロコンピュータシステムを提供することにある。
【0009】
【課題を解決するための手段】
請求項1に記載した手段によれば、m個(m≧2)のマイクロプロセッサとn個(n≧m)の命令読み出し用の記憶装置とを備え、連続するp個(p≧1)のアドレスが一群となって、そのアドレス群(p=1の場合は各アドレス)が所定の順序を持つ前記n個の記憶装置に対し昇順または降順となるように周期的に割り当てられている。プログラムの読み出し時のようにマイクロプロセッサが読み出しアドレスを1ずつ増やしながら記憶装置にアクセスする場合、各マイクロプロセッサがアクセスする記憶装置はp回の読み出しごとに所定の順序に従って周期的に移行していく。従って、例えば2個のマイクロプロセッサが同一の記憶装置に同時にアクセスを要求した場合、優先度の低いマイクロプロセッサは最大でp回の命令読み出し期間だけ待機すれば当該記憶装置にアクセス可能となる。
【0010】
また、本マイクロコンピュータシステムでは、マイクロプロセッサの数以上の数の記憶装置が存在するため、全てのマイクロプロセッサがプログラムの読み出し動作を実行している場合において、ジャンプ命令、サブルーチンコール、割り込み処理などの発生がなく且つマイクロプロセッサの内部処理(パイプライン処理など)に停滞が発生しない限りにおいて、全てのマイクロプロセッサはアクセス待ちを生じることがなく互いに異なる記憶装置に連続してアクセス可能となる。このように本手段によれば、記憶装置ごとに連続したアドレスを割り当てられていた従来構成に比べ、各マイクロプロセッサの記憶装置に対するアクセス効率を高めることができる。
【0011】
請求項2に記載した手段によれば、アドレス群は連続する2q個(q≧0)のアドレスから構成されるので、アクセス制御装置はマイクロプロセッサが出力するアドレスの所定ビットの値に基づいて各記憶装置へのアクセスを振り分ける(デコードする)ことが可能となる。これにより、アクセス制御装置の構成が簡単となる。
【0012】
請求項3に記載した手段によれば、2個のマイクロプロセッサのうち一方にプログラムの分岐が発生することにより同一の記憶装置に同時にアクセスを要求する場合がある。この場合、分岐したマイクロプロセッサは記憶装置から読み出した命令を使用し、分岐しなかったマイクロプロセッサは分岐したマイクロプロセッサが分岐準備のため記憶装置からの命令読み出しを停止している間、すなわち、トライステート(M4)が閉じているサイクルにワークレジスタに格納した命令を使用することにより記憶装置へのアクセス競合を避けることができ、すなわち、どちらかのマイクロプロセッサにジャンプ命令、サブルーチンコール、割り込み処理などが発生したことで規則的なメモリアクセスが阻害された場合においても全てのマイクロプロセッサはアクセス待ちを低減する最も効率的なアクセスが可能となる。
【0014】
【発明の実施の形態】
(第1の実施形態)
以下、本発明をマイクロコンピュータシステムに適用した第1の実施形態について図1ないし図4を参照しながら説明する。
図1はマイクロコンピュータシステムの概略的な電気的構成を示すもので、マイクロコンピュータシステム1(データ処理システムに相当)は、各種プログラムやデータが記憶された2つのメモリA、B(記憶装置に相当、n=2)と、これらメモリA、Bを共有する2つのマイクロプロセッサX、Y(データ処理装置に相当、m=2)と、マイクロプロセッサX、YとメモリA、Bとの間に介在して両者の接続を制御するコントロールユニットU(アクセス制御装置に相当)とから構成されている。
【0015】
このうち、メモリA、Bは、それぞれコントロールユニットUから制御バスCA、CBを介して供給されるアドレス信号および制御信号(リード信号、チップセレクト信号等)に従って、16ビットのデータバスDA、DBに対し独立にデータを出力可能なROMから構成されている。
【0016】
これらメモリA、Bからなる記憶部は、FD0000HからFEFFFFHまでのアドレス領域を有している。アドレスは、連続する2つのアドレスが一群となって(p=2、q=1)、そのアドレス群がメモリA、Bに昇順となるように周期的に割り当てられている。すなわち、メモリAにはFD0000H、FD0001H、FD0004H、FD0005H、…が割り当てられ、メモリBにはFD0002H、FD0003H、FD0006H、FD0007H、…が割り当てられている。各アドレス領域はワード(16ビット)単位となっている。
【0017】
マイクロプロセッサX、Yは同一の命令体系を持ち、同一のクロックに同期して動作するようになっている。これらマイクロプロセッサX、Yは、メモリA、Bと同様に16ビットのデータバスDX、DYを有し、1クロックごとに1命令を実行するRISCタイプのプロセッサである。内部は32ビット幅の内部データバスを有しており、バイト(8ビット)単位、ワード(16ビット)単位、ロング(32ビット)単位にてデータを扱うことが可能なように構成されている。ここで、ロング単位のデータ読み出しを行う場合には、上位データ、下位データの2回に分けて連続して読み出しを行い、バイト単位のデータ読み出しを行う場合には、ワード単位のデータ読み出しを行った後下位バイトのみを有効とするようになっている。
【0018】
また、マイクロプロセッサX、Yは、それぞれ制御バスCX、CYを介してアドレスおよび制御信号をコントロールユニットに供給し、また、コントロールユニットUから供給される停止信号HX、HYがアクティブの時には一時的に動作を停止(ウェイト動作)するようになっている。
【0019】
コントロールユニットUは、図2に示すように、データバスDX、DYとデータバスDA、DBとの間の接続を行うデータパス部10と、制御バスCX、CYと制御バスCA、CBとの間の接続を行うコントロールパス部20と、データパス部10およびコントロールパス部20を駆動するための各種パス制御信号およびマイクロプロセッサX、Yへの停止信号HX、HYを生成する制御部30から構成されている。
【0020】
このうち、データパス部10は、X側読出パス回路11とY側読出パス回路12とを備えている。X側読出パス回路11は、制御部30からのパス制御信号Sx(S11〜S14)に従って、データバスDA、DBを介して供給されるメモリA、Bから読み出されたデータを、データバスDXを介してマイクロプロセッサXに供給するようになっている。同様に、Y側読出パス回路12は、制御部30からのパス制御信号Sy(S21〜S24)に従って、データバスDA、DBを介して供給されるメモリA、Bから読み出されたデータを、データバスDYを介してマイクロプロセッサYに供給するようになっている。
【0021】
これらX側読出パス回路11とY側読出パス回路12は同一構成であって、例えばパス回路11は、一対のデータバスDA、DBの何れかを選択信号Si1に従って選択する選択回路M1と、選択回路M1の出力をラッチ信号Si2のタイミングで格納するワークレジスタM2と、一対のデータバスDA、DBとワークレジスタM2の出力との何れかを選択信号Si3に従って選択する選択回路M3と、選択回路M3の出力とデータバスDXとの間をゲート信号Si4に従って開閉するトライステートのゲート回路M4とから構成されている。ここで、X側読出パス回路11の選択信号Si1、Si2、Si3、Si4はそれぞれS11、S12、S13、S14 (=Sx)であり、Y側読出パス回路12の選択信号Si1、Si2、Si3、Si4はそれぞれS21、S22、S23、S24(=Sy)である。
【0022】
コントロールパス部20は、A側制御パス回路21とB側制御パス回路22とを備えている。A側制御パス回路21は、制御部30からのパス制御信号Scaに従って、制御バスCX、CYを介してマイクロプロセッサX、Yから供給されるアドレスおよび制御信号を、制御バスCAを介してメモリAに供給するためのコントロールパスを形成するようになっている。同様に、B側制御パス回路22は、制御部30からのパス制御信号Scbに従って、制御バスCX、CYを介してマイクロプロセッサX、Yからの供給されるアドレスおよび制御信号を、制御バスCBを介してメモリBに供給するためのコントロールパスを形成するようになっている。
【0023】
これらA側制御パス回路21とB側制御パス回路22は同一構成であって、例えばA側制御パス回路21は、制御バスCX、CYの何れかをパス制御信号Scaに従って選択する選択回路M6と、選択回路M6の出力と制御バスCAとの間に接続されたバッファ回路M5とから構成されている。
【0024】
制御部30は、図3に示すように、X側タイプ識別部32、Y側タイプ識別部33、X側調停/変換部34、Y側調停/変換部35、優先権レジスタ36、データパス制御部37、コントロールパス制御部38および停止制御部39から構成されている。
【0025】
X側タイプ識別部32は、マイクロプロセッサXが出力するアドレス信号、制御信号、LONG信号に基づいて、マイクロプロセッサXが要求するアクセスタイプを識別するもので、Y側タイプ識別部33も同様である。ここで、LONG信号とは、マイクロプロセッサX、Yがロング単位でのデータの入出力を行っている時に、その状態を表すために出力される信号である。
【0026】
X側調停/変換部34は、X側タイプ識別部32にて識別されたアクセスタイプ(以下「識別アクセスタイプ」と称す)を、Y側タイプ識別部33からの識別アクセスタイプと比較することによりアクセスの競合の有無を調べ、必要に応じてマイクロプロセッサXに対する停止要求を出力するとともに、マイクロプロセッサX側の識別アクセスタイプを、実際の制御に用いる実施アクセスタイプに変換するようになっている。Y側調停/変換部35も同様である。
【0027】
優先権レジスタ36は、アクセスの競合が発生した時に、何れのマイクロプロセッサに優先権があるかを示すレジスタである。この優先権レジスタ36は、外部からの切替信号(例えばディップスイッチによる設定)によって、優先権をマイクロプロセッサX側に固定、マイクロプロセッサY側に固定、競合が発生する毎に交互に切替の何れかに設定できるように構成されている。
【0028】
データパス制御部37は、調停/変換部34、35にて生成された実施アクセスタイプに従って、データパス部10を制御するためのパス制御信号Sx、Syを生成するようになっている。また、コントロールパス制御部38は、実施アクセスタイプに従って、コントロールパス部20を制御するためのパス制御信号Sca、Scbを生成するようになっている。さらに、停止制御部39は、調停/変換部34、35からの停止要求に従って、1処理サイクル(本実施形態では1クロック)の間、対応するマイクロプロセッサの処理を停止させるための停止信号HX、HYを生成するようになっている。
【0029】
次に、マイクロプロセッサX、Yがワード単位のアクセスによりプログラムの読み出しおよび実行を行う場合の動作について、マイクロプロセッサX、Yの命令読み出しタイミングを示す図4も参照しながら説明する。
【0030】
メモリA、BのFD0000H以降のアドレス領域には、命令0、1、…、A、B、…から構成されマイクロプロセッサXのみが実行するプログラムPRGXが格納され、FE0000H以降のアドレス領域には、命令20、21、…、2A、2B、…から構成されマイクロプロセッサYのみが実行するプログラムPRGYが格納されている。また、その他のアドレス領域には、種々のサブルーチンプログラム、割り込み処理ルーチンプログラム、テーブルデータなど(図示せず)が格納されている。
【0031】
マイクロプロセッサX、YがそれぞれプログラムPRGXの先頭アドレス(FD0000H)、プログラムPRGYの先頭アドレス(FE0000H)に同時にジャンプした場合、調停/変換部34、35で生成される実施アクセスタイプはともに「A側ワードリード」となり、アクセスの競合が発生する。この時、優先権レジスタ36は、予め外部からの切替信号により設定されたレジスタ値に従って、マイクロプロセッサX側を優先してアクセスさせる。すなわち、データパス制御部37は、X側読出パス回路11を通して「命令0」を読み出すためのパス制御信号Sxを出力し、停止制御部39は、マイクロプロセッサYの処理を一時的に停止(ウェイト)させるための停止信号HYを出力する。この読出サイクルの終了後、マイクロプロセッサXのプログラムカウンタがインクリメントされる。
【0032】
次のサイクルにおいても、マイクロプロセッサX、YがともにメモリAへのアクセスとなるため競合が発生し、マイクロプロセッサXが優先的にメモリAから「命令1」を読み出す一方、マイクロプロセッサYの処理は停止(ウェイト)する。
【0033】
しかし、続くサイクルにおいては、マイクロプロセッサXの「命令2」の読み出しがメモリBからとなるため、競合状態が解消される。すなわち、データパス制御部37は、X側読出パス回路11を通してメモリBから「命令2」を読み出すためのパス制御信号Sxを出力するとともに、Y側読出パス回路12を通してメモリAから「命令20」を読み出すためのパス制御信号Syを出力する。これ以降は、ジャンプ命令、サブルーチンコール、割り込み処理などの発生により同一メモリからの命令読み出しとならない限り、マイクロプロセッサXとYとは連続して同時に異なるメモリから命令の読み出しが可能となる。
【0034】
以上説明したように、本実施形態のマイクロコンピュータシステム1によれば、命令の読み出し時に、ジャンプ命令やサブルーチンコールの実行、割り込みの発生などによりマイクロプロセッサXとYとの間でアクセスの競合が発生した場合、優先度の低いマイクロプロセッサYが最大で2処理サイクルだけ待たされることがあるものの、それ以降はマイクロプロセッサXと同時に命令を読み出せるようになる。従って、マイクロプロセッサX、YのメモリA、Bに対するアクセス効率が高まり、処理の高速化が図られる。
【0035】
また、アドレスは、連続する2つのアドレスが一群となってそのアドレス群が昇順となるようにメモリAとBとに周期的に割り当てられているので、データバス制御部37はアドレスのA1ビット(下位から2番目のビット)の値のみに基づいてメモリAとBとのアクセスを振り分ける(デコードする)ことが可能となる。これにより、データバス制御部37内のデコード回路の構成を簡単化することができる。
【0036】
さらに、2つのマイクロプロセッサX、Yが2つのメモリA、Bを共有しているので、プログラムやデータをメモリA、Bの全記憶容量まで無駄なく配置することができ、記憶容量の低減を図ることができる。
【0037】
(第2の実施形態)
次に、本発明の第2の実施形態について、図5および図6を参照しながら説明する。
図5に示すマイクロコンピュータシステム2は、図1に示したマイクロコンピュータシステム1に対し、メモリA、Bに対するアドレスの割り当て方法が異なっている。すなわち、メモリAには偶数アドレスFD0000H、FD0002H、FD0004H、…が割り当てられ、メモリBには奇数アドレスFD0001H、FD0003H、FD0005H、…が割り当てられている(p=1、q=0の場合に相当)。メモリA、BのFD0000H以降のアドレス領域にはプログラムPRGXが格納され、FE0000H以降のアドレス領域にはプログラムPRGYが格納されている。その他の部分は図1ないし図3に示した構成と同じである。
【0038】
図6は、マイクロプロセッサX、Yの命令読み出しタイミングを示している。マイクロプロセッサX、YがそれぞれプログラムPRGXの先頭アドレス(FD0000H)、プログラムPRGYの先頭アドレス(FE0000H)に同時にジャンプした場合、図4と同様にアクセスの競合が発生し、マイクロプロセッサYの処理が一時的に停止(ウェイト)する。しかし、次のサイクルでは、マイクロプロセッサXの命令読み出しがメモリBからとなるため、競合状態が解消される。
【0039】
すなわち、本実施形態のマイクロコンピュータシステム2によれば、命令の読み出し時に、マイクロプロセッサXとYとの間でアクセスの競合が発生した場合、優先度の低いマイクロプロセッサYが最大で1処理サイクルだけ待たされることがあるものの、それ以降はマイクロプロセッサXと同時に命令を読み出せるようになる。従って、マイクロプロセッサX、YのメモリA、Bに対するアクセス効率が一層高まり、処理の一層の高速化が図られる。
【0040】
(その他の実施形態)
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
【0041】
マイクロプロセッサの数は3個以上であっても良い。また、メモリの数nは、マイクロプロセッサの数m以上であれば良い。これにより、全てのマイクロプロセッサが命令の読み出し動作を実行している場合において、ジャンプ命令、サブルーチンコール、割り込み処理などの発生がなく且つマイクロプロセッサの内部処理(パイプライン処理など)にストールが発生しない限りにおいて、全てのマイクロプロセッサはアクセス待ちを生じることがなく互いに異なるメモリに連続してアクセス可能となる。
【0042】
マイクロプロセッサX、YはRISCタイプに限らずCISCタイプのプロセッサであっても良い。また、命令の先読みなどにより命令を連続してフェッチするものであれば、固定長に限らず可変長の命令体系を有するものであっても適用できる。
上記実施形態で説明したように命令読み出し(フェッチ)の場合に特にアクセス効率の向上が期待できる。
アドレス群を構成するアドレス数(p)は3以上であっても良いが、アドレス数(p)が増えるに従ってアクセス効率が低下するため、処理速度を考慮して決定することが好ましい。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示すマイクロコンピュータシステムの概略的な電気的構成図
【図2】コントロールユニットの電気的構成図
【図3】制御部の電気的構成図
【図4】マイクロプロセッサX、Yの命令読み出しタイミングを示す図
【図5】本発明の第2の実施形態を示す図1相当図
【図6】図4相当図
【図7】従来技術を示す図1相当図
【図8】図4相当図
【符号の説明】
1、2はマイクロコンピュータシステム(データ処理システム)、A、Bはメモリ(記憶装置)、X、Yはマイクロプロセッサ(データ処理装置)、Uはコントロールユニット(アクセス制御装置)である。
Claims (3)
- 同じ命令体系を持ち互いに同期したクロックに基づいて動作するm個(m≧2)のマイクロプロセッサと、
これらm個のマイクロプロセッサに共有され、それぞれ前記マイクロプロセッサと同じデータバス幅を有するとともに個別にアクセス可能なn個(n≧m)の命令読み出し用の記憶装置と、
前記マイクロプロセッサと前記記憶装置との間に介在し、前記各マイクロプロセッサが出力するアドレスに従ってそのアドレスにより指定される前記各記憶装置へのアクセスを制御するアクセス制御装置とを備え、
連続するp個(p≧1)のアドレスが一群となって、前記記憶装置に昇順または降順となるように割り当てられ、かつ、前記n個の各記憶装置は周期的に割り当てられて、
かつ、前記アクセス制御装置には前記命令読出し用の記憶装置から読み出されたデータをプロセッサからの読み出しが停止しているサイクルに格納するm個のワークレジスタと、前記命令読出し用の記憶装置から読み出されたデータとワークレジスタに格納されたデータとの何れかを選択するm個の選択回路を具備していることを特徴とするマイクロコンピュータシステム。 - 前記アドレス群は、連続する2q個(q≧0)のアドレスが一群となって構成されていることを特徴とする請求項1記載のマイクロコンピュータシステム。
- 前記アドレス群を構成するアドレスの数は1(p=1)、前記マイクロプロセッサの数は2(m=2)、前記命令読出し用の記憶装置の数は2(n=2)であることを特徴とする請求項1または2記載のマイクロコンピュータシステム。
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