JPH10301792A - 割込み多重化回路及び割込み多重化方式 - Google Patents
割込み多重化回路及び割込み多重化方式Info
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- JPH10301792A JPH10301792A JP10636697A JP10636697A JPH10301792A JP H10301792 A JPH10301792 A JP H10301792A JP 10636697 A JP10636697 A JP 10636697A JP 10636697 A JP10636697 A JP 10636697A JP H10301792 A JPH10301792 A JP H10301792A
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Abstract
(57)【要約】
【課題】 任意のタイミングで発生する複数の割込み要
求を１本の信号線でＣＰＵに通知する場合において、割
込み要因に対応した割込み処理を、予め設定される要因
の数に関係なく高速に実行可能な割込み多重化回路及び
割込み多重化方式を提供するものである。 【解決手段】 優先順位判断部６に複数の割込み要求が
入力されると、割込み要求をＣＰＵ１に出力すると共
に、判断部6は入力された割込み要求に対し優先度の高
い割込み要求に応じた信号を出力し、その信号に基づい
てセレクタ8は複数の割込み要求の夫々に対応する割込
み処理の開始アドレスを格納するアドレスレジスタ７か
ら割込み処理の開始アドレスを選択的に出力する。
求を１本の信号線でＣＰＵに通知する場合において、割
込み要因に対応した割込み処理を、予め設定される要因
の数に関係なく高速に実行可能な割込み多重化回路及び
割込み多重化方式を提供するものである。 【解決手段】 優先順位判断部６に複数の割込み要求が
入力されると、割込み要求をＣＰＵ１に出力すると共
に、判断部6は入力された割込み要求に対し優先度の高
い割込み要求に応じた信号を出力し、その信号に基づい
てセレクタ8は複数の割込み要求の夫々に対応する割込
み処理の開始アドレスを格納するアドレスレジスタ７か
ら割込み処理の開始アドレスを選択的に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステムにおける割込み処理に関し、特に任意のタ
イミングで発生する複数の割込み要求を1本の信号線で
ＣＰＵに通知する割込み多重化回路及び割込み多重化方
式に関するものである。
ータシステムにおける割込み処理に関し、特に任意のタ
イミングで発生する複数の割込み要求を1本の信号線で
ＣＰＵに通知する割込み多重化回路及び割込み多重化方
式に関するものである。
【０００２】
【従来の技術】従来から、マイクロコンピュータシステ
ムでは、周辺装置からのＣＰＵへの割込み要求は１本の
信号線により通知されている。割込み要求を受けたＣＰ
Ｕは、割込み要求に対応した処理を行うべく、どの周辺
装置からの割込み要求か（要因）をソフトウェアで判断
し、判断された要因に対応した割込み処理の開始アドレ
ス（割込みＶｅｃｔｏｒアドレス）を読み出し、そのア
ドレス以降に格納されたプログラムに基づいて割込み処
理を行っている。
ムでは、周辺装置からのＣＰＵへの割込み要求は１本の
信号線により通知されている。割込み要求を受けたＣＰ
Ｕは、割込み要求に対応した処理を行うべく、どの周辺
装置からの割込み要求か（要因）をソフトウェアで判断
し、判断された要因に対応した割込み処理の開始アドレ
ス（割込みＶｅｃｔｏｒアドレス）を読み出し、そのア
ドレス以降に格納されたプログラムに基づいて割込み処
理を行っている。
【０００３】特開平４−３５２０５７号では、複数の割
込み要求を多重化して１本の信号線でＣＰＵに通知する
と共に、割込み要求している周辺装置を示す情報をデー
タ線を用いて供給している。また特開平８−３２８８７
５号では、同様に複数の割込み要求を多重化して１本の
信号線でＣＰＵに通知すると共に、いずれの周辺装置か
らの割込み要求であるかその周辺装置のＩＤ番号を、複
数の割込み要求が同時に起きた時には予め決められた優
先順位に従って供給している。
込み要求を多重化して１本の信号線でＣＰＵに通知する
と共に、割込み要求している周辺装置を示す情報をデー
タ線を用いて供給している。また特開平８−３２８８７
５号では、同様に複数の割込み要求を多重化して１本の
信号線でＣＰＵに通知すると共に、いずれの周辺装置か
らの割込み要求であるかその周辺装置のＩＤ番号を、複
数の割込み要求が同時に起きた時には予め決められた優
先順位に従って供給している。
【０００４】このように複数の周辺装置から割込み要求
が起きる場合、ＣＰＵには割込み要求が１本の信号線で
行われているために、ＣＰＵが割込み要求に対応した割
込み処理を行うためには、いずれの周辺装置からの割込
み要求であるかの情報を供給しなければならなかった。
そして、いずれの周辺装置からの割込み要求であるかの
情報の供給を受けたＣＰＵは、割込み要求を出した周辺
装置、即ち割込みの要因に対応した割込み処理を実行す
るべく、対応した割込み処理の選択をソフトウェアで行
なっていた。
が起きる場合、ＣＰＵには割込み要求が１本の信号線で
行われているために、ＣＰＵが割込み要求に対応した割
込み処理を行うためには、いずれの周辺装置からの割込
み要求であるかの情報を供給しなければならなかった。
そして、いずれの周辺装置からの割込み要求であるかの
情報の供給を受けたＣＰＵは、割込み要求を出した周辺
装置、即ち割込みの要因に対応した割込み処理を実行す
るべく、対応した割込み処理の選択をソフトウェアで行
なっていた。
【０００５】
【発明が解決しようとする課題】通常、ソフトウェアで
割込み処理の選択を行う場合、発生した割込みの要因を
予め設定されている要因と一つづつ比較して、一致が取
られたときに対応する割込み処理が判別される。即ち、
比較処理は要因の数だけ準備され、後の方で比較される
要因ほど、割込み処理が実行される時間が長くかかる。
そして、それは予め設定される要因が多ければ多いほど
顕著になる。また複数の割込み要求が同時に起きる場合
に、その優先順位をＣＰＵが決める必要がある場合には
（例えば、特開平４−３５２０５７号）、ＣＰＵの負担
が増大し、割込み処理ひいてはシステム全体の処理の高
速化を阻害してしまう。
割込み処理の選択を行う場合、発生した割込みの要因を
予め設定されている要因と一つづつ比較して、一致が取
られたときに対応する割込み処理が判別される。即ち、
比較処理は要因の数だけ準備され、後の方で比較される
要因ほど、割込み処理が実行される時間が長くかかる。
そして、それは予め設定される要因が多ければ多いほど
顕著になる。また複数の割込み要求が同時に起きる場合
に、その優先順位をＣＰＵが決める必要がある場合には
（例えば、特開平４−３５２０５７号）、ＣＰＵの負担
が増大し、割込み処理ひいてはシステム全体の処理の高
速化を阻害してしまう。
【０００６】本発明は斯様な点に鑑みてなされたもの
で、任意のタイミングで発生する複数の割込み要求を１
本の信号線でＣＰＵに通知する場合において、割込み要
因に対応した割込み処理を、予め設定される要因の数に
関係なく高速に実行可能ならしめ、更にはシステム全体
の処理の高速化を実現できる割込み多重化回路及び割込
み多重化方式を提供するものである。
で、任意のタイミングで発生する複数の割込み要求を１
本の信号線でＣＰＵに通知する場合において、割込み要
因に対応した割込み処理を、予め設定される要因の数に
関係なく高速に実行可能ならしめ、更にはシステム全体
の処理の高速化を実現できる割込み多重化回路及び割込
み多重化方式を提供するものである。
【０００７】
【課題を解決するための手段】請求項１に係る本発明の
割込み多重化回路は、割込み要求に対し、割込み処理の
開始アドレスを取得することで割込み処理を行う制御回
路に、複数の割込み要求に関して1本の信号線で割込み
要求を通知する割込み多重化回路であって、複数の割込
み要求が入力され入力された割込み要求に応じた信号を
出力する受付手段と、複数の割込み要求の夫々に対応す
る割込み処理の開始アドレスを格納するアドレスレジス
タと、前記受付手段から出力される信号に基づいて、割
込み処理の開始アドレスを前記アドレスレジスタから選
択的に出力する選択手段とを備えることを特徴とする。
割込み多重化回路は、割込み要求に対し、割込み処理の
開始アドレスを取得することで割込み処理を行う制御回
路に、複数の割込み要求に関して1本の信号線で割込み
要求を通知する割込み多重化回路であって、複数の割込
み要求が入力され入力された割込み要求に応じた信号を
出力する受付手段と、複数の割込み要求の夫々に対応す
る割込み処理の開始アドレスを格納するアドレスレジス
タと、前記受付手段から出力される信号に基づいて、割
込み処理の開始アドレスを前記アドレスレジスタから選
択的に出力する選択手段とを備えることを特徴とする。
【０００８】請求項２に係る本発明の割込み多重化回路
は、請求項1記載の発明において、受付手段は、同時に
入力された複数の割込み要求に対して、所定の優先度に
従って割込み要求に応じた信号を出力することを特徴と
する。請求項３に係る本発明の割込み多重化回路は、請
求項1または2記載の発明において、アドレスレジスタ
は、制御回路の制御に基づいて供給される割込み処理の
開始アドレスを格納することを特徴とする。
は、請求項1記載の発明において、受付手段は、同時に
入力された複数の割込み要求に対して、所定の優先度に
従って割込み要求に応じた信号を出力することを特徴と
する。請求項３に係る本発明の割込み多重化回路は、請
求項1または2記載の発明において、アドレスレジスタ
は、制御回路の制御に基づいて供給される割込み処理の
開始アドレスを格納することを特徴とする。
【０００９】請求項４に係る本発明の割込み多重化回路
は、請求項１乃至３記載の発明において、選択手段から
出力される割込み処理の開始アドレスを、制御回路に供
給することを制限するゲート手段を備えることを特徴と
する。請求項５に係る本発明の割込み多重化方式は、割
込み要求に対し、割込み処理の開始アドレスを取得する
ことで割込み処理を行う制御回路に、複数の割込み要求
に関して1本の信号線で割込み要求を通知する割込み多
重化方式であって、受付手段に複数の割込み要求が入力
されると、受付手段は入力された割込み要求に応じた信
号を出力し、その信号に基づいて選択手段は複数の割込
み要求の夫々に対応する割込み処理の開始アドレスを格
納するアドレスレジスタから割込み処理の開始アドレス
を選択的に出力することを特徴とする。
は、請求項１乃至３記載の発明において、選択手段から
出力される割込み処理の開始アドレスを、制御回路に供
給することを制限するゲート手段を備えることを特徴と
する。請求項５に係る本発明の割込み多重化方式は、割
込み要求に対し、割込み処理の開始アドレスを取得する
ことで割込み処理を行う制御回路に、複数の割込み要求
に関して1本の信号線で割込み要求を通知する割込み多
重化方式であって、受付手段に複数の割込み要求が入力
されると、受付手段は入力された割込み要求に応じた信
号を出力し、その信号に基づいて選択手段は複数の割込
み要求の夫々に対応する割込み処理の開始アドレスを格
納するアドレスレジスタから割込み処理の開始アドレス
を選択的に出力することを特徴とする。
【００１０】請求項６に係る割込み多重化方式は、請求
項５記載の発明において、受付手段に複数の割込み要求
が同時に入力されたとき、受付手段は、優先度の高い割
込み要求に応じた信号を出力することを特徴とする。請
求項７に係る本発明の割込み多重化方式は、請求項５ま
たは６記載の発明において、アドレスレジスタは、制御
回路の制御に基づいて供給される割込み処理の開始アド
レスを予め格納しておくことを特徴とする。
項５記載の発明において、受付手段に複数の割込み要求
が同時に入力されたとき、受付手段は、優先度の高い割
込み要求に応じた信号を出力することを特徴とする。請
求項７に係る本発明の割込み多重化方式は、請求項５ま
たは６記載の発明において、アドレスレジスタは、制御
回路の制御に基づいて供給される割込み処理の開始アド
レスを予め格納しておくことを特徴とする。
【００１１】
【実施の形態】以下、本発明の実施の形態を図に基づい
て説明する。図1は、本発明に係る割込み多重化回路の
一実施例を示すシステム要部構成図である。１は、シス
テム全体の制御を司る制御回路としてのＣＰＵで、例え
ば、アドレス線としてＡ１５〜Ａ０の１６本（００００
ｈ〜ＦＦＦＦｈ）、データ線としてＤ７〜Ｄ０の8本を
備える。また、ＣＰＵ１はバス制御信号として／ＷＲ信
号（ライトストローブ信号）と／ＲＤ信号（リードスト
ローブ信号）を供給し、ＣＰＵ1に対する割込み要求は
ＩＮＴだけに供給される。ＣＰＵ１からのアドレスはア
ドレスバス２に出力され、ＣＰＵ１におけるデータの入
出力はデータバス3を介して行われる。
て説明する。図1は、本発明に係る割込み多重化回路の
一実施例を示すシステム要部構成図である。１は、シス
テム全体の制御を司る制御回路としてのＣＰＵで、例え
ば、アドレス線としてＡ１５〜Ａ０の１６本（００００
ｈ〜ＦＦＦＦｈ）、データ線としてＤ７〜Ｄ０の8本を
備える。また、ＣＰＵ１はバス制御信号として／ＷＲ信
号（ライトストローブ信号）と／ＲＤ信号（リードスト
ローブ信号）を供給し、ＣＰＵ1に対する割込み要求は
ＩＮＴだけに供給される。ＣＰＵ１からのアドレスはア
ドレスバス２に出力され、ＣＰＵ１におけるデータの入
出力はデータバス3を介して行われる。
【００１２】４は、システムの制御プログラムや固定デ
ータ等を記憶するＲＯＭで、読み出しアドレスはアドレ
スバス2を介して供給され、該当アドレスに格納されて
いて読み出されたデータは、データバス3に出力され
る。尚、ＣＰＵ１は16本のアドレス線を備えるとした
が、それ以上のアドレス線を備えていても良く、例え
ば、２４本のアドレス線Ａ２３〜Ａ０を備える場合、ア
ドレスバスは２４本で構成され、ＲＯＭ４には下位のア
ドレス線Ａ１５〜Ａ０が接続される。
ータ等を記憶するＲＯＭで、読み出しアドレスはアドレ
スバス2を介して供給され、該当アドレスに格納されて
いて読み出されたデータは、データバス3に出力され
る。尚、ＣＰＵ１は16本のアドレス線を備えるとした
が、それ以上のアドレス線を備えていても良く、例え
ば、２４本のアドレス線Ａ２３〜Ａ０を備える場合、ア
ドレスバスは２４本で構成され、ＲＯＭ４には下位のア
ドレス線Ａ１５〜Ａ０が接続される。
【００１３】５は割込み多重化回路で、複数の周辺装置
から任意のタイミングで発生する割込み要求が入力され
る受付手段としての優先順位判断部６、優先順位判断部
６に入力される夫々の割込み要求に対応する割込み処理
の開始アドレスを格納するアドレスレジスタ７、アドレ
スレジスタ７からに格納された割込み処理の開始アドレ
スと優先順位判断部６からの信号に従って選択的に出力
する選択手段としてのセレクタ８、セレクタ８から出力
されるアドレスを一時的に格納するゲート手段としての
データバッファ９、アドレスバス２に接続され供給され
たアドレス及び／ＲＤ信号、／ＷＲ信号に応じて各制御
信号を出力するアドレスデコーダ１０、アドレスレジス
タ７に割込み処理の開始アドレスが格納されているか否
かの状態を示すフリップフロップ１１で構成されてい
る。アドレスレジスタ７は、複数の割込み処理の開始ア
ドレスが優先順位判断部６に入力され得る複数の割込み
要求に対応するように、夫々の開始アドレスを格納する
位置７１、７２、・・・７ｎが予め決められており、セ
レクタ８は優先順位判断部６からのいずれの割込み要求
かを示す信号に基づいて、対応する割込み処理の開始ア
ドレスが格納された位置にあるアドレスをデータバッフ
ァ９に出力する。
から任意のタイミングで発生する割込み要求が入力され
る受付手段としての優先順位判断部６、優先順位判断部
６に入力される夫々の割込み要求に対応する割込み処理
の開始アドレスを格納するアドレスレジスタ７、アドレ
スレジスタ７からに格納された割込み処理の開始アドレ
スと優先順位判断部６からの信号に従って選択的に出力
する選択手段としてのセレクタ８、セレクタ８から出力
されるアドレスを一時的に格納するゲート手段としての
データバッファ９、アドレスバス２に接続され供給され
たアドレス及び／ＲＤ信号、／ＷＲ信号に応じて各制御
信号を出力するアドレスデコーダ１０、アドレスレジス
タ７に割込み処理の開始アドレスが格納されているか否
かの状態を示すフリップフロップ１１で構成されてい
る。アドレスレジスタ７は、複数の割込み処理の開始ア
ドレスが優先順位判断部６に入力され得る複数の割込み
要求に対応するように、夫々の開始アドレスを格納する
位置７１、７２、・・・７ｎが予め決められており、セ
レクタ８は優先順位判断部６からのいずれの割込み要求
かを示す信号に基づいて、対応する割込み処理の開始ア
ドレスが格納された位置にあるアドレスをデータバッフ
ァ９に出力する。
【００１４】優先順位判断部６は、同時に複数の割込み
要求が入力されたとき、予め設定された所定の優先順位
に従って、入力された割込み要求のうち最も優先度の高
い割込み要求を示す信号を出力する。また優先順位判断
部６は、いずれの割込み要求があったかを示す信号の出
力と同時に、ＣＰＵ１に対する割込み要求ＩＮＴ１を、
ＯＲ回路１２を介してＩＮＴへと出力する。
要求が入力されたとき、予め設定された所定の優先順位
に従って、入力された割込み要求のうち最も優先度の高
い割込み要求を示す信号を出力する。また優先順位判断
部６は、いずれの割込み要求があったかを示す信号の出
力と同時に、ＣＰＵ１に対する割込み要求ＩＮＴ１を、
ＯＲ回路１２を介してＩＮＴへと出力する。
【００１５】さて、今、ＲＯＭ４には、００００ｈから
ＦＦＦＤｈまでのアドレス空間にシステムプログラム及
びデータが格納されているとし、ＦＦＦＥｈ及びＦＦＦ
Ｆｈに割込み処理の開始アドレスが格納されているとす
る。ＦＦＦＥｈ及びＦＦＦＦｈに渡って開始アドレスが
格納されているのは、一つのアドレスには８ビットのデ
ータしか格納できないから、１６ビットで表される開始
アドレスを得るには、２アドレス分のデータが必要であ
るからである。従って、ＣＰＵ１は、ＩＮＴへの信号の
入力による割込み要求があると、割込み処理の開始アド
レスを得るために、割込みアドレスの上位を得るために
アドレスＦＦＦＥｈのデータを読み出し、次いで割込み
アドレスの下位を得るためにアドレスＦＦＦＦｈのデー
タを読み出すサイクルを実行する。
ＦＦＦＤｈまでのアドレス空間にシステムプログラム及
びデータが格納されているとし、ＦＦＦＥｈ及びＦＦＦ
Ｆｈに割込み処理の開始アドレスが格納されているとす
る。ＦＦＦＥｈ及びＦＦＦＦｈに渡って開始アドレスが
格納されているのは、一つのアドレスには８ビットのデ
ータしか格納できないから、１６ビットで表される開始
アドレスを得るには、２アドレス分のデータが必要であ
るからである。従って、ＣＰＵ１は、ＩＮＴへの信号の
入力による割込み要求があると、割込み処理の開始アド
レスを得るために、割込みアドレスの上位を得るために
アドレスＦＦＦＥｈのデータを読み出し、次いで割込み
アドレスの下位を得るためにアドレスＦＦＦＦｈのデー
タを読み出すサイクルを実行する。
【００１６】斯様な構成において、まず、電源がＯＮさ
れると、ＣＰＵ１はアドレスレジスタ７に複数の割込み
要求に対応する夫々の割込み処理の開始アドレスの書込
みを行う。即ち、電源がＯＮされるとＣＰＵ１は、初期
設定の中で、ＲＯＭ４から複数の割込み要求の夫々に対
応する割込み処理の開始アドレスを読み出し、データバ
ス３及びデータバッファ９を経由してアドレスレジスタ
７の夫々所定の位置７１、７２、・・・７ｎに書込む。
その際、アドレスレジスタ７にはＣＰＵ１からの信号に
基づいて書込信号ｗｒ１、ｗｒ２、・・・ｗｒｎが出力
され、複数の開始アドレスが夫々所定の位置に格納され
る。例えば、位置７１には割込み要求１に対応する割込
み処理の開始アドレス１０００ｈが、位置７２には割込
み要求２に対応する割込み処理の開始アドレス２０００
ｈが、・・・位置７ｎには割込み要求ｎに対応する割込
み処理の開始アドレスｎ０００ｈが格納される。そし
て、アドレスレジスタ７への開始アドレスの格納が終了
すると、フリップフロップ１１が“ＬＯＷ”から“ＨＩ
ＧＨ”にセットされる。
れると、ＣＰＵ１はアドレスレジスタ７に複数の割込み
要求に対応する夫々の割込み処理の開始アドレスの書込
みを行う。即ち、電源がＯＮされるとＣＰＵ１は、初期
設定の中で、ＲＯＭ４から複数の割込み要求の夫々に対
応する割込み処理の開始アドレスを読み出し、データバ
ス３及びデータバッファ９を経由してアドレスレジスタ
７の夫々所定の位置７１、７２、・・・７ｎに書込む。
その際、アドレスレジスタ７にはＣＰＵ１からの信号に
基づいて書込信号ｗｒ１、ｗｒ２、・・・ｗｒｎが出力
され、複数の開始アドレスが夫々所定の位置に格納され
る。例えば、位置７１には割込み要求１に対応する割込
み処理の開始アドレス１０００ｈが、位置７２には割込
み要求２に対応する割込み処理の開始アドレス２０００
ｈが、・・・位置７ｎには割込み要求ｎに対応する割込
み処理の開始アドレスｎ０００ｈが格納される。そし
て、アドレスレジスタ７への開始アドレスの格納が終了
すると、フリップフロップ１１が“ＬＯＷ”から“ＨＩ
ＧＨ”にセットされる。
【００１７】この状態で、優先順位判断部６に割込み要
求が入力されると、優先順位判断部６はＣＰＵ１に対し
て割込み要求ＩＮＴ１を出力（“ＨＩＧＨ”に）し、Ｏ
Ｒ回路を介して割込み要求ＩＮＴがＣＰＵ１に入力され
る。同時に、割込み要求に対応する割込み処理に対応す
る割込み処理開始アドレスが格納された位置のアドレス
を選択出力するように、セレクタ８に対してセレクタ信
号が出力される。この時、優先順位判断部６に複数の割
込み要求が入力されている時には、優先順位判断部６
は、予め設定されている優先順位に基づいて、優先度の
高い割込み要求を示すセレクト信号を出力する。例え
ば、割込み要求１と割込み要求２が同時に入力され、割
込み要求１よりも割込み要求２の優先度が高く設定され
ているときには、割込み要求２があったことを示すセレ
クト信号がセレクタ８に出力される。そしてセレクタ８
では、割込み要求２に対応する位置のアドレス２０００
ｈをデータバッファ９に出力する。
求が入力されると、優先順位判断部６はＣＰＵ１に対し
て割込み要求ＩＮＴ１を出力（“ＨＩＧＨ”に）し、Ｏ
Ｒ回路を介して割込み要求ＩＮＴがＣＰＵ１に入力され
る。同時に、割込み要求に対応する割込み処理に対応す
る割込み処理開始アドレスが格納された位置のアドレス
を選択出力するように、セレクタ８に対してセレクタ信
号が出力される。この時、優先順位判断部６に複数の割
込み要求が入力されている時には、優先順位判断部６
は、予め設定されている優先順位に基づいて、優先度の
高い割込み要求を示すセレクト信号を出力する。例え
ば、割込み要求１と割込み要求２が同時に入力され、割
込み要求１よりも割込み要求２の優先度が高く設定され
ているときには、割込み要求２があったことを示すセレ
クト信号がセレクタ８に出力される。そしてセレクタ８
では、割込み要求２に対応する位置のアドレス２０００
ｈをデータバッファ９に出力する。
【００１８】割込み要求ＩＮＴが入力されたＣＰＵ１
は、割込み応答処理として割込み処理の開始アドレスを
得るために、まずＦＦＦＥｈのアドレスに格納されたデ
ータ（割込み処理の開始アドレスの上位）の読み出しを
行う。即ち、アドレスバス２にＦＦＦＥｈを送出し、／
ＲＤ信号をアクティブにする。すると、アドレスデコー
ダ１０は、まず、フリップフロップ１１の状態を見て、
“ＨＩＧＨ”となっていることから、アドレスレジスタ
７からアドレスを取得させるべく、アドレスレジスタ７
に各位置に格納されたアドレスの上位をセレクタ８に対
して供給させ、データバッファ９にゲート出力をさせる
べくＧＯＮ信号を出力する。データバッファ９からは、
セレクタ信号で示されセレクタ８から出力されたアドレ
スの上位のデータがデータバス３に出力されるので、Ｃ
ＰＵ１は、割込み処理の開始アドレスの上位を取得す
る。尚、ＧＯＮ信号が出力されるときは、ＲＯＭ４に対
してデータを出力させるためのＣＳ信号（チップセレク
ト信号）及びＯＥ信号（アウトプットイネーブル信号）
は出力されない。
は、割込み応答処理として割込み処理の開始アドレスを
得るために、まずＦＦＦＥｈのアドレスに格納されたデ
ータ（割込み処理の開始アドレスの上位）の読み出しを
行う。即ち、アドレスバス２にＦＦＦＥｈを送出し、／
ＲＤ信号をアクティブにする。すると、アドレスデコー
ダ１０は、まず、フリップフロップ１１の状態を見て、
“ＨＩＧＨ”となっていることから、アドレスレジスタ
７からアドレスを取得させるべく、アドレスレジスタ７
に各位置に格納されたアドレスの上位をセレクタ８に対
して供給させ、データバッファ９にゲート出力をさせる
べくＧＯＮ信号を出力する。データバッファ９からは、
セレクタ信号で示されセレクタ８から出力されたアドレ
スの上位のデータがデータバス３に出力されるので、Ｃ
ＰＵ１は、割込み処理の開始アドレスの上位を取得す
る。尚、ＧＯＮ信号が出力されるときは、ＲＯＭ４に対
してデータを出力させるためのＣＳ信号（チップセレク
ト信号）及びＯＥ信号（アウトプットイネーブル信号）
は出力されない。
【００１９】次いで、ＣＰＵ１が割込み処理の開始アド
レスの下位を得るためにアドレスバス２にＦＦＦＦｈを
出力し／ＲＤ信号をアクティブにすると、同様に、アド
レスデコーダ１０は、アドレスレジスタ７に各位置に格
納されたアドレスの下位をセレクタ８に対して供給さ
せ、データバッファ９にゲート出力をさせるべくＧＯＮ
信号を出力する。データバス３には、先に出力した割込
み処理の開始アドレスの下位のデータが出力され、結
果、ＣＰＵ１が割込み処理の開始アドレスの下位を取得
し、割込み処理の開始アドレス全体を取得する。
レスの下位を得るためにアドレスバス２にＦＦＦＦｈを
出力し／ＲＤ信号をアクティブにすると、同様に、アド
レスデコーダ１０は、アドレスレジスタ７に各位置に格
納されたアドレスの下位をセレクタ８に対して供給さ
せ、データバッファ９にゲート出力をさせるべくＧＯＮ
信号を出力する。データバス３には、先に出力した割込
み処理の開始アドレスの下位のデータが出力され、結
果、ＣＰＵ１が割込み処理の開始アドレスの下位を取得
し、割込み処理の開始アドレス全体を取得する。
【００２０】例えば、割込み要求２に対応する割込み処
理の開始アドレスは、ＦＦＦＥｈのアドレスのデータを
読み出すサイクルではアドレスレジスタ７の位置７２に
格納されたアドレスの上位２０ｈがデータバス３に出力
され、ＦＦＦＦｈのアドレスのデータを読み出すサイク
ルではアドレスレジスタ７の位置７２に格納されたアド
レスの下位００ｈがデータバス３に出力され、ＣＰＵ１
は、割込み処理の開始アドレスとして２０００ｈを得
る。
理の開始アドレスは、ＦＦＦＥｈのアドレスのデータを
読み出すサイクルではアドレスレジスタ７の位置７２に
格納されたアドレスの上位２０ｈがデータバス３に出力
され、ＦＦＦＦｈのアドレスのデータを読み出すサイク
ルではアドレスレジスタ７の位置７２に格納されたアド
レスの下位００ｈがデータバス３に出力され、ＣＰＵ１
は、割込み処理の開始アドレスとして２０００ｈを得
る。
【００２１】割込み処理の開始アドレスを取得したＣＰ
Ｕ１は、それに基づいて割込み処理を実行する。割込み
処理が終了し、対応する割込み要求（例えば割込み要求
２）が“ＬＯＷ”になった後、割込みルーチンを抜ける
（終了する）直前で、割込み線クリアコマンドの実行に
よるアドレスデコーダ１０からのＩＮＴ＿ＣＬＲ信号を
優先順位判断部６に供給させ、ＩＮＴ１を“ＬＯＷ”に
戻す。以降、割込み要求があれば、同様に割込み処理の
開始アドレスがＣＰＵ１により直ちに取得されて割込み
処理が行われる。
Ｕ１は、それに基づいて割込み処理を実行する。割込み
処理が終了し、対応する割込み要求（例えば割込み要求
２）が“ＬＯＷ”になった後、割込みルーチンを抜ける
（終了する）直前で、割込み線クリアコマンドの実行に
よるアドレスデコーダ１０からのＩＮＴ＿ＣＬＲ信号を
優先順位判断部６に供給させ、ＩＮＴ１を“ＬＯＷ”に
戻す。以降、割込み要求があれば、同様に割込み処理の
開始アドレスがＣＰＵ１により直ちに取得されて割込み
処理が行われる。
【００２２】ここで、電源ＯＮの後、アドレスレジスタ
７に割込み処理の開始アドレスが格納されないうちに、
割込みが発生した場合、例えば、電源ＤＯＷＮにより割
込みが発生した場合につき説明する。ＣＰＵ１は、電源
ＤＯＷＮ信号が入力されるＰＯＲＴの状態をみており、
電源ＤＯＷＮ信号が“ＨＩＧＨ”から“ＬＯＷ”に変わ
ると電源がＤＯＷＮしたとしてメモリのバックアップシ
ーケンスやあるいはリセットシーケンスを実行する必要
がある。そのために、電源ＤＯＷＮ信号が“ＨＩＧＨ”
から“ＬＯＷ”に変わると、ＮＯＴ回路１３、ＯＲ回路
１２経由で割込み要求ＩＮＴ（“ＨＩＧＨ”になる）が
ＣＰＵ１に供給される。すると、ＣＰＵ１は、上述と同
様に、割込み処理の開始アドレスを取得するべく、アド
レスバス２にＦＦＦＥｈを送出し、／ＲＤ信号をアクテ
ィブにし、ＦＦＦＥｈのアドレスに格納されたデータ
（割込み処理の開始アドレスの上位）の読み出しサイク
ルを行う。
７に割込み処理の開始アドレスが格納されないうちに、
割込みが発生した場合、例えば、電源ＤＯＷＮにより割
込みが発生した場合につき説明する。ＣＰＵ１は、電源
ＤＯＷＮ信号が入力されるＰＯＲＴの状態をみており、
電源ＤＯＷＮ信号が“ＨＩＧＨ”から“ＬＯＷ”に変わ
ると電源がＤＯＷＮしたとしてメモリのバックアップシ
ーケンスやあるいはリセットシーケンスを実行する必要
がある。そのために、電源ＤＯＷＮ信号が“ＨＩＧＨ”
から“ＬＯＷ”に変わると、ＮＯＴ回路１３、ＯＲ回路
１２経由で割込み要求ＩＮＴ（“ＨＩＧＨ”になる）が
ＣＰＵ１に供給される。すると、ＣＰＵ１は、上述と同
様に、割込み処理の開始アドレスを取得するべく、アド
レスバス２にＦＦＦＥｈを送出し、／ＲＤ信号をアクテ
ィブにし、ＦＦＦＥｈのアドレスに格納されたデータ
（割込み処理の開始アドレスの上位）の読み出しサイク
ルを行う。
【００２３】このとき、アドレスレジスタ７へのアドレ
スの格納は終了していないため、フリップフロップ１１
は“ＬＯＷ”の状態にある。アドレスデコーダ１０は、
まず、フリップフロップ１１の状態が“ＬＯＷ”となっ
ていることから、ＲＯＭ４から割込み処理の開始アドレ
スを取得させるように機能する。即ち、アドレスバス２
にＦＦＦＥｈのアドレスが送出tされている状態で、ア
ドレスデコーダ１０は、ＲＯＭ４に対してＣＳ信号及び
ＯＥ信号を出力して電源ＤＯＷＮ時の処理の開始アドレ
スの上位をデータバス３に出力させる。そして、ＣＰＵ
１は開始アドレスの上位を取得する。このとき、データ
バッファ９へのＧＯＮ信号は出力されない。
スの格納は終了していないため、フリップフロップ１１
は“ＬＯＷ”の状態にある。アドレスデコーダ１０は、
まず、フリップフロップ１１の状態が“ＬＯＷ”となっ
ていることから、ＲＯＭ４から割込み処理の開始アドレ
スを取得させるように機能する。即ち、アドレスバス２
にＦＦＦＥｈのアドレスが送出tされている状態で、ア
ドレスデコーダ１０は、ＲＯＭ４に対してＣＳ信号及び
ＯＥ信号を出力して電源ＤＯＷＮ時の処理の開始アドレ
スの上位をデータバス３に出力させる。そして、ＣＰＵ
１は開始アドレスの上位を取得する。このとき、データ
バッファ９へのＧＯＮ信号は出力されない。
【００２４】次いで、ＣＰＵ１は先の開始アドレスの下
位を得るためにアドレスバス２にＦＦＦＦｈを出力し／
ＲＤ信号をアクティブにすると、同様に、アドレスデコ
ーダ１０は、ＲＯＭ４に対してＣＳ信号及びＯＥ信号を
出力して開始アドレスの下位をデータバス３に出力さ
せ、結果、ＣＰＵ１は開始アドレスの下位を取得し、取
得した上位及び下位からなるアドレスから始まる処理を
実行する。
位を得るためにアドレスバス２にＦＦＦＦｈを出力し／
ＲＤ信号をアクティブにすると、同様に、アドレスデコ
ーダ１０は、ＲＯＭ４に対してＣＳ信号及びＯＥ信号を
出力して開始アドレスの下位をデータバス３に出力さ
せ、結果、ＣＰＵ１は開始アドレスの下位を取得し、取
得した上位及び下位からなるアドレスから始まる処理を
実行する。
【００２５】尚、電源がＤＯＷＮした場合は、通常、電
源回路のコンデンサ等により電圧降下はなだらかで、Ｄ
ＯＷＮの検出からＣＰＵやＲＯＭ等の動作不能までには
ある程度の時間が確保されており、その間に上述の電源
ＤＯＷＮ時の処理が行われる。
源回路のコンデンサ等により電圧降下はなだらかで、Ｄ
ＯＷＮの検出からＣＰＵやＲＯＭ等の動作不能までには
ある程度の時間が確保されており、その間に上述の電源
ＤＯＷＮ時の処理が行われる。
【００２６】
【発明の効果】本発明は、以上の説明から明らかなよう
に、複数の割込み要求を１本の信号線でＣＰＵに通知す
る場合でも、割込み処理の開始アドレスを割込み要求に
対応させてＣＰＵへ選択出力する構成により、割込み要
求があると、対応する割込み処理の開始アドレスを、設
定される割込み要求の数とは無関係に、直ちに取得する
ことができる。即ち、割込み処理の高速化が実現でき、
更にはシステム全体の高速化が可能になる。
に、複数の割込み要求を１本の信号線でＣＰＵに通知す
る場合でも、割込み処理の開始アドレスを割込み要求に
対応させてＣＰＵへ選択出力する構成により、割込み要
求があると、対応する割込み処理の開始アドレスを、設
定される割込み要求の数とは無関係に、直ちに取得する
ことができる。即ち、割込み処理の高速化が実現でき、
更にはシステム全体の高速化が可能になる。
【００２７】また、複数の割込み要求に対する優先度の
判別を、ＣＰＵへの割込み要求の前に行うので、ＣＰＵ
の負担を増加させることなく割込み要求の処理が行え
る。
判別を、ＣＰＵへの割込み要求の前に行うので、ＣＰＵ
の負担を増加させることなく割込み要求の処理が行え
る。
【図１】本発明に係る割込み多重化回路の一実施例を示
すシステム要部構成図である。
すシステム要部構成図である。
１ ＣＰＵ（制御回路） ２ アドレスバス ３ データバス ４ ＲＯＭ ５ 多重化割込み回路 ６ 優先順位判断部（受付手段） ７ アドレスレジスタ ８ セレクタ（選択手段） ９ データバッファ（ゲート手段） １０ アドレスデコーダ １１ フリップフロップ
Claims (7)
- 【請求項１】 割込み要求に対し、割込み処理の開始ア
ドレスを取得することで割込み処理を行う制御回路に、
複数の割込み要求に関して1本の信号線で割込み要求を
通知する割込み多重化回路において、複数の割込み要求
が入力され入力された割込み要求に応じた信号を出力す
る受付手段と、複数の割込み要求の夫々に対応する割込
み処理の開始アドレスを格納するアドレスレジスタと、
前記受付手段から出力される信号に基づいて、割込み処
理の開始アドレスを前記アドレスレジスタから選択的に
出力する選択手段とを備えることを特徴とする割込み多
重化回路。 - 【請求項２】 前記受付手段は、同時に入力された複数
の割込み要求に対して、所定の優先度に従って割込み要
求に応じた信号を出力することを特徴とする請求項１記
載の割込み多重化回路。 - 【請求項３】 前記アドレスレジスタは、制御回路の制
御に基づいて供給される割込み処理の開始アドレスを格
納することを特徴とする請求項１または２記載の割込み
多重化回路。 - 【請求項４】 前記選択手段から出力される割込み処理
の開始アドレスを、制御回路に供給することを制限する
ゲート手段を備えることを特徴とする請求項１乃至３記
載の割込み多重化回路。 - 【請求項５】 割込み要求に対し、割込み処理の開始ア
ドレスを取得することで割込み処理を行う制御回路に、
複数の割込み要求に関して1本の信号線で割込み要求を
通知する割込み多重化方式において、受付手段に複数の
割込み要求が入力されると、受付手段は入力された割込
み要求に応じた信号を出力し、その信号に基づいて選択
手段は複数の割込み要求の夫々に対応する割込み処理の
開始アドレスを格納するアドレスレジスタから割込み処
理の開始アドレスを選択的に出力することを特徴とする
割込み多重化方式。 - 【請求項６】 受付手段に複数の割込み要求が同時に入
力されたとき、受付手段は、優先度の高い割込み要求に
応じた信号を出力することを特徴とする請求項５記載の
割込み多重化方式。 - 【請求項７】 アドレスレジスタは、制御回路の制御に
基づいて供給される割込み処理の開始アドレスを予め格
納しておくことを特徴とする請求項５または６記載の割
込み多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636697A JPH10301792A (ja) | 1997-04-23 | 1997-04-23 | 割込み多重化回路及び割込み多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10636697A JPH10301792A (ja) | 1997-04-23 | 1997-04-23 | 割込み多重化回路及び割込み多重化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301792A true JPH10301792A (ja) | 1998-11-13 |
Family
ID=14431738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10636697A Pending JPH10301792A (ja) | 1997-04-23 | 1997-04-23 | 割込み多重化回路及び割込み多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301792A (ja) |
-
1997
- 1997-04-23 JP JP10636697A patent/JPH10301792A/ja active Pending
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