JP2003263368A - 半導体装置及び半導体装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き換えが可能な不揮発性メモリを備えた半
導体装置において、外部からの設定を行うことなく確実
な機密保護を実現できるようにする。 【解決手段】読み出し禁止解除制御部１０９の動作手順
検知レジスタがリセット状態の場合に、外部入出力制御
部１０７の出力禁止制御回路において不揮発性メモリブ
ロック１０５のデータの外部への読み出しを禁止するこ
とにより、電源オン時に確実に機密保護を行う。制御信
号８１１に基づいてメモリセルアレイ１２１に対する動
作手順を検知する書き換え動作検知部１０８において、
規定された通りの動作手順が行われたことを検知した場
合にのみ読み出しを禁止を解除する。特に、動作手順と
して消去状態を確認する動作と、書き込み状態を確認す
る動作とを含むことによりゲート電圧の操作による不正
な読み出しをも防止する確実な機密保護を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に消去及び
書き込みが可能な不揮発性メモリを備えた半導体装置に
関し、特に、不揮発性メモリに対する書き換え動作を外
部から行うことが可能であり且つ不揮発性メモリに書き
込まれたデータの機密保護が可能な半導体装置とその駆
動方法に関する。

【０００２】

【従来の技術】近年、電気的に消去及び書き込みが可能
な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasa
ble and Programable Read Only Memory）を備えた半導
体装置として、ＲＯＭライタ等の装置を半導体装置と接
続することにより外部からＥＥＰＲＯＭに対する書き換
え動作（すなわち消去動作及び書き込み動作）が可能と
なるように設計された半導体装置が実現されている。例
えば、ＥＥＰＲＯＭに中央処理装置（ＣＰＵ：Central
Processing Unit)が処理するプログラムを記憶させたＥ
ＥＰＲＯＭ内蔵マイクロコンピュータは、ユーザが外部
からプログラムを書き換えることによりユーザの所望す
る処理をＣＰＵに実行させることができる。

【０００３】しかし、前述のような外部からの書き換え
が可能な半導体装置では、外部への読み出しも可能とな
るため、第３者によってＥＥＰＲＯＭに保持されたデー
タを不正に利用されないように外部からの読み出しを禁
止する機密保護機能を設ける必要がある。この際、機密
保護が可能であり、且つ正当なユーザにとっては適宜書
き換え及び読み出しが可能であることが必要である。

【０００４】以下に、従来例として機密保護機能を備え
た半導体装置について説明する。

【０００５】図１７（ａ）は、第１の従来例に係る半導
体装置の機能構成を示している。

【０００６】図１７（ａ）に示すように、第１の従来例
に係る半導体装置１００１は、ＣＰＵ１００２、ＲＡＭ
（Random Access Memory）１００３、制御回路１００４
及びデータを記憶するための不揮発性メモリブロック１
００５を備え、該不揮発性メモリブロック１００５に対
して外部から書き換え動作及び読み出し動作が可能とな
るように制御信号入力端子１００６、アドレス入力端子
１００７及びデータ入出力端子１００８が設けられてい
る。また、外部からの動作を制御する回路として、書き
換え制御回路１００９、外部入出力制御部１０１０及び
消去状態検知回路１０１１が設けられている。なお、不
揮発性メモリブロック１００５は、複数のＥＥＰＲＯＭ
セルが行列状に配列されたメモリセルアレイ１０１２
と、該メモリセルアレイ１０１２に対する動作を制御す
るための入出力制御部１０１３、センスアンプ１０１４
及びデコーダ１０１５とによって構成されている。

【０００７】不揮発性メモリブロック１００５に対する
外部からの動作を行う場合は、例えばＲＯＭライタ等の
装置を接続し、制御信号入力端子１００６及びアドレス
入力端子１００７にそれぞれ動作を指定する命令及び動
作の対象となるメモリセルのアドレス情報を入力する。
書き込み動作を行う場合にはさらにデータ入出力端子１
００８から書き込み用のデータを入力する。制御信号入
力端子１００６及びアドレス入力端子１００７から入力
された命令及びアドレスは、書き換え制御回路１００９
によりそれぞれ制御信号１１０１及びアドレス信号１１
０２に生成されて入出力制御部１０１３に入力される。
またデータ入出力端子１００８から入力された書き込み
用のデータは外部入出力制御部１０１０によりデータ信
号１１０３として入出力制御部１０１３に入力される。

【０００８】入出力制御部１０１３は、制御信号１１０
１、アドレス信号１１０２及びデータ信号１１０３に基
づいてメモリセルアレイに対する動作を行う。また、入
出力制御部は、読み出し動作時にはメモリセルアレイ１
０１２に保持されたデータとしてデータ信号１１０３
を、ベリファイ動作時には書き換え動作が正常に行われ
たか否かを示す結果としてベリファイ結果信号１１０４
を外部入出力制御部１０１０に出力する。

【０００９】消去状態検知回路１０１１は、電源オン時
にメモリセルアレイ１０１２のデータを読み出すように
構成され、この読み出し動作によりメモリセルアレイ１
０１２のすべてのメモリセルが消去状態であるか否かを
検知し、メモリセルアレイ１０１２のすべてのメモリセ
ルが消去状態であることを検知した場合には読み出し禁
止解除信号１１０５をハイレベルにする。

【００１０】外部入出力制御部１０１０は、消去状態検
知回路１０１１から入力される読み出し禁止解除信号１
１０５がローレベルの場合にはデータ信号１１０３の外
部への出力を禁止し、ハイレベルの場合に外部への出力
の禁止を解除する。

【００１１】このように、第１の従来例の半導体装置１
００１によると、メモリセルアレイ１０１２が消去状態
であることが確認された場合にのみ出力の禁止が解除さ
れる。これにより、第３者がメモリセルアレイ１０１２
に書き込まれたデータを読み出そうとしても、メモリセ
ルアレイ１０１２の全メモリセルのデータを消去しない
限り外部への出力が行われないため、メモリセルアレイ
１０１２に書き込まれたデータの機密を保護することが
可能となる。

【００１２】また、第２の従来例に係る半導体装置は、
データを記憶するための第１の不揮発性メモリブロック
と、第１の不揮発性メモリブロックの読み出し禁止を設
定するための第２の不揮発性メモリブロックとを備え、
第２の不揮発性メモリブロックは、例えば暗証コードと
なるデータを書き込まれることにより第１の不揮発性メ
モリブロックに対する読み出しを禁止する設定を行う。

【００１３】第２の従来例の半導体装置において、外部
より暗証コードが入力され、且つ入力された暗証コード
が第２の不揮発性メモリブロックに保持された暗証コー
ドと一致した場合にのみ読み出しの禁止を解除する。こ
のようにして、第１の不揮発性メモリブロックに書き込
まれたデータの機密を保護することが可能となる。

【００１４】

【発明が解決しようとする課題】しかしながら、前記第
１の従来例の半導体装置によると、以下のようにして第
３者がメモリセルアレイ１０１２に保持されたデータを
不正に読み出すことが可能となる。

【００１５】図１７（ｂ）は、第１の従来例の半導体装
置において不揮発性メモリブロックに保持されたデータ
を不正に読み出す方法を説明するためのグラフであり、
消去状態及び書き込み状態のメモリセルにおける電流特
性の一例を示している。なお、横軸はゲート電圧Ｖｇで
あり、縦軸はゲート電圧Ｖｇを印加したときのメモリセ
ル電流Ｉｄｃｅｌｌである。

【００１６】図１７（ｂ）に示すように、通常の読み出
し動作は、消去状態のメモリセルと書き込み状態のメモ
リセルとにおける電流特性の違いから、ゲート電圧Ｖｇ
に読み出し用の電圧値であるＶ１を印加したときに、メ
モリセル電流Ｉｄｃｅｌｌが読み出し判定電流値Ｉ１よ
りも大きい場合には消去状態と判定し、逆にメモリセル
電流Ｉｄｃｅｌｌが読み出し判定電流値Ｉ１よりも小さ
い場合には書き込み状態と判定することにより、メモリ
セルが記憶するデータとして“１”又は“０”が読み出
される。

【００１７】ところが、ゲート電圧Ｖｇに通常の電圧値
Ｖ１よりも高い電圧Ｖ２を用いると、書き込み状態のメ
モリセルにおけるセル電流はＩ１よりも大きくなるた
め、消去状態と誤判定されてしまう。

【００１８】なお、半導体装置の構成によっては、メモ
リセル電流Ｉｄｃｅｌｌが読み出し判定電流値Ｉ１より
も大きい場合を書き込み状態と判定し、逆にメモリセル
電流Ｉｄｃｅｌｌが読み出し判定電流値Ｉ１よりも小さ
い場合を消去状態と判定する例もあるが、この場合で
も、ゲート電圧Ｖｇに通常の読み出し用の電圧値Ｖ１よ
りも低い電圧を用いると書き込み状態のメモリセルが消
去状態と誤判定される。

【００１９】このように、読み出し動作時にメモリセル
アレイ１０１２のメモリセルに印加するゲート電圧Ｖｇ
を意図的に異常な値とすることにより、消去状態検知回
路１０１１に全メモリセルが消去状態であると誤判定さ
せることが可能となる。従って、メモリセルアレイ１０
１２に対して消去動作を行うことなく、消去状態検知回
路１０１１の誤判定により読み出し禁止解除信号１１０
５がハイレベルとなるため、外部入出力制御部１０１０
における出力禁止の設定が解除される。このようにして
メモリセルアレイ１０１２に保持されたデータを不正に
読み出すことが可能となる。

【００２０】なお、このような異常なゲート電圧を印加
する方法として、例えば動作テスト等のために電源電圧
を操作することが可能なＲＯＭライタを用いることがで
きる。また、検査用プローブ等を用いて直接に異常な電
圧をゲートに印加することも可能である。

【００２１】以上説明したように、第１の従来例に係る
半導体装置は、異常なゲート電圧を用いることにより、
メモリセルアレイ１０１２に保持されたデータを不正に
読み出すことが可能となるという問題を有している。

【００２２】また、第２の従来例の半導体装置による
と、第２の不揮発性メモリブロックに暗証コードの設定
する等の読み出しを禁止するための設定を外部から行う
必要がある上に、第２の不揮発性メモリブロックに対す
る機密保護がなされない限りは第１の不揮発性メモリブ
ロックの機密保護も確実ではない。また第２の不揮発性
メモリブロックを備えることによりチップコストが上昇
するという問題もある。

【００２３】本発明は、前記従来の問題を解決し、書き
換えが可能な不揮発性メモリを備えた半導体装置におい
て、外部からの設定を行うことなく確実な機密保護を実
現できるようにすることを目的とする。

【００２４】

【課題を解決するための手段】前記の目的を達成するた
め、電源オン時に外部からの読み出し動作を禁止し、外
部からの動作が所定の手順によって行われた場合に読み
出し禁止を解除する構成とする。

【００２５】具体的に、本発明に係る第１の半導体装置
の駆動方法は、電気的に書き換えが可能な複数の不揮発
性メモリセルからなるメモリセルアレイと、電源オン時
にメモリセルアレイに保持されたデータの外部への出力
を禁止する出力禁止手段とを備えた半導体装置の駆動方
法を対象とし、メモリセルアレイにおいて所定の動作手
順が行われた場合に、出力禁止手段によるデータの出力
の禁止を解除する。

【００２６】本発明の第１の半導体装置の駆動方法によ
ると、外部からの設定を行うことなく出力禁止手段によ
りメモリセルアレイに保持されたデータの機密を保護す
ることができ、メモリセルアレイに対する所定の動作手
順を知る正当な利用者でない限りはメモリセルアレイに
保持されたデータを読み出すことができないので、動作
手順を鍵とした機密保護が可能である。

【００２７】本発明に係る第２の半導体装置の駆動方法
は、電気的に書き換えが可能な複数の不揮発性メモリセ
ルからなり、一括して消去される複数の消去単位に区画
されたメモリセルアレイと、電源オン時にメモリセルア
レイに保持されたデータの外部への出力を消去単位ごと
に禁止する出力禁止手段とを備えた半導体装置の駆動方
法を対象とし、メモリセルアレイにおいて、複数の消去
単位のうちの１つに対して所定の動作手順が行われた場
合に、出力禁止手段における消去単位に保持されたデー
タの出力の禁止を解除する本発明の第２の半導体装置の
駆動方法によると、第１の半導体装置の駆動方法と同様
の効果を得られるのに加えてメモリセルアレイに保持さ
れたデータのうちの一部のみを読み出す場合に、必要な
データの保持された消去単位についてのみ所定の動作手
順を行えばよいため、不要な動作によって不揮発性メモ
リセルの信頼性を低下させることがない。

【００２８】本発明の第１又は第２の半導体装置の駆動
方法において、所定の動作手順は、不揮発性メモリセル
が消去状態であることを確認する第１の手順と、第１の
手順よりも後に不揮発性メモリセルに所定のデータが書
き込まれていることを確認する第２の手順とを含むこと
が好ましい。このようにすると、メモリセルアレイに保
持されたデータが消去された状態を確認した後に出力の
禁止を解除するため、前記メモリセルアレイに保持され
たデータの機密を保護できる。さらに、データが書き込
まれた状態を確認した後に出力の禁止を解除するため、
異常なゲート電圧を用いることによってメモリセルアレ
イの状態を誤判定させようとしても、ゲート電圧の操作
によってデータが書き込まれた状態に誤判定させること
は不可能であり、不正な読み出しを確実に防止すること
ができる。

【００２９】本発明の第１又は第２の半導体装置の駆動
方法において、所定の動作手順は、第１の手順よりも前
にメモリセルアレイに書き込まれたデータを消去する第
３の手順と、第１の手順と第２の手順との間にメモリセ
ルアレイにデータを書き込む第４の手順と含むことが好
ましい。このようにすると、出力禁止手段がメモリセル
アレイに保持されたデータの外部への出力の禁止を解除
するための条件がより厳密になるので、メモリセルアレ
イに保持されたデータの機密をより確実に保護すること
が可能となる。

【００３０】本発明の第１又は第２の半導体装置の駆動
方法において、第２の手順と第４の手順とを所定数のメ
モリセルごとに順次繰り返して行うことが好ましい。こ
のようにすると、書き込みの信頼性を向上することがで
きると共に、所定の動作手順がさらに厳密になるので、
メモリセルアレイに保持されたデータをより確実に保護
することが可能となる。

【００３１】本発明の第１又は第２の半導体装置の駆動
方法において、所定の動作手順は、第１の手順よりも前
に、不揮発性メモリセルのすべてに対して書き込み動作
を行う第５の手順を含むことが好ましい。このようにす
ると、メモリセルアレイに保持されたデータの機密をよ
り確実に保護できるのに加えて、メモリセルごとのしき
い値電圧のばらつきが小さくなり、データの読み出し判
定の誤りを少なくすることができるため、メモリセルア
レイに保持されたデータの信頼性を向上させることがで
きる。

【００３２】本発明の第１又は第２の半導体装置の駆動
方法において、第５の手順は第３の手順の前に行われる
ことが好ましい。

【００３３】本発明の第１又は第２の半導体装置の駆動
方法において、所定の動作手順は、第２の手順の後に、
メモリセルアレイにおいて異常なしきい値電圧を示す不
揮発性メモリセルに対して正常なしきい値に戻す動作を
行う第６の手順を含むことが好ましい。このようにする
と、メモリセルアレイに保持されたデータの機密をより
確実に保護できるのに加えて、しきい値電圧の異常によ
るデータの読み出し判定の誤りを少なくすることができ
るため、メモリセルアレイに保持されたデータの信頼性
を向上させることができる。

【００３４】本発明に係る第１の半導体装置は、電気的
に書き換えが可能な複数の不揮発性メモリセルからなる
メモリセルアレイと、メモリセルアレイに保持されたデ
ータの外部への出力を禁止可能とする出力禁止手段と、
メモリセルアレイに対する動作が所定の動作手順の通り
に行われたか否かを検知する動作手順検知手段とを備
え、出力禁止手段は、電源オン時にメモリセルアレイに
保持されたデータの出力を禁止する一方、動作手順検知
手段の検知結果に基づいてメモリセルアレイに保持され
たデータの出力禁止を解除する。

【００３５】本発明の第１の半導体装置によると、動作
手順検知手段により所定の動作手順を検知した場合にの
み、出力禁止手段におけるメモリセルアレイに保持され
たデータの出力の禁止が解除されるため、動作手順を鍵
としてメモリセルアレイに保持されたデータの機密保護
を行うことが可能となる。

【００３６】本発明の第１の半導体装置は、動作手順検
知手段の検知結果を保存する揮発性のレジスタをさらに
備え、出力禁止手段における出力の禁止はレジスタの状
態に基づいて解除されることが好ましい。

【００３７】本発明の第１の半導体装置において、出力
禁止手段は、レジスタがリセット状態である場合には出
力を禁止する一方、レジスタがセット状態である場合に
出力の禁止を解除することが好ましい。このようにする
と、外部からの設定を行うことなく電源オン時には出力
禁止の設定ができる。

【００３８】本発明に係る第２の半導体装置は、電気的
に書き換えが可能な複数の不揮発性メモリセルからなる
メモリセルアレイと、メモリセルアレイに保持されたデ
ータの外部への出力を禁止可能とする出力禁止手段と、
メモリセルアレイを構成する不揮発性メモリセルに対し
て所定の動作手順が行われたか否かを検知する動作手順
検知手段と、動作手順検知手段が検知した結果を保存す
る揮発性のレジスタとを備え、レジスタは、動作手順検
知手段が所定の動作手順を検知した場合にセット状態と
なり、出力禁止手段は、レジスタがリセット状態の場合
にメモリセルアレイに保持されたデータの出力を禁止す
る一方、レジスタがセット状態の場合にメモリセルアレ
イに保持されたデータの出力を許可する。

【００３９】本発明の第２の半導体装置によると、電源
オン時にレジスタがリセット状態となるため、外部から
出力禁止の設定を行うことなく電源をオンにすることに
よって自動的にメモリセルアレイに保持されたデータの
機密を保護することが可能となり、また、動作手順を鍵
として用いることにより、第３者に対する機密保護が可
能な半導体装置を実現できる。

【００４０】本発明に係る第３の半導体装置は、電気的
に書き換えが可能な複数の不揮発性メモリセルからな
り、一括して消去される複数の消去単位に区画されたメ
モリセルアレイと、メモリセルアレイに保持されたデー
タの外部への出力を消去単位ごとに禁止可能とする出力
禁止手段と、メモリセルアレイにおいて、複数の消去単
位のうちの１つに対して所定の動作手順が行われたか否
かを消去単位ごとに検知する動作手順検知手段と、動作
手順検知手が消去単位ごとに検知したそれぞれの結果を
複数の消去単位とそれぞれ１対１に対応して保存する複
数の揮発性のレジスタからなるレジスタ部とを備え、レ
ジスタ部は、動作手順検知手段が複数の消去単位のうち
の１つに対する所定の動作手順を検知した場合に１つの
消去単位と対応するレジスタをセット状態とし、出力禁
止手段は、複数のレジスタのうちの１つがリセット状態
の場合に１つのレジスタと対応する消去単位に保持され
たデータの出力を禁止する一方、１つのレジスタがセッ
ト状態の場合に１つのレジスタと対応する消去単位に保
持されたデータの出力を許可する。

【００４１】本発明の第３の半導体装置によると、第２
の半導体装置と同様の効果を得られるのに加えて、消去
単位ごとに読み出し禁止を解除するため、不必要な消去
動作を行う必要がなく、メモリセルアレイの信頼性の低
下を防止することができる。

【００４２】本発明の第１〜第３の半導体装置は、メモ
リセルアレイに対する動作を制御するメモリ制御部と、
メモリセルアレイに保持されたデータの外部との入出力
を制御する外部入出力制御部とをさらに備え、出力禁止
手段は、メモリ制御部に設けられ、且つ外部入出力制御
部への出力を禁止することにより外部への出力を禁止し
ていることが好ましい。このようにすると、外部入出力
制御部とメモリ制御部との間に伝送されるデータ信号を
解析されることによってメモリセルアレイに保持された
データが第３者に不正に取得されることがなく、より確
実な機密保護が可能となる。

【００４３】本発明の第１〜第３の半導体装置は、メモ
リセルアレイに対する動作を制御するメモリ入出力制御
部と、メモリセルアレイに保持されたデータの外部との
入出力を制御するＣＰＵとをさらに備え、出力禁止手段
は、メモリ入出力制御部に設けられ、ＣＰＵへの出力を
禁止することにより外部への出力を禁止していることが
好ましい。このようにすると、メモリセルアレイとＣＰ
Ｕとの間に伝送されるデータ信号を解析されることによ
ってメモリセルアレイに保持されたデータが第３者に不
正に取得されることがなく、より確実な機密保護が可能
となる。

【００４４】本発明の第１〜第３の半導体装置は、メモ
リセルアレイに対する動作が通常の動作か否かを検知す
る異常動作検知手段をさらに備え、出力禁止手段は、異
常動作検知手段が異常を検知した場合にはメモリセルア
レイに保持されたデータの出力の禁止を解除しないこと
が好ましい。このようにすると、異常な動作を行うこと
によってメモリセルアレイに保持されたデータの外部へ
の出力の禁止を解除しようとする不正な読み出し方法を
確実に防止することができる。

【００４５】本発明の第１〜第３の半導体装置におい
て、異常動作検知手段は、メモリセルアレイに対する動
作において用いられる電圧に基づいて、該動作が通常の
動作か否かを検知することが好ましい。このようにする
と、読み出し動作に用いるゲート電圧を操作してデータ
の読み出しを故意に誤判定させることによる読み出し禁
止の解除方法を確実に防止することができ、より確実な
機密保護が可能となる。

【００４６】本発明の第１〜第３の半導体装置におい
て、異常動作検知手段は、メモリセルアレイに対する動
作が動作手順検知手段によって規定された動作であるか
否かによって該動作が通常の動作か否かを検知すること
が好ましい。

【００４７】本発明の第１〜第３の半導体装置は、メモ
リセルアレイに保持されたデータとは異なるダミーデー
タを生成するデータ発生回路をさらに備え、出力禁止手
段は、メモリセルアレイに保持されたデータの出力を禁
止する場合には、ダミーデータを出力することが好まし
い。このようにすると、メモリセルアレイに保持された
データを不正に読み出そうした場合に、出力されたダミ
ーデータをメモリセルアレイに保持されたデータと誤解
させることができ、第３者は機密保護機能の有無が区別
できなくなるため、より確実な機密保護が可能となる。

【００４８】本発明の第１〜第３の半導体装置におい
て、データ発生回路は固定データを生成することが好ま
しい。

【００４９】本発明の第１〜第３の半導体装置におい
て、データ発生回路は、アドレス情報を遷移させること
によって不特定データを生成することが好ましい。

【００５０】本発明の第１〜第３の半導体装置におい
て、データ発生回路は、メモリセルアレイに保持された
データを並べ替えることによってスクランブルデータを
生成することが好ましい。

【００５１】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００５２】図１は第１の実施形態に係る半導体装置の
機能構成を示している。

【００５３】図１に示すように、本実施形態の半導体装
置１０１は、該半導体装置１０１の動作を制御するＣＰ
Ｕ１０２、該ＣＰＵ１０２の実行するプログラム及びデ
ータを一時的に記憶するＲＡＭ１０３、該ＣＰＵ１０２
及びＲＡＭ１０３を制御する制御回路１０４、並びにデ
ータを記憶する不揮発性メモリブロック１０５を備えて
いる。なお、ＣＰＵ１０２、ＲＡＭ１０３、制御回路１
０４及び不揮発性メモリブロック１０５は、図示はして
いないが、制御バス等の配線を介してそれぞれが互いに
接続されている。

【００５４】さらに、本実施形態の半導体装置１０１
は、例えばＲＯＭライタ等の装置を半導体装置１０１と
接続することにより、不揮発性メモリブロック１０５に
対する書き換え及び読み出し等の動作を半導体装置１０
１の外部から行うことが可能となるように設計されてい
る。このために半導体装置１０１には、外部との接続手
段として、不揮発性メモリブロック１０５に対する命令
を入力するための制御信号入力端子８０１、アドレス情
報を入力するためのアドレス入力端子８０２及び不揮発
性メモリブロック１０５に書き込むデータの入力と不揮
発性メモリブロック１０５から読み出されたデータの出
力とを行うためのデータ入出力端子８０３が設けられて
おり、制御信号入力端子８０１及びアドレス入力端子８
０２は書き換え制御回路１０６を介して、またデータ入
出力端子８０３は外部入出力制御部１０７を介して不揮
発性メモリブロック１０５と接続されている。さらに、
不揮発性メモリブロック１０５に保持されたデータの外
部への読み出し禁止の設定のために、書き換え動作検知
部１０８及び読み出し禁止解除制御部１０９が外部入出
力制御部１０７と接続するように設けられている。

【００５５】ここで、本実施形態の半導体装置１０１
は、不揮発性メモリブロック１０５にＣＰＵ１０２が実
行するプログラムが記憶されており、不揮発性メモリブ
ロック１０５のプログラムがＲＡＭ１０３や制御回路１
０４に読み出されることによってＣＰＵ１０２が所定の
処理を実行するマイクロコンピュータとして実現されて
いる。ここで、半導体装置１０１のユーザは外部から不
揮発性メモリブロック１０５に保持されるプログラムを
外部から書き換えることにより半導体装置１０１に所望
の処理を行わせることが可能である。

【００５６】なお、本実施形態の半導体装置１０１にお
いて、ＣＰＵ１０２、ＲＡＭ１０３及び制御回路１０４
は必ずしも必要ではなく、例えばメモリカード等の記憶
用の半導体装置として実現されていてよく、この場合も
半導体装置１０１のユーザは個人情報等のデータを外部
から不揮発性メモリブロック１０５に保存し、また必要
に応じてデータ書き換えることができる。

【００５７】本実施形態の特徴は、ユーザの所望により
外部から不揮発性メモリブロック１０５のデータを書き
換えることが可能であり、且つ不揮発性メモリブロック
１０５のデータが第３者によって不正に利用されないよ
うに半導体装置の外部への読み出しを禁止する機密保持
機能を有していることにある。

【００５８】以下に、本実施形態の半導体装置１０１を
構成する各部について具体的に説明する。

【００５９】書き換え制御回路１０６は、制御信号入力
端子８０１及びアドレス入力端子８０２を介して外部か
ら入力された命令及びアドレス情報に基づいて、制御信
号８１１及びアドレス信号８１２を生成する回路であ
る。ここで、制御信号８１１は、例えば書き込み動作、
消去動作及び読み出し動作等の不揮発性メモリブロック
１０５に対する動作を指定する信号であり、またアドレ
ス信号８１２は不揮発性メモリブロック１０５における
メモリセルのアドレスを指定する信号である。

【００６０】不揮発性メモリブロック１０５は、複数の
不揮発性メモリセルが行列状に配列されたＥＥＰＲＯＭ
からなるメモリセルアレイ１２１、書き換え制御回路１
０６から入力される制御信号８１１及びアドレス信号８
１２に基づいてメモリセルアレイ１２１に対する動作を
制御する入出力制御部１２２、メモリセルアレイ１２１
に保持されたデータを増幅して入出力制御部１２２に出
力するセンスアンプ１２３、並びにアドレス信号８１２
に基づいてメモリセルアレイ１２１のメモリセルを選択
するデコーダ１２４からなる。

【００６１】入出力制御部１２２は、アドレス信号８１
２に指定されたアドレスのメモリセルを選択するように
デコーダ１２４を駆動すると共に、メモリセルアレイ１
２１及びセンスアンプ１２３を駆動することによりデコ
ーダ１２４が選択するメモリセルに対して制御信号８１
１に指定された動作を行うように構成される。

【００６２】ここで、制御信号８１１に指定される動作
としては、消去動作、書き込み動作及び読み出し動作に
加えて、消去動作及び書き込み動作が正常に行われたか
否かをそれぞれ判定する消去ベリファイ動作及び書き込
みベリファイ動作が含まれる。また、メモリセルごとの
しきい値電圧のばらつきを小さくするために全メモリセ
ルに対して書き込みを行うプリプログラム動作と、しき
い値電圧が異常な値に変化したメモリセルのしきい値電
圧を正常な値に戻すために該メモリセルに弱い書き込み
動作又は消去動作を行うリバース動作とを含んでいても
よい。なお、これらの動作の詳細については後述する。

【００６３】次に書き換え動作検知部１０８及び読み出
し禁止解除制御部１０９について説明する。

【００６４】図２（ａ）は本実施形態に係る書き換え動
作検知部１０８及び読み出し禁止解除制御部１０９の機
能構成を示している。

【００６５】図２（ａ）に示すように、本実施形態の書
き換え動作検知部１０８は、メモリセルアレイ１２１に
対する動作を検知する動作検知回路１３１、メモリセル
アレイ１２１に対する消去動作が正常に行われたか否か
を検知する消去結果判定回路１３２、メモリセルアレイ
１２１に対する書き込み動作が正常に行われたか否かを
検知する書き込み結果判定回路１３３及びメモリセルア
レイ１２１に対して所定の動作手順が行われたか否かを
検知する動作手順検知回路１３４からなる。

【００６６】動作検知回路１３１は、書き換え制御回路
１０６から入力される制御信号８１１に基づいて、メモ
リセルアレイ１２１に対して行われた動作を検知する回
路である。例えば、書き込み動作を指定する制御信号８
１１が入力されることにより、動作検知回路１３１はメ
モリセルアレイ１２１に対する書き込み動作が行われた
ことを検知する。

【００６７】消去結果判定回路１３２及び書き込み結果
判定回路１３３は、入出力制御部１２２から入力される
ベリファイ結果信号８１４に基づいて消去動作及び書き
込み動作がそれぞれ正常に行われたか否かを判断する回
路である。ここで、ベリファイ結果信号８１４は、消去
ベリファイ動作の場合も書き込みベリファイ動作の場合
も同じ信号線に生成されるため、動作検知回路１３１の
検知結果に従って、入力されたベリファイ結果信号８１
４が消去ベリファイ動作による信号であるのか、又は書
き込みベリファイ動作による信号であるのかを判断す
る。

【００６８】動作手順検知回路１３４は、動作検知回路
１３１、消去結果判定回路１３２及び書き込み結果判定
回路１３３において検知されたそれぞれの結果に基づい
てメモリセルアレイ１２１に対して所定の動作手順が行
われたか否かを判断し、メモリセルアレイ１２１の全メ
モリセルに対して所定の動作手順が行われたと判断され
た場合には動作手順検知信号８１５として“１”を出力
し、それ以外の場合には“０”を出力する回路である。
なお、以下の説明においても同様であるが、“０”及び
“１”は信号レベルの違いとして区別し得る２つの状態
を一般的に表しており、低電位状態及び高電位状態のい
ずれであってもよい。

【００６９】ここで、メモリセルアレイ１２１に対する
所定の動作手順とは、例えば、消去動作、正常な消去動
作の確認、書き込み動作及び正常な書き込み動作の確認
が順次行われる動作手順である。

【００７０】また、図２（ａ）に示すように、本実施形
態の読み出し禁止解除制御部１０９は、制御信号８１１
に基づいて読み出し動作を検知するための読み出し動作
検知回路１４１、動作手順検知回路１３４が検知した結
果を保存する動作手順検知レジスタ１４２及び読み出し
禁止を解除するか否かを制御する読み出し禁止解除制御
回路１４３からなる。

【００７１】読み出し動作検知回路１４１は、書き換え
制御回路１０６から入力される制御信号８１１が読み出
し動作を指定する信号であるか否かを判断する回路であ
る。

【００７２】動作手順検知レジスタ１４２は、動作手順
検知回路１３４から入力される動作手順検知信号８１５
が“１”であれば書き込みが行われてセット状態とな
り、動作手順検知信号８１５が“０”であれば消去が行
われてリセット状態となるように構成されている。な
お、動作手順検知レジスタ１４２は揮発性であるため、
半導体装置１０１の電源オン時にはリセット状態であ
る。

【００７３】読み出し禁止解除制御回路１４３は、読み
出し動作検知回路１４１において読み出し動作が検知さ
れた場合に、動作手順検知レジスタ１４２がリセット状
態（消去状態）であれば読み出し禁止解除信号８１６を
“０”にし、セット状態（書き込み状態）であれば読み
出し禁止解除信号８１６を“１”にする回路である。

【００７４】次に外部入出力制御部１０７について説明
する。

【００７５】図２（ｂ）は本実施形態に係る外部入出力
制御部１０７の機能構成を示している。

【００７６】図２（ｂ）に示すように、本実施形態の外
部入出力制御部１０７は、データ信号８１３及びベリフ
ァイ結果信号８１４の外部への出力を制御する出力禁止
制御回路１５１と、外部から入力されたデータをデータ
信号８１３に生成する入力制御回路１５２とによって構
成される。

【００７７】ここで、出力禁止制御回路１５１は、制御
信号８１１が読み出し動作を指定し、且つ読み出し禁止
解除信号８２６が“１”である場合には、入出力制御部
１２２から入力されたデータ信号８１３をデータ入出力
端子８０３を介して外部に出力し、それ以外の場合には
データ信号８１３の出力を禁止する制御を行う。なお、
ベリファイ結果信号８１４は読み出し禁止解除信号８１
６に関わらず出力禁止制御回路１５１を介してデータ入
出力端子８０３を介して外部に出力する。

【００７８】以下に、前述のように構成された本実施形
態の半導体装置１０１の動作について説明する。

【００７９】まず、半導体装置１０１の外部からメモリ
セルアレイに対して行う動作について図１、図２（ａ）
及び図２（ｂ）を参照しながら説明する。

【００８０】書き込み動作は、制御信号入力端子８０１
に書き込み動作を指定する命令を、アドレス入力端子８
０２にメモリセルアレイ１２１における書き込み動作の
対象となるメモリセルを指定するアドレス情報を、デー
タ入出力端子８０３に入力データをそれぞれ外部から入
力することにより行われる。

【００８１】これにより、書き換え制御回路１０６が駆
動して制御信号８１１に書き込み動作を指定する信号
を、またアドレス信号８１２にメモリセルアレイ１２１
のアドレスを指定する信号をそれぞれ生成し、入出力制
御部１２２に出力する。また、入力制御回路１５２が駆
動してデータ入出力端子８０３から入力された入力デー
タをデータ信号８１３として入出力制御部１２２に出力
する。入出力制御部１２２に書き込み動作を指定する制
御信号８１１が入力されると、入出力制御部１２２は、
アドレス信号８１２に指定されたアドレスのメモリセル
を選択するようにデコーダ１２４を制御すると共に、メ
モリセルアレイ１２１を制御してデータ信号８１３とし
て外部から入力されたデータをメモリセルに書き込む。

【００８２】なお、この書き込み動作は、先頭アドレス
からバイト単位又はページ単位で順次連続して行うよう
に制御されていてもよい。

【００８３】書き込みベリファイ動作は、制御信号入力
端子８０１に書き込みベリファイ動作を指定する命令
を、アドレス入力端子８０２にメモリセルアレイ１２１
における書き込みベリファイ動作の対象となるメモリセ
ルを指定するアドレス情報を、データ入出力端子８０３
に比較対象となる入力データをそれぞれ外部から入力す
ることにより行われる。

【００８４】これにより、書き込み動作と同様にして書
き換え制御回路１０６から書き込みベリファイ動作を指
定する制御信号８１１及び消去ベリファイ動作の対象と
なるアドレスを指定するアドレス信号８１２が、また入
力制御回路１５２から比較対象となるデータ信号８１３
が入出力制御部１２２に入力される。入出力制御部１２
２に書き込みベリファイ動作を指定する制御信号８１１
が入力されると、入出力制御部１２２は、まず、アドレ
ス信号８１２に指定されたアドレスのメモリセルを選択
するようにデコーダ１２４を制御すると共に、メモリセ
ルアレイ１２１及びセンスアンプ１２３を駆動してメモ
リセルに書き込まれたデータをセンスアンプ信号として
読み出す。次にセンスアンプ信号として読み出されたデ
ータとデータ信号８１３として入力されたデータとを比
較することにより書き込み動作が正常に行われたか否か
を判定する。読み出されたデータとデータ信号８１３と
して入力されたデータとが完全に一致した場合には、書
き込み動作が正常に行われたと判定れてベリファイ結果
信号８１４に“１”を出力し、それ以外の場合には
“０”にする。

【００８５】なお、書き込みベリファイ動作は、外部か
ら書き込みベリファイ動作を指定する命令を外部から入
力する方法に限らず、書き込み動作の後に一連の動作と
して前述したような書き込みベリファイ動作が行われる
ように設定されても良い。この場合、比較対象となるデ
ータを外部から入力する必要はなく、例えばバッファ部
に保持された書き込み動作時の入力データと、センスア
ンプ信号として読み出されたデータとを比較することに
より判定してもよい。

【００８６】消去動作及び消去ベリファイ動作は、制御
信号入力端子８０１にそれぞれ消去動作及び消去ベリフ
ァイ動作を指定する命令を、アドレス入力端子８０２に
動作の対象となるアドレス情報をそれぞれ外部から入力
することにより行われる。これにより、入出力制御部１
２２には書き換え制御回路１０６を介してそれぞれ消去
動作及び消去ベリファイ動作を指定する制御信号８１１
が入力される。

【００８７】消去動作を指定する制御信号８１１が入力
が入力された場合、入出力制御部１２２は、デコーダ１
２４を制御してアドレス信号８１２に指定されたアドレ
スのメモリセルを選択し、メモリセルアレイ１２１を制
御してデコーダ１２４によって選択されたメモリセルを
消去状態にする。また、消去ベリファイ動作を指定する
制御信号８１１が入力された場合、入出力制御部１２２
は、メモリセルアレイ１２１、センスアンプ１２３及び
デコーダ１２４を駆動して、アドレス信号８１２に指定
されたメモリセルに書き込まれたデータをセンスアンプ
信号として読み出す。次にセンスアンプ信号として読み
出されたデータがすべて消去状態を示すデータであれ
ば、消去動作が正常に行われたと判定してベリファイ結
果信号８１４に“１”を出力し、それ以外の場合にはベ
リファイ結果信号８１４に“０”を出力する。

【００８８】なお、消去ベリファイ動作は、外部から消
去ベリファイ動作を指定する命令を入力する方法に限ら
ず、消去動作の後に一連の動作として前述したような消
去ベリファイ動作が行われるように設定されても良い。

【００８９】また、読み出し動作は、制御信号入力端子
８０１に読み出し動作を指定する命令を、アドレス入力
端子８０２に読み出し動作の対象となるアドレス情報を
それぞれ外部から入力することにより行われる。

【００９０】これにより、書き換え制御回路１０６から
読み出し動作を指定する制御信号８１１及び読み出し動
作の対象となるアドレスを指定するアドレス信号８１２
が入出力制御部１２２に入力される。入出力制御部１２
２は、読み出し動作を指定する制御信号８１１が入力さ
れると、メモリセルアレイ１２１、センスアンプ１２３
及びデコーダ１２４を駆動してアドレス信号８１２に指
定されたメモリセルに書き込まれたデータをセンスアン
プ信号として読み出し、読み出したセンスアンプ信号を
データ信号８１３として出力禁止制御回路１５１に出力
する。ここで、出力禁止制御回路１５１は、読み出し禁
止解除信号８１６が“１”である場合はデータ入出力端
子８０３を介してデータ信号８１３を外部に出力する。
読み出し禁止解除信号８１６が“０”である場合、出力
禁止制御回路１５１はデータ信号８１３の出力を禁止す
るように制御するため、外部への読み出しは完了しな
い。

【００９１】次に、メモリセルアレイ１２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【００９２】図３（ａ）は第１の実施形態に係る半導体
装置１０１の外部への読み出し禁止を解除するための動
作手順を示している。

【００９３】図３（ａ）に示すように、まず、半導体装
置１０１の電源をオンにする。この時、書き換え動作検
知部１０８の動作手順検知レジスタ１４２は、揮発性で
あるためリセット状態である。従って、読み出し禁止解
除制御回路１４３は読み出し禁止解除信号８１６を
“０”にするため、外部入出力制御部１０７の出力禁止
制御回路１５１は、不揮発性メモリブロック１０５から
入力されたデータ信号８１３のデータ入出力端子８０３
への出力を禁止する制御を行う。つまり、出力禁止制御
回路１５１は、電源オン時に必ずメモリセルアレイ１２
１に保持されたデータの外部への出力を禁止する。

【００９４】次に、外部から制御信号入力端子８０１に
消去命令を、アドレス入力端子８０２に全メモリセルを
指定するアドレス情報をそれぞれ入力する。これによ
り、消去動作を指定する制御信号８１１が入出力制御部
１２２に入力されて全メモリセルに対して消去動作を実
行する。この消去動作に伴って、制御信号８１１が動作
検知回路１３１に入力されることにより、全メモリセル
に対して消去動作が実行されたことが動作手順検知回路
１３４に検知される。

【００９５】次に、外部から制御信号入力端子８０１に
消去ベリファイ命令を、アドレス入力端子８０２に全メ
モリセルを指定するアドレス情報をそれぞれ入力する。
これにより、消去ベリファイ動作を指定する制御信号８
１１が不揮発性メモリブロック１０５の入出力制御部１
２２に入力されて全メモリセルに対して消去ベリファイ
動作が実行される。この消去ベリファイ動作に伴って、
消去結果判定回路１３２は、ベリファイ結果信号８１４
が入力されることによって全メモリセルに対する消去動
作が正常に実行されたか否かを判定する。

【００９６】なお、消去ベリファイ動作は、必ずしも外
部から消去ベリファイ命令を入力することにより行われ
る必要はなく、消去動作と一連の工程として、外部から
消去動作を命令することにより行われてもよい。

【００９７】次に、外部から制御信号入力端子８０１、
アドレス入力端子８０２及びデータ入出力端子８０３に
それぞれ書き込み命令、全メモリセルを指定するアドレ
ス及び書き込み用のデータを入力する。これにより、メ
モリセルアレイ１２１の全メモリセルに対する書き込み
動作を行う。ここで、制御信号８１１は動作検知回路１
３１に入力され、書き込み動作が全メモリセルに対して
実行されたことが検知される。

【００９８】次に、外部から制御信号入力端子８０１、
アドレス入力端子８０２及びデータ入出力端子８０３に
それぞれ書き込みベリファイ命令、全メモリセルを指定
するアドレス及び比較対象となるデータを入力する。こ
れにより、メモリセルアレイ１２１の全メモリセルに対
する書き込みベリファイ動作を行う。この書き込みベリ
ファイ動作に伴って、書き込み結果判定回路１３３は、
ベリファイ結果信号８１４が入力されることによって全
メモリセルに対する書き込み動作が正常に実行されたか
否かを判定する。

【００９９】なお、書き込みベリファイ動作は、必ずし
も外部から書き込みベリファイ命令を入力することによ
り行われる必要はなく、書き込み動作と一連の工程とし
て、外部から書き込み動作を命令することにより行われ
てもよい。また、書き込み動作と書き込みベリファイ動
作とを、バイトごと又はページごとに先頭アドレスから
順次連続して交互に行うことにより全メモリセルに対し
て書き込み動作と書き込みベリファイ動作とを行っても
よい。

【０１００】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路１３２において正常な消去動作が確認され、その
後、動作検知回路１３１において書き込み動作が検知さ
れ、続いて書き込み結果判定回路１３３において正常な
動作が確認され、さらにアドレス信号８１２に基づいて
これらの動作がメモリセルアレイ１２１の全メモリセル
に対して行われたことが確認された場合には、動作手順
検知回路１３４は動作手順検知信号８１５を“１”に
し、動作手順検知レジスタ１４２がセット状態にされ
る。

【０１０１】ここで、動作検知回路１３１において消去
動作及び書き込み動作を検知すべきそれぞれの手順に、
それぞれ消去動作及び書き込み動作以外の動作が検知さ
れた場合、又は消去結果判定回路１３２及び書き込み結
果判定回路１３３においてそれぞれ正常な消去動作及び
書き込み動作が確認されなかった場合には、動作手順検
知回路１３４は動作手順検知信号８１５を“０”にする
ため、動作手順検知レジスタ１４２はリセット状態のま
まであり、読み出し禁止解除制御回路１４３は読み出し
禁止解除信号８１６を“０”にする。従って、出力禁止
制御回路１５１は、入出力制御部１２２から入力される
データ信号８１３のデータ入出力端子８０３への出力を
禁止する制御を行うため、読み出し命令を外部から入力
してもメモリセルアレイに保持されたデータは出力され
ない。

【０１０２】このように、メモリセルアレイ１２１の全
メモリセルに対して消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ１４２がセット状
態となり、読み出し禁止解除信号８１６が“１”になる
ため、出力禁止制御回路１５１における読み出し禁止状
態が解除され、外部への読み出しが可能な状態となる。

【０１０３】その後電源をオフにするまで読み出し可能
であり、次に電源をオンにすると動作手順検知レジスタ
１４２は再びリセット状態となるため、出力禁止制御回
路１５１が入出力制御部１２２から入力されたデータの
データ入出力端子８０３への出力を禁止する制御を行
う。

【０１０４】以上説明したように、第１の実施形態の半
導体装置１０１によると、メモリセルアレイ１２１に対
して、まず消去動作が行われ、次に該消去動作が正常に
行われたことが確認され、その後書き込み動作が行わ
れ、続いて該書き込み動作が正常に行われたことが確認
されるという一連の動作手順を鍵として出力禁止制御回
路１５１における読み出し禁止状態が解除される。従っ
て、第３者がメモリセルアレイ１２１のデータを読み出
そうとしても、一連の動作手順を知らないと読み出しを
行うことができないので、確実な機密保護が可能であ
る。

【０１０５】また、鍵となる動作手順に消去動作を含む
ため、第３者がメモリセルアレイ１２１に書き込まれた
データを読み出そうとしても、消去動作の後にのみ読み
出しが可能となるため、第３者がメモリセルアレイ１２
１に保持されたデータを読み出すことは不可能となり、
プログラム又は個人情報等の機密を保護することができ
る。

【０１０６】さらに、鍵となる動作手順に書き込みベリ
ファイ動作による書き込み状態を確認する手順を含むた
め、第３者がＲＯＭライタ等の装置を用いてゲート電圧
を操作してデータの読み出し結果を誤判定させることに
より不正にメモリセルアレイ１２１に保持されたデータ
を読み出すことを防止することができる。すなわち、通
常、書き込まれるデータがすべて同じデータとなること
はなく、ゲート電圧の操作によって個々のメモリセルに
異なるデータが書き込まれた状態を作り出すことはでき
ないため、書き込みベリファイ動作の結果を誤判定させ
ることができず、メモリセルアレイ１２１に保持された
データの機密を確実に保護することができる。

【０１０７】また、動作手順検知レジスタ１４２がリセ
ット状態の場合に出力禁止制御回路１５１におけるデー
タ信号８１３の出力が禁止されるため、電源をオンにす
ると共に外部への読み出しを禁止する制御が行われる。
すなわち、外部から出力禁止の設定を行うことなくメモ
リセルアレイ１２１に保持されたデータの機密を保護す
ることが可能である。また、出力禁止の設定のために別
の不揮発性メモリを必要としないため、半導体装置１０
１のコストを低減することができる。

【０１０８】─外部への読み出し方法の変形例─前述し
たように、メモリセルアレイ１２１に保持されたデータ
の外部への読み出すために必要とされる動作手順は、動
作手順検知回路１３４の構成によって規定されるもので
あり、消去動作、正常な消去状態の確認、書き込み動作
及び正常な書き込み状態の確認が順次行われる方法に限
定される必要はない。以下に、この動作手順の変形例に
ついて述べる。

【０１０９】図３（ｂ）は第１の実施形態の第１の変形
例に係る半導体装置の外部への読み出し禁止を解除する
ための動作手順を示している。

【０１１０】図３（ｂ）に示すように、第１の実施形態
の第１の変形例は、電源をオンにした後、正常な消去動
作の確認及び正常な書き込み動作の確認が順次行われる
ことにより、半導体装置１０１の外部への読み出し禁止
が解除される。

【０１１１】本変形例によると、第１の実施形態と同等
の機密保護の機能を有し、さらに、あらかじめ消去状態
であった場合には消去動作は不要であるため、消去ベリ
ファイ動作のみを行えば良く、不要な消去動作を省略す
ることができる。このため、消去動作に伴うメモリセル
負担を軽減することができ信頼性の低下を防止すること
ができる。

【０１１２】図４（ａ）は第１の実施形態の第２の変形
例に係る半導体装置の外部への読み出し禁止を解除する
ための動作手順を示している。

【０１１３】図４（ａ）に示すように、第１の実施形態
の第２の変形例は、まず、プリプログラム動作を行い、
その後第１の実施形態と同様の手順で書き換え動作及び
ベリファイ動作がメモリセルアレイ１２１の全メモリセ
ルに対して行われることにより、メモリセルアレイ１２
１に保持されたデータの外部への読み出し禁止が解除さ
れる。

【０１１４】ここで、プリプログラム動作とは、消去動
作の前に書き込み動作を行うことにより、全メモリセル
のしきい値を均一にしようとする動作である。具体的
に、プリプログラム動作は、半導体装置１０１の外部か
ら制御信号入力端子８０１及び書き換え制御回路１０６
を介してプリプログラム動作を指定する制御信号８１１
を入出力制御部１２２に入力することにより、入出力制
御部１２２がメモリセルアレイ１２１、センスアンプ１
２３及びデコーダ１２４を駆動して全メモリセルに対し
て書き込み動作を行う。

【０１１５】前述のプリプログラム動作により、消去状
態のメモリセルに対して消去動作が行われることによっ
て生じるしきい値電圧の極端な低下を防ぎ、メモリセル
ごとのしきい値電圧のばらつきを減少させることができ
るため、読み出し判定の誤りを防止することができる。

【０１１６】なお第２の変形例は、プリプログラム動作
の後に消去動作、消去ベリファイ動作及び書き込みベリ
ファイ動作のすべてを行う必要はなく、例えば第１の変
形例のように消去ベリファイ動作と書き込みベリファイ
動作のみを行ってもよい。

【０１１７】図４（ｂ）は第１の実施形態の第３の変形
例に係る半導体装置の外部への読み出し禁止を解除する
ための動作手順を示している。

【０１１８】図４（ｂ）に示すように、第１の実施形態
の第３の変形例は、まず第１の実施形態と同様の手順で
書き換え動作及びベリファイ動作を行った後、リバース
動作を行うことにより、半導体装置の外部への読み出し
禁止が解除される。

【０１１９】ここで、リバース動作とは、消去後にしき
い値電圧が異常な値に変化したメモリセルに対して通常
の動作よりも低い電圧で書き込み動作又は消去動作を行
うことにより、正常なしきい値電圧にする動作である。
具体的に、リバース動作は、半導体装置１０１の外部か
ら制御信号入力端子８０１及び書き換え制御回路１０６
を介してリバース動作を指定する制御信号８１１を入出
力制御部１２２に入力することにより、入出力制御部１
２２がメモリセルアレイ１２１、センスアンプ１２３及
びデコーダ１２４を駆動してしきい値電圧が異常な値と
なったメモリセルを検出し、その後、該メモリセルに対
して通常の動作よりも低い電圧で書き込み動作又は消去
動作を行う。

【０１２０】これにより、メモリセルのしきい値電圧を
均一にすることができ、メモリセルアレイの信頼性を向
上することができる。

【０１２１】なお第３の変形例は、リバース動作の前に
消去動作、消去ベリファイ動作及び書き込みベリファイ
動作のすべてを行う必要はなく、例えば第１の変形例の
ように消去ベリファイ動作と書き込みベリファイ動作の
みを行ってもよい。また、第２の変形例と組み合わせ
て、消去動作の前にプリプログラム動作を行うように設
定してもよい。

【０１２２】第２の変形例又は第３の変形例によると、
読み出し禁止の解除に必要な動作手順がさらに複雑にな
るため、より確実な機密保護が可能となる。さらに、メ
モリセルアレイ１２１におけるメモリセルごとのしきい
値電圧のばらつきを小さくする動作を行うため、メモリ
セルアレイ１２１に保持されたデータの読み出し動作に
おいてしきい値の異常による判定の間違いが生じる可能
性を抑えられるので、より確実なデータの保存が可能と
なる。

【０１２３】さらに、別の変形例として、第１の実施形
態の動作手順において、例えば１バイト又は１ページ等
の所定数のメモリセルごとに先頭アドレスから順次連続
して書き込み動作及び書き込みベリファイ動作を繰り返
して行うことにより、全メモリセルに対する書き込み動
作と正常な書き込み動作の確認を行う方法に限定するこ
とも可能である。具体的には、動作検知回路１３１にお
いて書き込み動作及び書き込みベリファイ動作を検知し
た場合に、動作手順検知回路１３４において、アドレス
信号８１２の指定するアドレスが所定数のメモリセルを
指定していないない場合に動作手順検知信号８１５を
“０”にする。これにより、読み出し禁止を解除するた
めの動作手順をより厳密にすることができると共に、書
き込みの信頼性を向上することができる。

【０１２４】また、動作手順検知回路１３４において、
書き込み動作が終了した後に、書き込まれたデータがす
べて同じデータ（すなわち、全メモリセルが消去状態又
は全メモリセルが書き込み状態）であることを検知した
場合には、動作手順検知信号８１５を“０”にすること
により、書き込み後に全メモリセルがすべて同じ状態と
なることを防ぐことも可能である。これにより、ゲート
電圧の操作による書き込みベリファイ動作の結果の誤判
定を確実に防止できるため、メモリセルアレイ１２１に
保持されたデータの機密を確実に保護することができ
る。

【０１２５】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第１の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０１２６】図５は第２の実施形態に係る半導体装置の
機能構成を示している。

【０１２７】図５に示すように、本実施形態の半導体装
置２０１は、ＣＰＵ１０２、ＲＡＭ１０３、制御回路１
０４、データを記憶するための不揮発性メモリブロック
２０５を備えている。また、半導体装置２０１には、外
部との接続手段として、制御信号入力端子８０１、アド
レス入力端子８０２及びデータ入出力端子８０３が設け
られており、制御信号入力端子８０１及びアドレス入力
端子８０２は書き換え制御回路１０６を介して、またデ
ータ入出力端子８０３は外部入出力制御部１０７を介し
て不揮発性メモリブロック２０５と接続されている。さ
らに、不揮発性メモリブロック２０５に保持されたデー
タの外部への読み出し禁止の設定のために、書き換え動
作検知部２０８及び読み出し禁止解除制御部２０９が設
けられている。

【０１２８】以下に、本実施形態の半導体装置を構成す
る各部について具体的に説明する。

【０１２９】不揮発性メモリブロック２０５は、データ
を記憶するためのメモリセルアレイ２２１、入出力制御
部１２２、センスアンプ１２３及びデコーダ１２４から
なる。メモリセルアレイ２２１は、第１の消去単位２６
１、第２の消去単位２６２、…、第ｎの消去単位２６３
のｎ個（ｎは２以上の整数である）のブロックに分割さ
れ、消去単位ごとの一括消去が可能となるように構成さ
れたフラッシュＥＥＰＲＯＭからなる。

【０１３０】ここで、メモリセルアレイ２２１に対する
動作は、第１の実施形態と同様に、消去動作、書き込み
動作、読み出し動作、消去ベリファイ動作及び書き込み
ベリファイ動作が含まれる。なお、プリプログラム動作
とリバース動作とをさらに含んでいてもよい。

【０１３１】図６（ａ）は第２の実施形態に係る書き換
え動作検知部２０８及び読み出し禁止解除制御部２０９
の機能構成を示している。

【０１３２】図６（ａ）に示すように、本実施形態の書
き換え動作検知部２０８は、動作検知回路１３１、メモ
リセルアレイ２２１に対する消去動作が正常に行われた
か否かを検知する消去結果判定回路２３２、メモリセル
アレイ２２１に対する書き込み動作が正常に行われたか
否かを検知する書き込み結果判定回路２３３及びメモリ
セルアレイ２２１に対して所定の動作手順が行われたか
否かを検知する動作手順検知回路２３４からなる。

【０１３３】消去結果判定回路２３２及び書き込み結果
判定回路２３３は、書き換え制御回路１０６から入力さ
れるアドレス信号８１２に基づいてベリファイ動作の対
象となる消去単位を判断すると共に、入出力制御部１２
２から入力されるベリファイ結果信号８１４に基づい
て、各消去単位ごとに消去動作及び書き込み動作がそれ
ぞれ正常に行われたか否かを判断する回路である。

【０１３４】具体的に、消去結果判定回路２３２では、
ベリファイ結果信号８１４が入力され、且つ該ベリファ
イ結果信号８１４が消去ベリファイ動作の結果であるこ
とを動作検知回路１３１により検知した場合に、アドレ
ス信号８１２に基づいて消去ベリファイ動作の行われた
消去単位を決定し、ベリファイ結果信号８１４に基づい
て該消去単位に対する消去動作が正常に行われたか否か
を判定する。

【０１３５】また、書き込み結果判定回路２３３では、
ベリファイ結果信号８１４が入力され、且つ該ベリファ
イ結果信号８１４が書き込みベリファイ動作の結果であ
ることを動作検知回路１３１により検知した場合に、ア
ドレス信号８１２に基づいて書き込みベリファイ動作の
行われたメモリセルの位置する消去単位を決定すると共
に、アドレス信号８１２及びベリファイ結果信号８１４
に基づいて該消去単位の全メモリセルに対する書き込み
動作が正常に行われたか否かを判定する。

【０１３６】動作手順検知回路２３４は、動作検知回路
１３１、消去結果判定回路２３２及び書き込み結果判定
回路２３３において検知及び判定されたそれぞれの結果
に基づいて、メモリセルアレイ２２１に対して所定の動
作手順が行われたか否かを消去単位ごとに判断し、所定
の動作手順が行われたと判断された場合には、動作手順
検知信号８２５を“１”にし、それ以外の場合には
“０”にする回路である。

【０１３７】ここで、動作手順検知信号８２５は、第１
の消去単位から第ｎの消去単位までのそれぞれに対応し
たｎ個の信号からなり、例えば第２の消去単位２６２に
対して所定の動作手順が行われたと判断された場合に
は、第２の消去単位２６２に対する動作手順検知信号８
２５が“１”となる。

【０１３８】また、図６（ａ）に示すように、本実施形
態の読み出し禁止解除制御部２０９は、読み出し動作検
知回路１４１、動作手順検知回路２３４が検知した結果
を消去単位ごとに保存する動作手順検知レジスタ部２４
２及び読み出し禁止を解除するか否かを消去単位ごとに
制御する読み出し禁止解除制御回路２４３からなる。こ
こで、動作手順検知レジスタ部２４２には、揮発性メモ
リセルからなる第１のレジスタ、第２のレジスタ、…、
第ｎのレジスタのｎ個のレジスタが設けられており、そ
れぞれ第１の消去単位２６１、第２の消去単位２６２、
…、第ｎの消去単位２６３に対応している。

【０１３９】動作手順検知レジスタ部２４２は、アドレ
ス信号８１２に基づいてレジスタを選択すると共に、動
作手順検知信号８２５に基づいて選択されたレジスタに
対する書き込みを行うように構成される。例えばアドレ
ス信号８１２として第２の消去単位２６２を指定する信
号が入力された場合に、第２の消去単位２６２に対する
動作手順検知信号８２５が“１”であれば、第２のレジ
スタは書き込みが行われてセット状態となり、また第２
の消去単位２６２に対する動作手順検知信号８２５が
“０”であれば第２のレジスタは消去が行われてリセッ
ト状態となる。なお、動作手順検知レジスタ部２４２の
各レジスタは揮発性であるため、半導体装置２０１の電
源オン時にはすべてリセット状態である。

【０１４０】読み出し禁止解除制御回路２４３は、読み
出し動作検知回路１４１において読み出し動作が検知さ
れた場合に、アドレス信号８１２と動作手順検知レジス
タ部２４２の各レジスタの書き込み状態とに応じて消去
単位ごとに読み出し禁止解除信号８２６を出力する回路
である。

【０１４１】ここで、読み出し禁止解除信号８２６は、
第１の消去単位から第ｎの消去単位までのそれぞれに対
応したｎ個の信号からなり、例えば、アドレス信号８１
２に第２の消去単位２６２を指定する信号が入力された
場合、第２のレジスタがセット状態であれば第２の消去
単位２６２に対する読み出し禁止解除信号８２６に
“１”を出力し、リセット状態であれば第２の消去単位
２６２に対する読み出し禁止解除信号８２６を“０”を
出力する。

【０１４２】図６（ｂ）は本実施形態に係る外部入出力
制御部２０７の機能構成を示している。

【０１４３】図６（ｂ）に示すように、本実施形態の外
部入出力制御部２０７は、入力制御回路１５２と、デー
タ信号８１３及びベリファイ結果信号８１４の外部への
出力を制御する出力禁止制御回路２５１とによって構成
される。

【０１４４】出力禁止制御回路２５１は、制御信号８１
１、読み出し禁止解除信号８２６及びアドレス信号８１
２に基づいてデータ信号８１３及びベリファイ結果信号
８１４の外部への出力を、メモリセルアレイ２２１の消
去単位ごとに制御する回路である。具体的に、制御信号
８１１が読み出し動作を指定し、且つアドレス信号８１
２に指定される消去単位に対する読み出し禁止解除信号
８２６が“１”であれば、データ信号８１３として入力
されるデータを外部へ出力し、それ以外の場合はデータ
信号８１３の外部への出力を禁止する制御を行う。な
お、ベリファイ結果信号８１４は読み出し禁止解除信号
８２６に関わらずデータ入出力端子８０３を介して外部
に出力される。

【０１４５】以下に、前述のように構成された本実施形
態の半導体装置２０１の動作について説明する。

【０１４６】まず、半導体装置２０１の外部から不揮発
性メモリブロック２０５に対して行う動作について図
５、図６（ａ）及び図６（ｂ）を参照しながら説明す
る。

【０１４７】本実施形態の不揮発性メモリブロック２０
５に対する外部からの動作は、第１の実施形態と同様
に、制御信号入力端子８０１及びアドレス入力端子８０
２にそれぞれ動作を指定する命令及び動作の対象となる
メモリセルのアドレス情報を外部から入力することによ
り行われる。また、書き込み動作及び書き込みベリファ
イ動作においては、データ入出力端子８０３に書き込み
用のデータを入力する。これらの入力に基づいて、書き
換え制御回路１０６及び入力制御回路１５２が駆動して
制御信号８１１、アドレス信号８１２及びデータ信号８
１３が入出力制御部１２２に入力される。

【０１４８】書き込み動作及び書き込みベリファイ動作
は第１の実施形態と同様に行うことができる。

【０１４９】消去動作を指定する制御信号８１１が入力
された場合、入出力制御部１２２は、アドレス信号８１
２に指定された消去単位を選択するようにデコーダ１２
４を制御すると共にメモリセルアレイ２２１を制御して
該消去単位の全メモリセルを消去状態にする。

【０１５０】また、消去ベリファイ動作を指定する制御
信号８１１が入力された場合、入出力制御部１２２は、
アドレス信号８１２によって指定される消去単位に書き
込まれたデータを消去単位の先頭アドレスから順次連続
してセンスアンプ信号として読み出す。次にセンスアン
プ信号として読み出されたデータがすべて消去状態を示
すデータであれば、消去動作が正常に行われたと判定し
てベリファイ結果信号８１４に“１”を出力し、それ以
外の場合にはベリファイ結果信号８１４に“０”を出力
する。

【０１５１】また、入出力制御部１２２に読み出し動作
を指定する制御信号８１１が入力されると、メモリセル
アレイ２２１、センスアンプ１２３及びデコーダ１２４
を駆動し、アドレス信号８１２に指定されたメモリセル
に書き込まれたデータをデータ信号８１３として出力禁
止制御回路２５１に出力する。次に、出力禁止制御回路
２５１は、アドレス信号８１２に基づいて、入出力制御
部１２２から入力された読み出し用のデータ信号８１３
がいずれの消去単位に該当するかを判断し、読み出し禁
止解除信号８２６のうちの該当する消去単位に対する信
号が“１”である場合はデータ入出力端子８０３を介し
てデータ信号８１３を外部に出力する。読み出し禁止解
除信号８２６の該当する消去単位に対する信号が“０”
である場合、出力禁止制御回路２５１はデータ信号８１
３の出力を禁止するように制御するため、外部への読み
出しは完了しない。

【０１５２】次に、メモリセルアレイ２２１に保持され
たデータの外部への読み出し方法について説明する。

【０１５３】第２の実施形態に係る半導体装置２０１の
外部への読み出し禁止を解除するための動作手順は、図
３（ａ）に示した第１の実施形態の動作手順とは、メモ
リセルアレイ２２１に保持されたデータの外部への読み
出し禁止の設定が消去単位ごと行われる点が異なってい
る。以下の説明では、一例として第２の消去単位２６２
に対する読み出し方法について、図３（ａ）を参照しな
がら説明する。

【０１５４】まず、半導体装置２０１の電源をオンにす
る。この時、動作手順検知レジスタ部２４２の各レジス
タは揮発性メモリであるため、すべてリセット状態であ
る。従って、読み出し禁止解除信号８２６はすべて
“０”になるので、外部入出力制御部２０７の出力禁止
制御回路２５１は、すべての消去単位について、不揮発
性メモリブロック２０５から入力されたデータ信号８１
３のデータ入出力端子８０３への出力を禁止する制御を
行う。つまり、出力禁止制御回路２５１は、電源オン時
に必ずメモリセルアレイ２２１のすべての消去単位に保
持されたデータの外部への出力を禁止する。

【０１５５】次に、制御信号入力端子８０１及びアドレ
ス入力端子８０２から書き換え制御回路１０６を介して
消去動作を指定する制御信号８１１及び第２の消去単位
２６２を指定するアドレス信号８１２を入出力制御部１
２２に入力する。これにより、不揮発性メモリブロック
２０５において、第２の消去単位２６２の全メモリセル
に対して消去動作が実行される。この消去動作に伴っ
て、制御信号８１１が動作検知回路１３１に入力される
ことにより、消去動作が実行されたことが動作検知回路
１３１に検知される。

【０１５６】次に、制御信号入力端子８０１及びアドレ
ス入力端子８０２から書き換え制御回路１０６を介して
消去ベリファイ動作を指定する制御信号８１１及びアド
レス信号８１２を入出力制御部１２２に入力する。これ
により、不揮発性メモリブロック２０５において、第２
の消去単位２６２の全メモリセルに対して消去ベリファ
イ動作が実行され、その結果がベリファイ結果信号８１
４として出力される。この消去ベリファイ動作に伴っ
て、消去結果判定回路２３２は、入力されたアドレス信
号８１２及びベリファイ結果信号８１４に基づいて、第
２の消去単位２６２の全メモリセルに対する消去動作が
正常に実行されたか否かを判定する。

【０１５７】次に、制御信号入力端子８０１及びアドレ
ス入力端子８０２から書き換え制御回路１０６を介して
それぞれ書き込み動作を指定する制御信号８１１及び第
２の消去単位２６２を指定するアドレス信号８１２を、
また、データ入出力端子８０３から外部入出力制御部１
０７を介して入力データであるデータ信号８１３を入出
力制御部１２２に入力する。これにより、入出力制御部
１２２及びデコーダ１２４はアドレス信号８１２及びデ
ータ信号８１３に基づいてメモリセルアレイ２２１の書
き込み動作を行う。この動作に伴って、制御信号８１１
は動作検知回路１３１に入力され、書き込み動作が実行
されたことが検知される。

【０１５８】次に、制御信号入力端子８０１及びアドレ
ス入力端子８０２から書き換え制御回路１０６を介して
それぞれ書き込みベリファイ動作を指定する制御信号８
１１及び第２の消去単位２６２の全メモリセルを指定す
るアドレス信号８１２を、また、データ入出力端子８０
３から外部入出力制御部２０７を介して比較対象となる
データ信号８１３を入出力制御部１２２に入力する。こ
れにより、第２の消去単位２６２の全メモリセルに対し
て書き込みベリファイ動作が実行され、その結果がベリ
ファイ結果信号８１４として出力される。この書き込み
ベリファイ動作に伴って、書き込み結果判定回路２３３
は、入力されたアドレス信号８１２及びベリファイ結果
信号８１４に基づいて、第２の消去単位２６２の全メモ
リセルに対する書き込み動作が正常に実行されたか否か
を判定する。

【０１５９】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路２３２において第２の消去単位２６２に対する正常
な消去動作が確認され、その後、動作検知回路１３１に
おいて書き込み動作が検知され、続いて書き込み結果判
定回路２３３において第２の消去単位２６２に対する正
常な動作が確認され、さらにアドレス信号に基づいてこ
れらの動作が第２の消去単位２６２の全メモリセルに対
して行われたことが検知された場合には、動作手順検知
回路２３４は動作手順検知信号８２５のうちの第２の消
去単位２６２に対する信号を“１”にし、動作手順検知
レジスタ部２４２の第２のレジスタがセット状態にされ
る。

【０１６０】ここで、動作検知回路１３１において消去
動作及び書き込み動作を検知すべきそれぞれの手順に、
それぞれ消去動作及び書き込み動作以外の動作が検知さ
れた場合、又は消去結果判定回路２３２及び書き込み結
果判定回路２３３において、それぞれ第２の消去単位に
対する正常な消去動作及び書き込み動作が確認されなか
った場合には、動作手順検知回路２３４は動作手順検知
信号８２５の第２の消去単位２６２に対する信号を
“０”にするため、動作手順検知レジスタ部２４２の第
２のレジスタはリセット状態のままであり、読み出し禁
止解除制御回路２４３は読み出し禁止解除信号８２６の
うちの第２の消去単位２６２に対する信号を“０”にす
る。従って、出力禁止制御回路２５１は、第２の消去単
位２６２から入力されるデータ信号８１３の外部入出力
制御部２０７への出力を禁止する制御を行うため、第２
の消去単位２６２に対する読み出し命令を外部から入力
しても第２の消去単位２６２に保持されたデータは出力
されない。

【０１６１】このように、第２の消去単位２６２の全メ
モリセルに対して、消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ部２４２の第２の
レジスタがセット状態となり、読み出し禁止解除信号８
２６の第２の消去単位２６２に対する信号が“１”にな
るため、出力禁止制御回路２５１における第２の消去単
位２６２の読み出し禁止状態が解除され、外部への読み
出しが可能な状態となる。

【０１６２】その後電源をオフにするまで第２の消去単
位２６２に対する読み出しが可能であり、次に電源をオ
ンにすると動作手順検知レジスタ部２４２のレジスタは
再びすべてリセット状態となるため、出力禁止制御回路
２５１がデータ信号８１３のデータ入出力端子８０３へ
の出力を禁止する制御を行うので、メモリセルアレイ２
２１のすべての消去単位に保持されたデータの機密は保
護された状態となる。

【０１６３】なお、以上に説明したメモリセルアレイ２
２１に保持されたデータの外部への読み出し方法は、第
２の消去単位２６２を例として説明したが、他の消去単
位についても同様に、消去単位ごとに独立して読み出し
を行うことができる。

【０１６４】また、動作手順検知回路２３４の設定を変
更することにより、図３（ｂ）に示す第１の実施形態に
係る第１の変形例のように、正常な消去動作の確認及び
正常な書き込み動作の確認が１つの消去単位に対して順
次行われた場合に、該消去単位に記憶されたデータの外
部への読み出しが可能となるようにしてもよい。勿論、
図４（ａ）に示す第１の実施形態に係る第２の変形例の
ように、プリプログラム動作の検知、消去動作の検知、
正常な消去動作の確認、書き込み動作及び正常な書き込
み動作の確認が１つの消去単位に対して順次行われた場
合、又は図４（ｂ）に示す第１の実施形態に係る第３の
変形例のように、消去動作の検知、正常な消去動作の確
認、書き込み動作、正常な書き込み動作の確認及びリバ
ース動作の検知が１つの消去単位に対して順次行われた
場合に、該消去単位に記憶されたデータの外部への読み
出しが可能となるようにしてもよい。

【０１６５】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
消去単位内の全メモリセルがすべて同じ状態となること
を防ぐ動作手順も第１の実施形態と同様に実施可能であ
る。

【０１６６】以上説明したように、第２の実施形態によ
ると、第１の実施形態と同様の機密保護が可能であるの
に加えて、読み出し禁止の解除を消去単位となるブロッ
クごとに行うため、読み出し禁止の解除を部分的にのみ
行えばよい場合には該当する消去単位のみに対して所定
の動作を行えば良く、全消去を行う必要がない。従っ
て、不必要な消去動作によるメモリセルの信頼性の低下
を防止することができる。

【０１６７】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第１の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０１６８】図７（ａ）及び図７（ｂ）は第３の実施形
態に係る半導体装置の機能構成を示している。

【０１６９】図７（ａ）に示すように、本実施形態の半
導体装置３０１は、ＣＰＵ１０２、ＲＡＭ１０３、制御
回路１０４、データを記憶するための不揮発性メモリブ
ロック３０５を備えている。また、半導体装置３０１に
は、外部との接続手段として、制御信号入力端子８０
１、アドレス入力端子８０２及びデータ入出力端子８０
３が設けられており、制御信号入力端子８０１及びアド
レス入力端子８０２は書き換え制御回路１０６を介し
て、またデータ入出力端子８０３は外部入出力制御部３
０７を介して不揮発性メモリブロック３０５と接続され
ている。さらに、不揮発性メモリブロック３０５に保持
されたデータの外部への読み出し禁止の設定のために、
書き換え動作検知部１０８及び読み出し禁止解除制御部
１０９が設けられている。

【０１７０】また、不揮発性メモリブロック３０５は、
メモリセルアレイ１２１、該メモリセルアレイ１２１に
対する動作を制御する入出力制御部３２２、センスアン
プ１２３及びデコーダ１２４からなる。

【０１７１】本実施形態の書き換え動作検知部１０８及
び読み出し禁止解除制御部１０９は、図２（ａ）に示し
た第１の実施形態の書き換え動作検知部及び読み出し禁
止解除制御部と同様に構成されており、書き換え動作検
知部１０８は、動作検知回路１３１、消去結果判定回路
１３２、書き込み結果判定回路１３３及び動作手順検知
回路１３４からり、また、読み出し禁止解除制御部１０
９は読み出し動作検知回路１４１、動作手順検知レジス
タ１４２及び読み出し禁止解除制御回路１４３からな
る。ただし、読み出し禁止解除制御回路１４３から出力
される読み出し禁止解除信号８１６は、入出力制御部３
２２のデータ出力禁止制御回路３６２に入力される。

【０１７２】また、外部入出力制御部３０７は、データ
入出力端子８０３を介して外部から入力されたデータを
データ信号８１３として入出力制御部３２２に出力する
と共に、入出力制御部３２２から入力されたデータ信号
８１３及びベリファイ結果信号８１４をデータ入出力端
子８０３を介して外部に出力する回路である。

【０１７３】本実施形態は、読み出し禁止解除制御部１
０９から入力される読み出し禁止解除信号８１６が入出
力制御部３２２に入力され、該入出力制御部３２２にお
いて読み出し禁止の制御を行う点が第１の実施形態と異
なっている。

【０１７４】以下に、本実施形態の入出力制御部３２２
について図面を参照しながら説明する。

【０１７５】図７（ｂ）は本実施形態の入出力制御部３
２２の機能構成を示している。

【０１７６】図７（ｂ）に示すように、本実施形態の入
出力制御部３２２は、メモリセルアレイに対する動作が
正常に行われたか否かを判定しその結果を出力するベリ
ファイ結果出力制御回路３６１、メモリセルアレイ１２
１に保持されたデータの出力を制御するデータ出力禁止
制御回路３６２及びメモリセルアレイ１２１へのデータ
の入力を制御するデータ入力制御回路３６３からなる。

【０１７７】データ入力制御回路３６３は、制御信号８
１１及びアドレス信号８１２に基づいて、外部入出力制
御部３０７からデータ信号８１３として入力されたデー
タをセンスアンプ信号８３１としてメモリセルアレイ１
２１に書き込むための回路である。また、データ出力禁
止制御回路３６２は、制御信号８１１及びアドレス信号
８１２に基づいてメモリセルアレイ１２１からセンスア
ンプ信号８３１として読み出されたデータを、データ信
号８１３として出力するか否かの制御を行う回路であ
る。

【０１７８】ここで、データ出力禁止制御回路３６２
は、制御信号８１１に読み出し動作を指定する信号が出
力され、且つ読み出し禁止解除信号８１６が“１”であ
る場合には、センスアンプ信号８３１をデータ信号８１
３として外部入出力制御部３０７に出力し、それ以外の
場合にはデータ信号８１３の出力を禁止する制御が行わ
れる。

【０１７９】また、ベリファイ結果出力制御回路３６１
は、制御信号８１１及びアドレス信号８１２に基づいて
メモリセルアレイ１２１に対する消去ベリファイ動作及
び書き込みベリファイ動作の制御を行い、その結果をベ
リファイ結果信号８１４として外部入出力制御部３０７
に出力する。

【０１８０】以下に、前述のように構成された本実施形
態の半導体装置３０１の動作について説明する。

【０１８１】まず、半導体装置３０１の外部から不揮発
性メモリブロック３０５に対して行う動作について図２
（ａ）、図７（ａ）及び図７（ｂ）を参照しながら説明
する。

【０１８２】本実施形態の不揮発性メモリブロック３０
５に対する外部からの動作は、第１の実施形態と同様
に、制御信号入力端子８０１及びアドレス入力端子８０
２にそれぞれ動作を指定する命令及び動作の対象となる
メモリセルのアドレス情報を外部から入力することによ
り行われる。また、書き込み動作及び書き込みベリファ
イ動作においては、データ入出力端子８０３に書き込み
用のデータを入力する。これらの入力に基づいて、書き
換え制御回路１０６及び外部入出力制御部３０７が駆動
して制御信号８１１、アドレス信号８１２及びデータ信
号８１３が入出力制御部３２２に入力される。

【０１８３】入出力制御部３２２に書き込み動作を指定
する制御信号８１１が入力されると、入出力制御部３２
２は、アドレス信号８１２に指定されたアドレスのメモ
リセルを選択するようにデコーダ１２４を制御する。ま
た、データ入力制御回路３６３がメモリセルアレイ１２
１を制御してデータ信号８１３として外部から入力され
たデータをメモリセルに書き込む。

【０１８４】なお、この書き込み動作は、先頭アドレス
からバイト単位又はページ単位で順次連続して行っても
よい。

【０１８５】入出力制御部３２２に書き込みベリファイ
動作を指定する制御信号８１１が入力されると、入出力
制御部３２２は、まず、アドレス信号８１２に指定され
たアドレスのメモリセルを選択するようにデコーダ１２
４を制御する。また、ベリファイ結果出力制御回路３６
１がメモリセルアレイ１２１及びセンスアンプ１２３を
駆動してメモリセルに書き込まれたデータをセンスアン
プ信号８３１として読み出す。次に、ベリファイ結果出
力制御回路３６１において、センスアンプ信号８３１と
して読み出されたデータとデータ信号８１３として入力
されたデータとを比較することにより書き込み動作が正
常に行われたか否かを判定する。ベリファイ結果出力制
御回路３６１は、読み出されたデータとデータ信号８１
３として入力されたデータとが完全に一致した場合に
は、書き込み動作が正常に行われたと判定してベリファ
イ結果信号８１４に“１”を出力し、それ以外の場合に
は“０”にする。

【０１８６】消去動作を指定する制御信号８１１が入力
が入力された場合、入出力制御部３２２は、アドレス信
号８１２に指定されたメモリセルを選択するようにデコ
ーダ１２４を制御すると共にメモリセルアレイ１２１を
制御して選択されたメモリセルを消去状態にする。

【０１８７】また、消去ベリファイ動作を指定する制御
信号８１１が入力された場合、ベリファイ結果出力制御
回路３６１は、メモリセルアレイ１２１、センスアンプ
１２３及びデコーダ１２４を駆動してメモリセルに書き
込まれたデータをセンスアンプ信号８３１として読み出
し、センスアンプ信号８３１として読み出されたデータ
がすべて消去状態を示すデータであれば、消去動作が正
常に行われたと判定してベリファイ結果信号８１４に
“１”を出力し、それ以外の場合にはベリファイ結果信
号８１４に“０”を出力する。

【０１８８】また、入出力制御部３２２に読み出し動作
を指定する制御信号８１１が入力された場合、まず、デ
ータ出力禁止制御回路３６２は、メモリセルアレイ１２
１、センスアンプ１２３及びデコーダ１２４を駆動し、
アドレス信号８１２に指定されたメモリセルに書き込ま
れたデータをセンスアンプ信号８３１として読み出す。
ここで、データ出力禁止制御回路３６２は、読み出し禁
止解除信号８１６が“１”である場合は、センスアンプ
信号８３１をデータ信号８１３として外部入出力制御部
３０７に出力する。読み出し禁止解除信号８１６が
“０”である場合、データ出力禁止制御回路３６２は、
センスアンプ信号８３１からデータ信号８１３を生成し
ないするように制御するため、読み出し動作は行われな
い。

【０１８９】次に、メモリセルアレイ１２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０１９０】第３の実施形態に係る半導体装置３０１の
外部への読み出し禁止を解除するための動作手順は、図
３（ａ）に示した第１の実施形態の動作手順と同様であ
るが、メモリセルアレイ１２１に保持されたデータの外
部への読み出し禁止の設定が、入出力制御部３２２にお
いて行われる点が異なっている。以下の説明では、本実
施形態のメモリセルアレイ１２１に対する読み出し方法
について、図３（ａ）を参照しながら説明する。

【０１９１】まず、半導体装置３０１の電源をオンにす
る。この時、動作手順検知レジスタ１４２はリセット状
態であるため、読み出し禁止解除制御回路１４３が読み
出し禁止解除信号８１６に“０”を出力するので、セン
スアンプ信号８３１として読み出されたデータの出力を
禁止する制御を行う。つまり、データ出力禁止制御回路
３６２は、電源オン時に必ずメモリセルアレイ１２１に
保持されたデータの不揮発性メモリブロック３０５から
の出力を禁止する。

【０１９２】次に、第１の実施形態と同様にして、外部
から消去動作、消去ベリファイ動作、書き込み動作及び
書き込みベリファイ動作を順次行う。

【０１９３】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路１３２において正常な消去動作が確認され、その
後、動作検知回路１３１において書き込み動作が検知さ
れ、続いて書き込み結果判定回路１３３において正常な
動作が確認された場合には、動作手順検知回路１３４は
動作手順検知信号８１５を“１”にする。

【０１９４】ここで、動作検知回路１３１において消去
動作及び書き込み動作を検知すべきそれぞれの手順に、
それぞれ消去動作及び書き込み動作以外の動作が検知さ
れた場合、又は消去結果判定回路１３２及び書き込み結
果判定回路１３３においてそれぞれ正常な消去動作及び
書き込み動作が確認されなかった場合には、動作手順検
知回路１３４は動作手順検知信号８１５を“０”にする
ため、動作手順検知レジスタ１４２はリセット状態のま
まとなり、読み出し禁止解除制御回路１４３は読み出し
禁止解除信号８１６を“０”にする。従って、データ出
力禁止制御回路３６２は、メモリセルアレイ１２１から
入力されるセンスアンプ信号８３１をデータ信号８１３
として出力しないような制御を行うため、読み出し命令
を外部から入力してもメモリセルアレイ１２１に保持さ
れたデータは不揮発性メモリブロック３０５から読み出
されない。

【０１９５】このように、メモリセルアレイ１２１の全
メモリセルに対して消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ１４２がセット状
態となり、読み出し禁止解除信号が“１”になるため、
データ出力禁止制御回路３６２における読み出し禁止状
態が解除され、外部への読み出しが可能な状態となる。

【０１９６】その後電源をオフにするまで読み出しが可
能であり、次に電源をオンにすると動作手順検知レジス
タ１４２は再びリセット状態となるので、データ出力禁
止制御回路３６２がデータ信号８１３の出力を禁止する
制御を行うため、メモリセルアレイ１２１に保持された
データの機密は保護された状態となる。

【０１９７】なお、動作手順検知回路１３４の設定を変
更することにより、図３（ｂ）に示す第１の実施形態に
係る第１の変形例のように、正常な消去動作の確認及び
正常な書き込み動作の確認が順次行われた場合のみ外部
への読み出しを可能としてもよい。勿論、図４（ａ）に
示す第１の実施形態に係る第２の変形例のように、プリ
プログラム動作の検知、消去動作の検知、正常な消去動
作の確認、書き込み動作及び正常な書き込み動作の確認
が順次行われた場合、又は図４（ｂ）に示す第１の実施
形態に係る第３の変形例のように、消去動作の検知、正
常な消去動作の確認、書き込み動作、正常な書き込み動
作の確認及びリバース動作の検知が順次行われた場合の
み外部への読み出しを可能としてもよい。

【０１９８】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
全メモリセルがすべて同じ状態となることを防ぐ動作手
順も第１の実施形態と同様に実施可能である。

【０１９９】以上説明したように、第３の実施形態によ
ると、第１の実施形態と同様の機密保護が可能であるの
に加えて、メモリセルアレイ１２１に保持されたデータ
は不揮発性メモリブロック１０５から読み出されないた
め、例えば入出力制御部３２２と外部入出力制御部３０
７との間のデータ信号８１３を解析する等の行為によっ
て第３者がデータを不正に利用することを防止すること
ができ、より確実な機密保護が可能となる。

【０２００】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第２及び第３の実施形態と同一の
機能構成を有する構成要素については同一の符号を付す
ことにより説明を省略する。

【０２０１】図８（ａ）及び図８（ｂ）は第４の実施形
態に係る半導体装置の機能構成を示している。

【０２０２】図８（ａ）に示すように、本実施形態の半
導体装置４０１は、ＣＰＵ１０２、ＲＡＭ１０３、制御
回路１０４、データを記憶するための不揮発性メモリブ
ロック４０５を備えている。また、半導体装置４０１に
は、外部との接続手段として、制御信号入力端子８０
１、アドレス入力端子８０２及びデータ入出力端子８０
３が設けられており、制御信号入力端子８０１及びアド
レス入力端子８０２は書き換え制御回路１０６を介し
て、またデータ入出力端子８０３は外部入出力制御部３
０７を介して不揮発性メモリブロック４０５と接続され
ている。さらに、不揮発性メモリブロック４０５に保持
されたデータの外部への読み出し禁止の設定のために、
書き換え動作検知部２０８及び読み出し禁止解除制御部
２０９が設けられている。

【０２０３】また、不揮発性メモリブロック４０５は、
メモリセルアレイ２２１、該メモリセルアレイ２２１に
対する動作を制御する入出力制御部４２２、センスアン
プ１２３及びデコーダ１２４からなり、メモリセルアレ
イ２２１は第１の消去単位２６１、第２の消去単位２６
２、…、第ｎの消去単位２６３のｎ個（ｎは２以上の整
数である）のブロックに分割されたフラッシュＥＥＰＲ
ＯＭからなる。

【０２０４】本実施形態の書き換え動作検知部２０８及
び読み出し禁止解除制御部２０９は、図６（ａ）に示し
た第２の実施形態の書き換え動作検知部２０８及び読み
出し禁止解除制御部２０９と同様に構成されており、書
き換え動作検知部２０８は、動作検知回路１３１、消去
結果判定回路２３２、書き込み結果判定回路２３３及び
動作手順検知回路２３４からり、また、読み出し禁止解
除制御部２０９は読み出し動作検知回路１４１、動作手
順検知レジスタ部２４２及び読み出し禁止解除制御回路
２４３からなる。ただし、読み出し禁止解除制御回路２
４３から出力される読み出し禁止解除信号８２６は、入
出力制御部４２２のデータ出力禁止制御回路４６２に入
力される。

【０２０５】本実施形態は、読み出し禁止解除制御部２
０９から入力される読み出し禁止解除信号８２６が入出
力制御部４２２に入力され、該入出力制御部４２２にお
いて読み出し禁止の制御を行う点が第２の実施形態と異
なっている。

【０２０６】以下に、本実施形態の半導体装置を前述の
ように構成する各部の機能構成を具体的に説明する。

【０２０７】図８（ｂ）は本実施形態の入出力制御部４
２２の機能構成を示している。

【０２０８】図８（ｂ）に示すように、本実施形態の入
出力制御部４２２は、ベリファイ結果出力制御回路４６
１、メモリセルアレイ２２１に保持されたデータの出力
を制御するデータ出力禁止制御回路４６２及びメモリセ
ルアレイ２２１へのデータの入力を制御するデータ入力
制御回路３６３からなる。

【０２０９】データ出力禁止制御回路４６２は、制御信
号８１１及びアドレス信号８１２に基づいてメモリセル
アレイ２２１からセンスアンプ信号８３１として読み出
されたデータを、データ信号８１３として出力するか否
かの制御を消去単位ごとに行う回路である。

【０２１０】ここで、データ出力禁止制御回路４６２
は、制御信号８１１が読み出し動作を指定し、且つアド
レス信号８１２に指定される消去単位に対する読み出し
禁止解除信号８２６が“１”である場合には、センスア
ンプ信号８３１をデータ信号８１３として外部入出力制
御部３０７に出力し、それ以外の場合にはデータ信号８
１３の外部への出力を禁止する制御を行う。なお、ベリ
ファイ結果信号８１４は読み出し禁止解除信号８２６に
関わらずデータ入出力端子８０３を介して外部に出力さ
れる。

【０２１１】以下に、前述のように構成された本実施形
態の半導体装置４０１の動作について説明する。

【０２１２】まず、半導体装置４０１の外部から不揮発
性メモリブロック４０５に対して行う動作について図６
（ａ）、図８（ａ）及び図８（ｂ）を参照しながら説明
する。

【０２１３】本実施形態の不揮発性メモリブロック４０
５に対する外部からの動作は、第１の実施形態と同様
に、制御信号入力端子８０１及びアドレス入力端子８０
２にそれぞれ動作を指定する命令及び動作の対象となる
メモリセルのアドレス情報を外部から入力することによ
り行われる。また、書き込み動作及び書き込みベリファ
イ動作においては、データ入出力端子８０３に書き込み
用のデータを入力する。これらの入力に基づいて、書き
換え制御回路１０６及び外部入出力制御部３０７が駆動
して制御信号８１１、アドレス信号８１２及びデータ信
号８１３が入出力制御部３２２に入力される。

【０２１４】書き込み動作及び書き込みベリファイ動作
は、第３の実施形態と同様に行うことができる。

【０２１５】消去動作を指定する制御信号８１１が入力
が入力された場合、入出力制御部４２２は、アドレス信
号８１２に指定された消去単位を選択するようにデコー
ダ１２４を制御すると共にメモリセルアレイ２２１を制
御して該消去単位の全メモリセルを消去状態にする。

【０２１６】また、消去ベリファイ動作を指定する制御
信号８１１が入力された場合、ベリファイ結果出力制御
回路４６１は、メモリセルアレイ２２１、センスアンプ
１２３及びデコーダ１２４を駆動して、アドレス信号８
１２に指定された消去単位の先頭アドレスから順次連続
してセンスアンプ信号８３１として読み出す。センスア
ンプ信号８３１として読み出されたデータがすべて消去
状態を示すデータであれば、消去動作が正常に行われた
と判定してベリファイ結果信号８１４に“１”を出力
し、それ以外の場合にはベリファイ結果信号８１４に
“０”を出力する。

【０２１７】また、入出力制御部４２２に読み出し動作
を指定する制御信号８１１が入力された場合、まず、デ
ータ出力禁止制御回路４６２は、メモリセルアレイ２２
１、センスアンプ１２３及びデコーダ１２４を駆動し、
アドレス信号８１２に指定されたメモリセルに書き込ま
れたデータをセンスアンプ信号８３１として読み出す。
ここで、データ出力禁止制御回路４６２は、アドレス信
号８１２に基づいて、メモリセルアレイ２２１から読み
出されたセンスアンプ信号８３１がいずれの消去単位に
該当するかを判断し、読み出し禁止解除信号８２６のう
ちの該当する消去単位に対する信号が“１”である場合
はセンスアンプ信号８３１をデータ信号８１３として外
部入出力制御部３０７に出力する。読み出し禁止解除信
号８２６の該当する消去単位に対する信号が“０”であ
る場合、データ出力禁止制御回路４６２はデータ信号８
１３の出力を禁止するように制御するため、外部への読
み出しは完了しない。データ出力禁止制御回路４６２
は、センスアンプ信号８３１からデータ信号８１３を生
成しないするように制御するため、読み出し動作は行わ
れない。

【０２１８】次に、メモリセルアレイ２２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０２１９】第４の実施形態に係る半導体装置４０１の
外部への読み出し禁止を解除するための動作手順は、第
２の実施形態の動作手順と同様であるが、メモリセルア
レイ２２１に保持されたデータの外部への読み出し禁止
の設定が、入出力制御部４２２において行われる点が異
なっている。以下の説明では、一例として第２の消去単
位２６２に対する読み出し方法について、図３（ａ）を
参照しながら説明する。

【０２２０】まず、半導体装置４０１の電源をオンにす
る。この時、動作手順検知レジスタ部２４２の各レジス
タはリセット状態である。従って、読み出し禁止解除信
号８２６はすべて“０”になるので、入出力制御部４２
２のデータ出力禁止制御回路４６２は、すべての消去単
位について、センスアンプ信号８３１として読み出され
たデータの外部入出力制御部３０７への出力を禁止する
制御を行う。つまり、データ出力禁止制御回路４６２
は、電源オン時に必ずメモリセルアレイ２２１のすべて
の消去単位に保持されたデータの不揮発性メモリブロッ
ク４０５からの出力を禁止する。

【０２２１】次に、第２の実施形態と同様にして、第２
の消去単位２６２の全メモリセルに対して、外部から消
去動作、消去ベリファイ動作、書き込み動作及び書き込
みベリファイ動作を順次行う。

【０２２２】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路２３２において第２の消去単位２６２に対する正常
な消去動作が確認され、その後、動作検知回路１３１に
おいて書き込み動作が検知され、続いて書き込み結果判
定回路２３３において第２の消去単位２６２に対する正
常な動作が確認された場合には、動作手順検知回路２３
４は動作手順検知信号８２５のうちの第２の消去単位２
６２に対する信号を“１”にし、動作手順検知レジスタ
部２４２の第２のレジスタがセット状態にされる。

【０２２３】ここで、動作検知回路１３１において、消
去動作及び書き込み動作を検知すべきそれぞれの手順
に、それぞれ消去動作及び書き込み動作以外の動作が検
知された場合、又は消去結果判定回路２３２及び書き込
み結果判定回路２３３においてそれぞれ正常な消去動作
及び書き込み動作が確認されなかった場合には、動作手
順検知回路２３４は動作手順検知信号８２５のうちの第
２の消去単位２６２に対する信号をを“０”にするた
め、動作手順検知レジスタ部２４２の第２のレジスタは
リセット状態のままとなり、読み出し禁止解除制御回路
２４３は読み出し禁止解除信号８２６のうちの第２の消
去単位２６２に対する信号を“０”にする。従って、デ
ータ出力禁止制御回路４６２は、第２の消去単位２６２
から入力されるセンスアンプ信号８３１をデータ信号８
１３として出力しないような制御を行うため、読み出し
命令を外部から入力しても第２の消去単位２６２に保持
されたデータは不揮発性メモリブロック４０５から読み
出されない。

【０２２４】このように、第２の消去単位２６２の全メ
モリセルに対して、消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ部２４２の第２の
レジスタがセット状態となり、読み出し禁止解除信号の
うちの第２の消去単位２６２に対する信号が“１”にな
るため、データ出力禁止制御回路４６２における第２の
消去単位２６２に対する読み出し禁止状態が解除され、
第２の消去単位２６２に保持されたデータの外部への読
み出しが可能な状態となる。

【０２２５】その後電源をオフにするまで第２の消去単
位２６２に対する読み出しが可能であり、次に電源をオ
ンにすると動作手順検知レジスタ部２４２のレジスタは
再びすべてリセット状態となるため、データ出力禁止制
御回路４６２がデータ信号８１３の出力を禁止する制御
を行うので、メモリセルアレイ２２１のすべての消去単
位に保持されたデータの機密は保護された状態となる。

【０２２６】なお、以上に説明したメモリセルアレイ２
２１に保持されたデータの外部への読み出し方法は、第
２の消去単位２６２を例として説明したが、他の消去単
位についても同様に、消去単位ごとに独立して読み出し
を行うことができる。

【０２２７】また、動作手順検知回路２３４の設定を変
更することにより、図３（ｂ）に示す第１の実施形態に
係る第１の変形例のように、正常な消去動作の確認及び
正常な書き込み動作の確認が１つの消去単位に対して順
次行われた場合に、該消去単位に記憶されたデータの外
部への読み出しが可能となるようにしてもよい。勿論、
図４（ａ）に示す第１の実施形態に係る第２の変形例の
ように、プリプログラム動作の検知、消去動作の検知、
正常な消去動作の確認、書き込み動作及び正常な書き込
み動作の確認が１つの消去単位に対して順次行われた場
合、又は図４（ｂ）に示す第１の実施形態に係る第３の
変形例のように、消去動作の検知、正常な消去動作の確
認、書き込み動作、正常な書き込み動作の確認及びリバ
ース動作の検知が１つの消去単位に対して順次行われた
場合に、該消去単位に記憶されたデータの外部への読み
出しが可能となるようにしてもよい。

【０２２８】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
消去単位内の全メモリセルがすべて同じ状態となること
を防ぐ動作手順も第１の実施形態と同様に実施可能であ
る。

【０２２９】以上説明したように、第４の実施形態によ
ると、第２の実施形態と同様の効果を得られるのに加え
て、メモリセルアレイ２２１に保持されたデータは、不
揮発性メモリブロック４０５よりも外に出力されないた
め、例えば入出力制御部４２２と外部入出力制御部３０
７との間のデータ信号８１３を解析する等の行為によっ
てデータを不正に利用されることを防止することがで
き、より確実な機密保護が可能となる。

【０２３０】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第３の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０２３１】図９は第５の実施形態に係る半導体装置の
機能構成を示している。

【０２３２】図９に示すように、本実施形態の半導体装
置５０１は、ＣＰＵ５０２、ＲＡＭ５０３、制御回路５
０４及び不揮発性メモリブロック３０５を備え、制御バ
ス５１０を介してそれぞれが互いに接続されている。ま
た、半導体装置５０１には、外部との接続手段として入
出力端子８０４がＣＰＵ５０２、ＲＡＭ５０３及び制御
回路５０４のそれぞれと接続するように設けられてい
る。さらに、不揮発性メモリブロック３０５に保持され
たデータの外部への読み出し禁止の設定のために、書き
換え動作検知部１０８及び読み出し禁止解除制御部１０
９が設けられている。

【０２３３】また、不揮発性メモリブロック３０５は、
メモリセルアレイ１２１、入出力制御部３２２、センス
アンプ１２３及びデコーダ１２４からなり、入出力制御
部３２２は、図７（ｂ）に示した第３の実施形態の入出
力制御部３２２と同様に、ベリファイ結果出力制御回路
３６１、データ出力禁止制御回路３６２及びデータ入力
制御回路３６３によって構成されている。

【０２３４】本実施形態の書き換え動作検知部１０８及
び読み出し禁止解除制御部１０９は、図２（ａ）に示し
た第１の実施形態の書き換え動作検知部１０８及び読み
出し禁止解除制御部１０９と同様に構成されており、書
き換え動作検知部１０８は、動作検知回路１３１、消去
結果判定回路１３２、書き込み結果判定回路１３３及び
動作手順検知回路１３４からり、また、読み出し禁止解
除制御部１０９は読み出し動作検知回路１４１、動作手
順検知レジスタ１４２及び読み出し禁止解除制御回路１
４３からなる。ただし、読み出し禁止解除制御回路１４
３から出力される読み出し禁止解除信号８１６は、入出
力制御部３２２のデータ出力禁止制御回路３６２に入力
される。

【０２３５】本実施形態は、外部からの不揮発性メモリ
ブロック３０５に対する動作が、ＣＰＵ５０２、ＲＡＭ
５０３及び制御回路５０４を介して制御される点が第３
の実施形態と異なっている。

【０２３６】以下に、前述のように構成された本実施形
態の半導体装置５０１の動作について説明する。

【０２３７】まず、半導体装置５０１の外部から不揮発
性メモリブロック３０５に対して行う動作について図２
（ａ）、図７（ｂ）及び図９を参照しながら説明する。

【０２３８】本実施形態の不揮発性メモリブロック３０
５に対する外部からの動作は、入出力端子８０４に動作
を指定する命令、動作の対象となるメモリセルのアドレ
ス情報及び書き込み用のデータ等の制御情報を入力する
ことにより行われる。これにより、ＣＰＵ５０２は、入
力された制御情報に基づいて、制御信号８１１、アドレ
ス信号８１２及びデータ信号８１３を生成し、不揮発性
メモリブロック３０５の入出力制御部３２２に出力す
る。

【０２３９】入出力制御部３２２は、入力された制御信
号８１１に指定される動作に基づいて、第３の実施形態
と同様にしてメモリセルアレイ１２１、センスアンプ１
２３及びデコーダ１２４を駆動し、書き込み動作、書き
込みベリファイ動作、消去動作、消去ベリファイ動作及
び読み出し動作を行う。

【０２４０】書き込みベリファイ動作及び消去ベリファ
イ動作において、ベリファイ結果出力制御回路３６１
は、ベリファイ結果信号８１４をＣＰＵ５０２に出力す
る。また、読み出し動作においてデータ出力禁止制御回
路３６２は読み出し禁止解除信号８１６が“１”であれ
ばデータ信号８１３をＣＰＵ５０２に出力し、読み出し
禁止解除信号８１６が“０”であればデータ出力禁止制
御回路３６２は、センスアンプ信号８３１からデータ信
号８１３を生成しないするように制御するため、読み出
し動作は行われない。

【０２４１】次に、メモリセルアレイ１２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０２４２】第５の実施形態に係る半導体装置５０１の
外部への読み出し禁止を解除するための動作手順は、第
３の実施形態の動作手順と同様であるが、不揮発性メモ
リブロック３０５に対する外部からの動作がＣＰＵ５０
２を介して制御される点が異なっている。以下の説明で
は、本実施形態のメモリセルアレイ１２１に対する読み
出し方法について、図３（ａ）に示した動作手順を参照
しながら説明する。

【０２４３】まず、半導体装置５０１の電源をオンにす
る。この時、動作手順検知レジスタ１４２はリセット状
態であるため、読み出し禁止解除制御回路１４３が読み
出し禁止解除信号８１６に“０”を出力するので、セン
スアンプ信号８３１として読み出されたデータの出力を
禁止する制御を行う。つまり、データ出力禁止制御回路
３６２は、電源オン時に必ずメモリセルアレイ１２１に
保持されたデータの不揮発性メモリブロック３０５から
ＣＰＵ５０２への出力を禁止する。

【０２４４】次に、入出力端子８０４に制御情報を入力
することにより、ＣＰＵ５０２を介して外部から消去動
作、消去ベリファイ動作、書き込み動作及び書き込みベ
リファイ動作を順次行う。

【０２４５】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路１３２において正常な消去動作が確認され、その
後、動作検知回路１３１において書き込み動作が検知さ
れ、続いて書き込み結果判定回路１３３において正常な
動作が確認された場合には、動作手順検知回路１３４は
動作手順検知信号８１５を“１”にする。

【０２４６】ここで、動作検知回路１３１において消去
動作及び書き込み動作を検知すべきそれぞれの手順に、
それぞれ消去動作及び書き込み動作以外の動作が検知さ
れた場合、又は消去結果判定回路１３２及び書き込み結
果判定回路１３３においてそれぞれ正常な消去動作及び
書き込み動作が確認されなかった場合には、動作手順検
知回路１３４は動作手順検知信号８１５を“０”にする
ため、動作手順検知レジスタ１４２はリセット状態のま
まとなり、読み出し禁止解除制御回路１４３は読み出し
禁止解除信号８１６を“０”にする。従って、データ出
力禁止制御回路３６２は、メモリセルアレイ１２１から
入力されるセンスアンプ信号８３１をデータ信号８１３
として出力しないような制御を行うため、読み出し命令
を外部から入力してもメモリセルアレイ１２１に保持さ
れたデータは不揮発性メモリブロック３０５からＣＰＵ
５０２に読み出されない。

【０２４７】このように、メモリセルアレイ１２１の全
メモリセルに対して消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ１４２がセット状
態となり、読み出し禁止解除信号８１６が“１”になる
ため、データ出力禁止制御回路３６２における読み出し
禁止状態が解除され、ＣＰＵ５０２の制御により外部へ
の読み出しが可能な状態となる。

【０２４８】その後電源をオフにするまで読み出しが可
能であり、次に電源をオンにすると動作手順検知レジス
タ１４２は再びリセット状態となるので、データ出力禁
止制御回路３６２がデータ信号８１３の出力を禁止する
制御を行うため、メモリセルアレイ１２１に保持された
データの機密は保護された状態となる。

【０２４９】なお、動作手順検知回路１３４の設定を変
更することにより、図３（ｂ）に示す第１の実施形態に
係る第１の変形例のように、正常な消去動作の確認及び
正常な書き込み動作の確認が順次行われた場合のみ外部
への読み出しを可能としてもよい。勿論、図４（ａ）に
示す第１の実施形態に係る第２の変形例のように、プリ
プログラム動作の検知、消去動作の検知、正常な消去動
作の確認、書き込み動作及び正常な書き込み動作の確認
が順次行われた場合、又は図４（ｂ）に示す第１の実施
形態に係る第３の変形例のように、消去動作の検知、正
常な消去動作の確認、書き込み動作、正常な書き込み動
作の確認及びリバース動作の検知が順次行われた場合の
み外部への読み出しを可能としてもよい。

【０２５０】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
全メモリセルがすべて同じ状態となることを防ぐ動作手
順も第１の実施形態と同様に実施可能である。

【０２５１】以上説明したように、第５の実施形態によ
ると、第１の実施形態と同様の機密保護が可能であるの
に加えて、メモリセルアレイ１２１に保持されたデータ
は、不揮発性メモリブロック１０５よりも外に出力され
ないため、例えば制御バス５１０上のデータ信号８１３
を解析する等の行為によってデータを不正に利用される
ことを防止することができ、より確実な機密保護が可能
となる。

【０２５２】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第４の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０２５３】図１０は第６の実施形態に係る半導体装置
の機能構成を示している。

【０２５４】図１０に示すように、本実施形態の半導体
装置６０１は、ＣＰＵ６０２、ＲＡＭ６０３、制御回路
６０４及び不揮発性メモリブロック４０５を備え、制御
バス６１０を介してそれぞれが互いに接続されている。
また、半導体装置６０１には、外部との接続手段として
入出力端子８０４がＣＰＵ６０２、ＲＡＭ６０３及び制
御回路６０４のそれぞれと接続するように設けられてい
る。さらに、不揮発性メモリブロック４０５に保持され
たデータの外部への読み出し禁止の設定のために、書き
換え動作検知部２０８及び読み出し禁止解除制御部２０
９が設けられている。

【０２５５】また、不揮発性メモリブロック４０５は、
メモリセルアレイ２２１、入出力制御部４２２、センス
アンプ１２３及びデコーダ１２４からなり、メモリセル
アレイ２２１は第１の消去単位２６１、第２の消去単位
２６２、…、第ｎの消去単位２６３のｎ個（ｎは２以上
の整数である）のブロックに分割されたフラッシュＥＥ
ＰＲＯＭからなる。

【０２５６】入出力制御部４２２は、図８（ｂ）に示し
た第４の実施形態の入出力制御部４２２と同様に、ベリ
ファイ結果出力制御回路４６１、データ出力禁止制御回
路４６２及びデータ入力制御回路３６３によって構成さ
れている。

【０２５７】本実施形態の書き換え動作検知部２０８及
び読み出し禁止解除制御部２０９は、図６（ａ）に示し
た第２の実施形態の書き換え動作検知部２０８及び読み
出し禁止解除制御部２０９と同様に構成されており、書
き換え動作検知部２０８は、動作検知回路１３１、消去
結果判定回路２３２、書き込み結果判定回路２３３及び
動作手順検知回路２３４からり、また、読み出し禁止解
除制御部２０９は読み出し動作検知回路１４１、動作手
順検知レジスタ部２４２及び読み出し禁止解除制御回路
２４３からなる。ただし、読み出し禁止解除制御回路２
４３から出力される読み出し禁止解除信号８２６は、入
出力制御部４２２のデータ出力禁止制御回路４６２に入
力される。

【０２５８】本実施形態は、外部からの不揮発性メモリ
ブロック４０５に対する動作が、ＣＰＵ６０２、ＲＡＭ
６０３及び制御回路６０４を介して制御される点が第４
の実施形態と異なっている。

【０２５９】以下に、前述のように構成された本実施形
態の半導体装置６０１の動作について説明する。

【０２６０】まず、半導体装置６０１の外部から不揮発
性メモリブロック４０５に対して行う動作について図６
（ａ）、図８（ｂ）及び図１０を参照しながら説明す
る。

【０２６１】本実施形態の不揮発性メモリブロック４０
５に対する外部からの動作は、入出力端子８０４に動作
を指定する命令、動作の対象となるメモリセルのアドレ
ス情報及び書き込み用のデータ等の制御情報を入力する
ことにより行われる。これにより、ＣＰＵ６０２は、入
力された制御情報に基づいて、制御信号８１１、アドレ
ス信号８１２及びデータ信号８１３を生成し、不揮発性
メモリブロック４０５の入出力制御部４２２に出力す
る。

【０２６２】入出力制御部４２２は、入力された制御信
号８１１に指定される動作に基づいて、第４の実施形態
と同様にしてメモリセルアレイ２２１、センスアンプ１
２３及びデコーダ１２４を駆動し、書き込み動作、書き
込みベリファイ動作、消去動作、消去ベリファイ動作及
び読み出し動作を行う。

【０２６３】書き込みベリファイ動作及び消去ベリファ
イ動作において、ベリファイ結果出力制御回路４６１
は、ベリファイ結果信号８１４をＣＰＵ６０２に出力す
る。また、読み出し動作においてデータ出力禁止制御回
路４６２は読み出し禁止解除信号８２６が“１”であれ
ばデータ信号８１３をＣＰＵ６０２に出力し、読み出し
禁止解除信号８２６が“０”であればデータ出力禁止制
御回路３６２は、センスアンプ信号８３１からデータ信
号８１３を生成しないするように制御するため、読み出
し動作は行われない。

【０２６４】次に、メモリセルアレイ２２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０２６５】第４の実施形態に係る半導体装置６０１の
外部への読み出し禁止を解除するための動作手順は、第
４の実施形態の動作手順と同様であるが、不揮発性メモ
リブロック４０５に対する外部からの動作がＣＰＵ６０
２を介して制御される点が異なっている。以下の説明で
は、一例として第２の消去単位２６２に対する読み出し
方法について、図３（ａ）を参照しながら説明する。

【０２６６】まず、半導体装置６０１の電源をオンにす
る。この時、動作手順検知レジスタ部２４２のレジスタ
はすべてリセット状態である。従って、読み出し禁止解
除信号８２６はすべて“０”になるため、入出力制御部
４２２のデータ出力禁止制御回路４６２は、すべての消
去単位について、センスアンプ信号８３１として読み出
されたデータのＣＰＵ６０２への出力を禁止する制御を
行う。つまり、データ出力禁止制御回路４６２は、電源
オン時に必ずメモリセルアレイ２２１のすべての消去単
位に保持されたデータの不揮発性メモリブロック４０５
からの出力を禁止する。

【０２６７】次に、第２の実施形態と同様にして、第２
の消去単位２６２の全メモリセルに対して、外部から消
去動作、消去ベリファイ動作、書き込み動作及び書き込
みベリファイ動作を順次行う。

【０２６８】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路２３２において第２の消去単位２６２に対する正常
な消去動作が確認され、その後、動作検知回路１３１に
おいて書き込み動作が検知され、続いて書き込み結果判
定回路２３３において第２の消去単位２６２に対する正
常な動作が確認された場合には、動作手順検知回路２３
４は動作手順検知信号８２５のうちの第２の消去単位２
６２に対する信号を“１”にし、動作手順検知レジスタ
部２４２の第２のレジスタがセット状態にされる。

【０２６９】ここで、動作検知回路１３１において、消
去動作及び書き込み動作を検知すべきそれぞれの手順
に、それぞれ消去動作及び書き込み動作以外の動作が検
知された場合、又は消去結果判定回路２３２及び書き込
み結果判定回路２３３においてそれぞれ正常な消去動作
及び書き込み動作が確認されなかった場合には、動作手
順検知回路２３４は動作手順検知信号８２５のうちの第
２の消去単位２６２に対する信号をを“０”にするた
め、動作手順検知レジスタ部２４２の第２のレジスタは
リセット状態のままとなり、読み出し禁止解除制御回路
２４３は読み出し禁止解除信号８２６のうちの第２の消
去単位２６２に対する信号を“０”にする。従って、デ
ータ出力禁止制御回路３６２は、メモリセルアレイ２２
１の第２の消去単位２６２から入力されるセンスアンプ
信号８３１をデータ信号８１３として出力しないような
制御を行うため、読み出し命令を外部から入力しても第
２の消去単位２６２に保持されたデータは不揮発性メモ
リブロック４０５から読み出されない。

【０２７０】このように、第２の消去単位２６２の全メ
モリセルに対して、消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れた場合のみ、動作手順検知レジスタ部２４２の第２の
レジスタがセット状態となり、読み出し禁止解除信号の
うちの第２の消去単位２６２に対する信号が“１”にな
るため、データ出力禁止制御回路４６２における第２の
消去単位２６２に対する読み出し禁止状態が解除され、
第２の消去単位２６２に保持されたデータの外部への読
み出しが可能な状態となる。

【０２７１】その後電源をオフにするまで第２の消去単
位２６２に対する読み出しが可能であり、次に電源をオ
ンにすると動作手順検知レジスタ部２４２のレジスタは
再びすべてリセット状態となるため、データ出力禁止制
御回路４６２がデータ信号８１３の出力を禁止する制御
を行うので、メモリセルアレイ２２１のすべての消去単
位に保持されたデータの機密は保護された状態となる。

【０２７２】また、動作手順検知回路２３４の設定を変
更することにより、図３（ｂ）に示す第１の実施形態に
係る第１の変形例のように、正常な消去動作の確認及び
正常な書き込み動作の確認が１つの消去単位に対して順
次行われた場合に、該消去単位に記憶されたデータの外
部への読み出しが可能となるようにしてもよい。勿論、
図４（ａ）に示す第１の実施形態に係る第２の変形例の
ように、プリプログラム動作の検知、消去動作の検知、
正常な消去動作の確認、書き込み動作及び正常な書き込
み動作の確認が１つの消去単位に対して順次行われた場
合、又は図４（ｂ）に示す第１の実施形態に係る第３の
変形例のように、消去動作の検知、正常な消去動作の確
認、書き込み動作、正常な書き込み動作の確認及びリバ
ース動作の検知が１つの消去単位に対して順次行われた
場合に、該消去単位に記憶されたデータの外部への読み
出しが可能となるようにしてもよい。

【０２７３】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
消去単位内の全メモリセルがすべて同じ状態となること
を防ぐ動作手順も第１の実施形態と同様に実施可能であ
る。

【０２７４】以上説明したように、第６の実施形態によ
ると、第２の実施形態と同様の効果を得られるのに加え
て、メモリセルアレイ２２１に保持されたデータは、不
揮発性メモリブロック４０５よりも外に出力されないた
め、例えば制御バス６１０上のデータ信号８１３を解析
する等の行為によってデータを不正に利用されることを
防止することができ、より確実な機密保護が可能とな
る。

【０２７５】（第７の実施形態）以下、本発明の第７の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第１の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０２７６】第７の実施形態に係る半導体装置は、図１
に示した第１の実施形態の半導体装置１０１と同等の構
成を有しており、ＣＰＵ１０２、ＲＡＭ１０３、制御回
路１０４及び不揮発性メモリブロック１０５を備え、該
不揮発性メモリブロック１０５は、書き換え制御回路１
０６を介して制御信号入力端子８０１及びアドレス入力
端子８０２に接続され、また外部入出力制御部１０７を
介してデータ入出力端子８０３と接続されている。さら
に、不揮発性メモリブロック１０５に保持されたデータ
の外部への読み出し禁止の設定のために、第１の実施形
態の書き換え動作検知部１０８及び読み出し禁止解除制
御部１０９にかえて、図１１に示す書き換え動作検知部
７０１及び読み出し禁止解除制御部７０２が設けられて
いる。

【０２７７】また、本実施形態の不揮発性メモリブロッ
ク１０５は、図１に示した第１の実施形態の不揮発性メ
モリブロック１０５と同様に、メモリセルアレイ１２
１、入出力制御部１２２、センスアンプ１２３及びデコ
ーダ１２４からなり、また外部入出力制御部１０７は、
図２（ｂ）に示した第１の実施形態の外部入出力制御部
１０７と同様に、出力禁止制御回路１５１及び入力制御
回路１５２を備えている。

【０２７８】本実施形態の半導体装置は、書き換え動作
検知部７０１においてメモリセルアレイ１２１に対する
異常な動作を検知した場合に、読み出し禁止解除制御部
７０２においてメモリセルアレイ１２１に保持されたデ
ータの読み出しを許可しないようにする点が第１の実施
形態と異なっている。

【０２７９】以下、本実施形態の半導体装置の書き換え
動作検知部７０１及び読み出し禁止解除制御部７０２に
ついて図面を参照しながら説明する。

【０２８０】図１１は、第７の実施形態に係る半導体装
置の書き換え動作検知部７０１及び読み出し禁止解除制
御部７０２の機能構成を示している。

【０２８１】図１１に示すように、本実施形態の書き換
え動作検知部７０１は、第１の実施形態と同等の書き換
え動作検知部１０８と同様の動作検知回路１３１、消去
結果判定回路１３２、書き込み結果判定回路１３３及び
動作手順検知回路１３４に加えて、メモリセルアレイ１
２１に対する異常な動作を検知するための異常動作検知
回路７０３を備えている。

【０２８２】また、読み出し禁止解除制御部７０２は読
み出し動作検知回路１４１、動作手順検知レジスタ７０
４及び読み出し禁止解除制御回路１４３からなる。

【０２８３】異常動作検知回路７０３は、書き換え制御
回路１０６から入力される制御信号８１１及び不揮発性
メモリブロック１０５から入力される動作電圧８４１に
基づいて、制御信号８１１に指定された動作に用いられ
る電圧とは異なる電圧が動作電圧８４１として入力され
た場合には異常動作検知信号８４２を“１”にし、その
他の場合には異常動作検知信号８４２を“０”にする。
また、動作手順検知回路１３４に規定された動作手順に
含まれていない動作を指定する制御信号８１１を検知し
た場合にも同様に異常動作検知信号８４２を“１”にす
る。

【０２８４】ここで、動作電圧８４１には、電源電圧と
メモリセルアレイ１２１に印加されるゲート電圧とが入
力される。なお、ソース電圧及びドレイン電圧等を入力
することにより、異常な動作を検出することもできる。

【０２８５】なお、異常動作検知回路７０３は、通常の
動作条件とは異なる動作又は動作手順検知回路１３４に
規定された動作手順に含まれていない動作を異常な動作
として検知し、異常な動作を検知した場合に異常動作検
知信号８４２を“１”にするように構成されていれば良
く、動作電圧８４１による異常動作の検知方法に限ら
ず、例えば温度センサを設けることにより異常な温度で
の動作を検知する方法及び光センサを設けることにより
パッケージの開封を検知する方法等を用いることも可能
である。

【０２８６】動作手順検知レジスタ７０４は、動作手順
検知回路１３４から入力される動作手順検知信号８１５
と異常動作検知回路７０３から入力される異常動作検知
信号８４２との組み合わせによって、セット状態又はリ
セット状態となる。具体的には、動作手順検知回路１３
４から出力される動作手順検知信号８１５が“１”であ
り且つ異常動作検知信号８４２が“０”である場合のみ
動作手順検知レジスタ７０４はセット状態となり、その
他の場合はリセット状態となる。

【０２８７】本実施形態の半導体装置は、第１の実施形
態と同様にして、書き込み動作、書き込みベリファイ動
作、消去動作、消去ベリファイ動作及び読み出し動作等
の不揮発性メモリブロック１０５に対する外部からの動
作を行うことができる。

【０２８８】以下、メモリセルアレイ１２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０２８９】第７の実施形態に係る半導体装置の外部へ
の読み出し禁止を解除するための動作手順は、図３
（ａ）に示した第１の実施形態の動作手順と同様である
が、異常動作検知回路７０３において異常な動作を検知
した場合にはデータの外部への読み出し禁止する点が異
なっている。以下の説明では、本実施形態のメモリセル
アレイ１２１に対する読み出し方法について、図３
（ａ）を参照しながら説明する。

【０２９０】まず半導体装置の電源をオンにする。この
時、動作手順検知レジスタ７０４はリセット状態である
ため、読み出し禁止解除制御回路１４３が読み出し禁止
解除信号８１６に“０”を出力することにより出力禁止
制御回路１５１はデータ信号８１３の出力を禁止する制
御を行い、入出力制御部１２２から入力されるデータ信
号８１３は半導体装置の外部に出力されないので、メモ
リセルアレイ１２１に保持されたデータの機密は保護さ
れた状態にある。

【０２９１】次に、第１の実施形態と同様にして、外部
から消去動作、消去ベリファイ動作、書き込み動作及び
書き込みベリファイ動作を順次行う。

【０２９２】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路１３２において正常な消去動作が確認され、その
後、動作検知回路１３１において書き込み動作が検知さ
れ、続いて書き込み結果判定回路１３３において正常な
動作が確認された場合には、動作手順検知回路１３４は
動作手順検知信号８１５を“１”にする。

【０２９３】ここで、動作検知回路１３１において他の
動作が検知された場合、又は消去結果判定回路１３２及
び書き込み結果判定回路１３３において正常な消去動作
及び書き込み動作が確認されなかった場合には、動作手
順検知回路１３４は動作手順検知信号８１５を“０”に
するため、動作手順検知レジスタ７０４はリセット状態
のままとなり、読み出し禁止解除制御回路１４３は読み
出し禁止解除信号を“０”にする。従って、出力禁止制
御回路１５１は、入出力制御部１２２から入力されるデ
ータ信号８１３は半導体装置の外部に出力しないような
制御を行うため、読み出し命令を外部から入力してもメ
モリセルアレイ１２１に保持されたデータは半導体装置
の外部には出力されない。

【０２９４】さらに、異常動作検知回路７０３において
異常な動作を検知した場合には、異常動作検知信号８４
２が“１”となることによって動作手順検知レジスタ７
０４はリセット状態となり、読み出し禁止解除制御回路
１４３は読み出し禁止解除信号を“０”にする。これに
より、動作手順検知回路１３４が前述のように規定され
た動作手順を検知した場合であっても、異常な電圧を用
いた動作により該動作手順が行われた場合にはメモリセ
ルアレイ１２１に保持されたデータの外部への読み出し
が禁止される。

【０２９５】このように、メモリセルアレイ１２１の全
メモリセルに対して消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れ、且つこれらの動作が通常の電圧を用いて行われた場
合のみ、動作手順検知レジスタ７０４がセット状態とな
り、読み出し禁止解除信号８１６が“１”になるため、
出力禁止制御回路１５１における読み出し禁止状態が解
除され、メモリセルアレイ１２１に保持されたデータの
外部への読み出しが可能な状態となる。

【０２９６】なお、動作手順検知回路１３４の設定を変
更することにより、図３（ｂ）に示した第１の実施形態
に係る第１の変形例と同様に、正常な消去動作の確認及
び正常な書き込み動作の確認を順次行うように規定して
もよい。勿論、図４（ａ）に示した第１の実施形態に係
る第２の変形例と同様に、プリプログラム動作の検知、
消去動作の検知、正常な消去動作の確認、書き込み動作
及び正常な書き込み動作の確認行うように規定してもよ
く、また図４（ｂ）に示した第１の実施形態に係る第２
の変形例と同様に、消去動作の検知、正常な消去動作の
確認、書き込み動作、正常な書き込み動作の確認及びリ
バース動作の検知を順次行うように規定してもよい。こ
のように規定しても、規定された動作手順が順次行わ
れ、且つこれらの動作が通常の電圧を用いて行われた場
合のみ、外部への読み出しが可能な状態となる。

【０２９７】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
全メモリセルがすべて同じ状態となることを防ぐ動作手
順も第１の実施形態と同様に実施可能である。

【０２９８】以上説明したように、第７の実施形態によ
ると、第１の実施形態と同様の機密保護が可能であるの
に加えて、異常動作検知回路７０３がメモリセルアレイ
１２１に対する異常な動作を検知すると動作手順検知レ
ジスタ７０４がリセット状態となるため、例えば異常な
ゲート電圧によって生じる読み出しの誤判定を利用した
動作を確実に防止することができ、より確実な機密保護
が可能となる。

【０２９９】なお、本実施形態は、異常動作検知回路７
０３を第１の実施形態の書き換え動作検知部１０８に適
用した半導体装置として説明したが、本実施形態の異常
動作検知回路７０３を第３及び第５の実施形態の書き換
え動作検知部１０８に適用しても同様の効果を得られ
る。

【０３００】（第８の実施形態）以下、本発明の第８の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第２の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０３０１】第８の実施形態に係る半導体装置は、図５
に示した第２の実施形態の半導体装置２０１と同等の構
成を有しており、ＣＰＵ１０２、ＲＡＭ１０３、制御回
路１０４及び不揮発性メモリブロック２０５を備え、該
不揮発性メモリブロック２０５は、書き換え制御回路１
０６を介して制御信号入力端子８０１及びアドレス入力
端子８０２に接続され、また外部入出力制御部２０７を
介してデータ入出力端子８０３と接続されている。さら
に、不揮発性メモリブロック２０５に保持されたデータ
の外部への読み出し禁止の設定のために、第２の実施形
態の書き換え動作検知部２０８及び読み出し禁止解除制
御部２０９にかえて、図１２に示す書き換え動作検知部
７１１及び読み出し禁止解除制御部７１２が設けられて
いる。

【０３０２】また、本実施形態の不揮発性メモリブロッ
ク２０５は、図５に示した第２の実施形態の不揮発性メ
モリブロック２０５と同様に、メモリセルアレイ２２
１、入出力制御部１２２、センスアンプ１２３及びデコ
ーダ１２４からなり、メモリセルアレイ２２１は第１の
消去単位２６１、第２の消去単位２６２、…、第ｎの消
去単位２６３のｎ個（ｎは２以上の整数である）のブロ
ックに分割されたフラッシュＥＥＰＲＯＭからなる。ま
た、外部入出力制御部２０７は、図６（ｂ）に示した第
２の実施形態の外部入出力制御部２０７と同様に、出力
禁止制御回路２５１及び入力制御回路１５２を備えてい
る。

【０３０３】本実施形態の半導体装置は、書き換え動作
検知部７１１において、メモリセルアレイ２２１に対す
る異常な動作を消去単位ごとに検知し、該書き換え動作
検知部７１１が異常な動作を検知した場合に、読み出し
禁止解除制御部７１２において該当する消去単位に保持
されたデータの読み出しを許可しないようにする点が第
２の実施形態と異なっている。

【０３０４】以下、本実施形態の半導体装置の書き換え
動作検知部７１１及び読み出し禁止解除制御部７１２に
ついて図面を参照しながら説明する。

【０３０５】図１２は、第８の実施形態に係る半導体装
置の書き換え動作検知部７１１及び読み出し禁止解除制
御部７１２の機能構成を示している。

【０３０６】図１２に示すように、本実施形態の書き換
え動作検知部７１１は、第２の実施形態と同等の動作検
知回路１３１、消去結果判定回路２３２、書き込み結果
判定回路２３３及び動作手順検知回路２３４に加えて、
異常な動作を消去単位ごとに検知するための異常動作検
知回路７１３を備えている。

【０３０７】また、読み出し禁止解除制御部７０２は読
み出し動作検知回路１４１、動作手順検知レジスタ部７
１４及び読み出し禁止解除制御回路２４３からなる。こ
こで、動作手順検知レジスタ部７１４には、揮発性メモ
リセルからなる第１のレジスタ、第２のレジスタ、…、
第ｎのレジスタのｎ個のレジスタが設けられており、そ
れぞれ第１の消去単位２６１、第２の消去単位２６２、
…、第ｎの消去単位２６３に対応している。

【０３０８】異常動作検知回路７１３は、書き換え制御
回路１０６から入力される制御信号８１１及びアドレス
信号８１２、並びに不揮発性メモリブロック２０５から
入力される動作電圧８４１に基づいて、メモリセルアレ
イ２２１に対して異常な動作が行われたか否かを消去単
位ごとに検知し、その結果を異常動作検知信号８４３と
して出力する。ここで、異常動作検知信号８４３は、第
１の消去単位から第ｎの消去単位までのそれぞれに対応
したｎ個の信号からなる。

【０３０９】具体的に、異常動作検知回路７１３は、ア
ドレス信号８１２に基づいて動作が行われた消去単位を
判断すると共に、制御信号８１１に基づいてメモリセル
アレイ２２１に対して行われた動作を検知する。そし
て、動作電圧８４１として入力されたゲート電圧及び電
源電圧が、制御信号８１１に指定された動作として設定
された電圧値と同じであるか否かを判定することにより
異常な動作の有無を検知する。異常な動作が検知された
場合には異常動作検知信号８４３のうちの動作が行われ
た消去単位に対する信号を“１”にし、その他の場合に
は異常動作検知信号８４３のうちの該消去単位に対する
信号を“０”にする。

【０３１０】なお、異常動作検知回路７１３は、通常の
動作条件とは異なる動作又は動作手順検知回路２３４に
規定された動作手順に含まれていない動作を異常な動作
として検知し、異常な動作を検知した場合に異常動作検
知信号８４３を“１”にするように構成されていれば良
く、動作電圧８４１による異常動作の検知方法に限ら
ず、例えば温度センサを設けることにより異常な温度で
の動作を検知するように構成されていても良い。

【０３１１】動作手順検知レジスタ部７１４の各レジス
タは、動作手順検知回路２３４から消去単位ごとに入力
される動作手順検知信号８２５と異常動作検知回路７１
３から消去単位ごとに入力される異常動作検知信号８４
３との組み合わせによって、セット状態又はリセット状
態となる。具体的には、動作手順検知回路２３４から出
力される動作手順検知信号８２５のうちの第２の消去単
位２６２に対する信号が“１”であり且つ異常動作検知
信号８４３のうちの第２の消去単位２６２に対する信号
が“０”である場合にのみ、動作手順検知レジスタ部７
１４の第２のレジスタはセット状態となる。

【０３１２】本実施形態の半導体装置は、第２の実施形
態と同様にして、書き込み動作、書き込みベリファイ動
作、消去動作、消去ベリファイ動作及び読み出し動作等
の不揮発性メモリブロック２０５に対する外部からの動
作を行うことができる。

【０３１３】以下、メモリセルアレイ２２１に保持され
たデータの外部への読み出し方法について図面を参照し
ながら説明する。

【０３１４】第８の実施形態に係る半導体装置の外部へ
の読み出し禁止を解除するための動作手順は、第２の実
施形態の動作手順と同様であるが、異常動作検知回路７
１３において異常な動作を消去単位ごとに検知した場合
には該当する消去単位のデータの外部への読み出し禁止
する点が異なっている。以下の説明では、本実施形態の
メモリセルアレイ２２１に対する読み出し方法につい
て、一例として第２の消去単位２６２に対する読み出し
方法について、図３（ａ）を参照しながら説明する。

【０３１５】まず半導体装置の電源をオンにする。この
時、動作手順検知レジスタ部７１４のレジスタはすべて
リセット状態である。従って、読み出し禁止解除信号８
２６のすべて“０”になるため、外部入出力制御部２０
７の出力禁止制御回路２５１はすべての消去単位ついて
データ信号８１３の出力を禁止する制御を行う。つま
り、出力禁止制御回路２５１は、電源オン時に必ずメモ
リセルアレイ２２１のすべての消去単位に保持されたデ
ータの外部への出力を禁止する。

【０３１６】次に、第２の実施形態と同様にして、第２
の消去単位２６２の全メモリセルに対して、外部から消
去動作、消去ベリファイ動作、書き込み動作及び書き込
みベリファイ動作を順次行う。

【０３１７】以上の動作において、まず、動作検知回路
１３１において消去動作が検知され、次に消去結果判定
回路２３２において第２の消去単位２６２に対する正常
な消去動作が確認され、その後、動作検知回路１３１に
おいて書き込み動作が検知され、続いて書き込み結果判
定回路２３３において第２の消去単位２６２に対する正
常な動作が確認された場合には、動作手順検知回路２３
４は動作手順検知信号８２５のうちの第２の消去単位２
６２に対する信号を“１”にし、動作手順検知レジスタ
部７１４の第２のレジスタがセット状態にされる。

【０３１８】ここで、動作検知回路１３１において他の
動作が検知された場合、又は消去結果判定回路２３２及
び書き込み結果判定回路２３３において第２の消去単位
２６２に対する正常な消去動作及び書き込み動作が確認
されなかった場合には、動作手順検知回路２３４は動作
手順検知信号８２５のうちの第２の消去単位２６２に対
する信号を“０”にするため、動作手順検知レジスタ部
７１４の第２のレジスタはリセット状態のままとなり、
読み出し禁止解除制御回路２４３読み出し禁止解除信号
のうちの第２の消去単位２６２に対する信号はを“０”
にする。従って、出力禁止制御回路２５１は、メモリセ
ルアレイ２２１の第２の消去単位２６２から入力される
データ信号８１３を出力しないような制御を行うため、
読み出し命令を外部から入力しても第２の消去単位２６
２に保持されたデータは半導体装置の外部には出力され
ない。

【０３１９】さらに、異常動作検知回路７１３において
第２の消去単位２６２に対する異常な動作を検知した場
合には、異常動作検知信号８４３のうちの第２の消去単
位２６２に対する信号が“１”となることによって動作
手順検知レジスタ部７１４の第２のレジスタはリセット
状態となり、読み出し禁止解除制御回路２４３は読み出
し禁止解除信号８２６のうちの第２の消去単位２６２に
対する信号を“０”にする。これにより、動作手順検知
回路２３４が第２の消去単位２６２に対して前述のよう
に規定された動作手順を検知した場合であっても、異常
な電圧を用いた動作により該動作手順が行われた場合に
は第２の消去単位２６２に保持されたデータの外部への
読み出しが禁止される。

【０３２０】このように、第２の消去単位２６２の全メ
モリセルに対して、消去動作、正常な消去動作の確認、
書き込み動作及び正常な書き込み動作の確認が順次行わ
れ、且つこれらの動作が通常の電圧を用いて行われた場
合のみ、動作手順検知レジスタ部７１４の第２のレジス
タがセット状態となり、読み出し禁止解除信号８２６の
うちの第２の消去単位２６２に対する信号が“１”にな
るため、出力禁止制御回路２５１における第２の消去単
位２６２に対する読み出し禁止状態が解除され、第２の
消去単位２６２に保持されたデータの外部への読み出し
が可能な状態となる。

【０３２１】なお、動作手順検知回路２３４の設定を変
更することにより、図３（ｂ）に示した第１の実施形態
に係る第１の変形例と同様に、正常な消去動作の確認及
び正常な書き込み動作の確認を順次行うように規定して
もよい。勿論、図４（ａ）に示した第１の実施形態に係
る第２の変形例と同様に、プリプログラム動作の検知、
消去動作の検知、正常な消去動作の確認、書き込み動作
及び正常な書き込み動作の確認を順次行うように規定し
てもよく、また図４（ｂ）に示した第１の実施形態に係
る第２の変形例と同様に、消去動作の検知、正常な消去
動作の確認、書き込み動作、正常な書き込み動作の確認
及びリバース動作の検知を順次行うように規定してもよ
い。このように規定しても、規定された動作手順が順次
行われ、且つこれらの動作が通常の電圧を用いて行われ
た場合のみ、外部への読み出しが可能な状態となる。

【０３２２】また、所定数のメモリセルごとに先頭アド
レスから順次連続して書き込み動作及び書き込みベリフ
ァイ動作を繰り返して行う方法に限定する動作手順及び
消去単位内の全メモリセルがすべて同じ状態となること
を防ぐ動作手順も第１の実施形態と同様に実施可能であ
る。

【０３２３】以上説明したように、第８の実施形態によ
ると、第２の実施形態と同様の効果を得られるのに加え
て、異常動作検知回路７１３がメモリセルアレイ２２１
に対する異常な動作を消去単位ごとに検知すると動作手
順検知レジスタ部７１４のうちの対応するレジスタがリ
セット状態となるため、例えば異常なゲート電圧によっ
て生じる読み出しの誤判定を利用した動作を確実に防止
することができ、より確実な機密保護が可能となる。

【０３２４】なお、本実施形態は、異常動作検知回路７
１３を第２の実施形態の書き換え動作検知部２０８に適
用した半導体装置として説明したが、本実施形態の異常
動作検知回路７１３を第４及び第６の実施形態の書き換
え動作検知部２０８に適用しても同様の効果を得られ
る。

【０３２５】（第９の実施形態）以下、本発明の第９の
実施形態について図面を参照しながら説明する。なお、
以下の説明において、第１の実施形態と同一の機能構成
を有する構成要素については同一の符号を付すことによ
り説明を省略する。

【０３２６】第９の実施形態に係る半導体装置は、図１
に示した第１の実施形態の半導体装置１０１と同等の構
成を有しており、ＣＰＵ１０２、ＲＡＭ１０３、制御回
路１０４及び不揮発性メモリブロック１０５を備え、該
不揮発性メモリブロック１０５は、書き換え制御回路１
０６を介して制御信号入力端子８０１及びアドレス入力
端子８０２に接続され、また外部入出力制御部を介して
データ入出力端子８０３と接続されている。さらに、不
揮発性メモリブロック１０５に保持されたデータの外部
への読み出し禁止の設定のために、書き換え動作検知部
１０８及び読み出し禁止解除制御部１０９が設けられて
いる。

【０３２７】また、本実施形態の不揮発性メモリブロッ
ク１０５は、図１に示した第１の実施形態の不揮発性メ
モリブロック１０５と同様に、メモリセルアレイ１２
１、入出力制御部１２２、センスアンプ１２３及びデコ
ーダ１２４からなる。

【０３２８】また、書き換え動作検知部１０８及び読み
出し禁止解除制御部１０９は、図２（ａ）に示した第１
の実施形態の書き換え動作検知部及び読み出し禁止解除
制御部と同様に構成されており、書き換え動作検知部１
０８は、動作検知回路１３１、消去結果判定回路１３
２、書き込み結果判定回路１３３及び動作手順検知回路
１３４からり、また、読み出し禁止解除制御部１０９は
読み出し動作検知回路１４１、動作手順検知レジスタ１
４２及び読み出し禁止解除制御回路１４３からなる。

【０３２９】本実施形態の半導体装置は、外部入出力制
御部において、読み出しを禁止する場合に、メモリセル
アレイ１２１に保持されたデータを出力しないのに加え
て、メモリセルアレイ１２１に保持されたデータとは異
なるダミーデータを出力する点が第１の実施形態の半導
体装置と異なっている。

【０３３０】以下、本実施形態の半導体装置の外部入出
力制御部について図面を参照しながら説明する。

【０３３１】図１３（ａ）は、第９の実施形態に係る半
導体装置の外部入出力制御部の機能構成を示している。

【０３３２】図１３（ａ）に示すように、本実施形態の
外部入出力制御部７２１は、第１の実施形態と同等の出
力禁止制御回路１５１及び入力制御回路１５２に加え
て、ダミーデータを生成する回路として固定データ発生
回路７２２が設けられている。

【０３３３】固定データ発生回路７２２は、ダミーデー
タとして固定データ８５１を出力禁止制御回路１５１に
出力する。ここで、固定データ８５１は、固定データ発
生回路７２２に規定されたデータを出力するので、任意
のデータを設定することができる。

【０３３４】出力禁止制御回路１５１は、入出力制御部
１２２から入力されるデータ信号８１３及びベリファイ
結果信号８１４、並びに固定データ発生回路７２２から
入力される固定データ８５１の外部への出力を制御信号
８１１及び読み出し禁止解除信号８１６に基づいて制御
する。ここで、出力禁止制御回路１５１は、制御信号８
１１として読み出し動作を指定する信号が入力された場
合に、読み出し禁止解除信号８１６が“１”であれば、
データ信号８１３をデータ入出力端子８０３を介して外
部に出力し、固定データ８５１を遮断する。また、読み
出し禁止解除信号８１６が“０”であれば、データ信号
８１３を遮断し、固定データ８５１をデータ入出力端子
８０３を介して外部に出力する。

【０３３５】また、ベリファイ結果信号８１４は、読み
出し禁止解除信号８１６に関わらず出力禁止制御回路１
５１によって外部に出力される。

【０３３６】次に、本実施形態の半導体装置の動作につ
いて図１、図２（ａ）及び図１３（ａ）を参照しながら
説明する。

【０３３７】本実施形態の半導体装置は、第１の実施形
態及びその変形例と同様に、電源オン時には動作手順検
知レジスタ１４２はリセット状態であるため、読み出し
禁止解除信号８１６が“０”となる。これにより、出力
禁止制御回路１５１はデータ信号８１３を遮断し、固定
データ８５１をデータ入出力端子８０３を介して外部に
出力する。

【０３３８】次に、動作手順検知回路１３４によって規
定された動作手順として、図３（ａ）に示した第１の実
施形態と同様の動作手順がメモリセルアレイ１２１の全
メモリセルに対して順次行われた場合のみ、動作手順検
知レジスタ１４２がセット状態となり、読み出し禁止解
除信号８１６が“１”になるため、出力禁止制御回路１
５１は固定データ８５１を遮断し、データ信号８１３を
データ入出力端子８０３を介して外部に出力する。逆
に、規定された動作手順を行うことなく読み出し動作を
行った場合には、固定データ発生回路７２２から出力さ
れる固定データ８５１が外部に出力される。

【０３３９】なお、前述の動作手順は、動作手順検知回
路１３４の設定を変更することにより、図３（ｂ）、図
４（ａ）及び図４（ｂ）に示すような第１の実施形態の
各変形例と同様の動作手順を行うようにしてもよい。

【０３４０】以上説明したように、第９の実施形態によ
ると、第１の実施形態と同様の機密保護が可能であるの
に加えて、規定された動作手順を行うことなく不正にメ
モリセルアレイ１２１に保持されたデータを読み出そう
とした場合には固定データ発生回路７２２から固定デー
タ８５１が外部に出力されるため、不正な読み出しを行
う第３者に固定データ８５１をメモリセルアレイ１２１
に保持されたデータと誤解させることができ、機密保護
機能の有無を区別し難くなるため、より確実な機密保護
が可能となる。

【０３４１】なお、メモリセルアレイ１２１に保持され
たデータとは異なるダミーデータを出力するデータ発生
回路は、固定データ発生回路７２２に限らず、様々な変
形例が可能であり、特に複雑で予測の困難なデータを生
成することが好ましい。以下に、データ発生回路として
他の回路を用いた変形例について説明する。

【０３４２】以下、本実施形態の第１の変形例について
図面を参照しながら説明する。

【０３４３】図１３（ｂ）は、第９の実施形態の第１の
変形例に係る半導体装置の外部入出力制御部７２１の機
能構成を示している。

【０３４４】図１３（ｂ）に示すように、本実施形態の
第１の変形例に係る外部入出力制御部７２１は、第１の
実施形態と同等の出力禁止制御回路１５１及び入力制御
回路１５２に加えて、ダミーデータを生成する回路とし
て不特定データ発生回路７２３が設けられている。

【０３４５】不特定データ発生回路７２３は、ダミーデ
ータとして、アドレス信号８１２を遷移させることによ
り不特定データ８５２を生成して出力禁止制御回路１５
１に出力する。

【０３４６】出力禁止制御回路１５１は、第９の実施形
態と同様に、読み出し禁止解除信号８１６が“１”であ
れば、データ信号８１３をデータ入出力端子８０３を介
して外部に出力すると共に不特定データ８５２を遮断
し、読み出し禁止解除信号８１６が“０”であれば、デ
ータ信号８１３を遮断すると共に不特定データ８５２を
データ入出力端子８０３を介して外部に出力する。

【０３４７】本実施形態の第１の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
１２１に保持されたデータを読み出そうとした場合に、
不特定データ発生回路７２３から出力される不特定デー
タ８５２が外部に出力されるため、不正な読み出しを行
う第３者にとっては出力された不特定データ８５２がメ
モリセルアレイ１２１に保持されたデータであるのか否
かの区別は困難であり、第３者によるデータの解析を困
難にさせることができる。

【０３４８】次に、本実施形態の第２の変形例について
図面を参照しながら説明する。

【０３４９】図１３（ｃ）は、第９の実施形態の第２の
変形例に係る半導体装置の外部入出力制御部７２１の機
能構成を示している。

【０３５０】図１３（ｃ）に示すように、本実施形態の
第２の変形例に係る外部入出力制御部７２１は、第１の
実施形態と同等の出力禁止制御回路１５１及び入力制御
回路１５２に加えて、ダミーデータを生成する回路とし
てデータスクランブル回路７２４が設けられている。

【０３５１】データスクランブル回路７２４は、入出力
制御部１２２からデータ信号８１３として入力されたデ
ータを並べ替える又は置換する等の方法により、ダミー
データとしてスクランブルデータ８５３を生成して出力
禁止制御回路１５１に出力する。

【０３５２】出力禁止制御回路１５１は、第９の実施形
態と同様に、読み出し禁止解除信号８１６が“１”であ
れば、データ信号８１３をデータ入出力端子８０３を介
して外部に出力すると共にスクランブルデータ８５３を
遮断し、読み出し禁止解除信号８１６が“０”であれ
ば、データ信号８１３を遮断すると共にスクランブルデ
ータ８５３をデータ入出力端子８０３を介して外部に出
力する。

【０３５３】本実施形態の第２の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
１２１に保持されたデータを読み出そうとした場合に、
データスクランブル回路７２４から出力されるスクラン
ブルデータ８５３が外部に出力されるため、不正な読み
出しを行う第３者にとっては出力されたスクランブルデ
ータ８５３がメモリセルアレイ１２１に保持されたデー
タであるのか否かの区別は困難であり、第３者によるデ
ータの解析を困難にさせることができる。

【０３５４】なお、第９の実施形態及びその変形例は、
メモリセルアレイ１２１に保持されたデータとは異なる
ダミーデータを出力するデータ発生回路を第１の実施形
態の半導体装置に適用した半導体装置として説明した
が、本実施形態及びその変形例のデータ発生回路を第７
の実施形態の半導体装置に適用しても同様の効果を得ら
れる。

【０３５５】（第１０の実施形態）以下、本発明の第１
０の実施形態について図面を参照しながら説明する。な
お、以下の説明において、第２の実施形態と同一の機能
構成を有する構成要素については同一の符号を付すこと
により説明を省略する。

【０３５６】第１０の実施形態に係る半導体装置は、図
５に示した第２の実施形態の半導体装置２０１と同等の
構成を有しており、ＣＰＵ１０２、ＲＡＭ１０３、制御
回路１０４及び不揮発性メモリブロック２０５を備え、
該不揮発性メモリブロック２０５は、書き換え制御回路
１０６を介して制御信号入力端子８０１及びアドレス入
力端子８０２に接続され、また外部入出力制御部を介し
てデータ入出力端子８０３と接続されている。さらに、
不揮発性メモリブロック２０５に保持されたデータの外
部への読み出し禁止の設定のために、書き換え動作検知
部２０８及び読み出し禁止解除制御部２０９が不揮発性
メモリブロック２０５と接続するように設けられてい
る。

【０３５７】また、本実施形態の不揮発性メモリブロッ
ク２０５は、図２に示した第２の実施形態の不揮発性メ
モリブロック２０５と同様に、メモリセルアレイ２２
１、入出力制御部１２２、センスアンプ１２３及びデコ
ーダ１２４からなり、メモリセルアレイ２２１は第１の
消去単位２６１、第２の消去単位２６２、…、第ｎの消
去単位２６３のｎ個（ｎは２以上の整数である）のブロ
ックに分割されており、消去単位ごとの一括消去が可能
なように構成されたブロック消去型のＥＥＰＲＯＭから
なる。

【０３５８】また、書き換え動作検知部２０８及び読み
出し禁止解除制御部２０９は、図６（ａ）に示した第２
の実施形態の書き換え動作検知部２０８及び読み出し禁
止解除制御部２０９と同様に構成されており、書き換え
動作検知部２０８は、動作検知回路１３１、消去結果判
定回路２３２、書き込み結果判定回路２３３及び動作手
順検知回路２３４からり、また、読み出し禁止解除制御
部２０９は読み出し動作検知回路１４１、動作手順検知
レジスタ部２４２及び読み出し禁止解除制御回路２４３
からなる。

【０３５９】本実施形態の半導体装置は、外部入出力制
御部において、読み出しを禁止する場合に、メモリセル
アレイ２２１に保持されたデータを出力しないのに加え
て、メモリセルアレイ２２１に保持されたデータとは異
なるダミーデータを出力する点が第２の実施形態の半導
体装置と異なっている。

【０３６０】以下、本実施形態の半導体装置の外部入出
力制御部について図面を参照しながら説明する。

【０３６１】図１４（ａ）は、第１０の実施形態に係る
半導体装置の外部入出力制御部の機能構成を示してい
る。

【０３６２】図１４（ａ）に示すように、本実施形態の
外部入出力制御部７３１は、第２の実施形態と同等の出
力禁止制御回路２５１及び入力制御回路１５２に加え
て、ダミーデータを生成する回路として固定データ発生
回路７２２が設けられている。

【０３６３】固定データ発生回路７２２は、第９の実施
形態と同様に、ダミーデータとして固定データ８５１を
出力禁止制御回路２５１に出力する。

【０３６４】出力禁止制御回路２５１は、入出力制御部
１２２から入力されるデータ信号８１３及びベリファイ
結果信号８１４、並びに固定データ発生回路７２２から
入力される固定データ８５１の外部への出力を制御信号
８１１、アドレス信号８１２及び読み出し禁止解除信号
８２６に基づいて制御する。ここで、出力禁止制御回路
２５１は、制御信号８１１として読み出し動作を指定す
る信号が入力された場合に、アドレス信号８１２に基づ
いて読み出し動作の対象となる消去単位を判断し、該消
去単位に対する読み出し禁止解除信号８２６が“１”で
あれば、データ信号８１３をデータ入出力端子８０３を
介して外部に出力し、固定データ８５１を遮断する。ま
た、読み出し動作の対象となる消去単位消去単位に対す
る読み出し禁止解除信号８２６が“０”であれば、デー
タ信号８１３を遮断し、固定データ８５１をデータ入出
力端子８０３を介して外部に出力する。

【０３６５】また、ベリファイ結果信号８１４は、読み
出し禁止解除信号８２６に関わらず出力禁止制御回路２
５１によってデータ入出力端子８０３を介して外部に出
力される。

【０３６６】次に、本実施形態の半導体装置の動作につ
いて図５、図６（ａ）及び図１４（ａ）を参照しながら
説明する。

【０３６７】本実施形態の半導体装置は、第２の実施形
態及びその変形例と同様に、電源オン時には動作手順検
知レジスタ部２４２のレジスタはすべてリセット状態で
あるため、読み出し禁止解除信号８２６はすべての消去
単位に対して“０”となる。これにより、出力禁止制御
回路２５１はすべての消去単位から出力されるデータ信
号８１３を遮断し、固定データ８５１をデータ入出力端
子８０３を介して外部に出力する。

【０３６８】次に、動作手順検知回路２３４によって規
定された動作手順として、図３（ａ）に示した第１の実
施形態と同様の動作手順が、一消去単位を構成する全メ
モリセルに対して順次行われた場合のみ、動作手順検知
レジスタ部２４２の該消去単位に対応するレジスタがセ
ット状態となり、読み出し禁止解除信号８２６のうちの
該消去単位に対応する信号が“１”になるため、出力禁
止制御回路２５１は、該消去単位に対する読み出し動作
において、固定データ８５１を遮断し、データ信号８１
３をデータ入出力端子８０３を介して外部に出力する。
逆に、一消去単位の全メモリセルに対して規定された動
作手順を行うことなく読み出し動作を行った場合には、
該消去単位に対する読み出し動作において、固定データ
発生回路７２２から出力される固定データ８５１が外部
に出力される。

【０３６９】なお、前述の動作手順は、動作手順検知回
路２３４の設定を変更することにより、図３（ｂ）、図
４（ａ）及び図４（ｂ）に示すような第１の実施形態の
各変形例と同様の動作手順を行うようにしてもよい。

【０３７０】以上説明したように、第１０の実施形態に
よると、第２の実施形態と同様の効果を得られるのに加
えて、規定された動作手順を行うことなく不正にメモリ
セルアレイ２２１に保持されたデータを読み出そうとし
た場合には固定データ発生回路７２２から固定データ８
５１が外部に出力されるため、不正な読み出しを行う第
３者に固定データ８５１をメモリセルアレイ２２１に保
持されたデータと誤解させることができ、機密保護機能
の有無を区別し難くなるため、より確実な機密保護が可
能となる。

【０３７１】なお、メモリセルアレイ２２１に保持され
たデータとは異なるダミーデータを発生する回路は、固
定データ発生回路７２２に限らず、様々な変形例が可能
であり、特に複雑で予測の困難なデータを生成すること
が好ましい。以下に、データ発生回路として他の回路を
用いた変形例について説明する。

【０３７２】以下、本実施形態の第１の変形例について
図面を参照しながら説明する。

【０３７３】図１４（ｂ）は、第１０の実施形態の第１
の変形例に係る半導体装置の外部入出力制御部７３１の
機能構成を示している。

【０３７４】図１４（ｂ）に示すように、本実施形態の
第１の変形例に係る外部入出力制御部７３１は、第１の
実施形態と同等の出力禁止制御回路２５１及び入力制御
回路１５２に加えて、ダミーデータを生成する回路とし
て不特定データ発生回路７２３が設けられている。

【０３７５】不特定データ発生回路７２３は、ダミーデ
ータとして、アドレス信号８１２に基づいて不特定デー
タ８５２を生成して出力禁止制御回路２５１に出力す
る。

【０３７６】出力禁止制御回路２５１は、第１０の実施
形態と同様に、アドレス信号に指定された消去単位に対
する読み出し禁止解除信号８２６が“１”であれば、デ
ータ信号８１３をデータ入出力端子８０３を介して外部
に出力すると共に不特定データ８５２を遮断し、アドレ
ス信号に指定された消去単位に対する読み出し禁止解除
信号８２６が“０”であれば、データ信号８１３を遮断
すると共に不特定データ８５２をデータ入出力端子８０
３を介して外部に出力する。

【０３７７】本実施形態の第１の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
２２１に保持されたデータを読み出そうとした場合に、
不特定データ発生回路７２３から出力される不特定デー
タ８５２が外部に出力されるため、不正な読み出しを行
う第３者にとっては出力された不特定データ８５２がメ
モリセルアレイ２２１に保持されたデータであるのか否
かの区別は困難であり、第３者によるデータの解析を困
難にさせることができる。

【０３７８】次に、本実施形態の第２の変形例について
図面を参照しながら説明する。

【０３７９】図１４（ｃ）は、第１０の実施形態の第２
の変形例に係る半導体装置の外部入出力制御部７３１の
機能構成を示している。

【０３８０】図１４（ｃ）に示すように、本実施形態の
第２の変形例に係る外部入出力制御部７３１は、第１の
実施形態と同等の出力禁止制御回路２５１及び入力制御
回路１５２に加えて、ダミーデータを生成する回路とし
てデータスクランブル回路７２４が設けられている。

【０３８１】データスクランブル回路７２４は、入出力
制御部１２２からデータ信号８１３として入力されたデ
ータを並べ替える又は置換する等の方法により、ダミー
データとしてスクランブルデータ８５３を生成して出力
禁止制御回路２５１に出力する。

【０３８２】出力禁止制御回路２５１は、第１０の実施
形態と同様に、アドレス信号８１２に指定された消去単
位に対する読み出し禁止解除信号８２６が“１”であれ
ば、データ信号８１３をデータ入出力端子８０３を介し
て外部に出力すると共にスクランブルデータ８５３を遮
断し、アドレス信号８１２に指定された消去単位に対す
る読み出し禁止解除信号８２６が“０”であれば、デー
タ信号８１３を遮断すると共にスクランブルデータ８５
３をデータ入出力端子８０３を介して外部に出力する。

【０３８３】本実施形態の第２の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
２２１に保持されたデータを読み出そうとした場合に、
データスクランブル回路７２４から出力されるスクラン
ブルデータ８５３が外部に出力されるため、不正な読み
出しを行う第３者にとっては出力されたスクランブルデ
ータ８５３がメモリセルアレイ２２１に保持されたデー
タであるのか否かの区別は困難であり、第３者によるデ
ータの解析を困難にさせることができる。

【０３８４】なお、第１０の実施形態及びその変形例
は、メモリセルアレイ２２１に保持されたデータとは異
なるダミーデータを出力するデータ発生回路を第２の実
施形態の半導体装置に適用した半導体装置として説明し
たが、本実施形態及びその変形例のデータ発生回路を第
８の実施形態の半導体装置に適用しても同様の効果を得
られる。

【０３８５】（第１１の実施形態）以下、本発明の第１
１の実施形態について図面を参照しながら説明する。な
お、以下の説明において、第３の実施形態と同一の機能
構成を有する構成要素については同一の符号を付すこと
により説明を省略する。

【０３８６】第９の実施形態に係る半導体装置は、図７
（ａ）に示した第３の実施形態の半導体装置３０１と同
等の構成を有しており、ＣＰＵ１０２、ＲＡＭ１０３、
制御回路１０４及び不揮発性メモリブロック３０５を備
え、該不揮発性メモリブロック３０５は、書き換え制御
回路１０６を介して制御信号入力端子８０１及びアドレ
ス入力端子８０２に接続され、また外部入出力制御部３
０７を介してデータ入出力端子８０３と接続されてい
る。さらに、不揮発性メモリブロック３０５に保持され
たデータの外部への読み出し禁止の設定のために、書き
換え動作検知部１０８及び読み出し禁止解除制御部１０
９が設けられている。

【０３８７】また、本実施形態の不揮発性メモリブロッ
ク３０５は、図７（ａ）に示した第３の実施形態の不揮
発性メモリブロック３０５と同様に、メモリセルアレイ
１２１、入出力制御部、センスアンプ１２３及びデコー
ダ１２４からなる。

【０３８８】また、書き換え動作検知部１０８及び読み
出し禁止解除制御部１０９は、図２（ａ）に示した第１
の実施形態の書き換え動作検知部及び読み出し禁止解除
制御部と同様に構成されており、書き換え動作検知部１
０８は、動作検知回路１３１、消去結果判定回路１３
２、書き込み結果判定回路１３３及び動作手順検知回路
１３４からり、また、読み出し禁止解除制御部１０９は
読み出し動作検知回路１４１、動作手順検知レジスタ１
４２及び読み出し禁止解除制御回路１４３からなる。

【０３８９】本実施形態の半導体装置は、入出力制御部
において、読み出しを禁止する場合に、メモリセルアレ
イ１２１に保持されたデータを出力しないのに加えて、
メモリセルアレイ１２１に保持されたデータとは異なる
ダミーデータを出力する点が第３の実施形態の半導体装
置と異なっている。

【０３９０】以下、本実施形態の半導体装置の入出力制
御部について図面を参照しながら説明する。

【０３９１】図１５（ａ）は、第１１の実施形態に係る
半導体装置の入出力制御部の機能構成を示している。

【０３９２】図１５（ａ）に示すように、本実施形態の
入出力制御部７４１は、第３の実施形態と同等のベリフ
ァイ結果出力制御回路３６１、データ出力禁止制御回路
３６２及びデータ入力制御回路３６３に加えて、ダミー
データを生成する回路として固定データ発生回路７２２
が設けられている。

【０３９３】固定データ発生回路７２２は、ダミーデー
タとして固定データ８５１をデータ出力禁止制御回路３
６２に出力する。ここで、固定データ８５１は、固定デ
ータ発生回路７２２に規定されたデータを出力するの
で、任意のデータを設定することができる。

【０３９４】データ出力禁止制御回路３６２は、メモリ
セルアレイ１２１から入力されるセンスアンプ信号８３
１及び固定データ発生回路７２２から入力される固定デ
ータ８５１の外部への出力を制御信号８１１及び読み出
し禁止解除信号８１６に基づいて制御する。ここで、デ
ータ出力禁止制御回路３６２は、制御信号８１１として
読み出し動作を指定する信号が入力された場合に、読み
出し禁止解除信号８１６が“１”であれば、センスアン
プ信号８３１をデータ信号８１３として外部入出力制御
部３０７に出力し、固定データ８５１を遮断する。ま
た、読み出し禁止解除信号８１６が“０”であれば、セ
ンスアンプ信号８３１を遮断し、固定データ８５１をデ
ータ信号８１３として外部入出力制御部３０７に出力す
る。

【０３９５】次に、本実施形態の半導体装置の動作につ
いて図７（ａ）及び図１５（ａ）を参照しながら説明す
る。

【０３９６】本実施形態の半導体装置は、第１の実施形
態及びその変形例と同様に、電源オン時には動作手順検
知レジスタ１４２はリセット状態であるため、読み出し
禁止解除信号８１６が“０”となる。これにより、デー
タ出力禁止制御回路３６２はセンスアンプ信号８３１を
遮断し、固定データ８５１をデータ信号８１３として外
部入出力制御部３０７に出力する。

【０３９７】次に、動作手順検知回路１３４によって規
定された動作手順として、図３（ａ）に示した第１の実
施形態と同様の動作手順がメモリセルアレイ１２１の全
メモリセルに対して順次行われた場合のみ、動作手順検
知レジスタ１４２がセット状態となり、読み出し禁止解
除信号８１６が“１”になるため、データ出力禁止制御
回路３６２はセンスアンプ信号８３１をデータ信号８１
３として外部入出力制御部３０７に出力する。逆に、規
定された動作手順を行うことなく読み出し動作を行った
場合には、固定データ発生回路７２２から出力される固
定データ８５１をデータ信号８１３として外部入出力制
御部３０７に出力する。外部入出力制御部３０７は入力
されたデータ信号８１３をデータ入出力端子８０３を介
して外部に出力する。

【０３９８】なお、前述の動作手順は、動作手順検知回
路１３４の設定を変更することにより、図３（ｂ）、図
４（ａ）及び図４（ｂ）に示すような第１の実施形態の
各変形例と同様の動作手順を行うようにしてもよい。

【０３９９】以上説明したように、第１１の実施形態に
よると、第３の実施形態と同様の効果を得られるのに加
えて、規定された動作手順を行うことなく不正にメモリ
セルアレイ１２１に保持されたデータを読み出そうとし
た場合には固定データ発生回路７２２から固定データ８
５１が外部に出力されるため、不正な読み出しを行う第
３者に固定データ８５１をメモリセルアレイ１２１に保
持されたデータと誤解させることができ、機密保護機能
の有無を区別し難くなるため、より確実な機密保護が可
能となる。

【０４００】なお、ダミーデータを出力するデータ発生
回路は、固定データ発生回路７２２に限らず、様々な変
形例が可能であり、特に複雑で予測の困難なデータを生
成することが好ましい。以下に、データ発生回路として
他の回路を用いた変形例について説明する。

【０４０１】以下、本実施形態の第１の変形例について
図面を参照しながら説明する。

【０４０２】図１５（ｂ）は、第１１の実施形態の第１
の変形例に係る半導体装置の入出力制御部７４１の機能
構成を示している。

【０４０３】図１５（ｂ）に示すように、本実施形態の
第１の変形例に係る入出力制御部７４１は、第３の実施
形態と同等のベリファイ結果出力制御回路３６１、デー
タ出力禁止制御回路３６２及びデータ入力制御回路３６
３に加えて、ダミーデータを生成する回路として不特定
データ発生回路７２３が設けられている。

【０４０４】不特定データ発生回路７２３は、ダミーデ
ータとして、アドレス信号８１２に基づいて不特定デー
タ８５２を生成してデータ出力禁止制御回路３６２に出
力する。

【０４０５】データ出力禁止制御回路３６２は、第１１
の実施形態と同様に、読み出し禁止解除信号８１６が
“１”であれば、センスアンプ信号８３１をデータ信号
８１３として外部入出力制御部３０７に出力すると共に
不特定データ８５２を遮断し、また、読み出し禁止解除
信号８１６が“０”であれば、センスアンプ信号８３１
を遮断すると共に不特定データ８５２をデータ信号８１
３として外部入出力制御部３０７に出力する。

【０４０６】本実施形態の第１の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
１２１に保持されたデータを読み出そうとした場合に、
不特定データ発生回路７２３から出力される不特定デー
タ８５２が外部に出力されるため、不正な読み出しを行
う第３者にとっては出力された不特定データ８５２がメ
モリセルアレイ１２１に保持されたデータであるのか否
かの区別は困難であり、第３者によるデータの解析を困
難にさせることができる。

【０４０７】次に、本実施形態の第２の変形例について
図面を参照しながら説明する。

【０４０８】図１５（ｃ）は、第１１の実施形態の第２
の変形例に係る半導体装置の入出力制御部７４１の機能
構成を示している。

【０４０９】図１５（ｃ）に示すように、本実施形態の
第２の変形例に係る入出力制御部７４１は、第３の実施
形態と同等のベリファイ結果出力制御回路３６１、デー
タ出力禁止制御回路３６２及びデータ入力制御回路３６
３に加えて、ダミーデータを生成する回路としてデータ
スクランブル回路７２４が設けられている。

【０４１０】データスクランブル回路７２４は、メモリ
セルアレイ１２１からセンスアンプ信号８３１として入
力されたデータを並べ替える又は置換する等の方法によ
り、ダミーデータとしてスクランブルデータ８５３を生
成してデータ出力禁止制御回路３６２に出力する。

【０４１１】データ出力禁止制御回路３６２は、第１１
の実施形態と同様に、読み出し禁止解除信号８１６が
“１”であれば、センスアンプ信号８３１をデータ信号
８１３として外部入出力制御部３０７に出力すると共に
スクランブルデータ８５３を遮断し、また、読み出し禁
止解除信号８１６が“０”であれば、センスアンプ信号
８３１を遮断すると共にスクランブルデータ８５３をデ
ータ信号８１３として外部入出力制御部３０７に出力す
る。

【０４１２】本実施形態の第２の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
１２１に保持されたデータを読み出そうとした場合に、
データスクランブル回路７２４から出力されるスクラン
ブルデータ８５３が外部に出力されるため、不正な読み
出しを行う第３者にとっては出力されたスクランブルデ
ータ８５３がメモリセルアレイ１２１に保持されたデー
タであるのか否かの区別は困難であり、第３者によるデ
ータの解析を困難にさせることができる。

【０４１３】なお、第１１の実施形態及びその変形例
は、メモリセルアレイ１２１に保持されたデータとは異
なるダミーデータを出力するデータ発生回路を第３の実
施形態の半導体装置に適用した半導体装置として説明し
たが、本実施形態及びその変形例のデータ発生回路を第
５の実施形態の半導体装置に適用しても同様の効果を得
られる。

【０４１４】（第１２の実施形態）以下、本発明の第１
２の実施形態について図面を参照しながら説明する。な
お、以下の説明において、第４の実施形態と同一の機能
構成を有する構成要素については同一の符号を付すこと
により説明を省略する。

【０４１５】第１１の実施形態に係る半導体装置は、図
８（ａ）に示した第４の実施形態の半導体装置４０１と
同等の構成を有しており、ＣＰＵ１０２、ＲＡＭ１０
３、制御回路１０４及び不揮発性メモリブロック４０５
を備え、該不揮発性メモリブロック４０５は、書き換え
制御回路１０６を介して制御信号入力端子８０１及びア
ドレス入力端子８０２に接続され、また外部入出力制御
部３０７を介してデータ入出力端子８０３と接続されて
いる。さらに、不揮発性メモリブロック４０５に保持さ
れたデータの外部への読み出し禁止の設定のために、書
き換え動作検知部２０８及び読み出し禁止解除制御部２
０９が不揮発性メモリブロック４０５と接続するように
設けられている。

【０４１６】また、本実施形態の不揮発性メモリブロッ
ク４０５は、図８（ａ）示した第４の実施形態の不揮発
性メモリブロック４０５と同様に、メモリセルアレイ２
２１、入出力制御部、センスアンプ１２３及びデコーダ
１２４からなり、メモリセルアレイ２２１は第１の消去
単位２６１、第２の消去単位２６２、…、第ｎの消去単
位２６３のｎ個（ｎは２以上の整数である）のブロック
に分割されており、消去単位ごとの一括消去が可能なよ
うに構成されたブロック消去型のＥＥＰＲＯＭからな
る。

【０４１７】また、書き換え動作検知部２０８及び読み
出し禁止解除制御部２０９は、図６（ａ）に示した第２
の実施形態の書き換え動作検知部２０８及び読み出し禁
止解除制御部２０９と同様に構成されており、書き換え
動作検知部２０８は、動作検知回路１３１、消去結果判
定回路２３２、書き込み結果判定回路２３３及び動作手
順検知回路２３４からり、また、読み出し禁止解除制御
部２０９は読み出し動作検知回路１４１、動作手順検知
レジスタ部２４２及び読み出し禁止解除制御回路２４３
からなる。

【０４１８】本実施形態の半導体装置は、入出力制御部
において、読み出しを禁止する場合に、メモリセルアレ
イ２２１に保持されたデータを出力しないのに加えて、
メモリセルアレイ２２１に保持されたデータとは異なる
ダミーデータを出力する点が第２の実施形態の半導体装
置と異なっている。

【０４１９】以下、本実施形態の半導体装置の入出力制
御部について図面を参照しながら説明する。

【０４２０】図１６（ａ）は、第１２の実施形態に係る
半導体装置の入出力制御部を示している。

【０４２１】図１６（ａ）に示すように、本実施形態の
入出力制御部７５１は、第４の実施形態と同等のベリフ
ァイ結果出力制御回路４６１、データ出力禁止制御回路
４６２及びデータ入力制御回路３６３に加えて、ダミー
データを生成する回路として固定データ発生回路７２２
が設けられている。

【０４２２】固定データ発生回路７２２は、第１１の実
施形態と同様に、ダミーデータとして固定データ８５１
をデータ出力禁止制御回路４６２に出力する。

【０４２３】データ出力禁止制御回路４６２は、メモリ
セルアレイ２２１から入力されるセンスアンプ信号８３
１及び固定データ発生回路７２２から入力される固定デ
ータ８５１の外部への出力を制御信号８１１及び読み出
し禁止解除信号８２６に基づいて制御する。ここで、デ
ータ出力禁止制御回路４６２は、制御信号８１１として
読み出し動作を指定する信号が入力された場合に、アド
レス信号８１２に基づいて読み出し動作の対象となる消
去単位を判断し、該消去単位に対する読み出し禁止解除
信号８２６が“１”であれば、センスアンプ信号８３１
をデータ信号８１３として外部入出力制御部３０７に出
力し、固定データ８５１を遮断する。また、読み出し動
作の対象となる消去単位に対する読み出し禁止解除信号
８２６が“０”であれば、センスアンプ信号８３１を遮
断し、固定データ８５１をデータ信号８１３として外部
入出力制御部３０７に出力する。

【０４２４】次に、本実施形態の半導体装置の動作につ
いて図６（ａ）、図８（ａ）及び図１６（ａ）を参照し
ながら説明する。

【０４２５】本実施形態の半導体装置は、第２の実施形
態と同様に、電源オン時には動作手順検知レジスタ部２
４２のレジスタはすべてリセット状態であるため、読み
出し禁止解除信号８２６はすべての消去単位に対して
“０”となる。これにより、データ出力禁止制御回路４
６２はセンスアンプ信号８３１を遮断し、固定データ８
５１をデータ信号８１３として外部入出力制御部３０７
に出力する。

【０４２６】次に、動作手順検知回路２３４によって規
定された動作手順として、図３（ａ）に示した第１の実
施形態と同様の動作手順が、メモリセルアレイ２２１の
一消去単位を構成する全メモリセルに対して順次行われ
た場合のみ、動作手順検知レジスタ部２４２の該消去単
位に対応するレジスタがセット状態となり、読み出し禁
止解除信号８２６のうちの該消去単位に対応する信号が
“１”になるため、データ出力禁止制御回路４６２は、
該消去単位に対する読み出し動作において、固定データ
８５１を遮断し、センスアンプ信号８３１をデータ信号
８１３として外部入出力制御部３０７に出力する。逆
に、一消去単位にたいして規定された動作手順を行うこ
となく読み出し動作を行った場合には、該消去単位に対
する読み出し動作において、固定データ発生回路７２２
から出力される固定データ８５１がデータ信号８１３と
して外部入出力制御部３０７に出力される。

【０４２７】なお、前述の動作手順は、動作手順検知回
路２３４の設定を変更することにより、図３（ｂ）、図
４（ａ）及び図４（ｂ）に示すような第１の実施形態の
各変形例と同様の動作手順を行うようにしてもよい。

【０４２８】以上説明したように、第１４の実施形態に
よると、第４の実施形態と同様の効果を得られるのに加
えて、規定された動作手順を行うことなく不正にメモリ
セルアレイ２２１に保持されたデータを読み出そうとし
た場合には固定データ発生回路７２２から固定データ８
５１が外部に出力されるため、不正な読み出しを行う第
３者に固定データ８５１をメモリセルアレイ２２１に保
持されたデータと誤解させることができ、機密保護機能
の有無を区別し難くなるため、より確実な機密保護が可
能となる。

【０４２９】なお、ダミーデータを出力するデータ発生
回路は、固定データ発生回路７２２に限らず、様々な変
形例が可能であり、特に複雑で予測の困難なデータを生
成することが好ましい。以下に、データ発生回路として
他の回路を用いた変形例について説明する。

【０４３０】以下、本実施形態の第１の変形例について
図面を参照しながら説明する。

【０４３１】図１６（ｂ）は、第１２の実施形態の第１
の変形例に係る半導体装置の入出力制御部７５１の機能
構成を示している。

【０４３２】図１６（ｂ）に示すように、本実施形態の
第１の変形例に係る入出力制御部７５１は、第４の実施
形態と同等のベリファイ結果出力制御回路４６１、デー
タ出力禁止制御回路４６２及びデータ入力制御回路３６
３に加えて、ダミーデータを生成する回路として不特定
データ発生回路７２３が設けられている。

【０４３３】不特定データ発生回路７２３は、ダミーデ
ータとして、アドレス信号８１２に基づいて不特定デー
タ８５２を生成してデータ出力禁止制御回路４６２に出
力する。

【０４３４】データ出力禁止制御回路４６２は、第１２
の実施形態と同様に、アドレス信号８１２に指定された
消去単位に対する読み出し禁止解除信号８２６が“１”
であれば、センスアンプ信号８３１をデータ信号８１３
として外部入出力制御部３０７に出力すると共に不特定
データ８５２を遮断し、アドレス信号８１２に指定され
た消去単位に対する読み出し禁止解除信号８２６が
“０”であれば、センスアンプ信号８３１を遮断すると
共に不特定データ８５２をデータ信号８１３として外部
入出力制御部３０７に出力する。

【０４３５】本実施形態の第１の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
２２１に保持されたデータを読み出そうとした場合に、
不特定データ発生回路７２３から出力される不特定デー
タ８５２が外部に出力されるため、不正な読み出しを行
う第３者にとっては出力された不特定データ８５２がメ
モリセルアレイ２２１に保持されたデータであるのか否
かの区別は困難であり、第３者によるデータの解析を困
難にさせることができる。

【０４３６】次に、本実施形態の第２の変形例について
図面を参照しながら説明する。

【０４３７】図１６（ｃ）は、第１２の実施形態の第２
の変形例に係る半導体装置の入出力制御部７５１の機能
構成を示している。

【０４３８】図１６（ｃ）に示すように、本実施形態の
第２の変形例に係る入出力制御部７５１は、第４の実施
形態と同等のベリファイ結果出力制御回路４６１、デー
タ出力禁止制御回路４６２及びデータ入力制御回路３６
３に加えて、ダミーデータを生成する回路としてデータ
スクランブル回路７２４が設けられている。

【０４３９】データスクランブル回路７２４は、メモリ
セルアレイ２２１からセンスアンプ信号８３１として入
力されたデータを並べ替える又は置換する等の方法によ
り、ダミーデータとしてスクランブルデータ８５３を生
成してデータ出力禁止制御回路４６２に出力する。

【０４４０】データ出力禁止制御回路４６２は、第１２
の実施形態と同様に、アドレス信号８１２に指定された
消去単位に対する読み出し禁止解除信号８２６が“１”
であれば、センスアンプ信号８３１をデータ信号８１３
として外部入出力制御部３０７に出力すると共にスクラ
ンブルデータ８５３を遮断し、アドレス信号に指定され
た消去単位に対する読み出し禁止解除信号８２６が
“０”であれば、センスアンプ信号８３１を遮断すると
共にスクランブルデータ８５３をデータ信号８１３とし
て外部入出力制御部３０７に出力する。

【０４４１】本実施形態の第２の変形例によると、規定
された動作手順を行うことなく不正にメモリセルアレイ
２２１に保持されたデータを読み出そうとした場合に、
データスクランブル回路７２４から出力されるスクラン
ブルデータ８５３が外部に出力されるため、不正な読み
出しを行う第３者にとっては出力されたスクランブルデ
ータ８５３がメモリセルアレイ２２１に保持されたデー
タであるのか否かの区別は困難であり、第３者によるデ
ータの解析を困難にさせることができる。

【０４４２】なお、第１２の実施形態及びその変形例
は、ダミーデータ発生回路を第４の実施形態の半導体装
置に適用した半導体装置として説明したが、本実施形態
及びその変形例のデータ発生回路を第６の実施形態の半
導体装置に適用しても同様の効果を得られる。

【０４４３】

【発明の効果】本発明の半導体装置によると、揮発性の
動作手順検知レジスタがリセット状態の時に不揮発性メ
モリブロックの読み出しを禁止するように構成されるた
め、外部から設定を行うことなく、電源オン時に確実に
機密保護の設定を行うことができる。また、不揮発性メ
モリブロックの動作手順を検知する動作手順検知回路が
所定の動作手順を検知した場合にのみ読み出し禁止を解
除するため、動作手順を鍵とした機密保護が可能であ
る。さらに、動作手順検知回路が規定する動作手順に、
正常な消去状態を確認する手順と正常な書き込み状態を
確認する手順とを含むことにより、ゲート電圧を操作し
てメモリセルの状態を誤判定させる方法による不正な読
み出しを防止することができ、不揮発性メモリブロック
に保持されたデータの機密を確実に保護することが可能
となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す機能ブロック図である。

【図２】（ａ）は本発明の第１の実施形態に係る半導体
装置の書き換え動作検知部及び読み出し禁止解除制御部
を示す機能ブロック図であり、（ｂ）は本発明の第１の
実施形態に係る半導体装置の外部入出力制御部を示す機
能ブロック図である。

【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の読み出し方法を示すフロー図である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の読み出し方法を示すフロー図である。

【図５】本発明の第２の実施形態に係る半導体装置を示
す機能ブロック図である。

【図６】（ａ）は第２の実施形態に係る半導体装置の書
き換え動作検知部及び読み出し禁止解除制御部を示す機
能ブロック図であり、（ｂ）は第２の実施形態に係る半
導体装置の外部入出力制御部を示す機能ブロック図であ
る。

【図７】（ａ）は本発明の第３の実施形態に係る半導体
装置を示す機能ブロック図であり、（ｂ）は本発明の第
３の実施形態に係る半導体装置の入出力制御部を示す機
能ブロック図である。

【図８】（ａ）は本発明の第４の実施形態に係る半導体
装置を示す機能ブロック図であり、（ｂ）は本発明の第
４の実施形態に係る半導体装置の入出力制御部を示す機
能ブロック図である。

【図９】本発明の第５の実施形態に係る半導体装置を示
す機能ブロック図である。

【図１０】本発明の第６の実施形態に係る半導体装置を
示す機能ブロック図である。

【図１１】本発明の第７の実施形態に係る半導体装置の
書き換え動作検知部及び読み出し禁止解除制御部を示す
機能ブロック図である。

【図１２】本発明の第８の実施形態に係る半導体装置の
書き換え動作検知部及び読み出し禁止解除制御部を示す
機能ブロック図である。

【図１３】（ａ）は本発明の第９の実施形態に係る半導
体装置の外部入出力制御部を示す機能ブロック図であ
り、（ｂ）及び（ｃ）は第９の実施形態に係る半導体装
置の外部入出力制御部の変形例を示す機能ブロック図で
ある。

【図１４】（ａ）は本発明の第１０の実施形態に係る半
導体装置の外部入出力制御部を示す機能ブロック図であ
り、（ｂ）及び（ｃ）は第１０の実施形態に係る半導体
装置の外部入出力制御部の変形例を示す機能ブロック図
である。

【図１５】（ａ）は本発明の第１１の実施形態に係る半
導体装置の入出力制御部を示す機能ブロック図であり、
（ｂ）及び（ｃ）は第１１の実施形態に係る半導体装置
の入出力制御部の変形例を示す機能ブロック図である。

【図１６】（ａ）は本発明の第１２の実施形態に係る半
導体装置の入出力制御部を示す機能ブロック図であり、
（ｂ）及び（ｃ）は第１１の実施形態に係る半導体装置
の入出力制御部の変形例を示す機能ブロック図である。

【図１７】（ａ）は第１の従来例に係る半導体装置を示
す機能ブロック図であり、（ｂ）は第１の従来例に係る
半導体装置のメモリセルの電流特性の一例を示し、不揮
発性メモリブロックに保持されたデータを不正に読み出
す方法を説明するグラフである。

【符号の説明】

１０１ 半導体装置 １０２ ＣＰＵ １０３ ＲＡＭ １０４ 制御回路 １０５ 不揮発性メモリブロック １０６ 書き換え制御回路 １０７ 外部入出力制御部 １０８ 書き換え動作検知部 １０９ 読み出し禁止解除制御部 １２１ メモリセルアレイ １２２ 入出力制御部 １２３ センスアンプ １２４ デコーダ １３１ 動作検知回路 １３２ 消去結果判定回路 １３３ 書き込み結果判定回路 １３４ 動作手順検知回路（動作手順検知手段） １４１ 読み出し動作検知回路 １４２ 動作手順検知レジスタ（レジスタ） １４３ 読み出し禁止解除制御回路 １５１ 出力禁止制御回路（出力禁止手段） １５２ 入力制御回路 ２０１ 半導体装置 ２０５ 不揮発性メモリブロック ２０７ 外部入出力制御部 ２０８ 書き換え動作検知部 ２０９ 読み出し禁止解除制御部 ２２１ メモリセルアレイ ２３２ 消去結果判定回路 ２３３ 書き込み結果判定回路 ２３４ 動作手順検知回路 ２４２ 動作手順検知レジスタ部（レジスタ部） ２４３ 読み出し禁止解除制御回路 ２５１ 出力禁止制御回路 ２６１ 第１の消去単位 ２６２ 第２の消去単位 ２６３ 第ｎの消去単位 ３０１ 半導体装置 ３０５ 不揮発性メモリブロック ３０７ 外部入出力制御部 ３２２ 入出力制御部（メモリ制御部） ３６１ ベリファイ結果出力制御回路 ３６２ データ出力禁止制御回路（出力禁止手段） ３６３ データ入力制御回路 ４０１ 半導体装置 ４０５ 不揮発性メモリブロック ４２２ 入出力制御部（メモリ制御部） ４６１ ベリファイ結果出力制御回路 ４６２ データ出力禁止制御回路（出力禁止手段） ５０１ 半導体装置 ５０２ ＣＰＵ ５０３ ＲＡＭ ５０４ 制御回路 ５１０ 制御バス ６０１ 半導体装置 ６０２ ＣＰＵ ６０３ ＲＡＭ ６０４ 制御回路 ６１０ 制御バス ７０１ 書き換え動作検知部 ７０２ 読み出し禁止解除制御部 ７０３ 異常動作検知回路（異常動作検知手段） ７０４ 動作手順検知レジスタ（レジスタ） ７１１ 書き換え動作検知部 ７１２ 読み出し禁止解除制御部 ７１３ 異常動作検知回路（異常動作検知手段） ７１４ 動作手順検知レジスタ部（レジスタ部） ７２１ 外部入出力制御部 ７２２ 固定データ発生回路（データ発生回路） ７２３ 不特定データ発生回路（データ発生回路） ７２４ データスクランブル回路（データ発生回路） ７３１ 外部入出力制御部 ７４１ 入出力制御部 ７５１ 入出力制御部 ８０１ 制御信号入力端子 ８０２ アドレス入力端子 ８０３ データ入出力端子 ８０４ 入出力端子 ８１１ 制御信号 ８１２ アドレス信号 ８１３ データ信号 ８１４ ベリファイ結果信号 ８１５ 動作手順検知信号 ８１６ 読み出し禁止解除信号 ８２５ 動作手順検知信号 ８２６ 読み出し禁止解除信号 ８３１ センスアンプ信号 ８４１ 動作電圧 ８４２ 異常動作検知信号 ８４３ 異常動作検知信号 ８５１ 固定データ（ダミーデータ） ８５２ 不特定データ（ダミーデータ） ８５３ スクランブルデータ（ダミーデータ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１２Ｂ

Claims (22)

【特許請求の範囲】
1. 【請求項１】 電気的に書き換えが可能な複数の不揮発
   性メモリセルからなるメモリセルアレイと、 電源オン時に前記メモリセルアレイに保持されたデータ
   の外部への出力を禁止する出力禁止手段とを備えた半導
   体装置の駆動方法であって、 前記メモリセルアレイにおいて所定の動作手順が行われ
   た場合に、前記出力禁止手段によるデータの出力の禁止
   を解除することを特徴とする半導体装置の駆動方法。
2. 【請求項２】 電気的に書き換えが可能な複数の不揮発
   性メモリセルからなり、一括して消去される複数の消去
   単位に区画されたメモリセルアレイと、 電源オン時に前記メモリセルアレイに保持されたデータ
   の外部への出力を前記消去単位ごとに禁止する出力禁止
   手段とを備えた半導体装置の駆動方法であって、 前記メモリセルアレイにおいて、前記複数の消去単位の
   うちの１つに対して所定の動作手順が行われた場合に、
   前記出力禁止手段における前記消去単位に保持されたデ
   ータの出力の禁止を解除することを特徴とする半導体装
   置の駆動方法。
3. 【請求項３】 前記所定の動作手順は、前記不揮発性メ
   モリセルが消去状態であることを確認する第１の手順
   と、該第１の手順よりも後に前記不揮発性メモリセルに
   所定のデータが書き込まれていることを確認する第２の
   手順とを含むことを特徴とする請求項１又は２に記載の
   半導体装置の駆動方法。
4. 【請求項４】 前記所定の動作手順は、前記第１の手順
   よりも前に前記メモリセルアレイに書き込まれたデータ
   を消去する第３の手順と、前記第１の手順と前記第２の
   手順との間に前記メモリセルアレイにデータを書き込む
   第４の手順と含むことを特徴とする請求項３に記載の半
   導体装置の駆動方法。
5. 【請求項５】 前記第２の手順と前記第４の手順とを所
   定数のメモリセルごとに順次繰り返して行うことを特徴
   とする請求項４に記載の半導体装置の駆動方法。
6. 【請求項６】 前記所定の動作手順は、前記第１の手順
   よりも前に、前記不揮発性メモリセルのすべてに対して
   書き込み動作を行う第５の手順を含むことを特徴とする
   請求項３〜５のうちのいずれか１項に記載の半導体装置
   の駆動方法。
7. 【請求項７】 前記第５の手順は前記第３の手順の前に
   行われることを特徴とする請求項６に記載の半導体装置
   の駆動方法。
8. 【請求項８】 前記所定の動作手順は、前記第２の手順
   の後に、前記メモリセルアレイにおいて異常なしきい値
   電圧を示す不揮発性メモリセルに対して正常なしきい値
   に戻す動作を行う第６の手順を含むことを特徴とする請
   求項３〜７のうちのいずれか１項に記載の半導体装置の
   駆動方法。
9. 【請求項９】 電気的に書き換えが可能な複数の不揮発
   性メモリセルからなるメモリセルアレイと、 前記メモリセルアレイに保持されたデータの外部への出
   力を禁止可能とする出力禁止手段と、 前記メモリセルアレイに対する動作が所定の動作手順の
   通りに行われたか否かを検知する動作手順検知手段とを
   備え、 前記出力禁止手段は、電源オン時に前記メモリセルアレ
   イに保持されたデータの出力を禁止する一方、前記動作
   手順検知手段の検知結果に基づいて前記メモリセルアレ
   イに保持されたデータの出力禁止を解除することを特徴
   とする半導体装置。
10. 【請求項１０】 前記動作手順検知手段の検知結果を保
    存する揮発性のレジスタをさらに備え、 前記出力禁止手段における出力の禁止は前記レジスタの
    状態に基づいて解除されることを特徴とする請求項９に
    記載の半導体装置。
11. 【請求項１１】 前記出力禁止手段は、前記レジスタが
    リセット状態である場合には出力を禁止する一方、前記
    レジスタがセット状態である場合に出力の禁止を解除す
    ることを特徴とする請求項１０に記載の半導体装置。
12. 【請求項１２】 電気的に書き換えが可能な複数の不揮
    発性メモリセルからなるメモリセルアレイと、 前記メモリセルアレイに保持されたデータの外部への出
    力を禁止可能とする出力禁止手段と、 前記メモリセルアレイを構成する不揮発性メモリセルに
    対して所定の動作手順が行われたか否かを検知する動作
    手順検知手段と、 前記動作手順検知手段が検知した結果を保存する揮発性
    のレジスタとを備え、 前記レジスタは、前記動作手順検知手段が前記所定の動
    作手順を検知した場合にセット状態となり、 前記出力禁止手段は、前記レジスタがリセット状態の場
    合に前記メモリセルアレイに保持されたデータの出力を
    禁止する一方、前記レジスタがセット状態の場合に前記
    メモリセルアレイに保持されたデータの出力を許可する
    ことを特徴とする半導体装置。
13. 【請求項１３】 電気的に書き換えが可能な複数の不揮
    発性メモリセルからなり、一括して消去される複数の消
    去単位に区画されたメモリセルアレイと、 前記メモリセルアレイに保持されたデータの外部への出
    力を前記消去単位ごとに禁止可能とする出力禁止手段
    と、 前記メモリセルアレイにおいて、前記複数の消去単位の
    うちの１つに対して所定の動作手順が行われたか否かを
    前記消去単位ごとに検知する動作手順検知手段と、 前記動作手順検知手が前記消去単位ごとに検知したそれ
    ぞれの結果を前記複数の消去単位とそれぞれ１対１に対
    応して保存する複数の揮発性のレジスタからなるレジス
    タ部とを備え、 前記レジスタ部は、前記動作手順検知手段が前記複数の
    消去単位のうちの１つに対する前記所定の動作手順を検
    知した場合に前記１つの消去単位と対応するレジスタを
    セット状態とし、 前記出力禁止手段は、前記複数のレジスタのうちの１つ
    がリセット状態の場合に前記１つのレジスタと対応する
    消去単位に保持されたデータの出力を禁止する一方、前
    記１つのレジスタがセット状態の場合に前記１つのレジ
    スタと対応する消去単位に保持されたデータの出力を許
    可することを特徴とする半導体装置。
14. 【請求項１４】 前記メモリセルアレイに対する動作を
    制御するメモリ制御部と、 前記メモリセルアレイに保持されたデータの外部との入
    出力を制御する外部入出力制御部とをさらに備え、 前記出力禁止手段は、前記メモリ制御部に設けられ、且
    つ前記外部入出力制御部への出力を禁止することにより
    外部への出力を禁止していることを特徴とする請求項９
    〜１３のうちのいずれか１項に記載の半導体装置。
15. 【請求項１５】 前記メモリセルアレイに対する動作を
    制御するメモリ入出力制御部と、 前記メモリセルアレイに保持されたデータの外部との入
    出力を制御するＣＰＵとをさらに備え、 前記出力禁止手段は、前記メモリ入出力制御部に設けら
    れ、前記ＣＰＵへの出力を禁止することにより外部への
    出力を禁止していることを特徴とする請求項９〜１３の
    うちのいずれか１項に記載の半導体装置。
16. 【請求項１６】 前記メモリセルアレイに対する動作が
    通常の動作か否かを検知する異常動作検知手段をさらに
    備え、 前記出力禁止手段は、前記異常動作検知手段が異常を検
    知した場合には前記メモリセルアレイに保持されたデー
    タの出力の禁止を解除しないことを特徴とする請求項１
    ０〜１５のうちのいずれか１項に記載の半導体装置。
17. 【請求項１７】 前記異常動作検知手段は、前記メモリ
    セルアレイに対する動作において用いられる電圧に基づ
    いて、該動作が通常の動作か否かを検知することを特徴
    とする請求項１６に記載の半導体装置。
18. 【請求項１８】 前記異常動作検知手段は、前記メモリ
    セルアレイに対する動作が前記所定の動作手順に含まれ
    る動作であるか否かによって該動作が通常の動作か否か
    を検知することを特徴とする請求項１６又は１７に記載
    の半導体装置。
19. 【請求項１９】 前記メモリセルアレイに保持されたデ
    ータとは異なるダミーデータを生成するデータ発生回路
    をさらに備え、 前記出力禁止手段は、前記メモリセルアレイに保持され
    たデータの出力を禁止する場合には、前記ダミーデータ
    を出力することを特徴とする請求項９〜１８の内のいず
    れか１項に記載の半導体装置。
20. 【請求項２０】 前記データ発生回路は固定データを生
    成することを特徴とする請求項１９に記載の半導体装
    置。
21. 【請求項２１】 前記データ発生回路は、アドレス情報
    を遷移させることによって不特定データを生成すること
    を特徴とする請求項１９に記載の半導体装置。
22. 【請求項２２】 前記データ発生回路は、前記メモリセ
    ルアレイに保持されたデータを並べ替えることによって
    スクランブルデータを生成することを特徴とする請求項
    １９に記載の半導体装置。