JP2003244397A - イメージセンサー - Google Patents
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Abstract
素子の出力信号のデータ抜けのないイメージセンサーの
提供。 【解決手段】 受光量に応じた出力信号を出力する全て
の複数の受光素子の出力端子間を接続するスイッチ素子
を設け、最高解像度からその1/nの解像度に応じてス
イッチ素子を任意に導通し、その平均値の出力は各々の
サンプル&ホールド回路に複数同電位で保持すること
で、読出し時には解像度に応じて任意のデータのみ読み
出し、不要なデータがある場合は読み飛ばして、読み取
り速度も速くするようにし、かつ受光素子の出力信号の
データ抜けのないことを特徴とする。
Description
力信号を出力する複数の受光素子と、隣り合う受光素子
の出力端子間を接続するスイッチ素子と、受光素子の出
力を保持するサンプル&ホールド回路と、サンプル&ホ
ールド回路に保持された電荷を読み出し制御を行う走査
回路で構成されたリニアイメージセンサーICに関する
ものであり、詳細には解像度を切り替え可能な密着型イ
メージセンサー、イメージスキャナやファクシミリや複
写機に関するものである。
報には、新規に解像度制御用のコントロール端子を設
け、ユーザが利用条件にあわせて解像度を切り換えるこ
とが可能な密着型イメージセンサーが提案されている。
密着型イメージセンサー用集積回路の回路図である。こ
の従来技術においては、イメージセンサーチップにコン
トロール端子(125)を設け、その端子にユーザが、
ハイレベルまたはローレベルの信号を入力することによ
り高解像度モードと低解像度モードの解像度切り換えを
実現している。図11について概略説明すれば、スター
トパルスSI と、クロックパルスCLK とをシフトレ
ジスタ群104 に供給する。スタートパルスSI によ
ってシフトレジスタ104aが起動されると、その出力
はノアゲート121a およびアンドゲート120aを
通ってチャンネルセレクトスイッチ103a に入力さ
れ、これをオンにし、フォトセル101a からの信号
を信号ライン107a に取り出す。他のシフトレジス
タ104b 〜104fも順次起動していき、各フォト
セル101b〜101lからの信号を信号来か107a
,107b に出力する。
にコントロール信号”H ”が入力されると、アナログ
スイッチ110a,110b,122a,122bが切
り換えられ、画像出力端子111に16ドット/ミリの
読み取り密度で画像信号が得られる。また、コントロー
ル信号入力端子125 にコントロール信号”L ”が入
力されると、アナログスイッチ110a が常にオン状
態となり、画像出力端子111 にはフォトセル101
a〜101l全体の半分の8ドット/ミリの読み取り密
度で画像信号が得られる。つまり、センサーIC上のフ
ォトセル101a〜101lは常に全数が動作している
が、外部に出力画像信号を取り出す際に、コントロール
信号によって一部を間引いて出力させることができる。
そのため、画像信号の電圧レベルは常に一定となり、後
段の画像処理回路の構成は従来のもので対応が可能とな
る。
ーICは以上のように構成されているので、解像度を粗
くするとデータを間引くため読み飛ばされた受光素子の
出力信号のデータ抜けが発生する。
決するために、本発明のイメージセンサーは、複数のリ
ニアイメージセンサーICを直線状に配置実装して構成
されるイメージセンサーにおいて、受光量に応じた出力
信号を出力する全ての複数の受光素子の出力端子間を接
続するスイッチ素子を設け、最高解像度からその1/n
の解像度に応じてスイッチ素子を任意に導通し、その平
均値の出力は各々のサンプル&ホールド回路に複数同電
位で保持することで、読出し時には解像度に応じて任意
のデータのみ読み出し、不要なデータがある場合は読み
飛ばして、読み取り速度も速くするようにし、かつ受光
素子の出力信号のデータ抜けのないものである。
施形態を図面を参照しながら説明する。
センサーの全体回路図、図2は図1におけるn段目のブ
ロックの回路図である。表1は図2における受光素子間
のスイッチ3−n−1,2,3・・・24の設定であ
る。表2は図2におけるテスト時の受光素子間のスイッ
チ3−n−1,2,3・・・24の設定である。
トである。図4は最高解像度a*1/2の場合のタイム
チャートである。図5は最高解像度a*1/4の場合の
タイムチャートである。
ムチャートである。図7は最高解像度a*1/8の場合
のタイムチャートである。図8はTEST1モードの場
合のタイムチャートである。図9はTEST2モードの
場合のタイムチャートである。図10はTEST3モー
ドの場合のタイムチャートである。
−mの受光素子のリセット回路素子ブロックを並べた受
光素子のリセット回路列1と、2−1,2−2,・・
・,2−mの受光素子ブロックを並べた受光素子列2
と、3−1,3−2,・・・,3−mの受光素子間スイ
ッチ素子ブロックを並べた受光素子間スイッチ素子列3
と、4−1,4−2,・・・,4−mのアンプ1回路ブ
ロックを並べたアンプ1の回路列4と、5−1,5−
2,・・・,5−mのサンプル&ホールド回路ブロック
を並べたサンプル&ホールド回路列5と、6−1,6−
2,・・・,6−mのアンプ2の回路ブロックを並べた
アンプ2の回路列6と、7−1,7−2,・・・,7−
mの読出しスイッチ素子ブロックを並べた読出しスイッ
チ素子列7と、共通信号線8と、9−1,9−2,・・
・,9−mの走査回路ブロックを並べた走査回路列9
と、10のダミースイッチの出力端子とゲートにはGN
D電位が与えられており通常オフ状態で、もう一方の出
力端子は3−1の受光素子間スイッチ素子ブロックの入
力端子SWINに接続され、受光素子ブロック2−1の
1番目の受光素子の出力端子の負荷容量を揃える為に接
続し、他の各受光素子の出力端子の負荷容量と同一とな
り、ブロック間の繋ぎ目で固定パターンノイズを無くし
均一な特性が得られる。
切替制御回路で入力信号X1とX2とX3により、任意
に受光素子間スイッチの制御信号SWCTLと走査回路
の読み飛ばし順の制御信号SRCTLを発生する構成と
なっている。
子を初期化するためのリセット電圧VRESETとリセ
ット素子を制御するリセット1(ΦRST1)とリセッ
ト2(ΦRST2)が共通接続されている。
素子間のスイッチ素子の制御信号(SWCTL)のバス
ラインが接続されている。
信号を読み出すための共通信号線(SIG)が共通接続
されている。
のクロック(ΦCK)が共通接続され、スタートパルス
(ΦST)が接続され、走査回路の読出し順を制御する
制御信号線(SRCTL)のバスラインが接続されてい
る。
クの1,2,・・・,mのブロック毎に対応したn段目
の24bit分の回路であり、受光素子のリセット回路
素子ブロック1−nは、奇数番目の受光素子のリセット
スイッチ素子(1−n−1,1−n−3,1−n−5,
・・・,1−n−23)は一方の端子はリセット電圧V
RESET電圧が与えられ、ΦRST1で制御される。
偶数番目の受光素子のリセットスイッチ素子(1−n−
2,1−n−4,1−n−6,・・・,1−n−24)
は一方の端子はリセット電圧VRESET電圧が与えら
れ、ΦRST2で制御される。受光素子ブロック2−n
のフォトダイオード(2−n−1,・・・,2−n−2
4)の出力端子はそれぞれリセットスイッチ素子(1−
n−1,・・・,1−n−24)が接続されている。
は、受光素子間スイッチ(3−n−1,3−n−2,・
・・3−n−23)は隣接する受光素子間の出力端子が
それぞれ接続されており、受光素子間スイッチは制御信
号(SWCTL)のバスラインによりそれぞれ制御され
る。SWIN端子は図1において隣合う前段の受光素子
間のスイッチ素子ブロックまたは10のダミースイッチ
を接続する端子である。SWOUT端子は図1において
後段の受光素子間のスイッチ素子ブロックまたはGND
電位を接続する端子である。
アンプ1(4−n−1,・・・,4−n−24)で、各
受光素子(2−n−1,・・・,2−n−24)の出力
をサンプル&ホールド回路列ブロック5−nのサンプル
&ホールド回路(5−n−1,・・・,5−n−24)
に一時的に電荷を蓄積するものである。
アンプ2(6−n−1,・・・,6−n−24)が、読
出しスイッチ素子列7−mのスイッチ素子(7−n−
1,・・・,7−n−24)に接続されており、SRC
TLバスラインにより制御される走査回路列9−nの出
力(Q1,・・・,Q24)はスタートパルスΦSTI
Nが入力されると最高解像度の時はクロック信号ΦCK
に同期して読出しスイッチ素子列7−mのスイッチ素子
(7−n−1,・・・,7−n−24)を順次オンし、
解像度を粗くするときは任意に読み飛ばして出力し、共
通信号線8にサンプル&ホールド回路(5−n−1,・
・・,5−n−24)に一時的に蓄積された電荷を読み
出す構成としている。
素子間のスイッチ設定である。
解像度aとなり受光素子間のスイッチは全てオフとな
り、各受光素子(2−n−1,・・・,2−n−24)
の出力は各サンプル&ホールド回路(5−n−1,・・
・,5−n−24)に電荷が蓄積される。図3は最高解
像度aの場合のタイムチャートである。スタートパルス
ΦSTINが入力されると、クロック信号ΦCKに同期
し走査回路の出力Q1,・・・,Q24により読出しス
イッチ素子(7−n−1,・・・,7−n−24)を順
次オンし各サンプル&ホールド回路(5−n−1,・・
・,5−n−24)に蓄積された電荷を共通信号線8
(SIG)に読み出す。
レベルの時は最高解像度a*1/2となり受光素子間の
奇数番目のスイッチ(3−n−1,3−n−3,・・
・,3−n−23)はオンとなり、受光素子間の偶数番
目のスイッチ(3−n−2,3−n−4,・・・,3−
n−24)はオフとなり、隣り合う2つの受光素子の出
力が接続された状態となる。ここで受光量に応じた受光
素子の光電荷量は2倍となるが、接合容量も2倍となり
相殺され出力の平均値が隣り合う2つのサンプル&ホー
ルド回路に電荷が蓄積される。図4は最高解像度a*1
/2の場合のタイムチャートである。スタートパルスΦ
STINが入力されると、クロック信号ΦCKに同期し
走査回路の出力Q1,Q4,Q5,Q8,Q9,Q1
2,Q13,Q16,Q17,Q21,Q22,Q24
の順により読出しスイッチ素子(7−n−1,7−n−
4,7−n−5,7−n−8,7−n−9,7−n−1
2,7−n−13,7−n−14,7−n−16,7−
n−19,7−n−21,7−n−22,7−n−2
4)を順次オンし各サンプル&ホールド回路(5−n−
1,5−n−4,5−n−5,5−n−8,5−n−
9,5−n−12,5−n−13,5−n−14,5−
n−16,5−n−19,5−n−21,5−n−2
2,5−n−24)に蓄積された電荷を共通信号線8
(SIG)に読み出す。
ル,X3がローレベルの時は最高解像度a*1/4とな
り受光素子間の4の倍数段目のスイッチ(3−n−4,
3−n−8,3−n−12,3−n−16,3−n−2
0,3−n−24)はオフとなり、他の受光素子間のス
イッチはオンとなり、隣り合う4つの受光素子の出力が
接続された状態となる。ここで受光量に応じた受光素子
の光電荷量は4倍となるが、接合容量も4倍となり相殺
され出力の平均値が隣り合う4つのサンプル&ホールド
回路に電荷が蓄積される。図5は最高解像度a*1/4
の場合のタイムチャートである。スタートパルスΦST
INが入力されると、クロック信号ΦCKに同期し走査
回路の出力Q1,Q8,Q9,Q16,Q17,Q24
の順により読出しスイッチ素子(7−n−1,7−n−
8,7−n−9,7−n−16,7−n−19,7−n
−24)を順次オンし各サンプル&ホールド回路(5−
n−1,5−n−8,5−n−9,5−n−16,5−
n−19,5−n−24)に蓄積された電荷を共通信号
線8(SIG)に読み出す。
ル,X3がローレベルの時は最高解像度a*1/6とな
り受光素子間の6の倍数段目のスイッチ(3−n−6,
3−n−12,3−n−18,3−n−24)はオフと
なり、他の受光素子間のスイッチはオンとなり、隣り合
う6つの受光素子の出力が接続された状態となる。ここ
で受光量に応じた受光素子の光電荷量は6倍となるが、
接合容量も6倍となり相殺され出力の平均値が隣り合う
6つのサンプル&ホールド回路に電荷が蓄積される。図
6は最高解像度a*1/6の場合のタイムチャートであ
る。
と、クロック信号ΦCKに同期し走査回路の出力Q1,
Q8,Q17,Q24の順により読出しスイッチ素子
(7−n−1,7−n−8,7−n−17,7−n−2
4)を順次オンし各サンプル&ホールド回路(5−n−
1,5−n−8,5−n−17,5−n−24)に蓄積
された電荷を共通信号線8(SIG)に読み出す。
ル,X3がハイレベルの時は最高解像度a*1/8とな
り受光素子間の8の倍数段目のスイッチ(3−n−8,
3−n−16,3−n−24)はオフとなり、他の受光
素子間のスイッチはオンとなり、隣り合う8つの受光素
子の出力が接続された状態となる。ここで受光量に応じ
た受光素子の光電荷量は8倍となるが、接合容量も8倍
となり相殺され出力の平均値が隣り合う8つのサンプル
&ホールド回路に電荷が蓄積される。
ムチャートである。スタートパルスΦSTINが入力さ
れると、クロック信号ΦCKに同期し走査回路の出力Q
1,Q12,Q24の順により読出しスイッチ素子(7
−n−1,7−n−12,7−n−24)を順次オンし
各サンプル&ホールド回路(5−n−1,5−n−1
2,5−n−24)に蓄積された電荷を共通信号線8
(SIG)に読み出す。
ッチ3−n−24はオフ状態となり図1において3−m
の受光素子間スイッチ素子ブロックの一方の出力端子S
WOUTはGNDに接続されており、受光素子ブロック
3−mの最終番目の受光素子の出力端子の負荷容量を揃
える為に接続し、他の各受光素子の出力端子の負荷容量
と同一となり、ブロック間の繋ぎ目で固定パターンノイ
ズを無くし均一な特性が得られる構成としている。
素子の機能をテストする設定である。
3がハイレベルの時はTEST1モードとなり、受光素
子間の偶数番目のスイッチ(3−n−2,3−n−4,
・・・,3−n−24)はオンとなり受光素子間の奇数
番目のスイッチ(3−n−1,3−n−3,・・・,3
−n−23)はオフとなり、隣り合う2つの受光素子の
出力が接続された状態となる。ここでΦRST2は常時
ハイレベルとなり、偶数番目の受光素子(2−n−2,
2−n−4,・・・,2−n−24)は常に初期化電圧
VRESETが与えられる。
場合、受光素子間の偶数番目のスイッチが正常に機能し
ていれば、全ての受光素子は初期化された暗状態のレベ
ルが出力され、異常がある場合は奇数番目の受光素子が
受光量に応じた出力があり異常を検出できる。図8はT
EST1モードの場合のタイムチャートである。最高解
像度aと同様でスタートパルスΦSTINが入力される
と、クロック信号ΦCKに同期し走査回路の出力Q1,
・・・,Q24により読出しスイッチ素子(7−n−
1,・・・,7−n−24)を順次オンし各サンプル&
ホールド回路(5−n−1,・・・,5−n−24)に
蓄積された電荷を共通信号線8(SIG)に読み出す。
ここでは受光素子間スイッチ3−n−2に異常があった
場合の1例を示しており3番目の受光素子の出力が高く
なっている。
ル,X3がローレベルの時はTEST2モードとなり、
受光素子間の偶数番目のスイッチ(3−n−2,3−n
−4,・・・,3−n−24)はオフとなり受光素子間
の奇数番目のスイッチ(3−n−1,3−n−3,・・
・,3−n−23)はオンとなり、隣り合う2つの受光
素子の出力が接続された状態となる。ここでΦRST2
は常時ハイレベルとなり、奇数番目の受光素子(2−n
−1,2−n−3,・・・,2−n−23)は常に初期
化電圧VRESETが与えられる。
場合、受光素子間の奇数番目のスイッチが正常に機能し
ていれば、全ての受光素子は初期化された暗状態のレベ
ルが出力され、異常がある場合は偶数番目の受光素子が
受光量に応じた出力があり異常を検出できる。図9はT
EST2モードの場合のタイムチャートである。最高解
像度aと同様でスタートパルスΦSTINが入力される
と、クロック信号ΦCKに同期し走査回路の出力Q1,
・・・,Q24により読出しスイッチ素子(7−n−
1,・・・,7−n−24)を順次オンし各サンプル&
ホールド回路(5−n−1,・・・,5−n−24)に
蓄積された電荷を共通信号線8(SIG)に読み出す。
ここでは受光素子間スイッチ3−n−3に異常があった
場合の1例を示しており4番目の受光素子の出力が高く
なっている。
ル,X3がハイレベルの時はTEST3モードとなり、
全ての受光素子間のスイッチ(3−n−1,・・・,3
−n−24)はオフとなり、ここでΦRST2は常時ハ
イレベルとなり、偶数番目の受光素子(2−n−2,2
−n−4,・・・,2−n−24)は常に初期化電圧V
RESETが与えられる。全ての受光素子に光照射しテ
ストを行った場合、受光素子間のスイッチが正常に機能
していれば、偶数番目の受光素子は初期化された暗状態
のレベルが出力され、奇数番目の受光素子は受光量に応
じた出力がある。異常がある場合は偶数番目の受光素子
に受光量に応じた出力があり異常を検出できる。図10
はTEST3モードの場合のタイムチャートである。最
高解像度aと同様でスタートパルスΦSTINが入力さ
れると、クロック信号ΦCKに同期し走査回路の出力Q
1,・・・,Q24により読出しスイッチ素子(7−n
−1,・・・,7−n−24)を順次オンし各サンプル
&ホールド回路(5−n−1,・・・,5−n−24)
に蓄積された電荷を共通信号線8(SIG)に読み出
す。ここでは受光素子間スイッチ3−n−6に異常があ
った場合の1例を示しており6番目の受光素子の出力が
高くなっている。
1,X2,X3で複数種類選択することが可能となり、
図1に示すようにそれぞれのブロックは同回路でm段で
イメージセンサーを構成する。受光素子数は24×mビ
ット分の全ての受光素子について走査回路を走査し、デ
ータを順次読み出す最高解像度時から、受光素子数は2
4×m×1/8ビット相当の構成となる最低解像度では
受光素子間のスイッチを選択的にオンし受光素子の平均
値出力を任意の走査回路のみ走査しデータを読み飛ばす
複数の解像度を多数選択できる。また情報量を最小限に
抑えつつ走査速度を上げることができ、ダミースイッチ
による固定パターンノイズ対策およびTESTモードに
より品質を向上させるイメージセンサーである。
アス電圧をGND(0V)としているが、VBIAS
(中間電位)やVDD(電源電圧)でも構わない。受光
素子間スイッチ素子においてはNMOSで構成している
が、PMOSやCMOS(トランスミッションゲート)
でも構わない。受光素子間を初期化するためのリセット
素子においてはNMOSで構成しているが、PMOSで
も構わない。
での8種類の走査方式が得られる構成としたが、制御端
子を増設することでm種類となり幾つでも構わない。
子の平均値出力が保持されたサンプル&ホールド回路に
合わせればどこにでも配置を変更し、解像度に応じて読
み飛ばす走査回路順は幾つでもかまわない。
用したイメージセンサーICとしたが、センサー素子は
光電変換素子のフォトトランジスタとすることで、任意
の信号を取り出したり、解像度を切り替えることができ
るリニアイメージセンサーICや光学式の指紋センサー
や、センサー素子に静電容量を使用すれば任意の信号を
取り出したり、解像度を切り替えることができる静電容
量型の指紋センサーに応用できる。
一ICで複数の解像度を切り替える事が出来、低解像度
時には受光素子の出力端子間を接続することでデータ抜
けが無く、かつ平均値を出力するため解像度による受光
素子の出力レベルは常に一定となり後段の画像処理の回
路の入力電圧、読出し時には解像度に応じて読み飛ばす
走査回路により解像度に応じた読取り速度が得られる。
また受光素子間のダミースイッチをブロック間および1
番目と最終番目の受光素子に接続することで、各受光素
子の負荷容量を同一とすることで固定パターンノイズが
発生しにくい。また受光素子間のスイッチのプロセス異
常による誤動作をTESTモードにより検出することで
品質が高めることを可能にした。
全体回路図
Claims (7)
- 【請求項1】 複数のリニアイメージセンサーICを直
線状に配置実装して構成されるイメージセンサーにおい
て、 受光量に応じた出力信号を出力する複数の受光素子が第
1の解像度で配置された受光素子回路列と、 前記受光素子回路列を初期化するリセット回路素子列
と、 隣り合う複数の前記受光素子の出力端子間を接続するス
イッチ素子列と、前記受光素子回路列の出力のインピー
ダンス変換を行う第1のアンプ回路列と前記第1のアン
プ回路列の出力を一時的に保持するサンプル&ホールド
回路列と前記サンプル&ホールド回路列の出力のインピ
ーダンス変換を行う第2のアンプ回路列と前記第2のア
ンプ回路列の出力を読み出す読出しスイッチ素子列と、 前記読出しスイッチ素子列を制御する走査回路列で構成
され、前記第1の解像度と前記第1の解像度の1/nの
解像度とを複数切り替えることを特徴とするイメージセ
ンサー。 - 【請求項2】 前記リニアイメージセンサーICが、第
i番目の受光素子の出力端子と隣り合う第(i+1)番
目の出力端子間を接続する複数のスイッチ素子が全ての
前記受光素子の出力端子間に接続されていることを特徴
とする請求項1に記載のイメージセンサー。 - 【請求項3】 前記リニアイメージセンサーICが、隣
り合うn個の受光素子の出力端子間を接続する前記スイ
ッチ素子がオン状態の時、前記隣り合うn個の受光素子
の平均値を出力することを特徴とする請求項1に記載の
イメージセンサー。 - 【請求項4】 前記リニアイメージセンサーICが、第
1番目の受光素子の出力端子と最終番目の受光素子の出
力端子にはダミーのスイッチ素子が接続されることを特
徴とする請求項1に記載のイメージセンサー。 - 【請求項5】 前記リニアイメージセンサーICが、走
査回路で前記サンプリング&ホールド回路列の出力信号
を任意に読み飛ばせる、読み飛ばし機能を具備したリニ
アイメージセンサーICで構成されることを特徴とする
請求項1に記載のイメージセンサー。 - 【請求項6】 前記リニアイメージセンサーICが、前
記受光素子回路列を初期化するリセット回路素子列のリ
セット素子は複数の制御線で制御されることを特徴とす
る請求項1に記載のイメージセンサー。 - 【請求項7】 前記リニアイメージセンサーICが、テ
ストモードにより隣り合う複数の前記受光素子の出力端
子間を接続するスイッチ素子の導通または断線状態を検
査出来ることを特徴とする請求項1に記載のイメージセ
ンサー。
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