JP2003224429A - 温度補償回路及びｆｅｔ増幅器 - Google Patents

温度補償回路及びｆｅｔ増幅器

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JP2003224429A JP2002020320A JP2002020320A JP2003224429A JP 2003224429 A JP2003224429 A JP 2003224429A JP 2002020320 A JP2002020320 A JP 2002020320A JP 2002020320 A JP2002020320 A JP 2002020320A JP 2003224429 A JP2003224429 A JP 2003224429A
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Abstract

(57)【要約】 【課題】動作環境温度変化に対して、歪特性の劣化を最
小限とするＦＥＴ増幅器を提供する。 【解決手段】ＬＤＭＯＳ ＦＥＴ１は、ソース端子が接
地され、ゲートバイアス端子３から温度補償回路２およ
びチョークコイルを介してゲート電圧Ｖｇｓが、またド
レインバイアス端子４からチョークコイルを介してドレ
イン電圧Ｖｄｓがそれぞれ印加され、ソース接地型増幅
器として動作する。温度補償回路２は、並列接続された
固定抵抗素子２１、２２の抵抗値を同一または同一の桁
の値とし、感熱素子（サーミスタ）２３、２４の抵抗値
を、動作環境温度範囲の標準温度（＋２５℃）におい
て、固定抵抗素子２１または固定抵抗素子２２に対して
１桁大きい値と１桁小さい値との組み合わせで設定され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ増幅器に関
し、特に動作環境温度変化に対して、歪特性の劣化を最
小限とするＦＥＴ増幅器に関する。
【０００２】
【従来の技術】マイクロ波帯通信装置の高出力増幅器用
のデバイスとして、ＬＤＭＯＳ ＦＥＴ（Ｌａｔｅｒａ
ｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ電界効果トランジスタ）
が広く採用されつつある。このデバイスは、一般的に高
出力を得やすいＧａＡｓ ＦＥＴ（ガリウム砒素電界効
果トランジスタ）に比べ歪特性に優れるという特徴を持
つ反面、動作環境温度に対して動作電流（ドレイン電
流）が変動し、このドレイン電流の変動に伴って歪特性
も大きく変動するという短所がある。
【０００３】まず、ＬＤＭＯＳ ＦＥＴ増幅器の動作環
境温度に対するドレイン電流の変化について説明する。
図２は、動作環境温度を一定とした時のゲート電圧に対
するドレイン電流の変化を示す特性図である。図２によ
ると、ドレイン電流Ｉｄｓは、動作環境標準温度（Ｔａ
＝＋２５℃）における正規化されたゲート電圧Ｖｇｓ
“１”を基準として、動作環境温度Ｔａ＝＋８０℃では
凡そ１６０％に増大し、また、動作環境温度Ｔａ＝−１
０℃では凡そ６０％に減少していることを示している。
【０００４】次に、ＬＤＭＯＳ ＦＥＴ増幅器の歪特性
について説明する。図３は、ＬＤＭＯＳ ＦＥＴ増幅器
の３次混変調歪（ＩＭ３）特性の一例を示す図である。
図３によると、ＩＭ３が最小（最良）となるドレイン電
流Ｉｄｓの値が存在し、このドレイン電流Ｉｄｓが減少
するにつれてＩＭ３が急激に劣化することを示してい
る。従がって、歪特性が動作環境標準温度（Ｔａ＝＋２
５℃）で最良点に設定されたとしても、ゲート電圧Ｖｇ
ｓが一定の条件では、動作環境温度が低い低温側でドレ
イン電流Ｉｄｓが減少するにつれて、最良点からずれて
劣化してしまう。
【０００５】以上のことから、ＬＤＭＯＳ ＦＥＴ増幅
器の歪特性を動作環境温度範囲で最良点に保つために
は、ドレイン電流Ｉｄｓが一定となるようにゲート電圧
Ｖｇｓを制御することが不可欠である。
【０００６】図４は、図２に基づいてドレイン電流を一
定とした場合の動作環境温度に対するゲート電圧の変化
を示す特性図である。図４によると、動作環境温度に対
して、ゲート電圧Ｖｇｓを一次（線形）補償することに
より、広い動作環境温度範囲でドレイン電流Ｉｄｓを一
定にすることができることが示されている。
【０００７】このゲート電圧を補償する従来技術とし
て、特開昭５７−１５７６１６号公報が開示されてい
る。図８は、従来技術のＦＥＴ増幅器の一例を示すブロ
ック図である。
【０００８】図８によると、ゲートバイアス回路にサー
ミスタを含み、サーミスタの温度による抵抗変化を利用
してＦＥＴに印加されるゲート電圧を温度補償するよう
構成している。
【０００９】この従来技術をＬＤＭＯＳ ＦＥＴ増幅器
に用いた場合のゲート電圧温度特性を図９に示す。図９
によると、図４に基づく動作環境温度に対するゲート電
圧の所要値に対して、ゲート電圧Ｖｇｓを線形補償可能
な温度範囲は３０℃程度であり、より広い温度範囲、例
えば９０℃以上でドレイン電流Ｉｄｓを一定に保つよう
に線形補償を行うことができない。
【００１０】また、広い温度補償が可能な従来技術とし
て、特開平４−３１７２０５号公報が開示されている。
図１０は、従来技術のＦＥＴ増幅器の他の一例を示すブ
ロック図である。
【００１１】図１０によると、メモリ６３に予め動作環
境温度に対応したゲート電圧データを格納し、コントロ
ーラ６２は温度センサ６１の出力をアドレス信号として
メモリ６３に与えて、メモリ６３からゲート電圧データ
を読み出す。Ｄ／Ａ変換器６４は読み出されたゲート電
圧データをＤ／Ａ変換して、ＦＥＴ６５にゲート電圧と
して印加している。
【００１２】しかしながら、この従来技術では、温度セ
ンサのほかにオペアンプ、コントローラおよびメモリ等
の回路が必要となり回路規模の大型化、高コスト化を招
くことになる。また、ＬＤＭＯＳ ＦＥＴはゲート電
圧、ドレイン電圧がともに正電圧であり、ドレイン電圧
を分圧すればゲート電圧が容易に得られるが、ゲート電
圧およびドレイン電圧の立ち上がり、立ち下がり手順の
制御が必要となるなどの問題がある。
【００１３】
【発明が解決しようとする課題】上述した従来のＦＥＴ
増幅器は、サーミスタの温度による抵抗変化を利用して
ゲート電圧を線形補償する場合には、広い温度範囲での
補償ができないという欠点がある。
【００１４】また、メモリに予め格納した動作環境温度
に対応したゲート電圧データを用いる場合には、回路規
模の大型化、高コスト化を招くとともに、ゲート電圧お
よびドレイン電圧の立ち上がり、立ち下がり手順の制御
が必要となるなどの欠点を有している。
【００１５】本発明の目的は、このような従来の欠点を
除去するため、並列接続された１対の固定抵抗素子と感
熱素子とを少なくとも２段直列に接続した温度補償回路
を用いて、ゲート電圧を線形温度補償することにより、
動作環境温度変化に対して、歪特性の劣化を最小限とす
るＦＥＴ増幅器を提供することにある。
【００１６】
【課題を解決するための手段】本発明の温度補償回路
は、複数の固定抵抗素子と複数の感熱素子とを組み合わ
せた温度補償回路であって、並列接続された１対の固定
抵抗素子と感熱素子とを少なくとも２段直列に接続した
回路網を有することを特徴としている。
【００１７】また、前記並列接続された１対の固定抵抗
素子と感熱素子とを２段直列接続し、第１の固定抵抗素
子および第２の固定抵抗素子の抵抗値を同一または同一
の桁とし、第１の感熱素子および第２の感熱素子の抵抗
値を動作環境温度範囲の標準温度（＋２５℃）におい
て、前記第１の固定抵抗素子または前記第２の固定抵抗
素子の抵抗値に対して１桁大きい値と１桁小さい値との
組み合わせに設定することを特徴としている。
【００１８】また、前記第１の感熱素子および第２の感
熱素子はサーミスタであることを特徴としている。
【００１９】また、本発明のＦＥＴ増幅器は、ゲート電
圧が温度制御されたＦＥＴ増幅器であって、ゲートバイ
アス回路に並列接続された１対の固定抵抗素子と感熱素
子とを少なくとも２段直列に接続した回路網を有するこ
とにより、温度補償されたゲート電圧が供給されること
を特徴としている。
【００２０】また、前記並列接続された１対の固定抵抗
素子と感熱素子とを２段直列接続し、第１の固定抵抗素
子および第２の固定抵抗素子の抵抗値を同一または同一
の桁とし、第１の感熱素子および第２の感熱素子の抵抗
値を動作環境温度範囲の標準温度（＋２５℃）におい
て、前記第１の固定抵抗素子または前記第２の固定抵抗
素子の抵抗値に対して１桁大きい値と１桁小さい値とに
設定することを特徴としている。
【００２１】また、前記第１の感熱素子および第２の感
熱素子はサーミスタであり、ＦＥＴ増幅器の増幅素子が
ＬＤＭＯＳ ＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅ
ｄＭＯＳ電界効果トランジスタ）であることを特徴とし
ている。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明のＦＥＴ増
幅器の一つの実施の形態を示すブロック図である。
【００２３】図１に示す本実施の形態は、ＬＤＭＯＳ
ＦＥＴ１と、並列接続された１対の固定抵抗素子２１と
感熱素子２３、更に並列接続された１対の固定抵抗素子
２２と感熱素子２４および固定抵抗素子２５、２６が直
列接続された温度補償回路２とより構成されている。
【００２４】次に、本実施の形態のＦＥＴ増幅器の動作
を図１を参照して詳細に説明する。
【００２５】図１において、ＬＤＭＯＳ ＦＥＴ１は、
ソース端子が接地され、ゲートバイアス端子３から温度
補償回路２およびチョークコイルを介してゲート電圧Ｖ
ｇｓが、またドレインバイアス端子４からチョークコイ
ルを介してドレイン電圧Ｖｄｓがそれぞれ印加され、ソ
ース接地型増幅器として動作している。
【００２６】温度補償回路２は、並列接続された固定抵
抗素子２１、２２の抵抗値を同一または同一の桁の値と
し、感熱素子２３、２４の抵抗値を、動作環境温度範囲
の標準温度（＋２５℃）において、固定抵抗素子２１ま
たは固定抵抗素子２２に対して１桁大きい値と１桁小さ
い値との組み合わせで設定される。また、固定抵抗素子
２５、２６は、ＬＤＭＯＳ ＦＥＴ１のゲート電圧を適
正な温度補償とするためにその抵抗値が適宜選定され
る。したがって、固定抵抗素子２５、２６および固定抵
抗素子２１、２２とそれぞれに並列接続された感熱素子
２３、２４の直列回路とにより分圧したゲート電圧をＬ
ＤＭＯＳ ＦＥＴ１のゲート端子に供給する。
【００２７】次に、本実施の形態の温度補償の動作につ
いて説明する。
【００２８】ここで、感熱素子として、代表的なサーミ
スタの抵抗値温度特性の一例を図５に示す。なお、以下
の説明においてわかりやすくするため、固定抵抗素子２
１、２２の抵抗値を同一値（Ｒａ）とし、また、感熱素
子として使用されるサーミスタ２３、２４は動作環境標
準温度（＋２５℃）での抵抗値を基準とし、動作環境温
度Ｔａ＝−４０℃の低温では１桁大きく、動作環境温度
Ｔａ＝＋１２０℃の高温では１桁小さく変化するものと
する。
【００２９】まず、第１の並列接続部（固定抵抗素子２
１とサーミスタ２３）の合成抵抗は、動作環境標準温度
Ｔａ＝＋２５℃では、サーミスタ２３の抵抗値が固定抵
抗素子２１より１桁小さく設定されている場合、ほぼサ
ーミスタ２３の抵抗値（Ｒａ／１０）で決まる。動作環
境温度Ｔａ＝−４０℃の低温では、サーミスタ２３の抵
抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値より
１桁程度大きな値をもつので、固定抵抗素子２１とサー
ミスタ２３との抵抗値が同一の桁となり約半分の抵抗値
（Ｒａ／２）になる。反対に、動作環境温度Ｔａ＝＋１
２０℃の高温では、サーミスタ２３の抵抗値が動作環境
標準温度Ｔａ＝＋２５℃での抵抗値の１桁程度小さな値
をもつので、固定抵抗素子２１の２桁小さい抵抗値とな
ることより、並列部分の合成抵抗値はサーミスタ２３の
抵抗値（Ｒａ／１００）で決まる。
【００３０】同様にして、第２の並列接続部（固定抵抗
素子２２とサーミスタ２４）の合成抵抗は、動作環境標
準温度Ｔａ＝＋２５℃では、サーミスタ２４の抵抗値が
固定抵抗素子２２より１桁大きく設定されている場合、
ほぼ固定抵抗素子２２の抵抗値（Ｒａ）で決まる。動作
環境温度Ｔａ＝−４０℃の低温では、サーミスタ２４の
抵抗値が動作環境標準温度Ｔａ＝＋２５℃での抵抗値よ
り１桁程度大きな値をもつので、固定抵抗素子２２の２
桁大きな抵抗値となることより、並列部分の合成抵抗値
は固定抵抗素子２２（Ｒａ）で決まる。反対に、Ｔａ＝
＋１２０℃の高温では、サーミスタ２３の抵抗値が動作
環境標準温度Ｔａ＝＋２５℃での抵抗値の１桁程度小さ
な値をもつので、固定抵抗素子２２とサーミスタ２４と
の抵抗値が同一の桁となり約半分の抵抗値（Ｒａ／２）
になる。
【００３１】以上の説明より、固定抵抗素子２１、２２
およびサーミスタ２３、２４より構成される直並列合成
抵抗値は、動作環境温度Ｔａに対して一次傾斜となる温
度補償特性が得られる。
【００３２】 第１の並列接続部 第２の並列接続部 直並列合成部 Ｔａ＝−４０℃時 （Ｒａ／２） ＋（Ｒａ） ≒（Ｒａ×１．５） Ｔａ＝＋２５℃時 （Ｒａ／１０） ＋（Ｒａ） ≒（Ｒａ） Ｔａ＝＋１２０℃時 （Ｒａ／１００）＋（Ｒａ／２）≒（Ｒａ×０．５） 図６は、図４より求めたドレイン電流Ｉｄｓを一定する
ためのゲート電圧Ｖｇｓの所要値に、固定抵抗素子２
５、２６を適正に選定した温度補償回路を用いて得られ
たゲート電圧のＶｇｓの評価値を重ねて示した図であ
る。図６によると、２つの曲線は良く一致し、動作環境
温度Ｔａ＝−１０℃からＴａ＝＋８０℃の範囲で温度補
償が得られることを示している。
【００３３】また、図１の回路において、サーミスタ２
３、２４のうち一方を固定抵抗とみなし、他方のみ温度
に対して変化した場合のゲート電圧温度特性を図７に示
す。
【００３４】図７によると、第１の並列接続部（固定抵
抗素子２１とサーミスタ２３）は低温領域の線形補償に
寄与し、第２の並列接続部（固定抵抗素子２２とサーミ
スタ２４）は高温領域の線形補償に寄与していることを
示している。
【００３５】以上に説明した本発明の温度補償回路は、
動作環境標準温度Ｔａ＝＋２５℃を中心に温度補償を行
うこととしているが、任意の温度についても適用するこ
とができる。
【００３６】また、感熱素子の温度特性あるいは抵抗値
の選定と、並列接続された固定抵抗素子２１、２２ある
いは更に直列接続された固定抵抗素子２５、２６の抵抗
値の選定とにより、ＬＤＭＯＳ ＦＥＴ増幅器の歪特性
の劣化を最小限とする温度補償を精度よく行うことが可
能である。
【００３７】
【発明の効果】以上説明したように、本発明の温度補償
回路及びＦＥＴ増幅器によれば、ゲートバイアス回路に
並列接続された１対の固定抵抗素子と感熱素子とを少な
くとも２段直列に接続した回路網を備えることにより、
ＬＤＭＯＳ ＦＥＴ増幅器のドレイン電流値を一定に保
ち、歪特性の劣化を最小限とすることができるという効
果がある。
【図面の簡単な説明】
【図１】本発明のＦＥＴ増幅器の一つの実施の形態を示
すブロック図である。
【図２】動作環境温度を一定とした時のゲート電圧に対
するドレイン電流の変化を示す特性図である。
【図３】ＬＤＭＯＳ ＦＥＴ増幅器の３次混変調歪（Ｉ
Ｍ３）特性の一例を示す図である。
【図４】図２に基づいてドレイン電流を一定とした場合
の動作環境温度に対するゲート電圧の変化を示す特性図
である。
【図５】感熱素子として代表的なサーミスタの抵抗値温
度特性の一例を示す図である。
【図６】図４に示すゲート電圧の所要値に対して補償さ
れたゲート電圧の評価値を示す図である。
【図７】片方のサーミスタを固定抵抗素子とみなした温
度補償特性図である。
【図８】従来技術のＦＥＴ増幅器の一例を示すブロック
図である。
【図９】従来技術の温度補償回路をＬＤＭＯＳ ＦＥＴ
増幅器に用いた場合のゲート電圧温度特性図である。
【図１０】従来技術のＦＥＴ増幅器の他の一例を示すブ
ロック図である。
【符号の説明】
１ ＬＤＭＯＳ ＦＥＴ ２ 温度補償回路 ２１、２２ 固定抵抗素子 ２３、２４ 感熱素子 ２５、２６ 固定抵抗素子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J090 AA04 CA02 CA21 FA10 FN06 GN01 HA10 HA32 HA33 HA43 HN20 KA00 KA33 KA34 SA13 TA01 TA02 TA04 5J092 AA04 CA02 CA21 FA10 HA10 HA32 HA33 HA43 KA00 KA33 KA34 SA13 TA01 TA02 TA04 5J500 AA04 AC02 AC21 AF10 AH10 AH32 AH33 AH43 AK00 AK33 AK34 AS13 AT01 AT02 AT04 NF06 NH20

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数の固定抵抗素子と複数の感熱素子と
    を組み合わせた温度補償回路であって、並列接続された
    １対の固定抵抗素子と感熱素子とを少なくとも２段直列
    に接続した回路網を有することを特徴とする温度補償回
    路。
  2. 【請求項２】 前記並列接続された１対の固定抵抗素子
    と感熱素子とを２段直列接続し、第１の固定抵抗素子お
    よび第２の固定抵抗素子の抵抗値を同一または同一の桁
    とし、第１の感熱素子および第２の感熱素子の抵抗値を
    動作環境温度範囲の標準温度（＋２５℃）において、前
    記第１の固定抵抗素子または前記第２の固定抵抗素子の
    抵抗値に対して１桁大きい値と１桁小さい値との組み合
    わせに設定することを特徴とする請求項１記載の温度補
    償回路。
  3. 【請求項３】 前記第１の感熱素子および第２の感熱素
    子はサーミスタであることを特徴とする請求項１又は２
    記載の温度補償回路。
  4. 【請求項４】 ゲート電圧が温度制御されたＦＥＴ増幅
    器であって、ゲートバイアス回路に並列接続された１対
    の固定抵抗素子と感熱素子とを少なくとも２段直列に接
    続した回路網を有することにより、温度補償されたゲー
    ト電圧が供給されることを特徴とするＦＥＴ増幅器。
  5. 【請求項５】 前記並列接続された１対の固定抵抗素子
    と感熱素子とを２段直列接続し、第１の固定抵抗素子お
    よび第２の固定抵抗素子の抵抗値を同一または同一の桁
    とし、第１の感熱素子および第２の感熱素子の抵抗値を
    動作環境温度範囲の標準温度（＋２５℃）において、前
    記第１の固定抵抗素子または前記第２の固定抵抗素子の
    抵抗値に対して１桁大きい値と１桁小さい値との組み合
    わせに設定することを特徴とする請求項４記載のＦＥＴ
    増幅器。
  6. 【請求項６】 前記第１の感熱素子および第２の感熱素
    子はサーミスタであり、ＦＥＴ増幅器の増幅素子がＬＤ
    ＭＯＳ ＦＥＴ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ
    ＭＯＳ電界効果トランジスタ）であることを特徴とする
    請求項４又は５記載の温度補償回路。
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