JP2505028Y2 - 増幅回路 - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） 本考案は電界効果トランジスタを用いて直線増幅およ
び飽和増幅動作を行う増幅回路に関し、特に電界効果ト
ランジスタの飽和領域近傍における位相歪を低減する増
幅回路に関する。

（従来の技術） 従来、電界効果トランジスタ（以下FETとする）を用
いた増幅回路では、FETにおいて電力付加効率が良い飽
和領域で動作させることが多いが、この場合必然的に直
線歪特性や位相歪特性が劣化する。そこでこれらの歪を
改善するために様々な回路が用いられているが、それら
の回路は複雑であって動作条件に制限も多い。FETを最
も簡単に動作させるためには、正負２電源方式による抵
抗分圧のバイアス回路をゲート端子に接続すれば良い。
ゲート端子を保護するためにゲート端子とバイアス回路
との間に直列に保護抵抗が接続されることが多いが、飽
和動作時にゲートリーク電流が増大して前記保護抵抗両
端での電圧降下が生じ、ゲート端子のバイアス電圧が変
化して位相歪が増大する。この位相歪を小さくするには
前記保護抵抗の抵抗値を小さくすると良いが、ゲート端
子保護のためにある定められた値よりも大きくしなけれ
ばならない。この保護抵抗の値はFET内のゲート電極パ
ターンの許容電流値によって定められている。

第２図は従来のFETを用いた増幅回路の回路図であ
る。FETのゲート端子にはコンデンサC1の一端とインダ
クタンスＬの一端が接続してあり、ソース端子は接地し
てあり、ドレイン端子はコンデンサC2の一端が接続して
ある。インダクタンスＬの他端は抵抗器R1の一端に接続
してある。抵抗器R1の他端は抵抗器R2の一端と抵抗器R3
の一端とに接続してある。抵抗器R2の他端は負電圧源11
に接続してあり、抵抗器R3の他端は接地してある。抵抗
器R1はFETのゲート端子保護用の抵抗器であり、抵抗器R
2と抵抗器R3と負電圧源11とでゲート端子のバイアス回
路12をなしている。インダクタンスＬは高周波成分の遮
断を行う。抵抗器R2と抵抗器R3とで分圧された負電圧源
11の電圧が抵抗器R1を介してゲート端子に印加される。
入力信号はコンデンサC1を介してFETのゲート端子に入
り、増幅されてドレイン端子からコンデンサC2を介して
出力信号として出力される。

第３図（ａ）は第２図に示した増幅回路の入力電力と
出力電力との関係および入力電圧とゲートリーク電流と
の関係を示す図である。本図においてａ点は本増幅回路
の動作点であって、FETの飽和領域内に位置している。
また、本図に示すようにゲートリーク電流は入力電力が
増加するにつれて負電流から正電流へと変化しその電流
値はどんどん増加する（バイアス回路12からゲート端子
へ流れる電流を正電流とする）。ゲート端子の保護抵抗
すなわち抵抗器R1の抵抗値を大きくするとゲートリーク
電流の正方向の電流値は小さくなるが、負方向のゲート
リーク電流の大きさはほとんど変化しない。第３図
（ｂ）は位相歪の尺度であるAM/PM変換の入力電力によ
る変化を示す図であって、入力電力とAM/PMの関係を表
している。AM/PMは動作点ａでピークとなっており、抵
抗器R1の抵抗値を小さくするとAM/PMも小さくなる。入
力電流が小さいところではAM/PMは小さく、抵抗器R1の
抵抗値による変化も小さい。これらの変化は、FETのゲ
ートリーク電流の増加によって抵抗器R1の両端での電圧
降下が大きくなってゲート端子のバイアス電圧が変化し
て生じる。抵抗器R1の抵抗値を小さくすればAM/PMは改
善されるけれども、ゲートリーク電流はFETの最大許容
電流以下にしなければならないのでその抵抗値には下限
がある。

第４図（ａ）は第３図中のａ点の飽和領域における抵
抗器R1の３つの抵抗値l,m,nに対する温度とゲートリー
ク電流との関係を示す図であり、第４図（ｂ）は第３図
中のａ点の飽和領域における抵抗器R1の３つの抵抗値l,
m,nに対する温度とAM/PMとの関係を示す図である。温度
が上昇するとゲートリーク電流は大きくなり、AM/PMは
小さくなってゲートリーク電流およびAM/PMは温度特性
をもっていることがわかる。例えば、ゲートリーク電流
を制限値以下に抑えるために抵抗器R1の抵抗値としてｍ
を選択すると、第４図（ｂ）に示すようにAM/PMが温度
特性により変動する。結果として、ゲートリーク電流を
小さくするとAM/PMが悪くなり、AM/PMを良くするとゲー
トリーク電流が大きくなってしまう。

（考案が解決しようとする課題） 前述の従来の増幅回路では、ゲートリーク電流と位相
歪のゲート端子保護抵抗すなわち抵抗器R1による変化が
相反するから温度変化による特性劣化を招き、ゲート端
子を破損から保護するためにAM/PMは犠牲となって位相
歪が発生していた。以上に述べた位相歪を解決するため
に様々な回路が用いられたり、歪の少ない素子が用いら
れたりするがそれらはたいへん高価なものであるから実
用性が少ない。そこで、本考案の目的は、安価で簡単な
位相歪の少ない増幅回路の提供にある。

（課題を解決するための手段） 前述の課題を解決するために本考案が提供する手段
は、ソース・ドレイン端子間に流れる多数キャリアによ
る電流がゲート端子に印加されるバイアス電圧によって
制御される電界効果トランジスタを増幅素子とする増幅
回路であって、前記電界効果トランジスタのゲート端子
と前記バイアス電圧を生成するバイアス回路との間に少
なくとも１つの感温抵抗素子が接続してあり、該感温抵
抗素子は周囲温度に応じて抵抗値を変え、該抵抗値の変
化は前記電界効果トランジスタの飽和領域での動作中に
前記ゲート端子と前記バイアス回路との間に流れるゲー
トリーク電流が周囲温度の変化に伴い増加するのを防ぐ
ことを特徴とする。

（実施例） 次に実施例を挙げて本考案を説明する。

第１図は本考案の一実施例を示す回路図である。

FETのゲート端子はコンデンサC1の一端とインダクタン
スＬの一端とに接続してあり、ソース端子は接地してあ
り、ドレイン端子はコンデンサC2の一端に接続してあ
る。インダクタンスＬの他端は感温抵抗器Ｒの一端に接
続してある。感温抵抗器Ｒの他端は抵抗器R1の一端に接
続してある。抵抗器R1の他端は抵抗器R2の一端と抵抗器
R3の一端とに接続してある。抵抗器R2の他端は負電圧源
11に接続してあり、抵抗器R3は接地してある。インダク
タンスＬは高周波成分を遮断する。抵抗器R1はFETのゲ
ート端子保護用の保護抵抗器である。抵抗器R2,R3と負
電圧源11とでFETのゲート端子にバイアス電圧を印加す
るバイアス回路をなしている。感温抵抗器Ｒは正特性の
感温素子であって、温度の上昇に伴って抵抗値が大きく
なる。

感温抵抗器Ｒの温度特性と抵抗器R1の抵抗値とを適当
に調整・選択すると本実施例における温度とゲートリー
ク電流との関係および温度とAM/PMとの関係は第４図
（ａ），（ｂ）の曲線ｐの特性線となり、ゲートリーク
電流の制限電流範囲内でAM/PMを改善できる。

増幅回路の入出力電力の温度特性、FETの整合回路お
よびFETの特性などによっては第４図（ａ），（ｂ）に
示した温度変化によるゲートリーク電流およびAM/PMの
変化が温度上昇に伴って減少する逆の特性線になる場合
もあるが、その場合には感温抵抗器Ｒを負特性すなわち
温度上昇に伴って抵抗値が減少するものと交換すればゲ
ートリーク電流の制限値の範囲内でAM/PMの改善が行え
る。

（考案の効果） 以上に詳しく説明したように本考案は、FETのゲート
端子と該ゲート端子にバイアス電圧を印加するバイアス
回路との間に温度特性を持った感温抵抗素子を接続する
ことにより、ゲートリーク電流の制限値の範囲内で位相
歪を補償できる回路を簡単に実現できるという効果があ
る。

【図面の簡単な説明】

第１図は本考案の一実施例を示す回路図、第２図は従来
の電界効果トランジスタを用いた増幅回路を示す回路
図、第３図（ａ）は従来の増幅回路における入力電力と
出力電力との関係および入力電力とゲートリーク電流と
の関係を示す図、第３図（ｂ）は従来の増幅回路におけ
る入力電力とAM/PMとの関係を示す図、第４図（ａ）は
飽和領域での温度とゲートリーク電流との関係を示す
図、第４図（ｂ）は飽和領域での温度とAM/PMとの関係
を示す図である。 FET……電界効果トランジスタ、C1,C2……コンデンサ、
Ｌ……インダクタンス、R1,R2,R3……抵抗器、Ｒ……感
温抵抗器、11……負電圧源、12……バイアス回路。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】ソース・ドレイン端子間に流れる多数キャ
   リアによる電流がゲート端子に印加されるバイアス電圧
   によって制御される電界効果トランジスタを増幅素子と
   する増幅回路において、前記電界効果トランジスタのゲ
   ート端子と前記バイアス電圧を生成するバイアス回路と
   の間に少なくとも１つの感温抵抗素子が接続してあり、
   該感温抵抗素子は周囲温度に応じて抵抗値を変え、該抵
   抗値の変化は前記電界効果トランジスタの飽和領域での
   動作中に前記ゲート端子と前記バイアス回路との間に流
   れるゲートリーク電流が周囲温度の変化に伴い増加する
   のを防ぐことを特徴とする増幅回路。