JP2003179159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】製造工程の短縮、簡略化及びセルフアラインに
よる高精度化を実現することができる半導体装置の製造
方法を提供する。 【解決手段】（ａ）第１導電型領域と第２導電型領域と
を有する半導体基板１３の各領域上にそれぞれゲート絶
縁膜１６を介してゲート電極１７を形成し、（ｂ）得ら
れた半導体基板１３上全面に第１導電型不純物含有膜１
９を形成し、（ｃ）第１導電型領域に開口を有するマス
ク２０を形成し、マスク２０を用いて第１導電型領域上
の第１導電型不純物含有膜１９を除去し、続いて第２導
電型不純物をイオン注入し、（ｄ）マスク２０を除去し
た後、熱処理することにより、第１導電型領域と第２導
電型領域とのそれぞれに、ソース／ドレイン領域として
第２導電型不純物拡散層２３と第１導電型不純物拡散層
２２とを形成する半導体装置の製造方法。
よる高精度化を実現することができる半導体装置の製造
方法を提供する。 【解決手段】（ａ）第１導電型領域と第２導電型領域と
を有する半導体基板１３の各領域上にそれぞれゲート絶
縁膜１６を介してゲート電極１７を形成し、（ｂ）得ら
れた半導体基板１３上全面に第１導電型不純物含有膜１
９を形成し、（ｃ）第１導電型領域に開口を有するマス
ク２０を形成し、マスク２０を用いて第１導電型領域上
の第１導電型不純物含有膜１９を除去し、続いて第２導
電型不純物をイオン注入し、（ｄ）マスク２０を除去し
た後、熱処理することにより、第１導電型領域と第２導
電型領域とのそれぞれに、ソース／ドレイン領域として
第２導電型不純物拡散層２３と第１導電型不純物拡散層
２２とを形成する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細にはＣＭＯＳトランジスタを備え
る半導体装置の製造方法に関する。
方法に関し、より詳細にはＣＭＯＳトランジスタを備え
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタを備える半
導体装置の製造方法を、図３に基づいて説明する。
導体装置の製造方法を、図３に基づいて説明する。
【０００３】まず、図３（ａ）に示すように、ｐ型半導
体基板１の表面にｎ型ウェル２を形成し、膜厚５００ｎ
ｍ程度のフィールド酸化膜３と、膜厚２０ｎｍ程度のゲ
ート酸化膜４を形成する。次に、膜厚３００ｎｍ程度の
ゲート電極５を形成し、ゲート電極５の側壁に、幅１０
０ｎｍ程度のサイドウォール６を形成する。
体基板１の表面にｎ型ウェル２を形成し、膜厚５００ｎ
ｍ程度のフィールド酸化膜３と、膜厚２０ｎｍ程度のゲ
ート酸化膜４を形成する。次に、膜厚３００ｎｍ程度の
ゲート電極５を形成し、ゲート電極５の側壁に、幅１０
０ｎｍ程度のサイドウォール６を形成する。
【０００４】次に、図３（ｂ）に示すように、ｎＭＯＳ
形成領域に開口を有するフォトレジスト７を形成し、こ
のフォトレジスト７をマスクとして用いて、ｎ型不純物
をイオン注入することにより、ｎ型不純物注入層８を形
成する。
形成領域に開口を有するフォトレジスト７を形成し、こ
のフォトレジスト７をマスクとして用いて、ｎ型不純物
をイオン注入することにより、ｎ型不純物注入層８を形
成する。
【０００５】フォトレジスト７を除去した後、図３
（ｃ）に示すように、ｐＭＯＳ形成領域に開口を有する
フォトレジスト９を形成し、このフォトレジスト９をマ
スクとして用いて、ｐ型不純物をイオン注入することに
より、ｐ型不純物注入層１０を形成する。
（ｃ）に示すように、ｐＭＯＳ形成領域に開口を有する
フォトレジスト９を形成し、このフォトレジスト９をマ
スクとして用いて、ｐ型不純物をイオン注入することに
より、ｐ型不純物注入層１０を形成する。
【０００６】フォトレジスト９を除去した後、図３
（ｄ）に示すように、熱処理を行い、ｎ型不純物注入層
８とｐ型不純物注入層１０の不純物を活性化し、それぞ
れｎ+拡散層１１とｐ+拡散層１２として、ＣＭＯＳを完
成する。
（ｄ）に示すように、熱処理を行い、ｎ型不純物注入層
８とｐ型不純物注入層１０の不純物を活性化し、それぞ
れｎ+拡散層１１とｐ+拡散層１２として、ＣＭＯＳを完
成する。
【０００７】
【発明が解決しようとする課題】上記のような従来の製
造方法では、ｎ+拡散層１１とｐ+拡散層１２の形成に際
し、それぞれ１回づつ、計２回のフォトレジスト形成工
程及び除去工程が必要となり、製造工程が煩雑になる。
しかも、フォトレジスト形成時に、ｎＭＯＳ形成領域と
ｐＭＯＳ形成領域を被覆するために境界で高いアライメ
ント精度が要求される。
造方法では、ｎ+拡散層１１とｐ+拡散層１２の形成に際
し、それぞれ１回づつ、計２回のフォトレジスト形成工
程及び除去工程が必要となり、製造工程が煩雑になる。
しかも、フォトレジスト形成時に、ｎＭＯＳ形成領域と
ｐＭＯＳ形成領域を被覆するために境界で高いアライメ
ント精度が要求される。
【０００８】本発明は上記課題に鑑みなされたものであ
り、製造工程の短縮、簡略化及びセルフアラインによる
高精度化を実現することができる半導体装置の製造方法
を提供することを目的とする。
り、製造工程の短縮、簡略化及びセルフアラインによる
高精度化を実現することができる半導体装置の製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、（ａ）
第１導電型領域と第２導電型領域とを有する半導体基板
の各領域上にそれぞれゲート絶縁膜を介してゲート電極
を形成し、（ｂ）得られた半導体基板上全面に第１導電
型不純物含有膜を形成し、（ｃ）前記第１導電型領域に
開口を有するマスクを形成し、該マスクを用いて前記第
１導電型領域上の第１導電型不純物含有膜を除去し、続
いて第２導電型不純物をイオン注入し、（ｄ）前記マス
クを除去した後熱処理することにより、第１導電型領域
と第２導電型領域とのそれぞれに、ソース／ドレイン領
域として第２導電型不純物拡散層と第１導電型不純物拡
散層とを形成する半導体装置の製造方法が提供される。
第１導電型領域と第２導電型領域とを有する半導体基板
の各領域上にそれぞれゲート絶縁膜を介してゲート電極
を形成し、（ｂ）得られた半導体基板上全面に第１導電
型不純物含有膜を形成し、（ｃ）前記第１導電型領域に
開口を有するマスクを形成し、該マスクを用いて前記第
１導電型領域上の第１導電型不純物含有膜を除去し、続
いて第２導電型不純物をイオン注入し、（ｄ）前記マス
クを除去した後熱処理することにより、第１導電型領域
と第２導電型領域とのそれぞれに、ソース／ドレイン領
域として第２導電型不純物拡散層と第１導電型不純物拡
散層とを形成する半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】本発明の半導体装置の製造方法
は、同一基板上にｎチャネル及びｐチャネルの双方のト
ランジスタが形成された半導体装置、例えば、ＣＭＯＳ
トランジスタを形成するための方法である。
は、同一基板上にｎチャネル及びｐチャネルの双方のト
ランジスタが形成された半導体装置、例えば、ＣＭＯＳ
トランジスタを形成するための方法である。
【００１１】まず、工程（ａ）において、第１導電型領
域と第２導電型領域とを有する半導体基板の各領域上に
それぞれゲート絶縁膜を介してゲート電極を形成する。
ここで、第１導電型とは、ｎ型又はｐ型を意味し、第１
導電型がｎ型の場合にはｐ型が第２導電型、第１導電型
がｐ型の場合にはｎ型が第２導電型となる。
域と第２導電型領域とを有する半導体基板の各領域上に
それぞれゲート絶縁膜を介してゲート電極を形成する。
ここで、第１導電型とは、ｎ型又はｐ型を意味し、第１
導電型がｎ型の場合にはｐ型が第２導電型、第１導電型
がｐ型の場合にはｎ型が第２導電型となる。
【００１２】半導体基板としては、通常半導体装置に使
用されるものであれば特に限定されるものではなく、例
えば、シリコン、ゲルマニウム等の元素半導体基板、Ｇ
ａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基
板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用
いることができる。なかでもシリコン基板が好ましい。
また、半導体基板は、その表面にトランジスタ、キャパ
シタ等の半導体素子や回路、配線層、素子分離領域、絶
縁膜等が組み合わせられて形成されていてもよい。ま
た、半導体基板は、通常、ボロン等のｐ型又はリン、砒
素等のｎ型の不純物がドーピングされており、その表面
に１つ又はそれ以上のｎ型又はｐ型の不純物拡散領域
（ウェル）が形成されている。ウェルの不純物濃度、大
きさ、深さ等は、得ようとする半導体装置の性能等を考
慮して適宜調整することができる。これにより、半導体
基板は、第１導電型と第２導電型の双方の領域を有して
いる。なお、第１導電型領域上には、第２導電型チャネ
ルＭＯＳトランジスタが形成され、第２導電型領域上に
は、第１導電型チャネルＭＯＳトランジスタが形成され
る。
用されるものであれば特に限定されるものではなく、例
えば、シリコン、ゲルマニウム等の元素半導体基板、Ｇ
ａＡｓ、ＩｎＧａＡｓ等の化合物半導体等からなる基
板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板を用
いることができる。なかでもシリコン基板が好ましい。
また、半導体基板は、その表面にトランジスタ、キャパ
シタ等の半導体素子や回路、配線層、素子分離領域、絶
縁膜等が組み合わせられて形成されていてもよい。ま
た、半導体基板は、通常、ボロン等のｐ型又はリン、砒
素等のｎ型の不純物がドーピングされており、その表面
に１つ又はそれ以上のｎ型又はｐ型の不純物拡散領域
（ウェル）が形成されている。ウェルの不純物濃度、大
きさ、深さ等は、得ようとする半導体装置の性能等を考
慮して適宜調整することができる。これにより、半導体
基板は、第１導電型と第２導電型の双方の領域を有して
いる。なお、第１導電型領域上には、第２導電型チャネ
ルＭＯＳトランジスタが形成され、第２導電型領域上に
は、第１導電型チャネルＭＯＳトランジスタが形成され
る。
【００１３】ゲート絶縁膜及びゲート電極は、通常、ト
ランジスタを形成するために用いられる材料及び膜厚を
選択して、公知の方法で形成することができる。例え
ば、ゲート絶縁膜としては、シリコン酸化膜、シリコン
窒化膜又はこれらの積層膜により、膜厚５〜３０ｎｍ程
度、ゲート電極としては、アモルファス、単結晶又は多
結晶のｎ型又はｐ型の元素半導体（例えば、シリコン、
ゲルマニウム等）又は化合物半導体（例えば、ＧａＡ
ｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、
銅、アルミニウム等の金属；チタン、タンタル、タング
ステン等の高融点金属；高融点金属とのシリサイド、ポ
リサイド等の単層膜又は積層膜により、膜厚２００〜４
００ｎｍ程度で形成することができる。これらは、ＣＶ
Ｄ法、スパッタ法、蒸着法、ＥＢ法等の種々の方法によ
り成膜し、フォトリソグラフィ及びエッチング工程によ
り、所望の形状にパターニングすることができる。な
お、ゲート電極は、その上又は側壁等に絶縁膜により保
護層やサイドウォールスペーサを有していもよい。
ランジスタを形成するために用いられる材料及び膜厚を
選択して、公知の方法で形成することができる。例え
ば、ゲート絶縁膜としては、シリコン酸化膜、シリコン
窒化膜又はこれらの積層膜により、膜厚５〜３０ｎｍ程
度、ゲート電極としては、アモルファス、単結晶又は多
結晶のｎ型又はｐ型の元素半導体（例えば、シリコン、
ゲルマニウム等）又は化合物半導体（例えば、ＧａＡ
ｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、
銅、アルミニウム等の金属；チタン、タンタル、タング
ステン等の高融点金属；高融点金属とのシリサイド、ポ
リサイド等の単層膜又は積層膜により、膜厚２００〜４
００ｎｍ程度で形成することができる。これらは、ＣＶ
Ｄ法、スパッタ法、蒸着法、ＥＢ法等の種々の方法によ
り成膜し、フォトリソグラフィ及びエッチング工程によ
り、所望の形状にパターニングすることができる。な
お、ゲート電極は、その上又は側壁等に絶縁膜により保
護層やサイドウォールスペーサを有していもよい。
【００１４】工程（ｂ）において、得られた半導体基板
上全面に第１導電型不純物含有膜を形成する。第１導電
型不純物を含有する膜としては、後述する熱処理によ
り、第１導電型の不純物を固相拡散し得る膜であればよ
く、さらに、半導体基板やその上に形成されるゲート電
極等に対して選択エッチングが可能な膜であることが好
ましい。例えば、ｎ型の場合には、リン又は砒素等を含
有するシリコン膜、ＰＳＧ膜等が挙げられる。なかでも
ＰＳＧ膜が好ましい。また、ｐ型の場合には、ボロンを
含有するシリコン膜、ＢＳＧ膜等が挙げられる。この膜
には、第１導電型の不純物が、１〜３０ｍｏｌ％程度、
好ましくは５〜２０ｍｏｌ％程度、より好ましくは１０
ｍｏｌ％程度含有されている。また、この膜の膜厚は、
特に限定されるものではないが、１００〜３００ｎｍ程
度が適当である。この膜は、例えば、ＣＶＤ法、ゾルゲ
ル法、スパッタ法等の種々の方法で形成することができ
る。
上全面に第１導電型不純物含有膜を形成する。第１導電
型不純物を含有する膜としては、後述する熱処理によ
り、第１導電型の不純物を固相拡散し得る膜であればよ
く、さらに、半導体基板やその上に形成されるゲート電
極等に対して選択エッチングが可能な膜であることが好
ましい。例えば、ｎ型の場合には、リン又は砒素等を含
有するシリコン膜、ＰＳＧ膜等が挙げられる。なかでも
ＰＳＧ膜が好ましい。また、ｐ型の場合には、ボロンを
含有するシリコン膜、ＢＳＧ膜等が挙げられる。この膜
には、第１導電型の不純物が、１〜３０ｍｏｌ％程度、
好ましくは５〜２０ｍｏｌ％程度、より好ましくは１０
ｍｏｌ％程度含有されている。また、この膜の膜厚は、
特に限定されるものではないが、１００〜３００ｎｍ程
度が適当である。この膜は、例えば、ＣＶＤ法、ゾルゲ
ル法、スパッタ法等の種々の方法で形成することができ
る。
【００１５】工程（ｃ）において、まず、第１導電型領
域に開口を有するマスクを形成する。マスクは、例え
ば、フォトリソグラフィ及びエッチング工程を利用し
て、フォトレジストにより、所望の形状に形成すること
ができる。
域に開口を有するマスクを形成する。マスクは、例え
ば、フォトリソグラフィ及びエッチング工程を利用し
て、フォトレジストにより、所望の形状に形成すること
ができる。
【００１６】次いで、得られたマスクを用いて、第１導
電型領域上の第１導電型不純物含有膜を除去する。第１
導電型不純物含有膜は、この膜の種類及び膜質等に応じ
て、例えば、ウェットエッチング又はドライエッチング
によって除去することができる。具体的には、ウェット
エッチングのエッチャントとしては、塩酸、硫酸、硝
酸、フッ酸、酢酸、蟻酸、過酸化水素、過塩素酸等の酸
溶液の１種又は２種以上の混合物又は水酸化ナトリウ
ム、アンモニア、水酸化カリウム、水酸化カルシウム、
水酸化ナトリウム等アルカリ溶液の１種又は２種以上の
混合物が挙げられる。また、ドライエッチングとして
は、ＲＩＥ法等の、種類、発生方法、運動エネルギー等
を制御して、異方的にイオンやプラズマを照射する方法
が挙げられる。
電型領域上の第１導電型不純物含有膜を除去する。第１
導電型不純物含有膜は、この膜の種類及び膜質等に応じ
て、例えば、ウェットエッチング又はドライエッチング
によって除去することができる。具体的には、ウェット
エッチングのエッチャントとしては、塩酸、硫酸、硝
酸、フッ酸、酢酸、蟻酸、過酸化水素、過塩素酸等の酸
溶液の１種又は２種以上の混合物又は水酸化ナトリウ
ム、アンモニア、水酸化カリウム、水酸化カルシウム、
水酸化ナトリウム等アルカリ溶液の１種又は２種以上の
混合物が挙げられる。また、ドライエッチングとして
は、ＲＩＥ法等の、種類、発生方法、運動エネルギー等
を制御して、異方的にイオンやプラズマを照射する方法
が挙げられる。
【００１７】続いて、第２導電型不純物をイオン注入す
る。この際のイオン注入は、この工程で得られたマスク
を用いるとともに、第１導電型領域にあらかじめ形成さ
れたゲート電極と任意にサイドウォールスペーサとをマ
スクとして用いて、例えば、２０〜６０ｋｅＶ程度の加
速エネルギー、１０15〜１０16ｃｍ-2程度のドーズで行
う。これによって、ゲート電極（またはサイドウォール
スペーサ）に対して、自己整合的に不純物注入層を形成
することができる。
る。この際のイオン注入は、この工程で得られたマスク
を用いるとともに、第１導電型領域にあらかじめ形成さ
れたゲート電極と任意にサイドウォールスペーサとをマ
スクとして用いて、例えば、２０〜６０ｋｅＶ程度の加
速エネルギー、１０15〜１０16ｃｍ-2程度のドーズで行
う。これによって、ゲート電極（またはサイドウォール
スペーサ）に対して、自己整合的に不純物注入層を形成
することができる。
【００１８】工程（ｄ）において、まず、マスクを除去
する。マスクは、公知の方法、例えば、上記のようなウ
ェットエッチング又はドライエッチングによって除去す
ることができる。熱処理は、例えば、ランプアニール、
炉アニール、ＲＴＡ等の種々の方法によって行うことが
でき、大気中、窒素雰囲気中等で、８００〜１０００℃
程度の温度範囲、１０〜１２０分間程度行う。これによ
り、第１導電型領域においては、注入された不純物が活
性化することにより、第２導電型の不純物拡散層がソー
ス／ドレイン領域として形成されるとともに、第２導電
型領域においては、その上に配置する第１導電型不純物
含有膜からの第１導電型不純物の拡散によって、第１導
電型の不純物拡散層が、ソース／ドレイン領域として形
成される。
する。マスクは、公知の方法、例えば、上記のようなウ
ェットエッチング又はドライエッチングによって除去す
ることができる。熱処理は、例えば、ランプアニール、
炉アニール、ＲＴＡ等の種々の方法によって行うことが
でき、大気中、窒素雰囲気中等で、８００〜１０００℃
程度の温度範囲、１０〜１２０分間程度行う。これによ
り、第１導電型領域においては、注入された不純物が活
性化することにより、第２導電型の不純物拡散層がソー
ス／ドレイン領域として形成されるとともに、第２導電
型領域においては、その上に配置する第１導電型不純物
含有膜からの第１導電型不純物の拡散によって、第１導
電型の不純物拡散層が、ソース／ドレイン領域として形
成される。
【００１９】また、上記工程の前、中、後に、イオン注
入、熱処理、絶縁膜の形成又は除去、層間絶縁膜の形
成、コンタクトホールの形成、配線の形成等の通常の半
導体プロセスで行われる種々の工程を行うことにより、
半導体装置を完成させることができる。なお、本発明に
おいては、ソース／ドレイン領域は、ＬＤＤ構造又はＤ
ＤＤ構造等として形成してもよく、その場合には、上記
工程の適当な時期に、上記に準じた工程等を追加して行
ってもよい。以下、本発明の半導体装置の製造方法の実
施の形態を、図面に基づいて説明する。
入、熱処理、絶縁膜の形成又は除去、層間絶縁膜の形
成、コンタクトホールの形成、配線の形成等の通常の半
導体プロセスで行われる種々の工程を行うことにより、
半導体装置を完成させることができる。なお、本発明に
おいては、ソース／ドレイン領域は、ＬＤＤ構造又はＤ
ＤＤ構造等として形成してもよく、その場合には、上記
工程の適当な時期に、上記に準じた工程等を追加して行
ってもよい。以下、本発明の半導体装置の製造方法の実
施の形態を、図面に基づいて説明する。
【００２０】実施の形態１
まず、図１（ａ）に示すように、ｐ型半導体基板１３の
表面にｎ型ウェル１４を形成し、膜厚３００〜１０００
ｎｍ程度のフィールド酸化膜１５と膜厚５〜３０ｎｍ程
度のゲート酸化膜１６とを形成する。次に、膜厚２００
〜４００ｎｍ程度の多結晶シリコンからなるゲート電極
１７を形成し、ゲート電極１７の側壁に、幅１００〜３
００ｎｍ程度のシリコン酸化膜からなるサイドウォール
１８を形成する。
表面にｎ型ウェル１４を形成し、膜厚３００〜１０００
ｎｍ程度のフィールド酸化膜１５と膜厚５〜３０ｎｍ程
度のゲート酸化膜１６とを形成する。次に、膜厚２００
〜４００ｎｍ程度の多結晶シリコンからなるゲート電極
１７を形成し、ゲート電極１７の側壁に、幅１００〜３
００ｎｍ程度のシリコン酸化膜からなるサイドウォール
１８を形成する。
【００２１】次いで、図１（ｂ）に示すように、得られ
た基板１３上全面にリンを１０ｍｏｌ％程度添加したＰ
ＳＧ（リン・シリケード・ガラス）膜１９を膜厚１００
〜３００ｎｍ程度堆積する。
た基板１３上全面にリンを１０ｍｏｌ％程度添加したＰ
ＳＧ（リン・シリケード・ガラス）膜１９を膜厚１００
〜３００ｎｍ程度堆積する。
【００２２】続いて、図１（ｃ）に示すように、ｐＭＯ
Ｓ形成領域に開口を有するフォトレジスト２０を形成
し、このフォトレジスト２０をマスクとして用いて、ｐ
ＭＯＳ形成領域におけるＰＳＧ膜１９を完全にエッチン
グ除去する。
Ｓ形成領域に開口を有するフォトレジスト２０を形成
し、このフォトレジスト２０をマスクとして用いて、ｐ
ＭＯＳ形成領域におけるＰＳＧ膜１９を完全にエッチン
グ除去する。
【００２３】次に、図１（ｄ）に示すように、フォトレ
ジスト２０、ゲート電極１７及びサイドウォール１８を
マスクとして用いて、ｐＭＯＳ形成領域にｐ型不純物で
あるＢＦ2を２０〜６０ｋｅＶ程度の加速エネルギー、
１０15〜１０16ｃｍ-2程度のドーズでイオン注入し、不
純物注入層２１を形成する。
ジスト２０、ゲート電極１７及びサイドウォール１８を
マスクとして用いて、ｐＭＯＳ形成領域にｐ型不純物で
あるＢＦ2を２０〜６０ｋｅＶ程度の加速エネルギー、
１０15〜１０16ｃｍ-2程度のドーズでイオン注入し、不
純物注入層２１を形成する。
【００２４】続いて、フォトレジスト２０を除去し、図
１（ｅ）に示すように、８００〜１０００℃程度の温度
で、１０〜１２０分間程度、熱処理を行う。これによ
り、ｎＭＯＳ形成領域においては、ＰＳＧ膜１９からｎ
型不純物であるリンが熱拡散して基板１３表面にｎ+拡
散層２２が形成されるとともに、ｐＭＯＳ形成領域にお
いては、イオン注入によって形成された不純物注入層２
１のボロンが活性化してｐ+拡散層２３を形成すること
ができる。その後、層間絶縁膜（図示せず）、コンタク
トホール、配線等を形成することにより、ＣＭＯＳトラ
ンジスタを完成する。
１（ｅ）に示すように、８００〜１０００℃程度の温度
で、１０〜１２０分間程度、熱処理を行う。これによ
り、ｎＭＯＳ形成領域においては、ＰＳＧ膜１９からｎ
型不純物であるリンが熱拡散して基板１３表面にｎ+拡
散層２２が形成されるとともに、ｐＭＯＳ形成領域にお
いては、イオン注入によって形成された不純物注入層２
１のボロンが活性化してｐ+拡散層２３を形成すること
ができる。その後、層間絶縁膜（図示せず）、コンタク
トホール、配線等を形成することにより、ＣＭＯＳトラ
ンジスタを完成する。
【００２５】実施の形態２
この実施の形態では、ｎＭＯＳ形成領域に形成したＰＳ
Ｇ膜１９を利用する代わりに、ｐＭＯＳ形成領域に形成
したＢＳＧ膜３０を利用する以外は、実施の形態１に準
じてＣＭＯＳトランジスタを形成することができる。
Ｇ膜１９を利用する代わりに、ｐＭＯＳ形成領域に形成
したＢＳＧ膜３０を利用する以外は、実施の形態１に準
じてＣＭＯＳトランジスタを形成することができる。
【００２６】つまり、図２（ａ）に示したように、ｎ型
ウェル１４、フィールド酸化膜１５、ゲート酸化膜１
６、ゲート電極１７及びサイドウォール１８を形成した
半導体基板１３上に、ボロンを１０ｍｏｌ％程度添加し
たＢＳＧ（ボロン・シリケード・ガラス）膜３０を膜厚
１００〜３００ｎｍ程度し、ｎＭＯＳ形成領域に開口を
有するフォトレジスト３１をマスクとして用いて、ｎＭ
ＯＳ形成領域のＢＳＧ膜３０を除去するとともに、Ａｓ
イオンを注入して、ｎＭＯＳ形成領域に不純物注入層３
２を形成する。
ウェル１４、フィールド酸化膜１５、ゲート酸化膜１
６、ゲート電極１７及びサイドウォール１８を形成した
半導体基板１３上に、ボロンを１０ｍｏｌ％程度添加し
たＢＳＧ（ボロン・シリケード・ガラス）膜３０を膜厚
１００〜３００ｎｍ程度し、ｎＭＯＳ形成領域に開口を
有するフォトレジスト３１をマスクとして用いて、ｎＭ
ＯＳ形成領域のＢＳＧ膜３０を除去するとともに、Ａｓ
イオンを注入して、ｎＭＯＳ形成領域に不純物注入層３
２を形成する。
【００２７】その後、フォトレジスト３１を除去し、図
２（ｂ）に示すように、実施の形態１と同様に熱処理す
ることにより、ｐＭＯＳ形成領域においては、ＢＳＧ膜
３０からｐ型不純物であるボロンが熱拡散して基板１３
表面にｐ+拡散層３４が形成されるとともに、ｎＭＯＳ
形成領域においては、イオン注入によって形成された不
純物注入層３２の砒素が活性化してｎ+拡散層３３を形
成することができる。
２（ｂ）に示すように、実施の形態１と同様に熱処理す
ることにより、ｐＭＯＳ形成領域においては、ＢＳＧ膜
３０からｐ型不純物であるボロンが熱拡散して基板１３
表面にｐ+拡散層３４が形成されるとともに、ｎＭＯＳ
形成領域においては、イオン注入によって形成された不
純物注入層３２の砒素が活性化してｎ+拡散層３３を形
成することができる。
【００２８】
【発明の効果】本発明によれば、ＣＭＯＳトランジスタ
を備える半導体装置を、１回のマスク工程と、１回のイ
オン注入工程という簡略化された方法により、製造工程
を短縮することができ、製造コストの低減を図ることが
できる。しかも、１回のみのマスク工程で、ｐＭＯＳ及
びｎＭＯＳのソース／ドレイン領域を、いずれもセルフ
アラインで形成することができるため、製造工程の短縮
化とともに、アライメントずれ等が生じることなく、製
造の歩留まりを確実に向上させることが可能となる。
を備える半導体装置を、１回のマスク工程と、１回のイ
オン注入工程という簡略化された方法により、製造工程
を短縮することができ、製造コストの低減を図ることが
できる。しかも、１回のみのマスク工程で、ｐＭＯＳ及
びｎＭＯＳのソース／ドレイン領域を、いずれもセルフ
アラインで形成することができるため、製造工程の短縮
化とともに、アライメントずれ等が生じることなく、製
造の歩留まりを確実に向上させることが可能となる。
【図１】本発明の半導体装置の製造方法を説明するため
の要部の概略断面工程図である。
の要部の概略断面工程図である。
【図２】本発明の別の半導体装置の製造方法を説明する
ための要部の概略断面工程図である。
ための要部の概略断面工程図である。
【図３】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１３ 半導体基板
１４ ウェル
１５ フィールド酸化膜
１６ ゲート酸化膜（ゲート絶縁膜）
１７ ゲート電極
１８ サイドウォール
１９ ＰＳＧ膜（第１導電型不純物含有膜）
２０、３１ フォトレジスト（マスク）
２１、３２ 不純物注入層
２２、３３ ｎ+拡散層（第１導電型不純物拡散層）
２３、３４ ｐ+拡散層（第２導電型不純物拡散層）
３０ ＢＳＧ膜
フロントページの続き
Ｆターム(参考） 5F048 AA09 AC03 BA15 BA16 BB04
BB06 BB07 BB08 BB12 BC01
BC06 BE03 BF01 BF11 BG02
BG12 DB02 DB03 DB06
5F110 AA16 BB04 CC02 EE02 EE03
EE04 EE05 EE08 EE09 EE14
EE31 EE43 EE44 EE45 FF02
FF03 FF09 FF27 FF28 FF29
GG02 GG03 GG04 GG32 HJ01
HJ13 HJ16 HJ23 HM15 QQ08
Claims (2)
- 【請求項１】 （ａ）第１導電型領域と第２導電型領域
とを有する半導体基板の各領域上にそれぞれゲート絶縁
膜を介してゲート電極を形成し、 （ｂ）得られた半導体基板上全面に第１導電型不純物含
有膜を形成し、 （ｃ）前記第１導電型領域に開口を有するマスクを形成
し、該マスクを用いて前記第１導電型領域上の第１導電
型不純物含有膜を除去し、続いて第２導電型不純物をイ
オン注入し、 （ｄ）前記マスクを除去した後熱処理することにより、
第１導電型領域と第２導電型領域とのそれぞれに、ソー
ス／ドレイン領域として第２導電型不純物拡散層と第１
導電型不純物拡散層とを形成することを特徴とする半導
体装置の製造方法。 - 【請求項２】 工程（ｂ）における第１導電型不純物含
有膜が、ＰＳＧ膜又はＢＳＧ膜である請求項１に記載の
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375979A JP2003179159A (ja) | 2001-12-10 | 2001-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001375979A JP2003179159A (ja) | 2001-12-10 | 2001-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003179159A true JP2003179159A (ja) | 2003-06-27 |
Family
ID=19184264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001375979A Pending JP2003179159A (ja) | 2001-12-10 | 2001-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003179159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110494961A (zh) * | 2017-04-11 | 2019-11-22 | 恩特格里斯公司 | 相对于硅选择性蚀刻硅-锗的调配物 |
-
2001
- 2001-12-10 JP JP2001375979A patent/JP2003179159A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110494961A (zh) * | 2017-04-11 | 2019-11-22 | 恩特格里斯公司 | 相对于硅选择性蚀刻硅-锗的调配物 |
| CN110494961B (zh) * | 2017-04-11 | 2023-06-13 | 恩特格里斯公司 | 相对于硅选择性蚀刻硅-锗的调配物 |
| US11875997B2 (en) | 2017-04-11 | 2024-01-16 | Entegris, Inc. | Formulations to selectively etch silicon-germanium relative to silicon |
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