JP2003174041A - 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ - Google Patents

素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ

Info

Publication number
JP2003174041A
JP2003174041A JP2001373097A JP2001373097A JP2003174041A JP 2003174041 A JP2003174041 A JP 2003174041A JP 2001373097 A JP2001373097 A JP 2001373097A JP 2001373097 A JP2001373097 A JP 2001373097A JP 2003174041 A JP2003174041 A JP 2003174041A
Authority
JP
Japan
Prior art keywords
substrate
separation layer
layer
chip
mounting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001373097A
Other languages
English (en)
Inventor
Tatsuya Shimoda
達也 下田
Takayuki Kondo
貴幸 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2001373097A priority Critical patent/JP2003174041A/ja
Publication of JP2003174041A publication Critical patent/JP2003174041A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

(57)【要約】 【課題】 新規な素子の実装方法であって、例えばサイ
ズの小さいチップであっても高い位置精度で基板に実装
できる方法を提供する。 【解決手段】 素子の実装方法は、第１基板１０の上に
素子を含むデバイス層１２を有する第１積層体と、第２
基板２０の上に分離層２２を有する第２積層体と、を準
備する第１工程と、デバイス層１２と分離層２２とが対
向するように、第１積層体と前記第２積層体とを接合す
る第２工程と、デバイス層および分離層を含む積層体を
所定のパターンで分離して、第２基板の上に、素子を含
む複数のチップ３０を形成する第３工程と、チップのう
ちの所定のチップ３０ａと第３基板４０とを該第３基板
の所定位置で接合し、その後、分離層２２において第２
基板２０と該所定のチップ３０ａとを分離し、該所定の
チップ３０ａを第３基板４０に実装する第４工程と、を
含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、素子の実装方法、
例えば、半導体チップを半導体以外の基板に実装する方
法、フラットパネルディスプレイ、システムインパッケ
ージ型ＩＣおよびオプティカルエレクトリカルＩＣなど
の電子機器に関する。
【０００２】
【背景技術および発明が解決しようとする課題】半導体
チップを基板に実装するためには、例えば、以下の方法
がある。まず、リング状治具にテンションをかけてセッ
トした粘着シートにウェハを貼り付け、このウェハをダ
イシングで分割してチップを形成する。その後、チップ
を吸盤によってハンドリングして所望の基板に実装を行
う。しかし、この実装方法では、サイズが数μｍないし
数十μｍの小さいチップを基板に実装することは困難で
ある。
【０００３】本発明の目的は、新規な素子の実装方法で
あって、例えばサイズの小さいチップであっても高い位
置精度で基板に実装できる方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明にかかる素子の実
装方法は、第１基板の上に素子を含むデバイス層を有す
る第１積層体と、第２基板の上に分離層を有する第２積
層体と、を準備する第１工程と、前記デバイス層と前記
分離層とが対向するように、前記第１積層体と前記第２
積層体とを接合する第２工程と、前記デバイス層および
前記分離層を含む積層体を所定のパターンで分離して、
前記第２基板の上に、前記素子を含む複数のチップを形
成する第３工程と、前記チップのうちの所定のチップと
第３基板とを該第３基板の所定位置で接合し、その後、
前記分離層において前記第２基板と該所定のチップとを
分離し、該所定のチップを前記第３基板に実装する第４
工程と、を含む。
【０００５】本発明の実装方法によれば、デバイス層が
形成される第１基板とチップが実装される第３基板とを
異なる材質とすることができるので、例えば所望の素子
を含む前記デバイス層を形成するのに望ましい前記第１
基板と、例えば前記素子が実装される製品や用途などか
ら望ましい第３基板とを独立に選択することができる。
その結果、前記素子と、該素子が実装される前記第３基
板との最適化が図れる。
【０００６】そして、本発明の実装方法によれば、前記
第２基板をハンドリングすることにより、該第２基板上
に形成された前記チップを前記第３基板に精度良く実装
できる。したがって、従来の吸盤を用いた実装方法では
実装が困難な小さいチップ、例えばサイズが数μｍ〜数
十μｍ程度のチップであっても、第３基板に確実に実装
することができる。
【０００７】前記第１基板は、特に限定されないが、例
えば、前記素子を含む前記デバイス層を形成するのに適
した基板を選択できる。前記第１基板としては、例え
ば、前記素子がＭＯＳトランジスタなどのシリコン半導
体素子である場合には、シリコン基板を用いることがで
きる。また、前記第１基板としては、前記素子が半導体
レーザなどの化合物半導体素子の場合には、化合物半導
体基板を用いることができる。
【０００８】前記素子としては、特に限定されず、上述
したＭＯＳトランジスタや半導体レーザなどの他に、以
下のものを例示できる。すなわち、前記素子としては、
例えば、化合物半導体の電界効果型トランジスタ、ヘテ
ロ電界効果型トランジスタ、各種材料のヘテロバイポー
ラトタンジスタ、薄膜ダイオード、シリコンのＰＩＮ接
合からなる光電変換素子（光センサ、太陽電池）、シリ
コン抵抗素子、薄膜トランジスタ（ＴＦＴ）、その他の
薄膜半導体デバイス、電極（例：ＩＴＯ、メサ膜のよう
な透明電極）、メモリ、圧電素子等のアクチュエータ、
マイクロミラー（ピエゾ薄膜セラミックス）、磁気記録
薄膜ヘッド、コイル、インダクター、薄膜高透磁材料お
よびそれらを組み合わせたマイクロ磁気デバイス、フィ
ルター、反射膜、ダイクロイックミラー等がある。
【０００９】前記第２基板は、特に限定されず、ハンド
リングのし易さ、前記分離層の変性方法、コストなどを
考慮して選択される。第２基板としては、例えば前記分
離層を光によって変性する場合には、該光を透過する材
質のものを用いることができ、例えば合成樹脂やガラス
を用いることができる。
【００１０】前記第３基板は、最終的に得られる製品や
用途などによって選択される。例えば、本発明の実装方
法がフラットパネルディスプレイに応用された場合に
は、フラットパネルディスプレイの基板（具体的には、
合成樹脂，ガラス，金属などからなる基板）を用いるこ
とができる。本発明の実装方法がシステムインパッケー
ジ型ＩＣやオプティカルエレクトリカルＩＣに応用され
た場合には、これらの基板（具体的には、シリコン基
板）を用いることができる。
【００１１】本発明の実装方法は、さらに以下の態様を
取ることができる。
【００１２】（Ａ） 前記第２工程の後に、前記第１基
板の少なくとも一部を該第１基板の膜厚方向に除去する
工程を含むことができる。この工程では、前記第１基板
の全体あるいは表面側から所定の厚さを除去することが
できる。前記第１基板を除去する方法としては、化学機
械的研磨（ＣＭＰ）やエッチングなどを用いることがで
きる。
【００１３】この工程を含むことにより、前記第３工程
において、前記デバイス層および前記分離層を含む積層
体を分離することによる前記チップの形成を容易にし、
かつ前記チップの厚さを小さくできる。
【００１４】（Ｂ） 前記第４工程において、前記第２
基板と前記所定のチップとを分離する工程は、該所定の
チップにおける前記分離層を変性させ、該分離層の機械
的強度を小さくすることで行うことができる。
【００１５】前記分離層を変性させる工程は、例えば前
記分離層に光を照射して行うことができる。この場合、
分離層は、照射される光を吸収し、アブレーションによ
ってその層内や界面において剥離を生じるような性質を
有するものを用いることができる。さらに、光の照射に
より、分離層から気体が放出され、分離効果が発現され
る場合もある。すなわち、分離層に含有されていた成分
が気体となって放出される場合と、分離層が光を吸収し
て気体が放出され、分離に寄与する場合がある。例え
ば、分離層の物質に、光（例えばレーザ光）を吸収しや
すい物質（例えば顔料）を混合したり、あるいは光や熱
によってガスを発生するもの（例えば光や熱によってガ
ス化する物質を含むマイクロカプセルなど）を混合して
おくことにより、分離層の剥離をより容易にすることが
できる。
【００１６】このような分離層としては、特に限定され
ず、例えば、アモルファスシリコンを用いることができ
る。分離層としては、アモルファスシリコンの他に各種
の物質、例えば酸化シリコンなどの各種酸化物、セラミ
ックス、有機高分子化合物、金属などを用いることがで
きる。このような物質としては、例えば特開平１１−７
４５３３号公報に例示された分離層の物質を用いること
ができる。
【００１７】また、前記分離層は、前記第１積層体と前
記第２積層体とを接合する結合層としての機能をも有す
ることができる。
【００１８】（Ｃ） 前記第４工程の後に、さらに、前
記第２基板を前記第３基板に対して相対的に移動させ、
前記第２基板上の所定のチップと第３基板とを該第３基
板の所定位置で接合し、その後、該分離層において前記
第２基板と該所定のチップとを分離し、該所定のチップ
を前記第３基板の所定位置に実装する第５工程を含み、
該第５工程を所定回数にわたって繰り返すことができ
る。
【００１９】この第５工程を含むことにより、前記第２
基板上の前記チップを無駄なく前記第３基板の所定位置
に実装することができる。例えば、第２基板より第３基
板が大きく、１回の一連の工程（前記第１工程ないし第
４工程）で第３基板の全ての所定位置にチップに実装が
できない場合に、第５工程を加えることで、第３基板の
異なる領域で第２基板上のチップを順次実装することが
できる。
【００２０】本発明にかかる電子機器は、本発明にかか
る素子の実装方法によって形成される。このような電子
機器としては、フラットパネルディスプレイ（ＦＰ
Ｄ）、システムインパッケージ型ＩＣ、オプティカルエ
レクトリカルＩＣなどを例示できる。ここで、「フラッ
トパネルディスプレイ」とは、基板上にマトリクス状に
配列された画素電極をスイッチング素子で駆動して画像
表示を行う各種の表示装置、例えば液晶表示装置、エレ
クトロルミネッセンス（ＥＬ）表示装置をいう。「シス
テムインパッケージ型ＩＣ」とは、異なる機能のＩＣを
１パッケージあるいは１チップにハイブリット実装した
ＬＳＩをいう。また、「オプティカルエレクトリカルＩ
Ｃ」とは、光によるＩ／Ｏを備えたＩＣで、微少な発光
受光素子をシリコンＬＳＩにハイブリット実装したＩＣ
をいう。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 １．第１の実施の形態 図１ないし図９は、第１の実施の形態にかかる素子の実
装方法を示す断面図である。
【００２２】（ａ）図１に示すように、第１積層体１０
０と第２積層体２００とを準備する。
【００２３】第１積層体１００は、第１基板１０上に形
成された、素子（図示せず）を含むデバイス層１２と、
デバイス層１２上に形成された第１結合層１４とを含
む。
【００２４】第１基板１０としては、特に限定されず、
例えばデバイス層１２に含まれる素子の種類などによっ
て選択される。例えば、デバイス層１２に含まれる素子
がＭＯＳトランジスタなどのシリコン半導体素子の場合
には、第１基板１０としてシリコン基板を用いることが
できる。この場合、ＬＳＩプロセス技術によって、シリ
コン基板上にＭＯＳトランジスタ、ダイオードなどの各
種半導体素子を含むデバイス層１２を形成できる。
【００２５】第１結合層１４は、第１積層体１００と第
２積層体２００とを接合するための層であり、この例の
場合、酸化シリコン層を用いている。
【００２６】第２積層体２００は、第２基板２０上に形
成された分離層２２と、分離層２２上に形成された第２
結合層２４とを含む。
【００２７】分離層２２は、分離方法に応じて前述した
各種の材質を有することができる。分離層２２は、例え
ばレーザ光の照射によって溶断することができる材質、
例えばアモルファスシリコンを用いることができる。
【００２８】第２基板２０は、例えば、分離層２２に照
射する光を透過する透明材料から構成される。このよう
な第２基板２０としては、ガラス、プラスチックなどの
基板を用いることができる。
【００２９】第２結合層２４は、第１積層体１００と第
２積層体２００とを接合するための層であり、この場
合、酸化シリコン層を用いている。
【００３０】第１積層体１００と第２積層体２００との
接合は、第１結合層１４と第２結合層２４とを接合する
ことで行われる。この例の場合、希フッ酸によって酸化
シリコン層からなる第１結合層１４と第２結合層２４と
を接合することができる。具体的には、例えば、一方の
結合層（図１では、第２積層体２００の第２結合層２
４）の表面に低濃度（例えば約１％）のフッ酸２６を塗
布する。その後、図２に示すように、第１積層体１００
と第２積層体２００とを、室温〜４００℃で圧着するこ
とで、両者を接合し、第３積層体３００を形成する。
【００３１】（ｂ）図３に示すように、第３積層体３０
０（図２参照）の第１基板１０を除去して第４積層体４
００を形成する。第１基板１０の除去方法は、第１基板
１０の材質などによって選択される。例えば、第１基板
１０がシリコン基板の場合には、化学機械的研磨（ＣＭ
Ｐ）やエッチバック、あるいは両者の組合せによって除
去できる。また、第１基板１０は所定の厚さで除去でき
ればよく、デバイス層１２上に第１基板１０の一部が残
っていてもよい。
【００３２】（ｃ）図４に示すように、第４積層体４０
０における、デバイス層１２および分離層２２を有する
積層体を所定のパターンで分離して、素子を含むチップ
３０を形成する。すなわち、この例では、デバイス層１
２、第１，第２結合層１４，２４および分離層２２から
なる積層体を貫通するように分離溝１３が形成される。
分離溝１３を形成する方法としては、ハーフダイシング
やエッチングなどを用いることができる。
【００３３】図示の例では、第４積層体４００を形成し
た後に分離溝１３を形成したが、分離１３は、図１に示
す第１積層体１００の状態で形成されていてもよい。
【００３４】（ｄ）図５に示すように、複数のチップ３
０のうち、実装される所定のチップ３０ａに接着剤３２
を塗布する。接着剤３２を塗布する方法としては、ディ
スペンサあるいはインクジェットなどを用いることがで
きる。
【００３５】ついで、図６に示すように、最終的にチッ
プ３０ａが実装される第３基板４０と、第４積層体４０
０とを位置合わせして、接着層３４を介して所定のチッ
プ３０ａと第３基板４０とを接合し、第５積層体５００
を形成する。第５積層体５００では、所定のチップ３０
ａのみが第３基板４０に接合され、それ以外のチップ３
０は第３基板４０に接合されない。
【００３６】この工程では、第４積層体４００をハンド
リングすることで、チップ３０ａと第３基板４０との位
置合わせおよび接合を行うことができるので、例えば吸
盤によるチップ毎のハンドリングに比べて、サイズの小
さな素子を含むチップの実装をより容易かつ確実に行う
ことができる。
【００３７】第３基板４０は、特に限定されず、チップ
３０ａが実装されて最終的に得られるデバイスによって
選択される。第３基板４０としては、例えば、デバイス
がフラットパネルディスプレイの場合にはガラスやプラ
スチックなどの各種基板、デバイスがシステムインパッ
ケージ型ＩＣの場合にはシリコン基板、セラミックス、
ガラス、樹脂、金属などの各種基板、デバイスがオプテ
ィカルエレクトリカルＩＣ（ＯＥＩＣ）の場合にはシリ
コン基板、ガラス、樹脂、セラミックス、金属などの各
種基板を用いることができる。
【００３８】（ｅ）図７に示すように、第５積層体５０
０の第２基板２０側からレーザ光（例えばエキシマレー
ザ）を所定のチップ３０ａ（接着層３４を介して第３基
板４０に接合されたチップ）に照射する。レーザ光が照
射されたチップ３０ａの分離層２２は、レーザ光のエネ
ルギーにより瞬時に溶け再び固化するが、このとき、チ
ップ３０ａとの結合力を失う。その結果、第２基板２０
からチップ３０ａの分離が可能となる。レーザ光の照射
はきわめて狭い領域であっても高精度で行うことができ
る。そのため、サイズの大きいチップはもちろんのこ
と、サイズの小さなチップであっても、その分離層２２
に選択的にレーザ光を照射でき、所定のチップ３０ａの
みを確実に第２基板２０から分離することができる。
【００３９】図８に示すように、所定のチップ３０ａを
分離層２２で第２基板２０から剥離することで、第２基
板２０と第３基板４０とが分離され、第６積層体６００
と第７積層体７００とが形成される。第６積層体６００
では、第３基板４０上の所定位置に、チップ３０ａが実
装される。第７積層体７００では、第２基板２０上に、
実装されたチップ３０ａ以外のチップ３０が残される。
【００４０】（ｆ）図９に示すように、第３基板４０上
のチップ３０ａの第１、第２結合層１４，２４を除去し
たのち、所定の配線層５０を形成する。チップ３０ａの
第１、第２結合層１４，２４は、必ずしも除去しなくと
もよい。この場合には、例えば、コンタクトホールを介
して配線層を形成することができる。
【００４１】以上の工程によって、第３基板４０上の所
定位置にＭＯＳトランジスタなどの半導体素子を含むチ
ップ３０ａが実装されたデバイス８００を形成できる。
【００４２】以上述べた工程において、さらに以下の態
様を取りうる。
【００４３】（１） 前記工程（ａ）において、第１積
層体１００と第２積層体２００とは、酸化シリコン層か
らなる第１結合層１４と第２結合層２４とをフッ酸で接
合したが、他の接合方法を用いてもよい。
【００４４】例えば、図２０および図２１に示す例で
は、けい酸ナトリウム溶液を用いて第１積層体１２０と
第２積層体２２０とを接合している。第１積層体１２０
は、第１基板１０上にデバイス層１２を有する。第２積
層体２２０は、第２基板２０上に、アモルファスシリコ
ンからなる分離層２２と、酸化シリコン層からなる第１
結合層２４とを有する。そして、第１結合層２４上にけ
い酸ナトリウム溶液２８をスピンコートなどで塗布した
後、第１積層体１２０と第２積層体２２０とを密着さ
せ、８０〜４００℃で加熱することにより、けい酸ナト
リウム溶液２８をガラス化して第２結合層２９を形成す
る。
【００４５】また、第１積層体と第２積層体との接合に
は、上述した無機系接着剤だけでなく、有機系接着剤を
用いることができる。
【００４６】（２） 前記工程（ｄ）では、チップ３０
ａに接着剤３２を塗布したが、もちろん、第３基板４０
側のチップが実装される所定位置に接着剤を塗布しても
よい。また、接着剤に熱伝導性に優れた粒子、例えばダ
イヤモンドフィラーなどを混ぜることができる。このよ
うな粒子が接着層３４に含まれると、チップ３０ａの熱
が第３基板４０に効果的に伝導され、チップ３０ａの放
熱性が向上する。
【００４７】本実施の形態の実装方法によれば、以下の
作用効果を有する。
【００４８】すなわち、本実施の形態の実装方法によれ
ば、デバイス層１２が形成される第１基板１０と、デバ
イス層１２を含むチップ３０ａが実装される第３基板４
０とを異なる材質とすることができる。そのため、例え
ばシリコン半導体素子を含む前記デバイス層１２を形成
するのに望ましいシリコン基板からなる第１基板１０
と、例えばシリコン半導体素子が実装される製品や用途
などから望ましい第３基板４０とを独立に選択すること
ができる。その結果、シリコン半導体素子と、該素子を
含むチップ３０ａが実装される第３基板４０との最適化
が図れる。
【００４９】さらに、本実施の形態の実装方法によれ
ば、第２基板２０をハンドリングすることによりチップ
３０と第３基板４０との位置合わせおよび接合ができる
ので、第２基板２０上に形成されたチップ３０を第３基
板４０に精度良く実装できる。したがって、従来の吸盤
を用いた実装方法では実装が困難な小さいチップ、例え
ばサイズが数μｍ〜数十μｍ程度のチップ３０ａであっ
ても、第３基板４０に確実に実装することができる。
【００５０】例えば、本実施の形態の実装方法をフラッ
トパネルディスプレイに適用した例について述べる。
【００５１】フラットパネルディスプレイでは、通常、
画素スイッチング素子としてＴＦＴが用いられている。
ＴＦＴは基板上にマトリクス状に直接形成される。そし
て、ＴＦＴの形成は半導体プロセスであるため、フラッ
トパネルディスプレイが大画面になる程、製造が困難に
なる。また、スイッチング素子は、１画素に１つあれば
よく、その大きさは画素面積によらず一定である。その
ため、ディスプレイが大画面になる程、素子密度が小さ
くなり、製造中に発生する素子材料の無駄も増加するこ
とになる。
【００５２】このようなフラットパネルディスプレイに
本実施の形態の実装方法を適用すると、半導体プロセス
によって製造されたＭＯＳトランジスタを基板上の所定
位置に実装できるので、上述したような基板上に直接Ｔ
ＦＴを形成する場合の難点を克服できる。そして、ＭＯ
ＳトランジスタはＴＦＴに比べて優れた特性を有するの
で、ディスプレイの性能を高めることができる。２．第
２の実施の形態図１０ないし図１９は、第２の実施の形
態にかかる素子の実装方法を示す断面図である。
【００５３】（ａ）図１０に示すように、第１積層体１
１０と第２積層体２１０とを準備する。
【００５４】第１積層体１１０は、第１基板１０上に形
成された、エッチングストップ層１６と、このエッチン
グストップ層１６上に形成された、素子を含むデバイス
層１２とを含む。エッチングストップ層１６は、後に第
１基板１０を除去する際のストッパ層として機能する。
エッチングストップ層１６は、例えば、第１基板１０と
して後述するようにＧａＡｓ化合物半導体を用いる場合
には、ＡｌＧａＡｓ（Ａｌの組成が３０％以上）から構
成できる。また、エッチングストップ層１６は、第１基
板１０の除去において必要ない場合は形成しなくともよ
い。
【００５５】第１基板１０としては、特に限定されず、
例えばデバイス層１２に含まれる素子の種類などによっ
て選択される。例えば、デバイス層１２に含まれる素子
が面発光型半導体レーザなどの化合物半導体素子の場合
には、第１基板１０としてＧａＡｓなどの化合物半導体
基板を用いることができる。この場合、化合物半導体プ
ロセス技術によって、化合物半導体基板上に面発光型半
導体レーザ、ダイオードなどの各種素子を含むデバイス
層１２を形成できる。
【００５６】第２積層体２１０は、第２基板２０上に形
成された分離層２２を含む。分離層２２は、この例で
は、第１積層体１１０と第２積層体２１０とを接合する
ための結合層としても機能する。したがって、分離層２
２は、分離方法に応じて前述した各種の材質のうち接着
性を有するものから選択される。分離層２２は、例えば
レーザ光の照射によって溶断することができ、かつ接着
性を有する物質からなる。このような物質としては、例
えば、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化
型接着剤等の光硬化型接着剤などの各種接着剤が挙げら
れる。このような接着剤を構成する有機高分子材料の具
体例としては、ポリエチレン，ポリプロピレンのような
ポリオレフィン，ポリイミド，ポリアミド，ポリエステ
ル，ポリメチルメタクリレート（ＰＭＭＡ），ポリフェ
ニレンサルファイド（ＰＰＳ），ポリエーテルスルホン
（ＰＥＳ），エポキシ樹脂等が挙げられる。分離層２２
は、例えば、塗布法により形成することができる。
【００５７】第２基板２０は、例えば、分離層２２に照
射する光を透過する透明材料から構成される。このよう
な第２基板２０としては、ガラス、プラスチックなどの
基板を用いることができる。
【００５８】第１積層体１１０と第２積層体２１０と
は、図１１に示すように、結合層を兼ねる分離層２２を
介して接合されて、第３積層体３１０が形成される。
【００５９】（ｂ）図１２に示すように、第３積層体３
１０（図１１参照）の第１基板１０を除去して第４積層
体４１０を形成する。第１基板１０の除去方法は、第１
基板１０の材質などによって選択される。例えば、第１
基板１０がＧａＡｓ基板の場合には、アンモニア系エッ
チング液を用いたウエットエッチングによって除去でき
る。このとき、デバイス層１２は、エッチングストップ
層１６によって保護される。
【００６０】次いで、図１３に示すように、エッチング
ストップ層１６（図１２参照）を必要に応じてウエット
エッチングなどで除去する。エッチングストップ層１６
は、デバイス層１２に含まれる素子に悪影響を及ぼさな
い場合には、除去しなくともよい。
【００６１】（ｃ）図１４に示すように、第４積層体４
１０におけるデバイス層１２を所定のパターンで分離し
て、素子を含むチップ３０を形成する。すなわち、この
例では、デバイス層１２および分離層２２を有する積層
体を貫通するように分離溝１３が形成される。分離溝１
３を形成する方法としては、ハーフダイシングやエッチ
ングなどを用いることができる。
【００６２】（ｄ）図１５に示すように、複数のチップ
３０のうち、実装される所定のチップ３０ａに接着剤３
２を塗布する。接着剤を塗布する方法としては、ディス
ペンサあるいはインクジェットなどを用いることができ
る。
【００６３】ついで、図１６に示すように、最終的にチ
ップ３０ａが実装される第３基板４０と、第４積層体４
１０とを位置合わせして、接着層３４を介して所定のチ
ップ３０ａと第３基板４０とを接合し、第５積層体５１
０を形成する。第５積層体５１０では、所定のチップ３
０ａのみが第３基板４０に接合され、それ以外のチップ
３０は第３基板４０に接合されない。
【００６４】この工程では、第４積層体４１０をハンド
リングすることで、所定のチップ３０ａと第３基板４０
との位置合わせおよび接合を行うことができるので、例
えば吸盤によるハンドリングに比べて、サイズの小さな
素子を含むチップの実装をより容易かつ確実に行うこと
ができる。
【００６５】第３基板４０は、特に限定されず、チップ
３０ａが実装されて最終的に得られるデバイスによって
選択される。第３基板４０としては、第１の実施の形態
で述べたと同様のものを用いることができる。
【００６６】（ｅ）図１７に示すように、第５積層体５
１０の第２基板２０側からレーザ（例えばエキシマレー
ザ）６０を所定のチップ３０ａ（接着層３４を介して第
３基板４０に接合されたチップ）に照射する。レーザが
照射されたチップ３０ａの分離層２２は、レーザアブレ
ーションによって分離が可能となる。
【００６７】図１８に示すように、所定のチップ３０ａ
を分離層２２で第２基板２０から剥離することで、第２
基板２０と第３基板４０とが分離され、第６積層体６１
０と第７積層体７１０とが形成される。第６積層体６１
０では、第３基板４０上の所定位置に、チップ３０ａが
実装される。第７積層体７１０では、第２基板２０上
に、実装されたチップ３０ａ以外のチップ３０が残され
る。
【００６８】（ｆ）図１９に示すように、第３基板４０
およびチップ３０ａの上に所定の配線層５０を形成す
る。
【００６９】以上の工程によって、第３基板４０上の所
定位置に面発光型半導体レーザなどの素子を含むチップ
３０ａが実装されたデバイス８１０を形成できる。
【００７０】以上述べた工程において、さらに以下の態
様を取りうる。
【００７１】（１） 前記工程（ａ）において、第１積
層体１００と第２積層体２００とは、結合層を兼ねる分
離層２２で接合したが、他の接合方法を用いてもよい。
【００７２】例えば、第１の実施の形態と同様に、酸化
シリコン層をフッ酸で第１積層体１００と第２積層体２
００とを接合する方法、あるいは図２０および図２１に
示すけい酸ナトリウム溶液を用いて第１積層体１２０と
第２積層体２２０とを接合する方法などを採用できる。
このように接合機能のみを有する結合層を用いた場合、
分離層を別に設ける必要がある。
【００７３】（２） 前記工程（ｄ）では、第１の実施
の形態と同様に、チップ３０ａに接着剤３２を塗布した
が、もちろん、第３基板４０側のチップが実装される所
定位置に接着剤を塗布してもよい。また、接着剤に熱伝
導性に優れた粒子を混ぜることにより、チップ３０ａの
放熱性を向上させることもできる。
【００７４】本実施の形態の実装方法によれば、以下の
作用効果を有する。
【００７５】すなわち、本実施の形態の実装方法によれ
ば、第１の実施の形態と同様に、デバイス層１２が形成
される第１基板１０と、デバイス層１２を含むチップ３
０ａが実装される第３基板４０とを異なる材質とするこ
とができる。そのため、例えば化合物半導体素子を含む
前記デバイス層１２を形成するのに望ましい化合物半導
体基板からなる第１基板１０と、例えば化合物半導体素
子が実装される製品や用途などから望ましい第３基板４
０とを独立に選択することができる。その結果、化合物
半導体素子と、該素子を含むチップ３０ａが実装される
第３基板４０との最適化が図れる。
【００７６】さらに、本実施の形態の実装方法によれ
ば、第１の実施の形態と同様に、第２基板２０をハンド
リングすることによりチップ３０ａと第３基板４０との
位置合わせおよび接合ができるので、第２基板２０上に
形成されたチップ３０を第３基板４０に精度良く実装で
きる。したがって、例えばサイズが数μｍ〜数十μｍ程
度のチップ３０ａであっても、第３基板４０に確実に実
装することができる。 ３．第３の実施の形態 図２２は、第３の実施の形態にかかる素子の実装方法を
示す斜視図である。この例では、第１および第２の実施
の形態で述べた一連の工程で第３基板の全ての所定位置
にチップの実装ができない場合などに適用される。
【００７７】図２２では、例えばフラットパネルディス
プレイの基板上にマトリクス状にスイッチング素子を実
装する例を示している。図２２において、第３基板４０
は、フラットパネルディスプレイの基板である。第３基
板４０上の第１ライン４２は第１信号電極の位置を示
し、第２ライン４４は第２信号電極の位置を示す。第１
ライン４２と第２ライン４４とは直交し、両者の交点に
チップ３０ａが配置される。そして、チップ３０ａは、
スイッチング素子としてＭＯＳトランジスタを含む。第
３基板４０上へのチップ３０ａの実装は、以下のように
行われる。
【００７８】まず、第１の実施の形態における工程
（ａ）〜（ｅ）（図１〜図８参照）を経て、第３基板４
０の第１エリアＡ１の所定位置にチップ３０ａを実装す
る。具体的には、工程（ｅ）（図７参照）と同様に、第
５積層体５００の第２基板２０側からレーザ光（例えば
エキシマレーザ）を所定のチップ３０ａ（接着層３４を
介して第３基板４０に接合されたチップ）に照射する。
レーザ光が照射されたチップ３０ａの分離層２２は、レ
ーザアブレーションによって分離が可能となる。つい
で、図８および図２２に示すように、所定のチップ３０
ａを分離層２２で第２基板２０から剥離することで、第
２基板２０と第３基板４０とが分離され、第６積層体６
００と第７積層体７００とが形成される。第６積層体６
００では、第３基板４０上の第１エリアＡ１の所定位置
に、チップ３０ａが実装される。第７積層体７００で
は、第２基板２０上に、実装されたチップ３０ａ以外の
チップ３０が残される。
【００７９】ついで、第７積層体７００を第６積層体６
００に対して相対的に移動させ、第２基板２０上の所定
のチップ３０ａと第３基板４０とを第３基板４０の第２
エリアＡ２の所定位置で接合する。この接合は、工程
（ｄ）と同様にして行うことができる。その後、工程
（ｅ）と同様に、分離層において第２基板２０と所定の
チップ３０ａとを分離し、この所定のチップ３０ａを第
３基板４０の第２エリアＡ２の所定位置に実装すること
ができる。以後、同様の工程を所定回数にわたって繰り
返すことにより、フラットパネルディスプレイの基板
（第３基板４０）にチップ３０ａを順次実装できる。
【００８０】ついで、第１の実施の形態における工程
（ｆ）と同様に、第１信号電極および第２信号電極など
の配線を形成する。これらの配線は、第３基板４０にチ
ップ３０ａを実装する前に形成されていてもよい。
【００８１】本実施の形態によれば、第２基板２０上の
チップ３０を繰り返し第３基板４０に実装することによ
り、第２基板２０上のチップ３０を無駄なく第３基板４
０に実装することができる。また、本実施の形態によれ
ば、例えば、第２基板２０より第３基板４０が大きく、
第１の実施の形態で述べた一連の工程（ａ）ないし
（ｅ）で、第３基板４０の全ての所定位置にチップに実
装ができない場合に適用することができる。すなわち、
第２基板２０と第３基板４０とを相対的に移動させなが
ら、工程（ｄ）および（ｅ）を所定回数繰り返すこと
で、第２基板２０上のチップ３０を順次第３基板４０の
所定位置に実装することができる。
【００８２】本実施の形態は、第１および第２の実施の
形態にかかる実装方法のみならず、本発明にかかる実装
方法を用いることができる。
【００８３】以上、本発明の実施の形態について述べた
が、本発明はこれらに限定されず、本発明の要旨の範囲
内で各種の態様を取りうる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図２】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図３】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図４】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図５】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図６】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図７】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図８】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図９】本発明の第１の実施の形態にかかる素子の実装
方法の一工程を示す断面図である。
【図１０】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１１】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１２】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１３】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１４】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１５】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１６】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１７】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１８】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図１９】本発明の第２の実施の形態にかかる素子の実
装方法の一工程を示す断面図である。
【図２０】本発明の実施の形態の変形例を示す断面図で
ある。
【図２１】本発明の実施の形態の変形例を示す断面図で
ある。
【図２２】本発明の第３の実施の形態を示す断面図であ
る。
【符号の説明】
１０ 第１基板 １２ デバイス層 １３ 分離溝 １４ 第１結合層 １６ エッチングストップ層 ２０ 第２基板 ２２ 分離層 ２４ 第２結合層 ２８ けい酸ナトリウム溶液 ２９ 第２結合層 ３０，３０ａ チップ ３２ 接着剤 ３４ 接着層 ４０ 第３基板 ５０ 配線層 ６０ レーザ光 １００，１１０，１２０ 第１積層体 ２００，２１０，２２０ 第２積層体 ３００，３１０，３２０ 第３積層体 ４００，４１０ 第４積層体 ５００，５１０ 第５積層体 ６００，６１０ 第６積層体 ７００，７１０ 第７積層体 ８００，８１０ デバイス Ａ１ 第１エリア Ａ２ 第２エリア

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１基板の上に素子を含むデバイス層を
    有する第１積層体と、第２基板の上に分離層を有する第
    ２積層体と、を準備する第１工程と、 前記デバイス層と前記分離層とが対向するように、前記
    第１積層体と前記第２積層体とを接合する第２工程と、 前記デバイス層および前記分離層を含む積層体を所定の
    パターンで分離して、前記第２基板の上に、前記素子を
    含む複数のチップを形成する第３工程と、 前記チップのうちの所定のチップと第３基板とを該第３
    基板の所定位置で接合し、その後、前記分離層において
    前記第２基板と該所定のチップとを分離し、該所定のチ
    ップを前記第３基板に実装する第４工程と、を含む、素
    子の実装方法。
  2. 【請求項２】 請求項１において、 前記第２工程の後に、前記第１基板の少なくとも一部を
    該第１基板の膜厚方向に除去する工程を含む、素子の実
    装方法。
  3. 【請求項３】 請求項１または２において、 前記第４工程において、前記第２基板と前記所定のチッ
    プとを分離する工程は、該所定のチップにおける前記分
    離層を変性させ、該分離層の機械的強度を小さくするこ
    とで行われる、素子の実装方法。
  4. 【請求項４】 請求項３において、 前記分離層を変性させる工程は、該分離層に光を照射し
    て行われる、素子の実装方法。
  5. 【請求項５】 請求項４において、 前記分離層は、該分離層に照射された光を吸収し、アブ
    レーションによってその層内や界面に剥離を生じる材質
    からなる、素子の実装方法。
  6. 【請求項６】 請求項４または５において、 前記分離層は、光を吸収しやすい物質を含む、素子の実
    装方法。
  7. 【請求項７】 請求項４ないし６のいずれかにおいて、 前記分離層は、光や熱によってガスを発生しやすいもの
    を含む、素子の実装方法。
  8. 【請求項８】 請求項１ないし７のいずれかにおいて、 前記分離層は、アモルファスシリコンからなる、素子の
    実装方法。
  9. 【請求項９】 請求項１ないし７のいずれかにおいて、 前記分離層は、前記第１積層体と前記第２積層体とを接
    合する結合層としての機能をも有する、素子の実装方
    法。
  10. 【請求項１０】 請求項１ないし９のいずれかにおい
    て、 前記第１基板はシリコン基板であり、前記素子はシリコ
    ン半導体素子である、素子の実装方法。
  11. 【請求項１１】 請求項１ないし９のいずれかにおい
    て、 前記第１基板は化合物半導体基板であり、前記素子は化
    合物半導体素子である、素子の実装方法。
  12. 【請求項１２】 請求項１ないし１１のいずれかにおい
    て、 前記第４工程において、前記所定のチップと前記第３基
    板とを接合する際に、熱伝導性の高い粒子を混合した接
    着剤を用いる、素子の実装方法。
  13. 【請求項１３】 請求項１ないし１２のいずれかにおい
    て、 前記第４工程の後に、さらに、前記第２基板を前記第３
    基板に対して相対的に移動させ、前記第２基板上の所定
    のチップと前記第３基板とを該第３基板の所定位置で接
    合し、その後、前記分離層において前記第２基板と前記
    所定のチップとを分離し、該所定のチップを前記第３基
    板の所定位置に実装する第５工程を含み、該第５工程を
    所定回数行う、素子の実装方法。
  14. 【請求項１４】 請求項１３において、 前記分離層を変性させる工程は、該分離層に光を照射し
    て行われる、素子の実装方法。
  15. 【請求項１５】 請求項１ないし１４のいずれかに記載
    の素子の実装方法によって形成された電子機器。
  16. 【請求項１６】 請求項１ないし１４のいずれかに記載
    の素子の実装方法によって形成されたフラットパネルデ
    ィスプレイ。
  17. 【請求項１７】 請求項１ないし１４のいずれかに記載
    の素子の実装方法によって形成されたシステムインパッ
    ケージ型ＩＣ。
  18. 【請求項１８】 請求項１ないし１４のいずれかに記載
    の素子の実装方法によって形成されたオプティカルエレ
    クトリカルＩＣ。
JP2001373097A 2001-12-06 2001-12-06 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ Withdrawn JP2003174041A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001373097A JP2003174041A (ja) 2001-12-06 2001-12-06 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001373097A JP2003174041A (ja) 2001-12-06 2001-12-06 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ

Publications (1)

Publication Number Publication Date
JP2003174041A true JP2003174041A (ja) 2003-06-20

Family

ID=19181876

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001373097A Withdrawn JP2003174041A (ja) 2001-12-06 2001-12-06 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ

Country Status (1)

Country Link
JP (1) JP2003174041A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2182554A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
EP2182552A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
EP2182553A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
US8415230B2 (en) 2009-03-04 2013-04-09 Canon Kabushiki Kaisha Method for transferring functional regions, LED array, LED printer head, and LED printer
US8513093B2 (en) 2009-09-15 2013-08-20 Canon Kabushiki Kaisha Substrate structure including functional region and method for transferring functional region
CN103700736A (zh) * 2013-12-20 2014-04-02 中国科学院半导体研究所 一种氮化镓基外延膜的选区激光剥离方法
CN107017319A (zh) * 2017-05-23 2017-08-04 深圳市华星光电技术有限公司 彩色微发光二极管阵列基板的制作方法
JP2019062006A (ja) * 2017-09-25 2019-04-18 株式会社東芝 搬送装置および搬送方法
JP2019527471A (ja) * 2016-06-29 2019-09-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マイクロデバイスの移動のためのシステム及び方法
CN111048634A (zh) * 2019-12-26 2020-04-21 重庆康佳光电技术研究院有限公司 一种Micro LED转移方法及背板

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2182554A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
EP2182552A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
EP2182553A2 (en) 2008-11-04 2010-05-05 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
US20100109024A1 (en) * 2008-11-04 2010-05-06 Canon Kabushiki Kaisha Transfer method of functional region, led array, led printer head, and led printer
US7943488B2 (en) 2008-11-04 2011-05-17 Canon Kabushiki Kaisha Transfer method of functional region, LED array, LED printer head, and LED printer
KR101160137B1 (ko) 2008-11-04 2012-06-27 캐논 가부시끼가이샤 기능성 영역의 이설 방법, ｌｅｄ 어레이, ｌｅｄ 프린터 헤드, 및 ｌｅｄ 프린터
KR101182181B1 (ko) * 2008-11-04 2012-09-12 캐논 가부시끼가이샤 기능성 영역의 이설 방법, ｌｅｄ어레이, ｌｅｄ프린터 헤드 및 ｌｅｄ프린터
US8420501B2 (en) 2008-11-04 2013-04-16 Canon Kabushiki Kaisha Transfer method of functional region, LED array, LED printer head, and LED printer
US8507360B2 (en) 2008-11-04 2013-08-13 Canon Kabushiki Kaisha Transfer method of functional region, LED array, LED printer head, and LED printer
TWI415166B (zh) * 2008-11-04 2013-11-11 Canon Kk 功能區之轉移方法、ｌｅｄ陣列、ｌｅｄ列印頭、及ｌｅｄ列印機
US8415230B2 (en) 2009-03-04 2013-04-09 Canon Kabushiki Kaisha Method for transferring functional regions, LED array, LED printer head, and LED printer
US8513093B2 (en) 2009-09-15 2013-08-20 Canon Kabushiki Kaisha Substrate structure including functional region and method for transferring functional region
CN103700736A (zh) * 2013-12-20 2014-04-02 中国科学院半导体研究所 一种氮化镓基外延膜的选区激光剥离方法
JP2019527471A (ja) * 2016-06-29 2019-09-26 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マイクロデバイスの移動のためのシステム及び方法
US10692923B2 (en) 2016-06-29 2020-06-23 Applied Materials, Inc. Systems and methods for transfer of micro-devices
JP2021108372A (ja) * 2016-06-29 2021-07-29 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ マイクロデバイスの移動のためのシステム及び方法
US11251226B2 (en) 2016-06-29 2022-02-15 Applied Materials, Inc. Systems and methods for transfer of micro-devices
KR20220065821A (ko) * 2016-06-29 2022-05-20 어플라이드 머티어리얼스, 인코포레이티드 마이크로-디바이스들의 이송을 위한 시스템들 및 방법들
JP7165223B2 (ja) 2016-06-29 2022-11-02 アプライド マテリアルズ インコーポレイテッド マイクロデバイスの移動のためのシステム及び方法
KR102593898B1 (ko) * 2016-06-29 2023-10-26 어플라이드 머티어리얼스, 인코포레이티드 마이크로-디바이스들의 이송을 위한 시스템들 및 방법들
US11843025B2 (en) 2016-06-29 2023-12-12 Applied Materials, Inc. Methods for transfer of micro-devices
CN107017319A (zh) * 2017-05-23 2017-08-04 深圳市华星光电技术有限公司 彩色微发光二极管阵列基板的制作方法
JP2019062006A (ja) * 2017-09-25 2019-04-18 株式会社東芝 搬送装置および搬送方法
CN111048634A (zh) * 2019-12-26 2020-04-21 重庆康佳光电技术研究院有限公司 一种Micro LED转移方法及背板

Similar Documents

Publication Publication Date Title
TWI236135B (en) Method of manufacturing optoelectronic apparatus, optoelectronic apparatus, transferring chip, transferring source substrate, and electronic machine
EP3402676B1 (en) Placing ultra-small or ultra-thin discrete components
TWI230445B (en) Circuit board and its manufacturing method, transfer chip, transfer source substrate, optoelectronic apparatus, and electronic machine
US9401344B2 (en) Substrates with transferable chiplets
TWI290357B (en) Dicing sheet, manufacturing method thereof, and manufacturing method of semiconductor apparatus
CN100403490C (zh) 半导体器件的制造方法、集成电路、电光装置和电子仪器
JPH11251518A (ja) ３次元デバイス
JP4380709B2 (ja) 半導体装置の製造方法
WO1999044236A1 (en) Method of manufacturing three-dimensional device
JP2003077940A (ja) 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
KR20040036654A (ko) 반도체 장치의 제조 방법
KR20030029054A (ko) 소자의 전사방법 및 이를 이용한 소자의 배열방법,화상표시장치의 제조방법
JP2004022901A (ja) 光インターコネクション集積回路、光インターコネクション集積回路の製造方法、電気光学装置および電子機器
JP2003174041A (ja) 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ
JP2003203886A (ja) 素子の分離方法及び素子の転写方法
JP5726110B2 (ja) 半導体装置及びその製造方法並びに電子機器
JP2021501984A (ja) イメージセンサモジュール及びその製造方法
JP4711163B2 (ja) 薄膜デバイスの製造方法
JP2003188208A (ja) 素子の実装方法、電子機器、フラットパネルディスプレイ、システムインパッケージ型ｉｃおよびオプティカルエレクトリカルｉｃ
JP2004327728A (ja) 転写方法、転写体の製造方法、回路基板の製造方法、電気光学装置および電子機器
JPH10199927A (ja) 異方性導電膜付回路基体及び回路チップ並びにその製法
JP2008235723A (ja) ウェハー構造体及びその製造方法
JP2006310398A (ja) 薄膜素子の製造方法、及び電子機器
TWI851265B (zh) 具有微型積體電路的晶圓
TWI853645B (zh) 顯示面板及其製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050301