KR101182181B1 - 기능성 영역의 이설 방법, ｌｅｄ어레이, ｌｅｄ프린터 헤드 및 ｌｅｄ프린터 - Google Patents

기능성 영역의 이설 방법, ｌｅｄ어레이, ｌｅｄ프린터 헤드 및 ｌｅｄ프린터 Download PDF

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Abstract

본 발명의 기능성 영역의 이설방법은, 제1 기판 위에, 처리에 의해 분리 가능상태가 될 수 있는 분리층 위에 접합된 제1 기능성 영역과, 제2기판 위에 상기 제1 기능성 영역이 이설되는 영역 중 적어도 한쪽에 제1의 소정의 두께의 제1 접합층을 배치하는 단계; 상기 제1 접합층에 의해 상기 제2기판에 상기 제1 기능성 영역을 접합하는 단계; 및 상기 제1 기판과 상기 제1 기능성 영역을 상기 분리층에서 분리하는 단계를 포함한다.
기능성 영역, 이설방법, LED 어레이, 프린터 헤드, 프린터.

Description

기능성 영역의 이설 방법, ＬＥＤ어레이, ＬＥＤ프린터 헤드 및 ＬＥＤ프린터{TRANSFER METHOD OF FUNCTIONAL REGION, LED ARRAY, LED PRINTER HEAD, AND LED PRINTER}
본 발명은, 반도체 부재, 반도체 물품, 반도체 소자등을 제조하기 위한 기능성 영역의 이설방법에 관한 것이다.
ＧａＡｓ기판 위에 희생층을 거쳐서 형성된 발광 다이오드 구성층을, 실리콘 기판에 이설하는 기술이 알려져 있다. 이러한 기술이 미국 특허 제6,913,985호에 개시되어 있다. 보다 구체적으로는, 우선, ＧａＡｓ기판 위에 희생층을 거쳐서 적층한 발광 다이오드 구성층은, 복수의 발광 영역으로 내부에 홈들을 형성하여서 분할된다. 상기 희생층은 상기 홈에 대해 노출된다. 다음에, 드라이 필름 레지스트를 상기 발광 다이오드 구성층에 부착하고, 이 드라이 필름 레지스트에 메쉬 형상의 금속 와이어로 이루어진 지지부재를 접합시킨다.
그 후에, 상기 레지스트 중 상기 메쉬 형상의 금속 와이어의 바로 아래의 부분이외를 제거한다. 그리고, 상기 메쉬 형상의 지지부재를 거쳐서, 에칭액과 상기 희생층을 접촉시켜서, 상기 희생층의 에칭을 행한다. 그래서, ＧａＡｓ기판을 합성 구조체로부터 분리한다. 또한, ＧａＡｓ기판을 분리한 후에, 실리콘 기판과 상기 발광 다이오드 구성층을 접합한다. 실리콘 기판에 발광 다이오드 구성층이 이설된다.
일본국 공개특허공보 특개 2003-174041호에는, 기판 위에 형성된 복수의 반도체 칩으로부터 선택된 일부의 칩을 다른 기판에 설치하는 기술이 개시되어 있다. 구체적으로는, 제1 기판 위에 형성된 디바이스층을 갖는 제1적층체를 준비하고, 제2기판 위에 형성된 분리층을 갖는 제2적층체를 준비한다. 이어서, 상기 디바이스층과 상기 분리층이 서로 대향하게, 상기 제1적층체와 상기 제2적층체를 접합한다. 상기 디바이스층 및 상기 분리층을 포함하는 적층체를 소정의 패턴으로 복수의 부분으로 분리한다. 상기 제2기판 위에, 소자들을 포함하는 복수의 칩을 형성한다. 상기 복수의 칩으로부터 선택한 소정의 칩은, 제3기판 위의 소정의 위치에 접합된다. 그 후에, 상기 분리층에 있어서 상기 제2기판과 상기 선택된 칩을 분리하고, 상기 선택된 상기 제3기판에 설치한다.
ＧａＡｓ기판상의 ＧａＡｓ등의 화합물 반도체를 사용해서 ＬＥＤ어레이 등을 작성할 경우, 상기 ＧａＡｓ기판은 실리콘 기판과 비교해서 고가여서, ＧａＡｓ기판의 효율적 이용이 요구된다. 또한, ＧａＡｓ기판의 크기(예를 들면, 2, 4, 6 또는 8인치 기판)와 실리콘 기판의 크기(예를 들면, 4, 5, 6, 8 또는 12인치 기판)가 다른 경우, 기판 단위를 일괄적으로 또는 기판 단위마다 한번 모두를 이설하면, 이설가능한 영역은 보다 작은 쪽의 기판의 영역이다. 따라서, 효율적으로 이설하기 위해서는, 양쪽의 기판을 작은 쪽의 기판의 크기에 맞춰야 한다.
미국 특허 제6,913,985호에 개시되어 있는 상기와 같은 이설을 행하면, 활용가능한 ＧａＡｓ반도체층은, 실리콘 기판 위에 형성된 소자에 대응하는 부분뿐이다. 그래서, 실리콘 기판 위의 소자 사이의 일부에 대응한 ＧａＡｓ반도체는 활용되지 않고 폐기된다.
상기 과제에 대해서 도 16a 및 16b를 참조하여 설명한다. 도 16a 및 16b는, 각각, 실리콘 기판 위에 형성된 회로 소자 및 ＧａＡｓ기판에 형성된 발광소자층을 도시한 도면이다. 참조번호 11은 ＧａＡｓ기판, 12는 ＧａＡｓ로 이루어진 발광소자층, 13은 실리콘 기판 및 14는 실리콘 기판 위에 형성된 회로 소자를 나타낸다. 발광소자는, 발광소자층(12)을 회로 소자(14) 위에 이설함으로써 취득될 수 있다. 이 발광소자층(12)은 회로 소자(14)의 일부에 또는 회로 소자에 근접해서 설치된다. 그리고, 그 발광소자층(12)의 크기는, 예를 들면 10mm×50μｍ정도이다. 한편, 회로 소자(14)의 크기는, 예를 들면 10mm×0.3mm정도이다. 따라서, 일괄적으로 발광소자층(12)을 회로 소자(14)에 이설할 경우에, 발광소자층(12)의 배열 및 이설 가능한 개수는, 회로 소자(14)의 배열로 인해 제약된다. 그에 따라, ＧａＡｓ기판(11)의 단위면적당 발광소자층(12)의 활용가능한 면적은 작게 되기 쉽다.
한편, 일본국 공개특허공보 특개 2003-174041호에는, 제1 기판에 많은 칩을 형성해 두고, 그 칩들의 일부를 선택적으로 제2기판에 이설하는 기술이 개시되어 있다. 따라서, 제1 기판 위에 복수의 제2기판의 이설 부분에 대응한 칩을 형성할 수 있다. 그래서, 상기 제1 기판은, 특정 정도로 효율적으로 사용될 수 있다. 그러나, 이러한 기술에 의하면, 칩을 선택적으로 이설할 때에, 이설용 칩에 접착제를 도포한다. 따라서, 다음의 과제가 일어날 가능성이 있다. 칩 사이즈가 작은 경우(예를 들면, 폭이 수백 미크론미만임), 그 접착제는 접착제가 의도된 칩으로부터 돌출하는 경우가 있다. 이러한 경우에, 의도하지 않은 칩도 접합될 경우가 있고, 바람직하지 않은 이설이 일어날 수 있다. 결과적으로, 수율이 저하할 가능성이 있다.
또한, 칩 사이즈가 작아지면, 접착제의 두께도, 의도한 칩으로부터 접착제가 비어져 나오지 않도록 얇게 설정된다. 이러한 상태에서 접합공정이 행해지면, 의도하지 않은 칩은, 상기 제2기판과 접촉할 가능성이 있음에 따라서, 약간의 손상이 일어나기도 한다.
(발명의 요약)
본 발명의 일 국면에 의하면, 본 발명은, 제1 기판 위에, 처리에 의해 분리 가능상태가 될 수 있는 분리층 위에 접합된 제1 기능성 영역과, 제2기판 위에 상기 제1 기능성 영역이 이설되는 영역 중 적어도 한쪽에 제1의 소정의 두께의 제1 접합층을 배치하는 단계; 상기 제1 접합층에 의해 상기 제2기판에 상기 제1 기능성 영역을 접합하는 단계; 및 상기 제1 기판과 상기 제1 기능성 영역을 상기 분리층에서 분리하는 단계를 포함하는 기능성 영역의 이설방법을 제공한다.
본 발명의 또다른 특징들은, 첨부된 도면을 참조하여 이하의 예시적 실시예들과 예시들의 설명으로부터 명백해질 것이다.
이후, 본 발명의 실시예들을 설명하겠다. 본 발명에 있어서 기능성 영역이란, 대표적으로는, 적어도 반도체 접합을 포함하는 영역을 의미한다. 상기 기능성 영역은, 소자일 수 있다. 또한, 상기 기능성 영역은, 전기적 또는 자기적인 기능을 갖는 기능소자로서 사용할 수 있는 영역 등의 압전 특성, 유전 특성, 자성특성 등을 갖는 영역일 수 있다. 어떻든, 본 발명의 중요한 점은, 기능성 영역을 갖는 기판으로부터, 기능성 영역의 일부를 선택적으로 다른 기판의 소정의 장소에 이설할 때에, 상기 이설하는 기능성 영역의 일부와 상기 소정의 장소 중 적어도 한쪽에, 소정의 두께의 접합층을 설치하는 것이다. 이 소정의 두께는, 다음의 목적을 달성할 수 있는 정도로 충분한 두께이다. 첫 번째 목적은, 이설해야 하지 않는 기능성 영역의 부분와 상기 다른 기판간의 강한 접촉을 방지하여 이 부분을 이 기판에 접합할 수 없다는 것이다. 두 번째 목적은, 접합층이 본래의 접합 기능을 달성할 수 있는 것이다.
또한, 상기 다른 기판 또는 이설하기 위한 위치 이외의 영역의 표면의 거칠기가, 접합층 표면의 거칠기보다 크게 설정된다는 것도 중요하다. 다시 말해, 가령 상기 이설하는 부분 이외의 부분과 이설되지 않는 상기 기능성 영역의 표면이 접촉했다고 하여도, 그 표면 거칠기 때문에 접촉점이 한정되어서 적으므로, 원자상호간 힘 또는 분자상호간 힘(반데르 발스(van der Waals) 힘)이 약하다. 이 결과, 접합층 이외의 위치에서 사고적인 접촉이 일어난 경우도, 충분한 접합력이 발생되지 않아서, 이 위치에서 접합이 이루어지지 않는다.
본 발명의 실시예들에 대해서 도면을 참조하여 설명한다. 상기 본 발명의 개념에 의거하여, 본 발명의 기본적인 이설 방법은 상술한 제1 공정 내지 제3 공정을 포함한다. 상기 제1 기판은, 빛의 조사에 의해 분리층의 결합 강도를 저하시키는 경우에, 투광성을 갖거나 투과적일 수 있다.
우선, 제1 공정에 있어서의 제1 기판을 준비한다. 도 1a 내지 1c는, 기능성 영역을 갖는 제1 기판(100)을 준비하는 공정을 나타낸다. 본 실시예에서는, 도 1a 내지 1c에 나타낸 것처럼, 시드 기판의 화합물 반도체기판 (103)으로부터 제1 기판(100)에 이설되는 제1 및 제2 기능성 영역(101, 102) 각각은 화합물 반도체층(106)을 포함한다. 제1 및 제2 기능성 영역(101, 102) 각각은, 화합물 반도체기판(103) 위에 다음의 순서로 형성된 에칭 희생층(105)과 화합물 반도체층(106)을 포함한다. 여기서, 상기 반도체기판 (103) 위에 화합물 반도체층(106) 위에 레지스트층(107)을 형성해서 패터닝 하고, 그 패터닝된 레지스트층(107)을 사용하여서 제1 기능성 영역(101)과 제2 기능성 영역(102) 사이의 부분을 에칭하여 제1 홈(110)을 형성한다. 이렇게 해서, 섬형상의 제1 및 제2 기능성 영역(101, 102)을 서로 분리한다.
또한, 제1 기판(100)과 화합물 반도체기판(103)중의 적어도 한쪽의 기판에 제2 홈(111)(최종적으로는 관통공이 된다)을 형성한다. 제2 홈(111)은 상기 제1 홈(110)에 연결되도록 형성된다. 본 실시예에서는, ＧａＡｓ기판인 상기 화합물 반도체기판(103)에 제2 홈(111)이 형성된다. ＧａＡｓ의 에칭은, ＮＨ4ＯＨ+H2O2의 에 칭액 및/또는 Ｄｅｅｐ ＲＩＥ(reactive ion etching)으로 행한다. 제1 기판(100)은, 투명한 유리등의 기판이다. 제1 및 제2 기능성 영역(101, 102)의 화합물 반도체층(106)은, 분포 브래그 반사(ＤＢＲ)층과 ＬＥＤ층을 포함하고, 에칭 희생층(105)은 ＡｌＡｓ층등이다.
상기 시드 기판(103)으로서는, ＧａＡｓ기판, ｐ형ＧａＡｓ기판, ｎ형ＧａＡｓ기판, ＩｎＰ기판, ＳｉＣ기판, ＧａＮ기판등을 사용할 수 있다. 또한, 화합물 반도체 기판이외에도, 사파이어 기판, Ｇｅ기판등을 사용할 수도 있다. 상기 에칭 희생층이란, 상기 화합물 반도체 다층(laminated layer)의 에칭 속도보다도 빠르게 에칭되는 층이다. 전술한 것처럼, 본 실시예에서의 에칭 희생층(105)은, ＡｌＡｓ층이나 ＡｌＧａＡｓ층(예를 들면, Ａｌ0.6Ｇａ0.4Ａｓ)이다. ＡｌＧａＡｓ층을 ＡｌxＧａx-1Ａｓ(x는 1이하이고, 0.6이상이다)라고 했을 경우, x가 0.6이상일 경우 에칭 선택성이 현저해진다. 에칭 희생층이 ＡｌＡｓ층인 경우에는, 에칭액으로서 2% 내지 10%의 범위로 희석한 ＨＦ용액을 사용할 수 있다.
시드 기판(103)이 사파이어 기판인 경우, 에칭 희생층으로서, 질화 크롬(ＣｒＮ)등의 금속질화층을 사용할 수 있다. 이러한 경우, 청색이나 자외선 조사의 디바이스(ＬＥＤ나 레이저)를 실현하기 위한 기능성 다층을 질화 크롬 위에 에피택셜 성장시킬 수 있다. 이 다층에서, 활성층으로서 ＧａＩｎＮ과, 스페이서층으로서 ＡｌＧａＮ이나 ＧａＮ을 사용할 수 있다. 이 희생층인 질화 크롬(ＣｒＮ)등의 금속질화막의 에천트로서는, 일반적인 Ｃｒ에천트(크롬 에칭액등)을 사용할 수 있다.
도 1b에 나타낸 것처럼, 화합물 반도체기판(103)을 바닥면으로부터 래핑(lapping)해서 제2 홈(111)이 기판(103)을 관통하게 한다. 또한, 점착층을 갖는 시트(sheet)와 같은 분리층(115)에 의해 제1 기판(100)과 화합물 반도체기판(103)상의 제1 및 제2 기능성 영역(101, 102)을 접합한다. 여기에서는, 제2 홈(111)을 화합물 반도체기판(103)에 형성했지만, ＧａＡｓ기판이 유리등의 기판(100)과 비교해서 대단히 취약해서, 물리적강도가 상대적으로 작으므로, 오히려 상기 기판(100)에 제2 홈을 쉽게 형성할 수 있다. 상기 기판(100)의 제2 홈은, 도 1a에서 파선으로 나타내어진다.
본 실시예에서, 분리층(115)은, 기본 재료 시트의 일면에 자외선(ＵＶ) 박리점착층을 부착하고, 그 기본 재료 시트의 다른 면에 열박리점착층을 부착하는 시트이다. 그 열박리점착층 대신에, 감압점착층을 사용해도 된다. 여기서, ＵＶ박리점착층은, 빛의 조사에 의해 분해 또는 결합 강도가 저하하는 재료를 포함하는 층이다. 열박리점착층은, 가열 또는 냉각에 의해 분해 또는 결합 강도가 저하하는 재료를 포함하는 층이다. 또한, 후의 공정 때문에, 제2 기능성 영역(102)에 대응하는 제1 기판(100)의 표면에는, 차광층(117)이 설치된다. 차광층(117)은 진공증착등으로 형성될 수 있다. 이 차광층(117) 대신에, 용이하게 벗길 수 있는 스텐실 마스크를 사용할 수도 있다. 또한, 후술하는 공정으로, 예를 들면 ＵＶ파장(300ｎｍ～400ｎｍ)의 레이저광을 수속하고 주사 함에 의해, 원하는 면적에만 선택적으로 ＵＶ조사 할 수 있다.
이 경우에는, 상기의 차광층을 사용할 필요가 없다.
제1 기판(100)에 제2 홈을 설치할 경우, 다음과 같이 홈을 형성할 수 있다. 제1 기판이 실리콘 기판일 경우, 제2 홈의 관통 홈의 형성은, ＳＦ6등의 분위기에서, 불소를 이용한 ＲＩＥ를 사용해서 행할 수 있다.
자유 라디칼종은 불소에 한정되는 것이 아니다. 웨트 에칭의 경우에는, ＮａＯＨ나 ＫＯＨ, ＴＭＡＨ등을 사용할 수 있다. 보다 구체적으로는, 실리콘 기판(100)의 한쪽의 표면에 분리층(115)을 설치한 후, 다른쪽의 면에, 홈을 형성하기 위한 마스크층을 레지스트를 사용해서 형성하고, 마스크를 이용해서 실리콘 기판에 홈을 형성한다. ＲＩＥ등의 드라이에칭과 웨트에칭을 사용할 수 있지만, 샌드 블라스터 등을 사용할 수도 있다. 그 샌드 블라스터에서는, 노출 장소에 석영의 미립자를 불어서 물리적으로 실리콘 기판의 일부를 파괴하여 홈을 형성한다. 이러한 관통 홈은, 예를 들면, 수백미크론의 두꺼운 실리콘 웨이퍼에 형성될 수 있다. 이러한 그 관통 홈의 형성에서는, 그것의 측벽을 보호하여 그 어스펙트비를 열화시키지 않는다. 또한, 유리 기판 등에 본 방법을 간단하게 적용 가능하다. 이렇게 해서, 화학적인 에칭 대신에, 관통 홈의 형성은, 샌드 블라스트법이나 유체 에너지를 내뿜는 블로우잉(blowing) 방법으로 실행될 수 있다. 레이저 드릴이나 마이크로 드릴을 사용하여 홈을 형성할 수도 있다.
이상과 같이 하여, 제1 홈(110)이 화합물 반도체층(106)에 형성되고, 제1 홈(110)에 연결하는 관통 제2 홈(111)이 상기 제1 기판(100)과 기판 (103) 중 적어도 한쪽에 형성되는, 기판 구조체를 준비한다. 도 1b는, 이 기판 구조체를 나타낸 다.
다음에, 제1 홈(110)과 제2 홈(111)을 통하고, 에칭액과 에칭 희생층(105)과를 접촉시켜서 상기 에칭 희생층(105)을 에칭한다. 이에 따라, 화합물 반도체기판(103)은, 상기 기능성 영역(101, 102)으로부터 분리된다. 도 1c에 나타낸 것처럼 제1 및 제2 기능성 영역(101, 102)을 구비하는 제1 기판(100)이 준비된다. 분리된 화합물 반도체기판(103)은, 새롭게 화합물 반도체층을 포함하는 기능성 영역들을 형성하기 위해서 재사용할 수 있다. 제1 홈(110)이나 홈(111)이 깊을 경우에는, ＡｌＡｓ등으로 이루어지는 에칭 희생층의 에칭에 의해 발생한 가스(수소)의 거품이, 그 홈의 출구를 막아버릴 가능성이 있다. 이러한 경우에는, 에칭액 또는 화합물 반도체기판에, 연속적 또는 간헐적으로 초음파를 인가할 수 있다. 또한, 에천트(예를 들면, 불산)에 알코올이나, 웨팅(wetting) 각도를 감소시키는 윤활재를 첨가하여 에칭동안 거품의 억제 또는 제거를 행할 수 있다.
아래의 예들에서 설명한 것처럼, 분리층을 거쳐 기능성 영역들이 위에 설치된 제1 기판을 준비하는 방법은, 상기 방법에 한정되지 않는다. 예를 들면, 상기 기판 구조체의 계면 분리가능 또는 분리층의 측면 또는 그 근방에 유체를 불어서 그 기판 구조체로부터 기판(103)을 분리하는 방법에 의해 제1 기판을 준비할 수 있다.
다음 공정에서, 선택적으로 이설되는 제1 기능성 영역(101)과, 제2 기판(200)상의 제1 기능성 영역(101)이 이설되는 영역 중 적어도 한쪽에 소정의 두께의 접합층(205)을 부착한다(제1 공정). 본 실시예에서는, 도 2a 및 2b에 나타낸 것 처럼, 구동회로를 구비하는 실리콘 기판의 제2 기판(200) 위에 접합층(205)을 설치한다. 우선, 도 2a에 나타낸 것처럼, 제2 기판(200) 위에, 접합층(예를 들면, 유기절연층)(205)을 형성한다. 그 후, 제1 기능성 영역(101)의 이설 예정 영역에 대해서만 레지스트(206)로 마스킹을 행한다. 화학적인 에칭 또는 ＲＩＥ로 에칭을 행하고, 도 2b에 나타낸 것처럼, 제2기판(200)의 이설 예정 영역에만 접합층(205)을 형성하고, 레지스트(206)를 에셔(ａｓｈｅｒ) 등에 의해 제거한다. 여기에서는, 접합층(205)의 두께는 2.0μｍ정도이고, 그 표면은 충분히 매끄럽다. 이 정도의 두께로, 제1 기능성 영역(101)과 접합층(205)을 접합할 때에, 제2 기능성 영역(102)이 제2기판(200)의 표면에 강하게 누르는 것을 방지할 수 있다.
본 발명에 있어서는, 상기 접합층(205)의 두께는 1.0μm～10μｍ정도가 바람직하다. 1.0μｍ이하의 두께가 되면, 그 접합 효과가 작아진다. 두께가 10μｍ이상이 되면, 기능성 영역을 제2기판에 이설한 후에, 그 기능성 영역과 제2기판에 형성된 드라이버 회로등을 금속배선으로, 전기적으로 연결할 때에 스텝 등의 배선 파손의 문제가 일어날 가능성이 있다. 또한, 본 실시예의 이설방법은, 필요에 따라, 도 2b에 나타낸 것처럼, 제1 기능성 영역(101)이 이설되는 영역이외의 제2 기판(200)의 영역의 표면에 소정의 요철(208)을 형성하는 공정을 포함할 수 있다(제4 공정).
이러한 요철(208)로, 접합시의 응력 등에 의해, 제2 기능성 영역(102)이 기판(200)의 표면과 접촉하는 경우에도, 제2 기능성 영역(102)과 기판(200)간의 접합을 보다 효과적으로 방지할 수 있다. 요철(208)은, 예를 들면, 접합층(205)을 형성할 때에 행해진 오버 에칭을 행함으로써 형성될 수 있다. 요철(208)의 면은, 접합 층(205)의 표면에 비교하여 충분히 거칠다. 예를 들면, 접합층(205)의 표면의 평활도Rpv(요철의 피크와 밸리의 차이의 최대값)이 2ｎｍ정도이하이며, Ｒa(요철의 피크와 밸리의 차이의 평균치)가 0.2ｎｍ정도이하이다. 한편, 요철(208)의 면의 거칠기 Rpv가 2ｎｍ정도이상이며, 요철(208)의 Ｒa가 0.2ｎｍ정도이상일 수 있다.
상술한 것처럼, 제1 기판(100) 위에 설치된 분리층(115) 위에는, 섬 형상의 복수의 기능성 영역(101,102)이 설치된다. 본 예에서는, 제1 기판(100) 상의 상기 영역의 표면에 요철(208)이 형성된다.
본 실시예에서, 접합층(205)은, 유기재료로 이루어진다. 유기재료로서는, 폴리이미드등이 있다. 에폭시계 접합층을 사용할 수도 있다. 상기 유기재료층 대신에, 스핀 온 폴리머 및 유기 스핀 온 글래스(SOG)도 사용할 수 있다. 이들 재료에 있어서, 산화실리콘층과 같은 무기계 절연성 산화층에 메틸기, 에틸기, 페닐기등을 첨가하여서, 가소성을 증가시킨다. 예를 들면, 제2 기판(200)의 실리콘 기판상 및/또는 내부에 회로 영역을 형성하는 경우에는, 다음의 처리를 행할 수 있다. 유기 ＳＯＧ를 이용하여, 상기 회로 영역상의 평탄성을 상승시키기 위한 산화 실리콘 절연층을 소정의 두께로 제2 기판(200) 위에 형성하고, 패터닝한다. 이 산화 실리콘 절연층은, 프리베이크(pre-bake) 온도 섭씨 100도 정도에서, 일정한 점착성을 갖는다. 또한, 본 발명에 있어서, 이렇게 프리베이크 처리 후에 접합층(205)의 표면의 상기 점착성은, 그 후의 접합 공정에 있어서 효율적으로 접합을 행하는데 이롭다. 일반적으로, 점착력(tackness)(점착성)은, 유기절연물(예를 들면, 스핀 온 폴 리머)에 함유되는 가수분해성기의 실라놀기나 유기성분등의 알콕시기에 의해 발현되는 것이라고 여겨지고 있다. 이것들의 성분은, 처리 온도에서 탈수 축합반응이 진행하고, 웨이퍼끼리나 소자간의 접합 또는 결합 강도의 원인이 될 수 있다. 가소성에 대해서는, 유기성분 중에서 비가수분해성기는, 고온(>섭씨 400도)에서의 물질의 가소성의 안정성에 기여한다. 상기 접합의 중요한 요소는, 그 표면 평탄성과 파티클이라고 여겨진다. 이에 대하여, 이러한 가소성과 점착성을 갖는 유기 절연층의 존재에 의해, 디바이스 구조체를 갖는 하지층과 접합 표면의 평탄성을 완화할 수가 있다.
또, 파티클의 영향에 대해서도, 그 가소성에 의해, 소정의 크기의 파티클을, 유기 절연층에 매립하는 것이 가능해진다. 이 때문에, 실질적으로 파티클의 영향을 제거할 수가 있다. 또한, 가소성은, 층의 두께를 증가시켰을 경우에 축적되는 일그러짐(strain)을 크게 완화하는 역할을 한다. 가소성을 향상시키는 유기 성분의 양이 적고, 비교적 두꺼운 층(1미크론 이상)을 형성하면, 크랙(crack) 등의 결함이 발생하는 경우가 있다. 이러한 이유에 의해, 유기 SOG 중에 포함되는 가수분해기 및 비가수분해기 중의 유기 성분량을, 약 1wt.% 이상 정도로 설정하면, 적절한 점착성 및 가소성을 얻을 수 있다. 따라서, 미크론 오더(micron order)의 두께를 갖는 층도 안정한 층일 수가 있다.
상술한 바와 같이, 제2 기판(200)은, 예를 들면, 반도체 기판, 실리콘 기판, 표면에 산화층이 형성되어 있는 실리콘 웨이퍼, 원하는 전기 회로(예를 들면, 드라이버 회로)가 설치되어 있는 실리콘 웨이퍼 등이다. 드라이버 회로란, 예를 들면, LED가 화합물 반도체 다층을 포함해서 제조되는 경우에, 그 LED를 구동-제어하기 위한 회로이다. 실리콘 기판은, 소위 CZ 웨이퍼뿐만 아니라 그 표면에 에피택셜 실리콘층을 갖는 기판일 수도 있다. 실리콘 기판 대신에, 실리콘 온 절연체(SOI) 기판을 이용할 수도 있다.
다음에, 제1 기능성 영역(101)과 제2 기판(200)을 접합층(205)에 의해 접합하는 제2 공정과, 분리층(115)에서 제1 기판(100)과 제1 기능성 영역(101)을 분리하는 제3 공정에 대해 설명한다. 도 3a에 나타낸 것처럼, 제2 공정에 있어서는, 제1 기판(100) 상에 설치된 분리층(115) 상의 제1 기능성 영역(101)과 접합층(205)을 정렬해서 접합한다. 도 3b에 나타낸 것처럼, 제3 공정에 있어서는, 분리층(115)에서 제1 기판(100)과 제1 기능성 영역(101)을 분리한다. 본 실시예에 있어서는, 분리층은 소정의 처리에 의해 분리 가능해진다. 그 소정의 처리는, 분리층의 분해 혹은 결합 강도의 저하를 일으키는 처리이다. 여기에서는, 투명 기판(100)의 한 측면으로부터 UV광을 조사해서 분리층(115)의 UV박리 점착층의 분해 혹은 결합 강도의 저하를 일으킨다. 이와 같이 함으로써, 제1 기판(100)과 제1 기능성 영역(101)을 분리한다. 차광층(117)이 존재하기 때문에, 제2 기능성 영역(102)에 대응하는 분리층(115)의 일부에는 UV가 조사되지 않는다. 이 때문에, 상기 분리층(115)의 일부는 변경되지 않은 채로 존재하고, 도 3b에 나타낸 것처럼, 제2 기능성 영역(102)은 제1 기판(100) 상에 남아 있다. 제3의 공정에 있어서는, UV 레이저광을 미소 스폿에 집광해서 주사할 수도 있다.
본 실시예에서는, 차광층(117)을 생략하고, 전체적으로 광 조사를 행해서 분 리층(115)에서 제1 기판(100)과 제1 기능성 영역(101)을 분리하는 것도 가능하다. 이 경우에, 전체적으로 분리층(115)의 분해 또는 결합 강도의 저하가 발생해서, 접합층(205)에 접합된 제1 기능성 영역(101)은 제1 기능성 영역(101)과 접합층(205) 간의 접합력으로 제1 기판(100)으로부터 분리된다. 이 때, 제2 기판(200)에 접합되어 있지 않은 제2 기능성 영역(102)의 일부에서도, 분리층(115)의 UV박리 점착층의 점착력은 저하한다. 그러나, 제2 기능성 영역(102) 상에는 제2 기판(200)으로부터의 박리(peeling)력이 작용하지 않기 때문에, 제2 기능성 영역(102)은 제1 기판(100) 상에 남게 된다.
이 방법은, 조건들(예를 들면, 분리층의 재료, 조사광의 파장, 광강도, 조사 시간 등)을 적절히 결정하면, 신뢰성을 유지하면서, 차광층을 사용하지 않고, 비교적 저비용으로 쉽게 행해질 수 있다. 전체적으로 UV 조사를 행하는 경우에는, i선(365nm) UV램프나 UV광을 발생하는 LED를 사용할 수가 있다. 이 경우에도, 분리층(115)의 약해진 UV박리 점착층에 의해 제1 기판(100)에 남은 제2 기능성 영역(102)을, 아래에 설명하는 것처럼 다른 기판에 또 이설할 수가 있다. 다른 기판은 제2 기판일 수 있고, 제2 기능성 영역(102)은, 제1 기능성 영역(101)이 이미 이설되었던 부분과 다른 제2 기판(200)의 부분에 이설된다.
분리층(115)은, 다른 구성을 가질 수 있다. 예를 들면, 분리층(115)은, 단일의 UV박리 점착층 또는 열박리 점착층으로 구성될 수 있거나, UV박리 점착층이나 열박리 점착층과 감압박리 점착층으로 구성될 수도 있다. 또, 도 6에 나타낸 것처럼, 제1 및 제2의 기능성 영역(101, 102)에 각각 대응해서, 다른 특성을 갖는 분리 층 120 및 121을 제1 기판(100) 상에 부착할 수도 있다. 예를 들면, 한쪽이 UV박리 점착층이고, 다른쪽이 열박리 점착층이다. 또는, 한쪽이 제1 광박리 점착층이고, 다른쪽이 제1 광박리 점착층과는 다른 파장의 광의 조사에 의해 분해 혹은 결합 강도의 저하가 일어나는 제2 광박리 점착층이다. 또한, 한쪽이 제1 열박리 점착층이고, 다른쪽이 제1 열박리 점착층과는 다른 온도에서 분해 혹은 결합 강도의 저하가 일어나는 제2 열박리 점착층이다. 분리층의 온도는, 레이저광이나 ＵＶ광의 국소적 흡수로 인한 가열에 의해 제어될 수 있다. 필요에 따라서, 국소적으로 냉각을 함으로써, 온도범위를 보다 정밀하게 조정할 수 있다.
분리층(115)은, 시트를 이용하는 대신에, 제1 기판(100) 상에 진공증착 등으로 형성될 수 있다. 보다 구체적으로, 분리층은 열발포 캡슐(thermal foaming capsule)을 함유한 재료로 형성될 수 있다. UV박리 점착 재료는, UV 에너지 조사에 의해 가교가 절단되는 재료이거나, UV광 흡수에 의해 발포 가능한 캡슐을 함유하는 재료일 수 있다. 열박리 점착 재료로서는, REVALPH(NITTO DENKO제의 상품명) 등이 있다.
제2 기능성 영역(102)을 또 다른 기판(이것은 상기 제2 기판일 수 있음)에 이설하는 경우에는, 제1 기능성 영역(101)의 이설과 거의 같은 처리를 행할 수 있다. 다시 말해, 도 4a에 나타낸 것처럼, 제3 기판(300) 위에 접합층(예를 들면,유기절연층)(305)을 형성하고(상기 제5 공정), 제2 기능성 영역(102)의 이설 예정 영역에만 레지스트층으로 마스킹을 행한다. 그리고, 화학적인 에칭 또는 ＲＩＥ로 에칭을 행하여, 제3 기판(300)의 이설 예정 영역에만 접합층(305)을 설치한다.
다음에, 도 4a에 나타낸 것처럼, 제2 기능성 영역(102)과 접합층(305)을 정렬해서 접합한다(상기 제6 공정). 도 4b에 나타낸 것처럼, 제1 기판(100)과 제2 기능성 영역(102)을 분리층(115)에 분리한다(제7 공정). 여기에서는, 분리층(115)은, 섭씨 170도 정도로 가열해서 분리층(115)의 열박리 점착층의 분해 또는 결합 강도의 약화를 초래한다.
접합 방법에 있어서는, 기판을 복수의 칩 또는 복수의 활성층을 갖는 세그먼트들로 분할한 후에, 디바이스 회로를 내장하고 있는 실리콘 기판 웨이퍼에 순차적으로 이들 칩을 접합할 수 있다. 또한, 처리 시간을 한층 더 단축하기 위해서는, 전체 웨이퍼 간에 일괄해서 접합을 행할 수도 있다. 본 명세서에 있어서, 세그먼트는 기능성 영역을 이설할 때에 결정된 적어도 회로 단위를 구성하는 활성층을 포함하는 영역이다. 본 발명에 있어서, 서로 다른 사이즈의 기판간의 이설의 경우에도, 이설을 복수회 반복함으로써 적은 손실로 기능성 영역을 이설할 수가 있다. 예를 들면, 제1 기판인 4인치 기판으로부터, 기판의 분리에 의해 영역들을 각각 포함하는 복수의 세그먼트를 형성한다. 그 제1 기판 상의 기능성 영역들을, 제2 기판의 사이즈(예를 들면, 5, 6, 8 또는 12인치 실리콘 웨이퍼)에 따라 조밀하게 배열될 수 있다. 5, 6, 8 또는 12인치 제2 기판 상의 제1 이설 영역에, 제1 기판 상에 배치된 기능성 영역들 중에서 해당 기능성 영역만을 선택적으로 이설한다. 그 후, 5, 6, 8 또는 12인치 제2 기판의 나머지의 제2 이설 영역에, 제2 이설 영역에 대응하는, 제1의 기판 상의 기능성 영역들 중에서 해당 기능성 영역을 선택적으로 이설한다.
이와 같게 해서, 적은 손실로 조밀하게 배열된 기능성 영역들을 이설할 수가 있다. 이 방법은, 경제적인 관점등에서, 비교적 작은 직경을 갖는 고가의 기판 재료와, 큰 직경으로 제작 및 이용 가능한, 실리콘과 같은 비교적 저가의 기판 재료 간의 이설 등, 이종 기판, 이종 재료 및 이종 디바이스 간의 이설에 있어서 유리하다. 또, 복수의 활성층을 세그먼트 상에 형성하고, 이들 활성층을 복수회 이설하면, 서로 다른 활성층들이 각각 이설되는 큰 직경의 복수의 호스트 웨이퍼를 얻을 수 있다. 그 경제적인 효과는 한 번의 이설에 의해 취득된 웨이퍼보다 더 클 수 있다.
도 4a 및 도 4b의 공정이 최후의 이설 공정일 경우, 상기 섬형상의 제1 및 제2 기능성 영역(101, 102)을 형성할 때에 사용한 레지스트(107)를 에셔(ａｓｈｅｒ)를 사용하여 제거하여서 상기 제1 기판(100)과 제2 기능성 영역(102)을 분리할 수 있다. 또한, 열박리 점착층만을 갖는 분리층(115)을 사용했을 경우, 도 3a 및 도 3b의 공정에서 제1 기능성 영역(101)에 대응하는 분리층(115)의 일부를 국소적으로 가열할 수 있다. 이 경우에, 차광층(117)은 불필요하다. 분리 온도의 충분한 차이를 갖는 열박리 점착층을 제1 기판에 도 6에 나타낸 것처럼 설치하면, 보다 정밀하게 선택적으로 이설을 할 수 있다.
분리층(115)의 UV박리 점착층과 열박리 점착층과의 위치 관계를 반대로 할 수 있다. 이러한 경우에, 예를 들면, 차광층(117)을 이용하지 않고, 도 3a 및 3b의 공정에서는, 제1 기능성 영역(101)에 대응하는 분리층(115)의 일부를 국소적으로 가열한다. 도 4a 및 4b의 공정에서는, 투명 기판(100)의 한 측면으로부터 UV광을 조사해서 분리층(115)의 UV박리 점착층의 분해 혹은 결합 강도의 저하를 일으킨다. 이것에 의해, 제1의 기판(100)과 제2 기능성 영역(102)을 분리한다.
제1 및 제2 기능성 영역(101, 102)은 제1 기판(100) 위에 어떠한 원하는 섬 형상의 패턴으로 배치될 수 있다. 대표적으로는, 도 5b에 나타낸 것처럼, 섬 형상의 제1 및 제2의 기능성 영역(101, 102)은 제1 기판(100) 상에 소정의 간격으로 배열된다. 이 경우, 예를 들면, 도 5a에 나타낸 것처럼, 제1 기능성 영역(101)에 접합되거나 연결되는 영역(405)은 제2 기판(200) 상에 소정의 간격으로 배열된다.
영역(405)은 접합층(205)의 스페이서와 CMOS 칩 에어리어를 포함하는 영역이다. 이러한 구성에 있어서, 제1 기판(100) 상의 제1 기능성 영역(101)만을 제2 기판(200) 상의 접합층(205)의 스페이서에 이설했을 때, 다음의 식 1～3을 충족하면, 보다 효율적으로 이설을 달성할 수 있다.
l < or = L (식1)
W > w (식2)
W + S > w + s (식 3)
도 5a 및 5b에 나타낸 것처럼, 제1 기판(1) 상의 제1 및 제2의 기능성 영역의 각각의 폭을 w, 각 기능성 영역의 길이를 l, 기능성 영역들 간의 간격을 s, 제1 기능성 영역과 접속하는, 제2 기판에 이설된 영역의 폭을 W, 제2 기판 상의 영역의 길이를 L, 제2의 기판 상의 영역들 간의 간격을 S로 했다.
또, 이하의 식 4 내지 6을 충족하는 것도 좋다.
l = L (식4)
W = n*w (식5)
W＋S = n(w＋s) (식6)
여기서, n은 2이상의 정수를 나타낸다. 여기에서는, 제1 기판(100) 상에 고밀도로 형성된 제1 기능성 영역(101)을 선택적으로 제2 기판(200) 상의 접합층(205)의 영역에 이설하는 것을 예를 들면 n회 반복해서 이설할 수 있다. 이 경우에, 발광층 등의 상기 기능성 영역을 회로 소자 등에 이설하는 경우에, 기능성 영역의 배열 및 채용가능한 개수는, 회로 소자의 배열에 의해 그렇게 제약되지 않는다. 따라서, 발광층 등의 형성에 활용할 수 있는 시드 기판의 면적 비율을 증가시킬 수 있다. 그 결과, 실리콘 웨이퍼보다 고가의 화합물 반도체 웨이퍼를 효과적으로 이용하는 것이 가능하다. 복합적인 다기능 소자 집적회로 등의 제조시, 유리한 경제 효과를 취득할 수가 있다. 여기에서는, 도 5a에 나타낸 제2 실리콘 기판(200)은, CMOS 칩을 갖는 제3 기능성 영역(405)을 포함하고, 제1 기능성 영역(101)은, 접합층(205)을 거쳐 제3 기능성 영역과 접합 또는 접속한다. 마찬가지로, 제3 기판은 제4 기능성 영역을 갖고, 제2 기능성 영역(102)은, 접합층을 통해서 제4 기능성 영역과 접합한다.
또한, 도 1a에 나타낸 시드 기판(103) 상에는, 에칭 희생층과 화합물 반도체 다층을 교대로 반복해서 형성할 수도 있다. 이러한 경우, 반복해서 제1 기판에의 상기 화합물 반도체 다층의 이설을 실행할 수가 있다. 에칭 스톱층, 에칭 희생층 및 화합물 반도체 다층을 교대로 반복해 형성할 수도 있다. 이 경우에, 시드 기판상에서의 에피택셜 성장을 위한 열 이력현상의 회수는 복수회가 아니다.
또한, 제2 기판이나 제3 기판에 이설된 기능성 영역을 전체적으로 최종적인 제4 기판으로 이설하는 것이 가능하다. 이 경우에, 제2 기판이나 제3 기판을 제1 기판과 같은 임시 캐리어 기판이지만 최종적인 이설 기판은 아니다. 이러한 이설방법에서는, 다음과 같은 공정이 실행된다. 제2 공정에 있어서, 제1 기능성 영역과 제2 기판은, 소정의 처리시에 분리 가능해지는 제2 분리층의 접합층에 의해 접합된다. 예를 들면, 도 3a에 있어서의 유기 절연층의 접합층(205)을, 도 1a에 나타낸 분리층(115)과 같은 분리층으로 교체한다. 그리고 나서, 제8 내지 제10의 공정을 수행한다. 제8 공정에서는, 제2 분리층에 의해 제2 기판에 접합된 제1 기능성 영역과 제4 기판 중의 적어도 하나에 소정의 두께의 제2 접합층을 설치한다. 이 제2 접합층의 형성방법은, 전술한 접합층의 형성방법과 거의 같다. 패터닝은 불필요하다. 제9 공정에서는, 제2 기판 상의 모든 기능성 영역과 제4 기판을 제2 접합층에 의해 접합한다. 제10 공정에서는, 제2 기판과 기능성 영역들을 제2 분리층에서 분리한다. 이 제2 분리층은, 선택적으로 분리 가능한 상태로 할 필요가 없기 때문에, 제2 분리층은 그 구성이 전술의 분리층보다 단순할 수도 있다. 또한, 임시의 제2 기판은, 전술한 제1 기판과 같은 재료로 형성될 수 있지만, 차광층은 필요가 없다.
이 방법에 있어서, 임시의 제1 기판(100) 상의 복수의 기능성 영역을 선택적으로 복수의 임시의 기판에 각각 이설한다. 그 후, 각 제2 기판 상의 모든 기능성 영역을 전체적으로 최종적인 각 기판에 이설한다. 이 방법은 임시의 기판의 개수가 증가하기 때문에 우회적인 방법인 것처럼 생각되지만, 경우에 따라서는, 작업의 흐름이 스무스(smooth)하게 되어 효율적으로 이설을 진행할 수 있다.
상기 이설방법, ＬＥＤ어레이, ＬＥＤ프린터 헤드 및 ＬＥＤ프린터에 관련되는 특정 예들을 설명하겠다.
기능성 영역을 갖는 제1 기판을 준비하는 공정을 포함하는 제1 예를 도 7 내지 도 10을 참조하여 설명한다. 도 7에 있어서, 참조번호 1000은 기판(예를 들면, 화합물 반도체 기판 혹은 Ge 등의 기판)이다. 참조번호 1009는 에칭 스톱층, 참조번호 1010은 에칭 희생층, 참조번호 1020은 화합물 반도체 다층이다. 또, 참조번호 1025는 화합물 반도체 기판(1000) 상의 화합물 반도체 다층(1020)을 섬 형상의 영역으로 분할하기 위한 제1 홈이다. 에칭 스톱층(1009)은 필요에 따라서 설치될 수 있다.
또한, 참조번호 2000은 제1 기판(예를 들면, 실리콘 기판), 참조번호 2005는 제1 기판(2000)에 형성된 제2 홈, 참조번호 2010은, 분리층이다. 제3 홈(2006)은 분리층(2010)에 형성되어 있다. 제3 홈(2006)은 제2 홈(2005)과 접속한다. 본 예에 있어서, 도 7에 나타낸 제1 홈(1025)의 폭과 간격은 제2 홈(2005)의 폭과 간격과 동일하지만, 제1 홈(1025)의 폭은 제2 홈(2005)의 폭보다 크게 할 수도 있다. 제1 홈(1025)과 상기 제2 홈(2005)이 연결되어야 하기 때문에, 화합물 반도체층의 폭은, 실리콘 기판(2000)을 관통하는 홈(2005)들간의 간격보다 좁게 하는 것이 바람직하다. 제1 기판(2000)은 실리콘 기판에 한정되지 않는다. 상술한 바와 같이, 그것은 유리 기판 등일 수도 있다.
도 7에 있어서, 제1 홈(1025)의 폭은, 예를 들면, 수 미크론으로부터 수백 미크론이다. 또한, 제2 홈(2005)의 폭은, 예를 들면, 수 미크론으로부터 수백 미크 론이다. 관통하는 제2 홈(2005)은, 에칭액이 쉽게 침투될 수 있도록 50 미크론 이상, 또는 100 미크론 이상, 또는 200 미크론 이상일 수 있다. 그렇지만, 그것은, 제1 기판(2000)의 두께에도 의존한다. 소자 영역을 가능한 한 감소시키지 않도록 이 관통홈(2005)의 위치를 결정하는 것이 중요하다. 이 때문에, 칩 분리 폭을 갖는 스크라이브(scribe) 라인과 관통홈(2005)의 위치를 정렬할 수 있다. 실리콘 회로 상의 와이어 본딩 패드(도 13 참조)가 실리콘 회로의 소자보다 큰 면적을 차지하는 경우가 많이 있다. 이 경우, 패드 영역은, 소자가 이설되는 영역이 될 수 없다. 이 때문에, 해당 패드 영역을 실리콘 회로 칩의 단부에 집결시키면, 그 집결된 패드 영역에 대응하는 제1 기판의 영역을 관통홈의 형성에 이용할 수 있다.
도 8은, 도 7에 있어서의 라인 a1－b1을 따라 자른 단면을 나타내고 있다. 도 8로부터 분명한 것처럼, 화합물 반도체 기판(1000) 상에 섬 영역으로 화합물 반도체 다층(1020)이 분할되어 있다. 이 섬 영역은, 그 주위 영역으로부터 돌출해 있다. 화합물 반도체 다층(1020)은, 원하는 패턴으로 분할되므로, 그 분할된 형상은 반드시 도 8에 나타낸 바와 같은 직사각형이 아니다. 제1 홈(1025)은 화합물 반도체 다층(1020)의 섬 영역 사이의 공간이다. 도 8 내지 도 10에서는, 도 7과 같은 소자는 도 7과 같은 참조번호로 표시되어 있다.
도 9는, 도 7에 있어서의 라인 a2－b2을 따라 자른 단면을 나타내고 있다. 도 9에 나타낸 것처럼, 실리콘 기판(2000)에는, 홈(2005)이 형성되어 있다. 반도체 기판 홈(2005)은, 단속적으로 형성되어 있다. 이와 같이 관통홈을 단속적으로 배치함으로써, 예를 들면 실리콘 웨이퍼의 강성을 매우 저하시키지 않는다. 따라서, 그 후의 프로세스에 있어서의 핸들링이 쉬워진다. 도 10은, 제1 홈(1025)과 반도체 기판의 홈(2005)과의 위치 관계와, 화합물 반도체 다층(1020)의 섬 영역이 반도체 기판(2000)의 홈(2005) 사이의 부분에 배치되는 방식을 나타낸다. 도 10에서는, 분리층(2010), 에칭 스톱층(1009), 및 에칭 희생층(1010)은 생략되어 있다. 도 10에 나타낸 것처럼, 도 8의 부재와 도 9의 부재를 겹쳐 쌓을 경우에, 관통홈(2005) 사이의 위치에 볼록 형상의 섬(1020)이 오게 된다.
이 구성은 볼록 형상의 섬(1020)을 지지할 수가 있으면, 도 9 및 도 10에 나타낸 것에 한정되는 것은 아니다. 예를 들면, 볼록 형상의 섬(1020)의 긴 방향에 직교하거나 혹은 볼록 형상의 섬(1020)과 교차하는 것처럼 관통홈(2005)을 배열할 수도 있다.
본 예에 있어서는, 상술한 바와 같이, 시드 기판(1000), 에칭 희생층(1010), 화합물 반도체 다층(1020), 분리층(2010), 및 제1 기판(2000)을 구비한 기판 구조체를 준비한다. 제1 기판(2000)과 분리층(2010)을 관통하고 있는 제2 홈(2005)과 제3 홈(2006)을 통해서, 에칭액을 상기 구조체 내부에 침투시킬 수 있다. 이렇게 해서, 에칭액과 에칭 희생층(1010)을 접촉시키는 것에 의해 에칭 처리를 행하고, 상기 기판 구조체로부터 시드 기판(1000)을 분리한다.
도 7에 있어서, 제1 홈(1025)은, 에칭 희생층(1010)을 관통하고 있지만, 제1 홈(1025)은 에칭 희생층(1010)을 관통하지 않아도 된다. 에칭액에 에칭 희생층(1010)이 노출하는 것이 중요하다.
이 에칭 스톱층(1009)은 필요에 따라서 수행될 뿐이다. 시간적으로 에칭의 진행의 정도를 엄밀하게 관리하는 경우에는, 이 에칭 스톱층은 생략될 수 있다.
상기 이설 방법에 있어서, 예를 들면, LED를 제작하는 경우, 다음과 같은 화합물 반도체 다층을 형성한다. p형 GaAs 기판(시드 기판) 상에, p-AlAs층(에칭 희생층)을 형성하고, 그 에칭 희생층 위에 화합물 반도체 다층으로서 이하의 층을 형성한다. 즉, p형 GaAs 컨택트층, p형 AlGaAs 클래딩(cladding)층, p형 AlGaAs 활성층, n형 AlGaAs 클래딩층, 및 n형 GaAs 컨택트층을 적층한다. 희생층과 화합물 반도체 기판 사이에는, 에칭 스톱층으로서 AlInGaP를 형성할 수도 있다.
황산으로 GaAs층과 AlGaAs층을 에칭하는 경우, AlInGaP층에서 에칭을 스톱한다. 그 후에, AlInGaP층을 염산으로 제거한다. 암모니아 및 과산화수소로 GaAs층과 AlGaAs층을 에칭하는 경우에는, AlAs가 스톱층으로서 사용될 수 있다.
화합물 반도체 다층의 재료로서는, 상기의 GaAs계 대신에, 예를 들면, AlGaInP계, InGaAsP계, GaN계, AlGaN계 또는 InAlGaN계가 사용될 수 있다.
또한, 화합물 반도체 다층 상에는, 금속층과 DBR 미러 중 적어도 하나를 설치할 수 있다. 금속층은, 예를 들면, Au, Ti 또는 Al로 형성될 수 있다. 금속층의 재료는, LED의 발광 파장에 따라 선택될 수 있다. 600nm～800nm의 적색계 LED를 제조하면, Au, Ag 등이 높은 반사율을 갖는 재료로서 사용될 수 있다. 360nm 부근의 청색계 LED의 경우에는, Al가 사용될 수 있다.
DBR 미러는, 예를 들면, GaAs계의 화합물 반도체 재료에 대해서 AlAs층과 AlGaAs층을 교대로 복수회 형성한 구조로 이루어진다. 혹은, Al 산화물층과 Al0.2Ga0.8As층을 교대로 형성한다. 알루미늄 산화물을 에피택셜 성장으로 형성하는 것은 어렵기 때문에, AlxGa1-xAs에 있어서의 x의 값을 0.2와 0.8 사이에서 교대로 변경함으로써 굴절률을 조절할 수 있다.
또한, 화합물 반도체 다층을 이용해서 LED 소자를 제조하는 경우에는, 헤테로 접합형의 LED 대신에, 호모 접합형의 LED를 채용할 수도 있다. 이 경우, 각 층을 에피택셜 성장에 의해 형성한 후, 고체 상태 확산법에 의해 형성된 불순물 확산을 실시해서 활성층 내에 pn접합을 형성한다. 컨택트는, 컨택트층과 p측 혹은 n측 전극과의 오믹 컨택트를 취하기 위해서, 활성층을 사이에 둔 클래딩층보다 높은 불순물 농도를 가질 수 있다.
제1의 예에서도, 상기 설명한 것과 같이 준비된 제1 기판 상의 복수의 기능성 영역은, 소정의 두께의 접합층의 존재로 인해, 고정밀하게 다른 기판에 선택적으로 이설될 수 있다.
도 11a 내지 11d를 참조하여, 기능성 영역들을 갖는 제1 기판을 준비하는 공정을 포함하는 제2의 예를 설명한다. 도 11a의 공정(계면 분리층 형성 공정 및 반도체층 형성 공정)에 있어서, Ge 기판과 같은 시드 기판(504) 상에, 헤테로 에피택셜 성장에 의해 반도체층(예를 들면, InGaAs)의 계면분리층(505)이 형성된다. 반도체층의 격자 정수 및/혹은 열팽창 계수는 기판(504)과 다르다. 그 다음에, 계면 분리층(505) 상에 GaAs 등의 반도체층(506)을 형성한다. 분리층(505)은 상술한 희생층에 대응한다.
도 11b에 나타낸 접합 공정에 있어서, 시드 기판(504) 상의 반도체층(506)을, Si 기판 등의 제1 기판(507) 상에 형성된 분리층(510)에 접합해서 복합 구조체(508)를 얻는다. 이 분리층(510)은 상기에 설명한 분리층일 수도 있다.
도 11c의 분리 공정에 있어서, 계면 분리층(505)의 내부, 및/또는 계면 분리층(505)과 반도체층(506)과의 계면, 및/또는 계면 분리층(505)과 시드 기판(504)과의 계면에 면내(in-surface) 방향으로 연장되는 균열을 발생한다. 이렇게 해서, 반도체층(506) 및 제1 기판(507)을 복합 구조체(508)로부터 분리한다. 이상의 공정에 있어서, 반도체층(506)이 시드 기판(504)으로부터 제1 기판(507)으로 이설된다. 도 11d에 나타낸 것처럼, 분리층(510)과 반도체층(506)을 그 위에 갖는 제1 기판(507)으로 구성된 기판 구조체(509)를 얻을 수 있다.
상기의 공정에 있어서, 계면 분리층(505)의 내부, 및/또는 계면 분리층(505)과 반도체층(506), 및/또는 계면 분리층(505)과 시드 기판(504)은 격자 정수 및/또는 열팽창 계수가 서로 다르며, 광조사 또는 가열 등을 통해 복합 구조체(508)의 전체, 또는 그 일부(예를 들면, 계면 분리층(505) 및/또는 계면 분리층(505)과 반도체층(506)과의 계면, 및/또는 계면 분리층(505)과 시드 기판(504)과의 계면)에, 분리 유발력을 발생시킨다. 복합 구조체(508)의 내부에 생긴 일그러짐 에너지를 이용해서, 복합 구조체(508)로부터 반도체층(506) 및 제1 기판(507)을 분리할 수가 있다. 홈을 형성해서 반도체층(506)을 복수의 섬 형상의 기능성 영역으로 분리한다. 도 11b의 접합 공정 전에, 홈을 형성해서 반도체층(506)을 복수의 섬 형상의 기능성 영역으로 분리할 수도 있다.
시드 기판(504)은, 단결정 재료로 형성될 수 있다. 시드 기판(504)은, Ge 대신에, 예를 들면, Al2O3, SiC, GaAs, InP, 혹은 Si로 형성될 수도 있다. 상술한 격자 정수 및/또는 열팽창 계수를 갖는 계면 분리층(505)은, InGaAs, GaN, InGaN, AlGaN, AlN, AlAs, AlGaAs, InAlAs, InGaAlP, InGaAsP, 혹은 InGaP 등의 화합물 반도체 재료로 구성될 수 있다.
반도체층(506)은, GaAs, GaN, AlGaAs, InP, InGaN, AlGaN, AlN, AlAs, InGaAs, InAlAs, InGaAlP, InGaAsP, 혹은 InGaP 등의 재료를 포함한 화합물 반도체 재료로 구성될 수 있다. 제1 기판(507)은, Si 등의 반도체 기판, Al, Cu, Cu-W 등의 금속 기판, 유리 등의 절연성 기판, 또는 플라스틱 등의 탄력 있는 기판으로 형성될 수 있다.
복합 구조체(508)로부터 반도체층 및 제1 기판을 분리하는 공정에서는, 계면 분리층(505) 또는 그 근방에 유체(액체 또는 기체) W를 내뿜을 수도 있다. 상술한 위치에 유체 W를 주입함으로써, 복합 구조체의 주입 부분에 균열을 발생시켜, 상기 분리를 실시할 수가 있다.
제2의 예에서도, 상술한 바와 같이 준비된 제1 기판 상의 복수의 기능성 영역이, 소정의 두께의 접합층의 존재에 의해, 고정밀하게 다른 기판에 선택적으로 이설될 수 있다.
상기의 이설 방법을 이용해 제조되는 LED 어레이의 제3의 예를 설명한다. 상 기의 이설 방법을 이용하여서, 도 12에 나타낸 LED 어레이를 얻을 수 있다. 도 12는, 프린트 회로 기판(5000) 상에 구동 회로와 LED 어레이(4000)가 접속 및 배치된 구성을 나타낸다. 구동 회로와 LED 어레이는, 이하의 방식으로 취득될 수 있다. 도 5a에 나타낸 것과 같이 실리콘 기판 상에 복수의 LED 소자를 형성하고, 실리콘 기판을 다이싱에 의해 분할함으로써 취득된 복수의 부분을 프린트 회로 기판(5000) 상에 배열한다. 각 LED 소자와 각 구동 회로의 단면 구성은, 후술하는 도 13의 LED 발광 영역을 포함한 LED 소자 및 구동 회로와 같다.
도 12의 구성에서는, 복수의 세트의 LED 어레이/구동 회로(4000)를 프린트 회로 기판(5000) 상에 선형으로 배열한다. LED 어레이/구동 회로(4000)에 있어서, LED 소자와 드라이버 IC의 구동 소자는 도 13에 나타낸 것처럼 전기적으로 접속되어 있다. 필요에 따라 LED 어레이(4000)에 대향해서 로드(rod) 렌즈 어레이(예를 들면, SLA:Selfoc lens array)(3000)를 실장할 수 있다. 이렇게 함으로써, LED 프린터 헤드를 제조할 수가 있다. 선형으로 배치된 LED 어레이(4000)로부터 방출된 광은 로드 렌즈 어레이(3000)에 의해 집광되어서 LED 어레이로 화상을 형성한다.
실리콘 기판 상에 금속층이나 DBR 미러를 개재시켜서 LED 소자 구성층을 형성하는 경우에는, 그 지향성의 향상에 의해, 미세한 라이트 스폿(light spot)이 취득될 수 있다. 그러한 경우에, 로드 렌즈 어레이를 이용하지 않고, LED 프린터 헤드를 셋업(set up)할 수도 있다.
도 13에 나타낸 것처럼, 드라이버 IC(구동 회로)와 LED 소자 간의 접속 구성에 있어서는, 실리콘 기판에 직접 드라이버 IC를 내장해서 LED 소자와 접속할 수가 있다. 도 13의 구성에 있어서, 드라이버 IC를 구성하는 MOS 트랜지스터(7060)를 포함한 실리콘 기판(7000) 상에, 유기 재료의 절연층(7010)(도 3a 및 3b의 접합층(205) 참조)이 형성되어 있다. 절연층(7010) 상에, 화합물 반도체 다층을 포함하는 LED 발광 영역(7070)이 설치되어 있다. 또한, 참조번호 7080은 다른 절연층, 참조번호 7050은, MOS 트랜지스터(7060)의 소스 또는 드레인 영역을 형성하는 와이어 본딩 패드이다. 이러한 구성은, 예를 들면, 도 3b에 나타낸 것과 같은 제2 기판(200)의 구성으로부터 제작될 수가 있다.
매트릭스 구동을 위한 구성을 도 14에 나타낸다. 도 14에 있어서의 발광소자 어레이 회로(8500)는 전극수를 줄이기 위한 시분할 방식으로 구동 가능하다. 도 14에 있어서, 참조번호 8011은 n측 전극, 참조번호 8017은 p측 전극, 참조번호 8021은 n형 AlGaAs 상의 절연층, 참조번호 8022는 p형 GaAs 컨택트층 상의 절연층, 참조번호 8023은 발광 영역이다.
본 발명의 이설 방법을 이용하여서 상술한 저비용의 고성능 LED 어레이와 LED 프린터 헤드를 실현할 수가 있다.
상기 설명한 LED 프린터 헤드를 이용한 LED 프린터의 예를 도 15a에 나타낸다. 이 LED 프린터는, LED 프린터 헤드, 감광 드럼, 및 대전기를 포함한다. 화상 형성 유닛은 LED 프린터 헤드의 광원으로부터의 광빔을 이용해서 감광 드럼에 정전 잠상을 형성한다.
LED 프린터의 구성을 나타내는 개략 단면도의 도 15a에 있어서, 프린터 본체(8100)의 내부에는, 시계회전 방향으로 회전 가능한 감광 드럼(8106)이 수납되어 있다. 감광 드럼(8106)의 위쪽에는, 감광 드럼을 노광하기 위한 LED 프린터 헤드(8104)가 배치되어 있다. LED 프린터 헤드(8104)는, 화상 신호에 따라 각각 발광하는 복수의 발광 다이오드를 갖는 LED 어레이(8105)와, 각각의 발광 다이오드의 발광 패턴을 감광 드럼(8106) 상에 결상시키는 로드 렌즈 어레이(8101)를 포함한다. 로드 렌즈 어레이(8101)는, 상기 설명한 구성을 갖고 있다. 로드 렌즈 어레이(8101)에 의해, 발광 다이오드의 결상면과 감광 드럼(8106)의 표면은 일치하도록 되어 있다. 즉, 발광 다이오드의 발광면과 감광 드럼의 감광면과의 광학적 공역 관계는, 로드 렌즈 어레이에 의해 달성된다.
감광 드럼(8106)의 주위에는, 감광 드럼(8106)의 표면을 균일하게 대전시키는 대전기(8103)와, 프린터 헤드(8104)에 의한 노광 패턴에 따라 감광 드럼(8106)에 토너를 부착시켜 토너 화상을 형성하는 현상기(8102)가 설치되어 있다. 토너 화상을 카피 용지 등의 전사재에 전사하는 전사 대전기(8107)와, 전사 후에 감광 드럼(8106) 상에 잔류하고 있는 불필요한 토너를 회수하는 클리닝부(8108)도 더 설치되어 있다.
또한, 프린터 본체(8100)에는, 전사재를 적재하는 용지 카세트(8109), 이 전사재를 감광 드럼(8106)과 전사 대전기(8107)와의 사이의 위치에 공급하는 급지부(8110)가 설치되어 있다. 또한, 전사된 토너 화상을 전사재에 정착시키기 위한 정착기(8112), 전사재를 정착기(8112)에 반송하는 반송부(8111), 및 정착 후에 배출된 전사재를 지지하는 배지 트레이(8113)가 설치되어 있다.
LED 컬러 프린터의 예를 설명한다. 이 LED 컬러 프린터는 복수의 세트의 LED 프린터 헤드, 감광 드럼, 대전기, 및 LED 프린터 헤드를 광원으로서 이용해서 감광 드럼에 정전 잠상을 형성하는 화상 형성 유닛을 포함한다. 도 15b는, LED 컬러 프린터의 개략적인 구성을 나타낸다. 도 15b에 있어서, 참조번호 9001, 9002, 9003, 9004는 각각 마젠타(M), 시안(C), 옐로우(Y) 및 블랙(K)의 감광 드럼을 나타낸다. 참조번호 9005, 9006, 9007, 9008은 각각의 LED 프린터 헤드이다. 참조번호 9009는, 전사재를 반송함과 동시에 이 전사재를 각각의 감광 드럼 9001, 9002, 9003, 9004에 접촉하기 위한 반송 벨트이다. 참조번호 9010은 급지용의 레지스트레이션 롤러(registration roller)이고, 참조번호 9011은 정착 롤러이다.
또한, 참조번호 9012는, 반송 벨트(9009)에 전사재를 흡착 지지하기 위한 차저(charger)이고, 참조번호 9013은 전하 제거 장치이며, 참조번호 9014는 전사재의 선단 검출용 센서이다.
상기 설명한 바와 같이, 본 발명의 이설 방법을 이용하는 것으로, GaAs 기판 등의 시드 기판을 효율적으로 이용 및 재이용할 수 있다. 또한, 기능성 영역을, 높은 신뢰도로 선택적으로 이설할 수 있으므로, 저비용의 고성능 LED 어레이, LED 프린터 헤드, LED 프린터 등을 제공할 수가 있다.
본 발명은, 반도체 소자들이 반도체 기판 상에 하나의 어레이로 배열되어 있는 어레이 소자, 반도체 기판 상에 형성된 LED 소자들을 이용한 LED 프린터, 반도체 기판 상에 형성된 LED 소자들을 이용한 표시장치, 광학 트랜스시버 소자 및 광학 리시버 소자의 제조 등에 적용 가능하다. 광학 리시버 소자의 경우에는, 신뢰할 수 있는 스캐너를 제공할 수 있다.
본 명세서에서 설명한 것을 제외하고, 도면에 개략적으로 나타내거나 블럭 형태로 나타낸 다양한 구성소자들은 개별적으로 잘 알려져 있고, 그들의 내부 구성 및 동작은 본 발명의 최상의 모드를 설명하거나 이용하는데 있어서 중요하지 않다.
도 1a 내지 1c는 본 발명에 따른 이설 방법의 실시예에 있어서 제1 기판을 준비하는 공정을 나타낸 단면도다.
도 2a 및 2b는 본 발명에 따른 이설 방법의 실시예에 있어서 접합층을 형성하는 공정을 나타내는 단면도다.
도 3a 및 3b는 본 발명에 따른 이설 방법의 실시예에 있어서 제1 기판상의 기능성 영역을 선택적으로 제2 기판에 이설하는 공정을 나타내는 단면도다.
도 4a 및 4b는 본 발명에 따른 이설 방법의 실시예에 있어서 제1 기판상의 기능성 영역을 선택적으로 제3 기판에 이설하는 공정을 나타내는 단면도다.
도 5a는 제2 기판상의 복수의 이설 예정 영역을 나타내는 평면도다.
도 5b는 제1 기판상의 복수의 기능성 영역을 나타내는 평면도다.
도 6은 제1 기판의 면에 패터닝된 분리층의 조합을 나타내는 단면도다.
도 7은 본 발명에 따른 이설 방법의 제1 예에 있어서 제1 기판을 준비하는 공정을 나타내는 단면도다.
도 8은 도 7의 ａ1-b1단면을 일측에서 본 평면도다.
도 9는 도 7의 ａ2-b2단면을 일측에서 본 평면도다.
도 10은 제1 홈과 반도체 기판 홈과의 위치 관계를 나타내고, 섬 형상의 화합물 반도체 적층이 반도체 기판 홈 사이에 배치되는 방식을 나타내는 분해 사시도다.
도 11a 내지 11d는 본 발명에 따른 이설 방법의 제2예에 있어서 제1 기판을 준비하는 공정을 나타내는 단면도다.
도 12는 ＬＥＤ프린터 헤드의 예를 나타내는 사시도다.
도 13은 Ｓｉ기판에 직접 형성된 드라이버 회로를 ＬＥＤ소자와 접속한 방식을 나타내는 단면도다.
도 14는 전극수를 감소하기 위한 시분할 구동 가능한 발광소자 어레이회로를 도시한 평면도다.
도 15a는 ＬＥＤ프린터의 일 예의 구성을 나타내는 개념도다.
도 15b는 ＬＥＤ 칼라 프린터의 일 예의 구성을 나타내는 개념도다.
도 16a는 종래 예에 있어서의 기판상의 복수의 이설 예정 영역을 설명하는 평면도다.
도 16b는 종래 예에 있어서의 시드 기판상의 복수의 기능성 영역을 설명하는 평면도다.

Claims (20)

  1. 제1 기판 위에, 처리에 의해 분리 가능상태가 될 수 있는 분리층 위에 접합된 제1 기능성 영역과, 제2기판 위에 상기 제1 기능성 영역이 이설되는 영역 중 적어도 한쪽에 제1의 소정의 두께의 제1 접합층을 배치하는 단계;
    상기 제1 접합층에 의해 상기 제2기판에 상기 제1 기능성 영역을 접합하는 단계; 및
    상기 제1 기판과 상기 제1 기능성 영역을 상기 분리층에서 분리하는 단계를 포함하며,
    상기 제1 기능성 영역이 이설되는 영역 이외의 상기 제2 기판상의 영역에 소정의 요철을 형성하는 기능성 영역의 이설방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1 기판 위에 형성된 제2 기능성 영역을 더 포함하며,
    상기 제1 및 제2 기능성 영역을 갖는 복수의 기능성 영역은 상기 제1 기판의 상기 분리층 위에 접합되고, 상기 요철은, 상기 제1 기판 위에 잔존하는 상기 제2 기능성 영역에 대응한 상기 제2 기판 상의 영역에 형성되는 기능성 영역의 이설방법.
  4. 제 1 항에 있어서,
    상기 제1 기판은 투광성을 갖고, 상기 분리층은 빛의 조사에 의해 분해 또는 결합 강도의 저하가 일어나는 재료를 포함하고, 상기 제1 기판을 분리하는 단계는, 상기 제1 기능성 영역과 상기 제1 기판과의 사이의 상기 분리층의 일부에 빛을 조사하는 단계를 포함하는 기능성 영역의 이설방법.
  5. 제 1 항에 있어서,
    상기 분리층은, 가열 또는 냉각에 의해 분해 또는 결합 강도의 저하가 일어나는 재료를 포함하고, 상기 제1 기판을 분리하는 단계는, 상기 분리층을 가열 또는 냉각하는 단계를 포함하는 기능성 영역의 이설방법.
  6. 제 1 항에 있어서,
    상기 제1 기판 위에 형성된 제2 기능성 영역을 더 포함하며,
    상기 제1 및 제2 기능성 영역은 상기 제1 기판 위에 제1의 소정의 간격으로 배열되고, 상기 제2 기판에 이설된 상기 제1 기능성 영역과 접속되는 각 영역은 상기 제2 기판 위에 제2의 소정의 간격으로 배열되는 기능성 영역의 이설방법.
  7. 제 6 항에 있어서,
    상기 제1 기판 상의 상기 제1 및 제2 기능성 영역의 각각의 폭을 w, 각 영역의 길이를 l, 그 영역들간의 간격을 s, 상기 제2 기판에 이설된 상기 제1 기능성 영역에 접속되는 영역의 폭을 W, 상기 제2 기판 상의 상기 영역의 길이를 L, 및 상기 제2 기판 상의 상기 영역들간의 간격을 S라고 하는 경우, 이하의 식 1 내지 3을 충족시키는 기능성 영역의 이설방법:
    l<or=L (식1)
    W>w (식2)
    W+S>w+s (식3).
  8. 제 3 항에 있어서,
    상기 제1 기판에 잔존하는 상기 제2 기능성 영역과, 상기 제2 기능성 영역이 이설되는 상기 제2 기판 상의 영역, 또는 상기 제2 기능성 영역이 이설되는 제3 기판 상의 영역 중 적어도 한쪽에 소정의 두께의 제2 접합층을 배치하는 단계; 상기 제2 기능성 영역과 상기 제2 기판 또는 상기 제3 기판을 상기 제2 접합층에 의해 접합하는 단계; 및 상기 제1 기판과 상기 제2 기능성 영역을 상기 분리층에서 분리하는 단계를 더 포함하는 기능성 영역의 이설방법.
  9. 제 8 항에 있어서,
    상기 제2 기능성 영역이 이설되는 상기 영역이외의, 상기 제3 기판상의 영역에 소정의 요철을 형성하는 단계를 더 포함하는 기능성 영역의 이설방법.
  10. 제 8 항에 있어서,
    상기 제1 기판은 투광성을 갖고, 상기 분리층은 빛의 조사에 의해 분해 또는 결합 강도의 저하가 일어나는 재료를 포함하고, 상기 제1 기판과 상기 제2 기능성 영역을 상기 분리층에서 분리하는 단계는 상기 제2 기능성 영역과 상기 제1 기판과의 사이의 상기 분리층의 일부에 빛의 조사를 행하는 단계를 포함하는 기능성 영역의 이설방법.
  11. 제 8 항에 있어서,
    상기 분리층은 가열 또는 냉각에 의해, 분해 또는 결합 강도의 저하가 일어나는 재료를 포함하고, 상기 제1 기판과 상기 제2 기능성 영역을 상기 분리층에서 분리하는 단계는 상기 분리층을 가열 또는 냉각하는 단계를 포함하는 기능성 영역 의 이설방법.
  12. 제 1 항에 있어서,
    상기 제2 기판은 제3 기능성 영역을 갖고, 상기 제1 기능성 영역은 상기 제3 기능성 영역과 상기 제1 접합층을 거쳐서 접합하는 기능성 영역의 이설방법.
  13. 제 8 항에 있어서,
    상기 제3 기판은 제4 기능성 영역을 갖고, 상기 제2 기능성 영역은 상기 제4 기능성 영역과 상기 제2 접합층을 거쳐서 접합하는 기능성 영역의 이설방법.
  14. 제 1 항에 있어서,
    상기 제1 기능성 영역과 상기 제2 기판은, 처리에 의해 분리 가능상태가 되는 제2 분리층인 상기 제1 접합층에 의해 접합되고,
    상기 제2 기판 상의 상기 제1 기능성 영역과, 상기 제1 기능성 영역이 이설되는 제4 기판 상의 영역 중 적어도 한쪽에 제2의 소정의 두께의 제2 접합층을 배치하는 단계; 상기 제2 기판상의 상기 제1 기능성 영역과 상기 제4 기판을 상기 제 2 접합층에 의해 접합하는 단계; 및 상기 제2 기판과 상기 제1 기능성 영역을 상기 제2 분리층에서 분리하는 단계를 더 포함하는 기능성 영역의 이설방법.
  15. 제 1 항에 있어서,
    상기 제1 기판 위에 형성된 제2 기능성 영역을 더 포함하며,
    상기 제1 기판의 제1 또는 제2 기능성 영역은 화합물 반도체층을 포함하고,
    상기 제1 기판은,
    화합물 반도체 기판 위에, 에칭 희생층과, 화합물 반도체층과, 상기 분리층을 순서대로 설치한 제1 또는 제2 기능성 영역이 형성되고, 제1 홈이 상기 화합물 반도체층에 형성되고, 관통하는 제2 홈이 상기 제1 홈에 연결되도록 상기 제1 기판과 상기 화합물 반도체 기판 중 적어도 한쪽에 형성된, 기판 구조체를 준비하는 단계와,
    상기 제1 홈과 상기 관통하는 제2 홈을 통해 에칭액과 상기 에칭 희생층을 접촉시켜서 상기 에칭 희생층을 에칭하여, 상기 기판 구조체로부터 상기 화합물 반도체 기판을 분리하는 단계에 의해 준비되는 기능성 영역의 이설방법.
  16. 제 1 항에 있어서,
    상기 제1 기판 위에 형성된 제2 기능성 영역을 더 포함하며,
    상기 제1 또는 제2 기능성 영역은 화합물 반도체층을 포함하고,
    상기 제1 기판은,
    시드(seed) 기판 위에 계면 분리층을 헤테로 에피택셜 성장에 의해 형성하는 단계; 상기 계면 분리층 위에 상기 화합물 반도체층을 형성하는 단계; 상기 계면 분리층 및 상기 화합물 반도체층을 갖는 상기 시드 기판을, 상기 분리층을 거쳐서 상기 제1 기판에 접합하는 단계; 복합 구조체로부터, 상기 계면 분리층을 이용하여, 상기 분리층을 갖는 상기 제1 기판과 상기 화합물 반도체층을 분리하고, 상기 화합물 반도체층을 갖는 상기 제1 기판을 얻는 단계에 의해 준비되는 기능성 영역의 이설방법.
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