KR101160137B1 - 기능성 영역의 이설 방법, ｌｅｄ 어레이, ｌｅｄ 프린터 헤드, 및 ｌｅｄ 프린터 - Google Patents

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Abstract

기능성 영역의 이설방법은 제1의 기판 상의 제2의 기능성 영역 혹은 제2의 기판 상의 영역에 제1의 접합층을 배치하는 공정과, 상기 제1의 기능성 영역과 상기 제2의 기판을 상기 제1의 접합층에 의해 접합하는 공정과, 상기 제1의 분리층에 대해서 제1의 처리를 행해서 상기 제1의 기판과 상기 제1의 기능성 영역을 상기 제1의 분리층에서 분리하는 공정과, 상기 제1의 기판 상의 상기 제2의 기능성 영역 혹은 제3의 기판 상의 영역에 제2의 접합층을 배열하는 공정과, 상기 제2의 기능성 영역과 상기 제2의 기판 또는 상기 제3의 기판을 상기 제2의 접합층에 의해 접합하는 공정과, 상기 제2의 분리층에 대해서 제2의 처리를 행해서 상기 제1의 기판과 상기 제 2의 기능성 영역을 상기 제2의 분리층에서 분리하는 공정을 포함한다.
기능성 영역, 이설방법, LED 어레이, LED 프린터 헤드

Description

기능성 영역의 이설 방법, ＬＥＤ 어레이, ＬＥＤ 프린터 헤드, 및 ＬＥＤ 프린터{TRANSFER METHOD OF FUNCTIONAL REGION, LED ARRAY, LED PRINTER HEAD, AND LED PRINTER}
본 발명은, 반도체 부재, 반도체 물품, 반도체 소자 등을 제조하기 위한 기능성 영역의 이설(移設)방법에 관한 것이다.
GaAs 기판 상에 희생층을 거쳐 형성된 발광 다이오드의 구성층을, 실리콘 기판에 이설하는 기술이 알려져 있다. 미국특허 제 6,913,985호 공보에는, 이러한 기술이 기재되어 있다. 좀더 구체적으로, 우선 GaAs 기판 상에 희생층을 거쳐 형성된 발광 다이오드의 구성층을, 내부에 홈을 형성해서 복수의 발광 영역으로 분할한다. 그리고 나서, 홈에 희생층이 노출된다. 다음에, 드라이 필름 레지스트(dry film resist)를 상기 발광 다이오드의 구성층에 부착하고, 이 드라이 필름 레지스트에 메쉬 메탈 와이어(mesh metal wire)의 지지 부재를 접합한다.
그 후, 상기 레지스트 중, 상기 메쉬 메탈 와이어의 바로 아래에 위치하는 부분 이외의 부분을 제거한다. 메쉬 지지 부재를 통해서 에칭액과 상기 희생층을 접촉시켜서, 희생층을 에칭한다. 이렇게 함으로써, GaAs 기판을 복합 구조체로부터 분리한다. 또, GaAs 기판을 분리한 후에, 실리콘 기판을, 구성층을 갖는 발광 다이오드에 접합한다. 실리콘 기판에 구성층을 갖는 발광 다이오드가 이설된다.
일본국 공개특허공보 특개 2003－174041호에는, 기판 상에 형성된 복수의 반도체 칩으로부터 선택된 일부의 칩을 다른 기판에 실장하는 기술이 개시되어 있다. 좀더 구체적으로는, 제1 기판 상에 형성된 디바이스층을 갖는 제1의 적층체를 준비하고, 제2 기판 상에 형성된 분리층을 갖는 제2 적층체를 준비한다. 그 다음에, 상기 디바이스층과 상기 분리층을 서로 대향시켜서, 상기 제1 적층체와 상기 제2 적층체를 접합한다. 상기 디바이스층 및 상기 분리층을 포함한 적층체를 소정의 패턴으로 복수의 부분으로 분할한다. 이와 같이 함으로써, 상기 제 2 기판 위에, 디바이스들을포함한 복수의 칩을 형성한다. 상기 복수의 칩으로부터 선택한 소정의 칩을 제3 기판 상의 소정 위치에 접합한다. 그 후, 상기 분리층에서 상기 제2 기판과 선택된 칩을 분리하여, 선택된 칩을 상기 제3 기판 상에 실장한다.
GaAs 기판 상의, GaAs 등의 화합물 반도체를 이용해서 LED 어레이 등을 제조하는 경우, GaAs 기판은 실리콘 기판과 비교해 매우 고가이기 때문에, GaAs 기판의 유효 이용이 소망되고 있다. 또, GaAs 기판(예를 들면 2, 4, 6, 8인치 기판)의 크기와 실리콘 기판(예를 들면 4, 5, 6, 8, 12인치 기판)의 크기가 다른 경우, 기판 단위로 일괄해서 이설을 행하면 이설 가능한 영역은 보다 작은 기판의 영역이 된다. 따라서, 효율적으로 이설하기 위해서는, 양쪽 기판의 크기를 보다 작은 기판의 크기에 맞출 필요가 있다.
미국특허 제 6,913,985호 공보에 개시되어 있는 것과 같이 이설을 행하면, 활용할 수 있는 GaAs 반도체층은, 실리콘 기판 상에 형성된 소자에 대응하는 부분만이다. 이와 같이, 디바이스들 사이의 부분에 대응하는 GaAs 반도체는 활용되는 일없이 폐기된다.
이 과제에 대해서 도 20a 및 20b를 참조해서 설명한다. 도 20a 및 20b는, 각각, 실리콘 기판 상에 형성된 회로 소자 및 GaAs 기판 상에 형성된 발광층을 나타내는 도면이다. 참조번호 11은 GaAs 기판, 참조번호 12는 GaAs의 발광층, 참조번호 13은 실리콘 기판, 14는 실리콘 기판(13) 상에 형성된 회로 소자를 나타낸다. 발광소자층(12)을 회로 소자(14) 상에 이설하는 것으로 발광소자를 취득할 수 있다. 이 발광소자층(12)은 회로 소자(14)의 일부에 혹은 회로 소자의 일부에 인접해서 설치된다. 발광소자층(12)의 크기는 예를 들면 10mm×50 미크론 정도이다. 한편, 회로 소자(14)의 크기는 예를 들면 10mm×0.3mm 정도이다. 따라서, 일괄해서 발광소자층(12)을 회로 소자(14)에 이설하는 경우의 발광소자층(12)의 배열 및 이설가능한 개수는, 회로 소자(14)의 배열에 의해 제약된다. 결과적으로, GaAs 기판(11)의 단위면적당 발광소자층(12)으로서 활용할 수 있는 면적은 작아야 한다.
한편, 일본국 공개특허 특개 2003－174041호 공보의 기술에 의하면, 제1의 기판 상에 많은 칩을 형성하고, 이러한 칩의 일부를 선택적으로 제2의 기판 상에 이설한다. 따라서, 제1의 기판 상에 복수의 제2의 기판 상의 이설 부분에 대응하는 칩을 형성할 수가 있다. 이렇게 함으로써, 어느 정도까지는 제1의 기판을 유효하게 활용할 수 있다. 그러나, 그러한 기술에 의하면, 칩을 선택적으로 이설할 때에, 이 설하기 위한 칩에 접착제를 도포한다. 그렇게 함으로써, 다음의 같은 상황이 일어날 가능성이 있다. 즉, 칩 크기가 작은 경우(예를 들면, 폭이 수백 미크론 이하), 접착제가 의도했던 칩으로부터 튀어나오는 경우가 있다. 그러한 경우에, 의도하지 않았던 칩도 접착될 수 있어 이설에 불편이 생길 수 있다. 그 결과, 수율이 저하할 가능성이 있다.
또, 칩 크기가 작아지면, 접착제가 의도했던 칩으로부터 튀어나오지 않도록 사용된 접착제의 두께도 얇아야 한다. 이러한 상태에서 접착 처리를 행하면, 의도하지 않았던 칩이 제2의 기판과 접촉할 수 있으므로 파손할 가능성이 있다.
본 발명의 일 국면에 따른 방법은, 제1의 기판 상의, 서로 다른 처리시에 분해 또는 결합 강도의 저하가 발생하는 각 재료를 포함하는, 제1 및 제2의 분리층을 포함하는 분리층에 접합된 제1의 기능성 영역 및 제2의 기능성 영역과, 제2의 기판 상의, 상기 제1의 기능성 영역이 이설되는 영역 중 적어도 하나에 소정의 두께의 제1의 접합층을 배치하는 공정; 상기 제1의 기능성 영역과 상기 제2의 기판을 상기 제1의 접합층을 통해서 접합하는 공정; 상기 제1의 분리층에 대해서 제1의 처리를 행해서 상기 제1의 기판과 상기 제1의 기능성 영역을 상기 제 1의 분리층에서 분리하는 공정; 상기 제1의 기판 상의 상기 제2의 기능성 영역과, 상기 제2의 기판 상의, 상기 제2의 기능성 영역이 이설되는 영역 혹은 제3의 기판 상의, 상기 제2의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제2의 접합층을 배치하는 공정; 상기 제2의 기능성 영역과 상기 제2의 기판 또는 상기 제3의 기판 을 상기 제2의 접합층을 통해서 접합하는 공정; 및 상기 제2의 분리층에 대해서 제2의 처리를 행해서 상기 제1의 기판과 상기 제 2의 기능성 영역을 상기 제2의 분리층에서 분리하는 공정을 포함한다.
본 발명의 그 외의 특징들은 첨부도면을 참조하면서 이하의 예시적인 실시예의 설명으로부터 밝혀질 것이다.
이하, 본 발명의 실시예에 대해서 설명한다. 이 명세서에 있어서, 기능성 영역이란, 대표적으로는, 반도체 접합을 갖는 영역을 의미한다. 상기 영역은 소자여도 괜찮다. 또, 기능성 영역은 전기적 혹은 자기적인 기능을 갖는 기능성 소자로서 이용 가능한 영역 등, 압전 특성, 유전특성, 자성 특성 등을 갖는 영역일 수 있다. 어쨌든, 본 발명의 중요한 점은, 복수의 분리층을 갖는 분리부에 의해 기판에 접합된 기능성 영역의 부분들을, 복수의 분리층에 대하여 서로 다른 처리를 행해서 다른 기판 혹은 영역에 선택적으로 이설한다는 점이다. 이하의 실시예에서는, 분리부는 2개의 분리층을 포함하지만, 3개 이상의 분리층을 포함할 수도 있다.
또, 이설하기 위한 상기 다른 기판의 위치 또는 그 위치 이외의 영역의 표면의 거칠기를, 접합층의 표면의 거칠기보다 크게 설정하는 것도 중요하다. 즉, 이설되지 않는 기능성 영역의 표면이 이설하기 위한 부분 이외의 부분과 접촉해도, 그 표면 거칠기로 인해 접촉점이 한정되어 작기 때문에, 원자 혹은 분자간 힘(반 데르 발스(van der Waals) 힘)이 미약하다. 이 결과, 접합층 이외의 위치에서 사고적인 접촉이 발생해도, 충분한 접합력이 발생하지 않으므로, 이 위치에 접합되는 일이 없다.
이하, 본 발명의 실시예에 대해서 도면을 이용해서 설명한다. 본 발명의 기본적인 이설방법은 상기 발명의 개념에 근거해서, 상술한 제1 내지 제6의 공정을 포함한다.
우선, 제1의 공정에 있어서 제1의 기판을 준비한다. 도 1a 내지 1c는, 기능성 영역을 갖는 제1의 기판(100)을 준비하는 공정을 나타낸다. 본 실시예에서는, 도 1a 내지 1c에 나타낸 것처럼, 시드(seed) 기판의 화합물 반도체 기판(103)으로부터 제1의 기판(100)으로 이설되는 제1 및 제2의 기능성 영역(101, 102)의 각각은 화합물 반도체층(106)을 포함한다. 또, 제1 및 제2의 기능성 영역(101, 102)의 각각은, 화합물 반도체 기판(103) 상에 에칭 희생층(105)과 화합물 반도체층(106)이 이 순서대로 형성되어 있다. 여기에서는, 기판(103) 상의 화합물 반도체층(106) 상에 레지스트층(107)을 형성해서 패터닝하고, 이 패터닝된 레지스트층(107)을 이용해서 제1 및 제2의 기능성 영역(101, 102) 사이의 부분을 에칭하여 제1의 홈(110)을 형성한다. 이렇게 해서, 섬 형상의 제1 및 제2의 기능성 영역(101, 102)을 서로 분리한다.
또, 제1의 기판(100)과 화합물 반도체 기판(103) 중의 적어도 하나의 기판에 제2의 홈(111)(최종적으로는 관통구멍이 된다)을 형성한다. 제2의 홈(111)은 제1의 홈(110)에 접속하도록 형성되어 있다. 본 실시예에서는, GaAs 기판인 화합물 반도체 기판(103)에 제2의 홈(111)이 형성되어 있다. GaAs의 에칭은, NH4OH＋H2O2의 에 칭액 및/또는 Deep　RIE(reactive ion etching)로 행해진다. 제1의 기판(100)은, 투명한 유리 등의 기판이다. 제1 및 제2의 기능성 영역(101, 102)의 화합물 반도체층(106)은, DBR(distributed Bragg reflection)층과 LED층을 포함할 수 있고, 에칭 희생층(105)은 AlAs층 등이다.
시드 기판(103)으로서는, GaAs 기판, p형 GaAs 기판, n형 GaAs 기판, InP 기판, SiC 기판, GaN 기판 등을 이용할 수가 있다. 또, 상기 화합물 반도체 기판 대신에, 사파이어 기판, Ge 기판 등을 이용할 수도 있다. 에칭 희생층(105)은, 화합물 반도체 다층의 에칭 속도보다 빠르게 에칭된다. 상술한 바와 같이, 본 실시예에서는, 에칭 희생층(105)은 AlAs층이나 AlGaAs층(예를 들면, Al0.6Ga0.4As)이다. AlGaAs층을 AlxGax－1As층(1≥x≥0.6)으로 했을 경우, x가 0.6이상이면 에칭 선택성이 현저하게 된다. 에칭 희생층이 AlAs층인 경우에는, 에칭액으로서 2% 내지 10%로 희석한 HF 용액을 이용할 수가 있다.
시드 기판(103)으로서 사파이어 기판을 이용하는 경우, 에칭 희생층으로서 질화 크롬(CrN) 등의 금속 질화층을 이용할 수가 있다. 이러한 경우, 청색이나 자외광용의 디바이스(LED나 레이저)를 생성하기 위한 기능성 다층을 질화 크롬 상에 에피택셜 성장시킬 수가 있다. 이 다층에 있어서, 활성층으로서의 GaInN 혹은 스페이서층으로서의 AlGaN나 GaN를 이용할 수가 있다. 이 희생층인 질화 크롬(CrN) 등의 에칭액으로서는, 일반적인 Cr 에칭액(크롬 에칭액 등)을 이용할 수가 있다.
도 1b에 나타낸 것처럼, 화합물 반도체 기판(103)을 이면으로부터 랩핑(lap) 함으로써 제2의 홈(111)이 기판(103)을 관통한다. 또, 점착층을 갖는 시트 등의 분리부(115)로 제1의 기판(100)과 화합물 반도체 기판(103) 상의 제1 및 제2의 기능성 영역(101, 102)을 접합한다. 여기에서는, 제2의 홈(111)을 화합물 반도체 기판(103)에 형성하지만, GaAs 기판은 유리 등의 기판(100)과 비교해 매우 부서지기 쉽고, 물리적 강도가 상대적으로 작기 때문에, 오히려 기판(100)에 제2의 홈을 쉽게 형성할 수 있다. 기판(100)의 제2의 홈은 도 1a에서 파선으로 표시되어 있다.
분리부(115)는, 서로 다른 처리를 행할 때 분해 또는 결합 강도의 저하가 발생하는 각각의 재료를 포함하는 제1의 분리층(115a)과 제2의 분리층(115b)을 포함한다. 본 일 실시예에서는, 분리층(115)은 제1의 분리층(115a)과 제2의 분리층(115b)을 포함한다. 제1의 분리층(115a)은, 시트 베이스 재료(115c)의 일면에 부착된, 분해 또는 결합 강도의 저하가 UV광 조사에 의해 발생하는 UV박리 점착층이다. 제2의 분리층(115b)은, 시트 베이스 재료(115c)의 다른 면에 부착된, 분해 또는 결합 강도의 저하가 온도의 변경에 의해 발생하는 열박리 점착층이다. 열박리 점착층 대신에, 감압(感壓) 박리 점착층을 사용할 수도 있다. 여기에서, UV박리 점착층은 광 조사에 의해 분해 또는 결합 강도의 저하가 일어나는 재료를 포함하는 층이다. 열박리 점착층은 가열 혹은 냉각에 의해 분해 또는 결합 감도의 저하가 일어나는 재료를 포함하는 층이다.
또, 이하의 공정에 있어서, 제2의 기능성 영역(102)의 하나의 영역에 대응하는 제1의 기판(100)의 표면에는, 차광층(117)이 설치될 수 있다. 차광층(117)은 증착 등으로 형성될 수가 있다. 차광층(117) 대신에, 용이하게 박리할 수 있는 스텐 실 마스크(stencil mask)를 이용할 수도 있다. 또, 후술하는 공정에서는, 예를 들면, UV파장(300nm~400nm)의 레이저광을 집광해서 주사하는 것으로, 소망의 면적에 대해서 선택적으로 UV 조사를 행할 수가 있다. 이 경우에는, 상기 차광층을 이용할 필요가 없다.
제1의 기판(100)에 제2의 홈을 설치하는 경우, 다음과 같이 홈을 형성할 수가 있다. 제1의 기판이 실리콘 기판인 경우, 제2의 홈의 관통홈은, SF6 등의 분위기에서, 불소를 이용한 RIE에 의해 형성될 수 있다. 프리 래디칼종(free radical species)은 불소에 한정되는 것은 아니다. 웨트 에칭의 경우에는, NaOH나 KOH, TMAH 등을 이용할 수가 있다. 보다 상세하게 설명하면, 실리콘 기판(100)의 한 표면 상에 분리층(115)을 형성한 후, 실리콘 기판(100)의 다른 표면 상에, 홈을 형성하기 위한 마스크층을 레지스트를 이용해 형성하고, 마스크를 이용해서 실리콘 기판에 홈을 형성한다. RIE 등의 드라이 에칭과 웨트 에칭을 이용할 수도 있지만, 샌드 블라스터(sand blaster) 등을 이용할 수도 있다. 이 샌드 블라스터에 있어서, 노출 개소에 석영의 미립자 등을 내뿜어서 물리적으로 실리콘 기판의 일부를 파괴해서 홈을 형성한다. 이와 같은 관통홈은, 예를 들면 수백 미크론의 두꺼운 실리콘 웨이퍼에 형성될 수 있다. 관통홈의 형성에 있어서는, 측벽을 보호해서 애스펙트비(aspect ratio)를 열화시키지 않는다. 또, 이 방법은 유리 기판 등에도 용이하게 적용 가능하다. 이렇게 해서, 상기 화학적인 에칭 대신에, 샌드 블라스트(sand blasting)법 혹은 유체 에너지를 내뿜는 블로잉(blowing)법으로도 관통홈을 형성할 수가 있다. 레이저 드릴이나 마이크로 드릴을 이용하여 홈을 형성할 수도 있다.
상술한 바와 같이, 화합물 반도체층(106)에 제1의 홈(110)을 형성하고, 상기 제1의 홈(110)에 연결하는 제2의 관통홈(111)을 기판 100과 기판 103 중의 적어도 하나의 기판에 형성하는 기판 구조체를 준비할 수 있다. 도 1b는 이 기판 구조체를 나타낸다.
다음에, 제1의 홈(110)과 제2의 홈(111)을 통해서 에칭액과 에칭 희생층(105)을 접촉시켜서 에칭 희생층(105)을 에칭한다. 그것에 의해 기능성 영역 101 및 102로부터 화합물 반도체 기판(103)을 분리한다. 도 1c에 나타낸 것처럼 제1 및 제2의 기능성 영역(101, 102)을 갖는 제1의 기판(100)이 준비된다. 분리된 화합물 반도체 기판(103)은, 새롭게 화합물 반도체층을 포함한 기능성 영역을 형성하기 위해서 재사용될 수 있다. 제1의 홈 110이나 홈 111이 깊은 경우에는, AlAs 등의 에칭 희생층의 에칭에 의해 발생한 기포(수소)가, 홈의 출구를 폐쇄할 가능성이 있다. 이러한 경우에는, 에칭액이나 화합물 반도체 기판에, 연속적으로 혹은 단속적으로 초음파를 인가할 수 있다. 또, 애칭액(예를 들면, 플루오르화 수소산)에 알코올이나 웨팅 각(wetting angle)을 감소시키는 윤활재를 첨가해서 에칭 중에 기포의 발생을 억제 또는 제거할 수 있다.
후술하는 것처럼, 분리층을 통해서 기능성 영역이 그 위에 배치된 제1의 기판을 준비하는 방법은, 상기 방법에 한정되는 것은 아니다. 예를 들면, 기판 구조체의 계면 분리층의 측면 또는 그 근방에 유체를 내뿜어서 기판 구조체로부터 기판(103)을 분리하는 방법으로 제1의 기판을 준비할 수도 있다.
다음의 공정에서는, 선택적으로 이설되는 제1의 기능성 영역과, 제1의 기능성 영역이 이설되는 제2의 기판의 영역 중의 적어도 하나에 소정의 두께의 제1의 접합층을 부착한다(상기에 설명한 제1의 공정). 본 실시예에서는, 도 2a 및 2b에 나타낸 것처럼, 구동 회로를 갖는 실리콘 기판의 제2의 기판(200) 상에 제1의 접합층(205)을 설치한다. 우선, 도 2a에 나타낸 것처럼, 제2의 기판(200) 상에, 접합층(예를 들면, 유기 절연층)(205)을 형성한다. 그리고 나서, 제2의 기판(200) 상의 제1의 기능성 영역(101)의 이설 예정 영역에 대해서만 레지스트(206)로 마스킹을 행한다. 화학적인 에칭 혹은 RIE에 의해 에칭을 실시해서, 도 2b에 나타낸 것처럼, 제2의 기판(200)의 이설 예정 영역에만 접합층(205)을 형성하고, 레지스트(206)를 아쉐르(asher) 등으로 박리한다. 여기에서는, 접합층(205)의 두께는 2.0 미크론 정도이고, 그 표면은 충분히 매끄럽다. 이 정도의 두께가 있으면, 제1의 기능성 영역(101)과 접합층(205)을 접합하는 경우에, 제2의 기능성 영역(102)이 제2의 기판(200)의 표면에 대해서 강하게 눌리는 것을 방지할 수 있다.
본 실시예에 있어서는, 접합층의 두께가 1.0 미크론 내지 10 미크론 정도이다. 1.0 미크론 이하의 두께가 되면, 상기 접합 효과가 감소한다. 10 미크론 이상의 두께가 되면, 기능성 영역을 제2의 기판에 이설한 후에, 기능성 영역이 제2의 기판 상에 형성된 구동 회로 등에 금속 배선으로 전기적으로 접속될 때에 배선 절단 등의 문제가 일어날 가능성이 있다. 또, 본 실시예의 이설방법은, 도 2b에 나타낸 것처럼, 제1의 기능성 영역(101)이 이설되는 영역 이외의 제2의 기판(200)의 영역의 표면에 소정의 요철(208)을 형성하는 공정을 포함할 수 있다.
이러한 요철(208)에 의해, 만일 접합시의 응력에 의해, 제2의 기능성 영역(102)이 기판(200)의 표면과 접촉해도, 제2의 기능성 영역(102)과 기판(200)과의 접합을 보다 효과적으로 방지할 수 있다. 요철(208)은, 예를 들면, 제1의 접합층(205)을 형성할 때에 행해진 오버 에칭에 의해 형성될 수 있다. 요철(208)의 표면은, 접합층(205)의 표면보다 충분히 거칠다. 예를 들면, 접합층(205)의 표면의 매끄러움은, Rpv(요철의 피크와 최하점과의 차의 최대값)가 2nm 정도 이하이고, Ra(요철의 피크와 최하점과의 차의 평균값)가 0.2nm 정도 이하이다. 한편, 요철(208)의 표면 거칠기 Rpv가 2nm 정도 이상이며, 요철(208)의 Ra가 0.2 nm 정도 이상이다.
상술한 바와 같이, 제1의 기판(100) 상에 위치된 분리부(115) 위에는, 섬 형상의 복수의 기능성 영역 101 및 102가 설치되어 있다. 본 예에 있어서, 제2의 기판(200) 상의 상기 영역의 표면 상에는 요철(208)이 형성될 수 있다.
본 실시예에 있어서, 접합층(205)은, 유기 재료로 형성된다. 유기 재료로서는, 폴리이미드 등이 있다. 에폭시계 접착층을 사용할 수도 있다. 상술의 유기 재료층 대신에, 스핀 온 폴리머(spin-on-polymer)와 유기 SOG(spin-on glass)를 이용할 수도 있다. 이들 재료에 있어서, 산화 실리콘층 등의 무기계의 절연성의 산화층에 메틸기, 에틸기, 페닐기 등을 첨가해서, 가소성을 증가시킨다. 예를 들면, 제2의 기판(200)의 실리콘 기판 상 및/또는 내부에 회로 영역을 형성하는 경우에는, 다음과 같은 처리를 행할 수 있다. 유기 SOG를 이용해서, 상기 회로 영역의 평탄성 을 증가시키기 위한 산화 실리콘 절연층을 제2의 기판(200) 상에 소정의 두께로 형성해서 패터닝한다. 이 산화 실리콘 절연층은 대략 100℃의 프리베이크(pre-bake) 온도에서 일정한 점착성을 갖는다.
본 실시예에 있어서는, 프리베이크 처리 후에 이러한 접합층(205)의 표면의 점착성은 이후의 접합 공정에 있어서 효율적으로 접합을 행하는데 있어서 유리하다. 일반적으로, 택성(tackness)(점착성)은, 유기 절연물(예를 들면, 스핀 온 폴리머)에 함유되는 가수분해기인 실라놀(silanol)기, 유기 성분인 알콕시(alkoxy)기 등에 의해 나타나는 것으로 생각되고 있다. 이러한 성분은, 처리 온도에서 탈수 축합 반응(dehydration-condensation reaction)이 진행하기 때문에 웨이퍼끼리나 소자 간의 접합 또는 결합 강도를 강고(强固)한다. 또, 가소성에 대해서는, 유기 성분 중에서도, 비가수분해기가 고온(＞400℃)에서의 물질의 가소성의 안정성에 기여한다. 접합의 중요한 요소는, 표면 평탄성과 파티클이라고 생각된다. 이것에 대해서, 가소성과 택성을 갖는 유기 절연층을 설치하는 것으로, 디바이스 구조체가 존재하는 하지와 접합 표면에 사용되는 평탄성을 완화할 수가 있다.
또, 파티클의 영향에 대해서도, 그 가소성에 의해, 소정의 크기의 파티클을, 유기 절연층에 매립하는 것이 가능하다. 이 때문에, 실질적으로 파티클의 영향을 제거할 수가 있다. 가소성은 또한 층의 두께를 증가시켰을 경우에 축적되는 일그러짐(strain)을 크게 완화하는 역할을 한다. 가소성을 향상시키는 유기 성분의 양이 적고, 비교적 두꺼운 층(1미크론 이상)을 형성하면, 크랙(crack) 등의 결함이 발생하는 경우가 있다. 이러한 이유에 의해, 유기 SOG 중에 포함되는 가수분해기 및 비 가수분해기 중의 유기 성분량을, 약 1wt.% 이상 정도로 설정하면, 적절한 점착성 및 가소성을 얻을 수 있다. 따라서, 미크론 오더(micron order)의 두께를 갖는 층도 안정인 층일 수가 있다.
상술한 바와 같이, 제2의 기판(200)은, 예를 들면, 반도체 기판, 실리콘 기판, 표면에 산화층이 형성되어 있는 실리콘 웨이퍼, 전기 회로(예를 들면, 드라이버 회로)가 설치되어 있는 실리콘 웨이퍼 등이다. 드라이버 회로란, 예를 들면, LED가 화합물 반도체 다층을 포함해서 제조되는 경우에, 그 LED를 구동?제어하기 위한 회로이다. 실리콘 기판은, 이른바 CZ 웨이퍼뿐만 아니라 그 표면에 에피택셜 실리콘층을 갖는 기판일 수도 있다. 실리콘 기판 대신에, SOI(silicon-on-insulator) 기판을 이용할 수도 있다.
다음에, 제1의 기능성 영역(101)과 제2의 기판(200)을 제1의 접합층(205)에 의해 접합하는 제2의 공정과, 분리부(115)에서 제1의 기판(100)과 제1의 기능성 영역(101)을 분리하는 제3의 공정에 대해 설명한다. 도 3a에 나타낸 것처럼, 제2의 공정에 있어서는, 제1의 기판(100) 상에 설치된 분리부(115) 상의 제1의 기능성 영역(101)과 접합층(205)을 얼라인(align)해서 접합한다. 도 3b에 나타낸 것처럼, 제3의 공정에 있어서는, 제1의 분리부(115a)에 대해서 제1의 처리를 행함으로써, 제1의 기판(100)과 제1의 기능성 영역(101)을, 제1의 분리층(115a)에서 분리한다. 본 실시예에 있어서는, 제1의 분리층은 일정한 처리에 의해 분리 가능해진다. 일정한 처리는 제1의 분리층의 분해 혹은 결합 강도의 저하를 일으키는 처리를 의미한다. 여기에서는, 투명 기판(100)의 한 측면으로부터 UV광을 조사해서(즉, 제1의 처리) 제1의 분리층(115a)의 UV박리 점착층의 분해 혹은 결합 강도의 저하를 일으킨다. 이와 같이 함으로써, 제1의 기판(100)과 제1의 기능성 영역(101)을 분리한다. 차광층(117)이 존재하기 때문에, 제2의 기능성 영역(102)에 대응하는 분리부(115)의 일부에는 UV가 조사되지 않는다. 이 때문에, 제1의 분리층(115a)의 일부는 변경되지 않은 채로 존재하고, 도 3b에 나타낸 것처럼, 제2의 기능성 영역(102)은 제1의 기판(100) 상에 남아 있다. 제3의 공정에 있어서는, UV 레이저광을 미소 스폿(spot)에 집광해서 주사할 수도 있다.
본 실시예에서는, 차광층(117)을 생략하고, 전체적으로 광 조사를 행해서 제1의 분리층(115a)에서 제1의 기판(100)과 제1의 기능성 영역(101)을 분리하는 것도 가능하다. 이 경우에, 전체적으로 제1의 분리층(115a)의 분해 또는 결합 강도의 저하가 발생해서, 접합층(205)에 접합된 제1의 기능성 영역(101)은 제1의 기능성 영역(101)과 접합층(205) 간의 접합력으로 제1의 기판(100)으로부터 분리된다. 이 때, 제2의 기판(200)에 접합되어 있지 않은 제2의 기능성 영역(102)의 부분에서도, 분리부(115)의 UV박리 점착층(115a)의 점착력은 저하한다. 그러나, 제2의 기능성 영역(102) 상에는 제2의 기판(200)으로부터의 박리 힘(peeling force)이 작용하지 않기 때문에, 제2의 기능성 영역(102)은 제1의 기판(100) 상에 남게 된다.
이 방법은, 조건들(예를 들면, 분리층의 재료, 조사광의 파장, 광강도, 조사 시간 등)을 적절히 결정하면, 신뢰성을 유지하면서, 차광층을 사용하지 않고, 비교적 저비용으로 쉽게 행해질 수 있다. 전체적으로 UV 조사를 행하는 경우에는, i선(365nm) UV램프나 UV광을 발생하는 LED를 사용할 수가 있다. 이 경우에도, 분리 층(115)의 점착력이 약해진 UV박리 점착층(115a)에 의해 제1의 기판(100)에 남은 제2의 기능성 영역(102)을, 다음에 설명하는 것처럼 더욱더 다른 기판에 이설할 수가 있다. 다른 기판은 제2의 기판일 수 있고, 제2의 기능성 영역(102)은, 제1의 기능성 영역(101)이 이미 이설되었던 부분과 다른 제2의 기판(200)의 부분에 이설된다.
분리부(115)는, 다른 구성을 가질 수 있다. 예를 들면, UV박리 점착층(115a)과 열박리 점착층(115b)을 역전할 수도 있다. 분리부(115)는, UV박리 점착층이나 열박리 점착층과 감압(感壓) 박리 점착층으로 구성될 수도 있다. 또, 도 10에 나타낸 것처럼, 제1 및 제2의 기능성 영역(101, 102)에 각각 대응해서, 다른 특성을 갖는 분리층 120 및 121을 제1의 기판(100) 상에 부착할 수도 있다. 예를 들면, 한편이 UV박리 점착층이고, 다른 한편이 열박리 점착층이다. 또, 한편이 제1의 광박리 점착층이고, 다른 한편이 제1의 광박리 점착층과는 다른 파장의 광의 조사에 의해 분해 혹은 결합 강도의 저하가 일어나는 제2의 광박리 점착층이다. 또한, 한편이 제1의 열박리 점착층이고, 다른 한편이 제1의 열박리 점착층과는 다른 온도에서 분해 혹은 결합 강도의 저하가 일어나는 제2의 열박리 점착층이다.
제1 및 제2의 분리층을 포함한 분리부(115)는, 시트를 이용하는 대신에, 제1의 기판(100) 상에 증착 등으로 형성될 수도 있다. 좀더 구체적으로, 분리층은 열발포 캡슐(thermal foaming capsule)을 함유한 재료로 형성될 수 있다. UV박리 점착 재료는, UV 에너지 조사에 의해 가교가 절단되는 재료이거나, UV광 흡수에 의해 발포 가능한 캡슐을 함유하는 재료일 수 있다. 열박리 점착 재료로서는, REVALPH(NITTO DENKO제의 상품명) 등이 있다.
다음에, 제4 내지 제6의 공정에 대해서 설명한다. 제4의 공정에 있어서는, 제1의 기판(100)에 잔존하는 제2의 기능성 영역(102)과, 제3의 기판(300)(이것은 제2의 기판이어도 괜찮다) 상의, 제 2의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제2의 접합층(305)을 배열한다. 제5의 공정에 있어서는, 제2의 기능성 영역(102)과 제3의 기판(300)을 제2의 접합층(305)에 의해 접합한다. 제6의 공정에 있어서는, 제2의 분리층(115b)에 대해서 제2의 처리를 행함으로써, 제1의 기판(100)과 제2의 기능성 영역(102)을, 제2의 분리층에서 분리한다.
접합 방법에 있어서는, 기판을 복수의 칩 또는 복수의 활성층을 갖는 세그먼트들로 분할한 후에, 디바이스 회로를 내장하고 있는 실리콘 기판 웨이퍼에 순차적으로 이들 칩을 접합할 수 있다. 또한, 처리 시간을 한층 더 단축하기 위해서는, 전체 웨이퍼 간에 일괄해서 접합을 행할 수도 있다. 본 명세서에 있어서, 세그먼트는 기능성 영역을 이설할 때에 결정된 적어도 회로 단위를 구성하는 활성층을 포함하는 영역이다. 본 발명에 있어서, 서로 다른 사이즈의 기판 간의 이설의 경우에도, 이설을 복수회 반복함으로써 적은 손실로 기능성 영역을 이설할 수가 있다. 예를 들면, 제1의 기판인 4인치 기판으로부터, 기판을 분리해서 영역들을 각각 포함하는 복수의 세그먼트를 형성한다. 그 제1의 기판 상의 기능성 영역들을, 제2의 기판의 사이즈(예를 들면, 5, 6, 8, 혹은 12인치 실리콘 웨이퍼)에 따라 조밀하게 배열할 수 있다. 5, 6, 8, 혹은 12인치 제2의 기판 상의 제1의 이설 영역에, 제1의 기판 상의 기능성 영역들 중에서 제1의 이설 영역에 대응하는 기능성 영역만을 선 택적으로 이설한다. 그 후, 5, 6, 8, 혹은 12인치 제2의 기판 상의 나머지의 제2의 이설 영역에, 제1의 기판 상의 기능성 영역들 중에서 제2의 이설 영역에 대응하는 기능성 영역을 선택적으로 이설한다.
이와 같게 해서, 적은 손실로 조밀하게 배열된 기능성 영역들을 이설할 수가 있다. 이러한 방법은, 경제적인 관점에서, 비교적 작은 직경을 갖는 고가의 기판 재료와, 큰 직경으로 제작 및 이용 가능한 실리콘과 같은 비교적 저가의 기판 재료 간의 이설 등, 이종 기판, 이종 재료, 이종 디바이스 간의 이설에 있어서 유리하다. 또, 복수의 활성층을 세그먼트 상에 형성하고, 이들 활성층을 복수회 이설하면, 서로 다른 활성층들이 이설되는 큰 직경의 복수의 호스트 웨이퍼를 얻을 수 있다. 그 경제적인 효과는 한 번의 이설에 의해 취득된 웨이퍼보다 더 큰 효과를 기대할 수 있다.
제2의 기능성 영역(102)을 제3의 기판(300)에 이설하는 경우, 제1의 기능성 영역(101)의 이설과 거의 같은 처리를 할 수 있다. 즉, 도 4a에 나타낸 것처럼, 제3의 기판(300) 상에 제2의 접합층(예를 들면, 유기 절연층)(305)을 형성하고, 제2의 기능성 영역(102)의 이설 영역에만 레지스트층으로 마스킹을 실행한다. 그리고 나서, 화학적인 에칭 혹은 RIE로 에칭을 실행해서, 제3의 기판(300)의 이설 예정 영역에만 접합층(305)을 형성한다.
다음에, 도 4a에 나타낸 것처럼, 제2의 기능성 영역(102)과 제2의 접합층(305)을 얼라인해서 접합한다. 도 4b에 나타낸 것처럼, 제1의 기판(100)과 제2의 기능성 영역(102)을 제2의 분리층(115b)에서 분리한다. 여기에서는, 제2의 분리 층(115b)을 170℃ 정도로 가열해서(제2의 처리) 분리층(115)의 열박리 점착층(115b)의 분해 혹은 결합 강도의 저하를 일으킨다. 그 후, 레지스트(107)를 리프트 오프(lift-off)에 의해 제거한다.
분리부(115)의 UV박리 점착층(115a)과 열박리 점착층(115b)과의 배치 관계를 도 1a에 나타낸 것과는 반대로 할 수도 있다. 이러한 경우에, 예를 들면, 차광층(117)을 이용하지 않고, 도 3a 및 3b의 공정에서는, 제1의 기능성 영역(101)에 대응하는 분리층(115)의 일부분을 국소적으로 가열한다. 도 4a 및 4b의 공정에서는, 투명 기판(100)의 한 측면으로부터 UV광을 조사해서 분리부(115)의 UV박리 점착층의 분해 혹은 결합 강도의 저하를 일으킨다. 이것에 의해, 제1의 기판(100)과 제2의 기능성 영역(102)을 분리한다.
제2의 기능성 영역(102)을 제3의 기판에 이설하는 경우에는, 제1의 기판 상에 잔존하는 제2의 기능성 영역과, 제3의 기판 상의 제2의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제2의 접합층을 형성한다. 그리고 나서, 제2의 기능성 영역(102)과 제3의 기판(300)을 제2의 접합층(305)에 의해 접합하는 공정과, 제1의 기판(100)과 제2의 기능성 영역(102)을 제2의 분리층에서 분리하는 공정을 실행한다. 이 경우에도, 제3의 기판(300) 상의, 제2의 기능성 영역이 이설되는 영역 이외의 영역에 소정의 요철(308)을 형성하는 것이 가능하다(제7의 공정).
이상 설명한 것처럼, 제1의 분리층(115a)은 제1의 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 재료를 포함하고, 제2의 분리층(115b)은 제1의 온 도에서 분해 또는 결합 강도의 저하가 발생하는 재료를 포함한다. 이 경우에, 제3의 공정은, 제1의 분리층에 제1의 파장의 광을 소정의 시간 조사하는 공정을 포함하고(제1의 처리), 제6의 공정은, 제2의 분리층을 제1의 온도 이상의 온도로 소정의 시간 유지하는 공정을 포함한다(제2의 처리).
상기 설명한 것처럼, 제1의 분리층(115a)이 제1의 온도에서 분해 또는 결합 강도의 저하가 발생하는 재료를 포함할 수 있고, 제2의 분리층(115b)이 제1의 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 재료를 포함할 수 있다. 이러한 경우, 제3의 공정은 제1의 분리층을 제1의 온도 이상의 온도에서 소정의 시간 유지하는 공정을 포함하고(제1의 처리), 제6의 공정은, 제2의 분리층에 제1의 파장의 광을 소정의 시간 조사하는 공정을 포함한다(제2의 처리).
각각 다른 처리시에 분해 또는 결합 강도의 저하가 발생하는 재료를 함유하는 복수의 분리층을 포함한 분리부(115)를 이용하는 2개의 이설 방법을 설명한다. 우선, 도 5a 내지 6b에 나타낸 이설 방법을 설명한다. 이 방법에서는, 제1의 분리층(115a)과 제2의 분리층(115b)은, 서로 다른 온도에서 분해 또는 결합 강도의 저하가 발생하는 재료를 각각 포함한다. 여기에서는, 도 5a 및 5b에 나타낸 것처럼, 제3의 공정은 제1의 분리층(115a)을 제1의 온도 이상의 온도로 소정의 시간 유지하는 공정을 포함한다(제1의 처리). 이것에 의해, 제1의 기능성 영역(101)을 제1의 기판(100)으로부터 분리한다. 제1의 기판(100)은 투광성을 갖지 않아도 된다. 그리고, 도 6a 및 6b에 나타낸 것처럼, 제6의 공정은, 제2의 분리층(115b)을 제1의 온도 이상의 제2의 온도로 소정의 시간 유지하는 공정을 포함한다(제2의 처리). 이 것에 의해, 제2의 기능성 영역(102)을 제1의 기판(100)으로부터 분리한다.
제1의 온도와 제2의 온도의 차가 일정한 값 이상이면, 국소 가열에 의해 충분한 정밀도로 제1의 기능성 영역(101)을 제1의 분리층(115a)에서 제1의 기판(100)으로부터 선택적으로 분리할 수 있다. 즉, 제2의 분리층(115b)의 분해 또는 결합 강도 저하를 초래하지 않는다. 또, 국소 가열에 의해, 열전도가 발생해도 가열된 부분의 인접하는 영역에 있어서의 제1의 분리층(115a)의 분해 또는 결합 강도 저하가 나타나지 않는다. 제6의 공정에 있어서는, 제2의 온도 이상의 온도로 전체 구조체를 가열하면, 제2의 분리층(115b)에서 제2의 기능성 영역(102)이 제1의 기판(100)으로부터 분리되어, 제3의 기판(300)으로 이설된다.
다음에, 도 7a 및 8b에 나타낸 이설 방법을 설명한다. 이 방법에서는, 제1의 분리층(115a)과 제2의 분리층(115b)은 서로 다른 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 재료를 각각 포함한다. 여기에서는, 도 7a 및 7b에 나타낸 것처럼, 제3의 공정은, 제1의 분리층(115a)에 제1의 파장의 광을 소정의 시간 조사하는 공정을 포함한다(제1의 처리). 이것에 의해, 제1의 기능성 영역(101)을 제1의 기판(100)으로부터 분리한다. 제1의 기판(100)은 투광성을 가질 필요가 있지만, 제1의 기판(100) 상에 차광층을 설치할 필요는 없다. 그리고, 도 8a 및 8b에 나타낸 것처럼, 제6의 공정은, 제2의 분리층(115b)에 제1의 파장과는 다른 제2의 파장의 광을 소정의 시간 조사하는 공정을 포함한다(제2의 공정). 이것에 의해, 제2의 기능성 영역(102)을 제1의 기판(100)으로부터 분리한다. 그 후, 레지스트(107)를 리프트 오프에 의해 제거한다.
제1의 파장과 제2의 파장과의 차가 일정한 값 이상이면, 국소 조사로 충분한 정밀도로 제1의 기능성 영역(101)을 제1의 분리층(115a)에서 제1의 기판(100)으로부터 선택적으로 분리할 수 있다. 즉, 제2의 분리층(115b)의 분해 또는 결합 강도 저하를 초래하지 않는다. 또, 국소 조사로 인해, 조사된 부분의 인접하는 영역에 있어서의 제1의 분리층(115a)의 분해 또는 결합 강도 저하를 초래하는 일도 없다. 제6의 공정에 있어서는, 제2의 파장의 광을 전체 구조체에 조사하면, 제2의 분리층(115b)에서 제2의 기능성 영역(102)이 제1의 기판(100)으로부터 분리되어서 제3의 기판(300)으로 이설된다. 여기서, 제3의 공정에 있어서 보다 확실히 국소 조사를 실현하기 위해서, 도 3a에 나타낸 차광층을 이용할 수 있다.
제1 및 제2의 기능성 영역(101, 102)은 제1의 기판(100) 상에 어떤 섬 형상의 패턴으로 배열될 수 있다. 대표적으로는, 도 9b에 나타낸 것처럼, 섬 형상의 제1 및 제2의 기능성 영역(101, 102)은 기판(100) 상에 소정의 간격으로 배열된다. 이 경우, 예를 들면, 도 9a에 나타낸 것처럼, 제1의 기능성 영역(101)에 접합하는 영역(405)은 제2의 기판(200) 상에 소정의 간격으로 배열된다.
영역(405)은 접합층(205)의 스페이서와 CMOS 칩 에어리어를 포함하는 영역이다. 이러한 구성에 있어서, 제1의 기판(100) 상의 제1의 기능성 영역(101)만을 제2의 기판(200) 상의 접합층(205)의 스페이서에 이설했을 때, 다음의 식 1~3을 충족하면, 보다 효율적으로 이설을 실현할 수 있다.
l < or = L (식1)
W > w (식2)
W + S > w + s (식 3)
도 5a 및 5b에 나타낸 것처럼, 제1의 기판(1) 상의 제1 및 제2의 기능성 영역의 각각의 폭을 w, 각 기능성 영역의 길이를 l, 기능성 영역들 간의 간격을 s, 제1의 기능성 영역과 접속하는, 제2의 기판에 이설된 영역의 폭을 W, 제2의 기판 상의 영역의 길이를 L, 제2의 기판 상의 영역들 간의 간격을 S로 한다.
또, 이하의 식 4 내지 6을 충족하는 것도 좋다.
l = L (식4)
W = n×w (식5)
W＋S = n(w＋s) (식6)
여기서, n는 2이상의 정수를 나타낸다. 여기에서는, 제1의 기판(100) 상에 조밀하게 형성된 제1의 기능성 영역(101)을, 선택적으로 제2의 기판(200) 상의 접합층(205)의 영역에 예를 들면 n회 반복해서 이설할 수 있다. 이 경우에, 발광층 등의 기능성 영역을 회로 소자 등에 이설하는 경우에, 기능성 영역의 배열 및 채용가능한 개수는, 회로 소자의 배열에 의해 너무 제약되지 않는다. 따라서, 발광층 등의 형성에 활용할 수 있는 시드 기판의 면적 비율을 증가시킬 수 있다. 그 결과, 실리콘 웨이퍼보다 고가의 화합물 반도체 웨이퍼를 유효하게 이용하는 것이 가능하다. 복합적인 다기능 소자 집적회로의 제조시, 보다 유리한 경제 효과를 얻을 수가 있다.
여기에서는, 도 5a에 나타낸 제2의 실리콘 기판(200)은, CMOS 칩을 갖는 제3의 기능성 영역(405)을 포함하고, 제1의 기능성 영역(101)은, 접합층(205)을 거쳐 제3의 기능성 영역과 접합 혹은 접속한다. 마찬가지로, 제3의 기판은 제4의 기능성 영역을 갖고, 제2의 기능성 영역(102)은, 접합층을 통해서 제4의 기능성 영역과 접합한다.
또, 도 1a에 나타낸 시드 기판(103) 상에는, 에칭 희생층과 화합물 반도체 다층을 교대로 반복해서 형성할 수도 있다. 이러한 경우, 반복해서 제1의 기판에의 화합물 반도체 다층의 이설을 실행할 수가 있다. 물론, 에칭 스톱층, 에칭 희생층 및 화합물 반도체 다층을 교대로 반복해 형성할 수도 있다. 이 경우에, 시드 기판상에서의 에피택셜 성장을 위한 열이력의 회수는 복수회가 아니다.
또, 제2의 기판이나 제3의 기판에 이설된 기능성 영역을 전면적으로 최종적인 제4의 기판에 이설하는 것이 가능하다. 이 경우에, 제2의 기판이나 제3의 기판은 제1의 기판과 마찬가지로 임시 캐리어(temporary carrier) 기판이지만, 최종적인 이설 기판은 아니다. 이러한 이설방법에서는, 다음과 같은 공정이 실행된다. 제2의 공정에 있어서는, 제1의 기능성 영역과 제2의 기판은, 소정의 처리시에 분리 가능해지는 제3의 분리층의 제1의 접합층에 의해 접합된다. 예를 들면, 도 3a에 있어서의 유기 절연층의 접합층(205)을, 도 1a에 나타낸 분리부(115)와 같은 분리층으로 교체한다. 그리고 나서, 이하의 제8 내지 제10의 공정을 수행한다. 제8의 공정에서는, 제3의 분리층에 의해 제2의 기판에 접합된 제1의 기능성 영역과 제4의 기판 중의 적어도 하나에 소정의 두께의 제3의 접합층을 설치한다. 이 제3의 접합층의 형성방법은, 상기 접합층의 형성방법과 거의 같다. 그렇지만, 패터닝은 이용하지 않는다. 제9의 공정에서는, 제2의 기판 상의 모든 기능성 영역과 제4의 기판 을 제3의 접합층에 의해 접합한다. 제10의 공정에서는, 제2의 기판과 기능성 영역을 제3의 분리층(즉, 제1의 접합층)에서 분리한다. 이 제3의 분리층은, 선택적으로 분리 가능한 상태로 할 필요가 없기 때문에, 제2의 분리층은 그 구성이 전술의 분리층보다 단순할 수도 있다. 또, 임시의 제2의 기판은, 전술의 제1의 기판과 같은 재료로 형성될 수 있지만, 차광층은 필요가 없다.
제2의 기능성 영역에 대해서, 동일한 처리를 행할 수 있다. 제5의 공정에 있어서는, 제2의 기능성 영역과 제3의 기판은, 소정의 처리시에 분리 가능해지는 제4의 분리층의 제2의 접합층을 통해서 접합된다. 그리고 나서, 이하의 제11 내지 제13의 공정을 수행한다. 제11의 공정에서는, 제3의 기판 상의 제2의 기능성 영역과 제5의 기판 중의 적어도 하나에 소정의 두께의 제4의 접합층을 설치한다. 제12의 공정에서는, 제3의 기판 상의 모든 제2의 기능성 영역과 제5의 기판을 제4의 접합층에 의해 접합한다. 제13의 공정에서는, 제3의 기판과 제2의 기능성 영역을 상기 제4의 분리층(즉, 제2의 접합층)에서 분리한다.
이 방법에 있어서, 임시의 제1의 기판(100) 상의 복수의 기능성 영역을 선택적으로 복수의 임시의 기판에 각각 이설한다. 그 후, 각 임시의 기판 상의 모든 기능성 영역을 전면적으로 최종적인 각 기판에 이설한다. 이 방법은 임시의 기판의 개수가 증가하기 때문에 우회적인 방법인 것처럼 생각되지만, 경우에 따라서는, 작업의 흐름이 스무스(smooth)하게 되어 효율적으로 이설을 진행할 수 있다.
이하, 이설방법, LED 어레이, LED 프린터 헤드, 및 LED 프린터에 대한 특정 예를 설명한다.
기능성 영역을 갖는 제1의 기판을 준비하는 공정을 포함하는 제1의 예를 도 11 내지 도 14를 참조하여 설명한다. 도 11에 있어서, 참조번호 1000은 기판(예를 들면, 화합물 반도체 기판 혹은 Ge 등의 기판)이다. 참조번호 1009는 에칭 스톱층, 참조번호 1010은 에칭 희생층, 참조번호 1020은 화합물 반도체 다층이다. 또, 참조번호 1025는 화합물 반도체 기판(1000) 상의 화합물 반도체 다층(1020)을 섬 형상의 영역으로 분할하기 위한 제1의 홈이다. 에칭 스톱층(1009)은 필요에 따라서 설치될 수 있다.
또, 참조번호 2000은 제1의 기판(예를 들면, 실리콘 기판), 참조번호 2005는 제1의 기판(2000)에 형성된 제2의 홈, 참조번호 2010은, 분리층이다. 제3의 홈(2006)은 분리층(2010)에 형성되어 있다. 제3의 홈(2006)은 제2의 홈(2005)과 접속한다. 본 예에 있어서, 도 11에 나타낸 제1의 홈(1025)의 폭과 간격은 제2의 홈(2005)의 폭과 간격과 동일하지만, 제1의 홈(1025)의 폭은 제2의 홈(2005)의 폭보다 크게 할 수도 있다. 제1의 홈(1025)과 홈(2005)이 연결되어야 하기 때문에, 화합물 반도체층의 폭은, 실리콘 기판(2000)을 관통하는 홈(2005)들 간의 간격보다 좁게 하는 것이 바람직하다. 제1의 기판(2000)은 실리콘 기판에 한정되지 않는다. 상술한 바와 같이, 그것은 유리 기판 등일 수도 있다.
도 11에 있어서, 제1의 홈(1025)의 폭은, 예를 들면, 수 미크론 내지 수백 미크론이다. 또, 제2의 홈(2005)의 폭은, 예를 들면, 수 미크론 내지 수백 미크론이다. 제2의 관통홈은, 에칭액이 쉽게 침투될 수 있도록 50 미크론 이상, 보다 바람직하게는 100 미크론 이상, 더욱 바람직하게는 200 미크론 이상일 수 있다. 단, 제1의 기판(2000)의 두께에도 의존한다. 또, 소자 영역을 가능한 한 감소시키지 않도록 관통홈(2005)의 위치를 결정하는 것이 중요하다. 이 때문에, 칩 분리 폭을 갖는 스크라이브 라인(scribe line)과 관통홈(2005)의 위치를 얼라인할 수 있다. 실리콘 회로 상의 와이어 본딩 패드(도 13 참조)가 실리콘 회로의 소자보다 큰 면적을 차지하는 경우가 많이 있다. 이 경우, 패드 영역은, 소자가 이설되는 영역이 될 수 없다. 이 때문에, 해당 패드 영역을 실리콘 회로 칩의 단부에 집결시키면, 그 집결된 영역에 대응하는 제1의 기판의 영역을 관통홈의 형성에 이용할 수 있다.
도 12는, 도 11에 있어서의 라인 a1－b1을 따라 취한 단면을 나타내고 있다. 도 12로부터 분명한 것처럼, 화합물 반도체 기판(1000) 상에 섬 영역으로 화합물 반도체 다층(1020)을 분할한다. 이 섬 영역은, 그 주위 영역으로부터 돌출해 있다. 화합물 반도체 다층(1020)은, 소망의 패턴으로 분할되므로, 그 분할된 형상은 도 12에 나타낸 것과 같은 구형의 형상이거나 아닐 수도 있다. 제1의 홈(1025)은 화합물 반도체 다층(1020)의 섬 영역 사이의 공간이다. 도 12 내지 도 14에서는, 도 11과 같은 소자는 도 11과 같은 참조번호로 표시되어 있다.
도 13은, 도 11에 있어서의 라인 a2－b2을 따라 취한 단면을 나타내고 있다. 도 13에 나타낸 것처럼, 실리콘 기판(2000)에는, 홈(2005)이 형성되어 있다. 반도체 기판홈(2005)은, 적적한 간격을 두고 형성되어 있다. 이와 같이 관통홈을 배치함으로써, 예를 들면 실리콘 웨이퍼의 강성을 매우 저하시키지 않는다. 따라서, 그 후의 처리에 있어서의 핸들링이 쉬워진다. 도 14는, 제1의 홈(1025)과 반도체 기판의 홈(2005)과의 위치 관계와, 화합물 반도체 다층(1020)의 섬 영역이 반도체 기판 의 홈(2005) 사이의 부분에 배치되는 방식을 나타낸다. 도 14에서는, 분리층(2010), 에칭 스톱층(1009), 및 에칭 희생층(1010)은 생략되어 있다. 도 14에 나타낸 것처럼, 도 12의 부재와 도 13의 부재를 겹쳐 쌓을 경우, 관통홈(2005) 사이의 위치에 볼록 형상의 섬(1020)이 오게 된다.
물론, 이 구성은 볼록 형상의 섬(1020)을 지지할 수가 있으면, 도 13 및 도 14에 나타낸 것에 한정되는 것은 아니다. 예를 들면, 볼록 형상의 섬(1020)의 긴 방향에 직교하거나 혹은 볼록 형상의 섬(1020)과 교차하는 식으로 관통홈(2005)을 배열할 수도 있다.
본 예에 있어서는, 상술한 바와 같이, 시드 기판(1000), 에칭 희생층(1010), 화합물 반도체 다층(1020), 분리층(2010), 및 제1의 기판(2000)을 포함하는 기판 구조체를 준비한다. 제1의 기판(2000)과 분리층(2010)을 관통하고 있는 제2의 홈(2005)과 제3의 홈(2006)을 통해서, 에칭액을 상기 구조체 내부에 침투시킬 수 있다. 이렇게 해서, 에칭액과 에칭 희생층(1010)을 접촉시키는 것으로 에칭 처리를 행하고, 상기 기판 구조체로부터 시드 기판(1000)을 분리한다.
도 11에 있어서, 제1의 홈(1025)은, 에칭 희생층(1010)을 관통하고 있지만, 제1의 홈(1025)은 에칭 희생층(1010)을 관통하지 않아도 된다. 에칭액에 에칭 희생층(1010)을 노출시키는 것은 중요하다.
이 에칭 스톱층(1009)은 필요에 따라서 사용하면 된다. 시간적으로 에칭의 진행의 정도를 엄밀하게 관리하는 경우에는, 이 에칭 스톱층은 생략될 수 있다.
상기 이설 방법에 있어서, 예를 들면, LED를 제작하는 경우, 다음과 같은 화 합물 반도체 다층을 형성한다. p형 GaAs 기판(시드 기판) 상에, p－AlAs층(에칭 희생층)을 형성하고, 그 에칭 희생층 위에 화합물 반도체 다층으로서 이하의 층을 형성한다. 즉, p형 GaAs 컨택트층, p형 AlGaAs 클래딩(cladding)층, p형 AlGaAs 활성층, n형 AlGaAs 클래딩층, 및 n형 GaAs 컨택트층을 적층한다. 희생층과 화합물 반도체 기판 사이에는, 에칭 스톱층으로서 AlInGaP를 형성할 수도 있다.
황산으로 GaAs층과 AlGaAs층을 에칭하는 경우, AlInGaP층에서 에칭을 스톱한다. 그 후에, AlInGaP층을 염산으로 제거한다. 암모니아 및 과산화수소로 GaAs층과 AlGaAs층을 에칭하는 경우에는, AlAs가 스톱층으로서 사용될 수 있다.
화합물 반도체 다층의 재료로서는, 상기의 GaAs계 대신에, 예를 들면, AlGaInP계, InGaAsP계, GaN계, AlGaN계, InAlGaN계가 사용될 수 있다.
또, 화합물 반도체 다층 상에는, 금속층과 DBR 미러의 적어도 하나를 설치할 수도 있다. 금속층은, 예를 들면, Au, Ti, Al 등으로 형성될 수 있다. 금속층의 재료는, LED의 발광 파장에 따라 선택될 수 있다. 600nm－800nm의 적색계 LED를 제조하면, Au, Ag 등이 높은 반사율을 갖는 재료로서 사용될 수 있다. 360nm 부근의 청색계 LED의 경우에는, Al가 사용될 수 있다.
DBR 미러는, 예를 들면, GaAs계의 화합물 반도체 재료에 대해서 AlAs층과 AlGaAs층을 교대로 복수회 형성한 구조체로 구성될 수 있다. 혹은, Al 산화물층과 Al0.2Ga0.8As층을 교대로 형성한다. 알루미늄 산화물을 에피택셜 성장으로 형성하는 것은 어렵기 때문에, AlxGa1-xAs에 있어서의 x의 값을 0.2와 0.8 사이에서 교대로 변 경함으로써 굴절률을 조절할 수 있다.
또, 화합물 반도체 다층을 이용해서 LED 소자를 제조하는 경우에는, 헤테로 접합형의 LED 대신에, 호모 접합형의 LED를 채용할 수도 있다. 이 경우, 각 층을 에피택셜 성장에 의해 형성한 후, 고체 확산법에 의해 불순물 확산을 실시해서 활성층 내에 pn 접합을 형성한다. 컨택트는, 컨택트층과 p측 혹은 n측 전극과의 오믹 컨택트를 성립하기 위해서, 활성층을 사이에 둔 클래딩층보다 높은 불순물 농도를 가질 수 있다.
이 제1의 예에 있어서도, 상기 설명한 것과 같이 준비된 제1의 기판 상의 복수의 기능성 영역은, 서로 다른 처리시에 분해 또는 결합 강도의 저하가 발생하는 각 재료를 함유하는 복수의 분리층을 포함하는 분리부의 존재로 인해, 고정밀하게 다른 기판에 선택적으로 이설될 수 있다.
도 15a 내지 15d를 이용해서, 기능성 영역을 갖는 제1의 기판을 준비하는 공정을 포함하는 제2의 예를 설명한다. 도 15a의 공정(계면 분리층 형성 공정, 반도체층 형성 공정)에 있어서, Ge 기판과 같은 시드 기판(504) 상에, 헤테로 에피택셜 성장에 의해 반도체층(예를 들면, InGaAs)의 계면 분리층(505)을 형성한다. 반도체층의 격자 정수 및/혹은 열팽창 계수는 기판(504)과 다르다. 그 다음에, 계면 분리층(505) 상에 GaAs 등의 반도체층(506)을 형성한다. 분리층(505)은 상술한 희생층에 대응한다.
다음에, 도 15b에 나타낸 접합 공정에 있어서, 시드 기판(504) 상의 반도체층(506)을, Si 등의 제1의 기판(507) 상에 형성된 분리층(510)에 접합해서 복합 구 조체(508)를 얻는다. 이 분리층(510)은 상기에 설명한 분리층일 수도 있다.
도 15c의 분리 공정에 있어서, 계면 분리층(505)의 내부, 및/또는 계면 분리층(505)과 반도체층(506)과의 계면, 및/또는 계면 분리층(505)과 시드 기판(504)과의 계면에 면내(in surface) 방향으로 연장되는 균열(crack)이 발생한다. 이렇게 해서, 반도체층(506) 및 제1의 기판(507)을 복합 구조체(508)로부터 분리한다. 이상의 공정에 있어서, 반도체층(506)이 시드 기판(504)으로부터 제1의 기판(507)으로 이설된다. 도 15d에 나타낸 것처럼, 분리층(510)과 반도체층(506)을 그 위에 갖는 제1의 기판(507)으로 구성된 기판 구조체(509)를 얻을 수 있다.
상기의 공정에 있어서, 계면 분리층(505)의 내부, 및/또는 계면 분리층(505)과 반도체층(506), 및/또는 계면 분리층(505)과 시드 기판(504)은 격자 정수 및/또는 열팽창 계수가 서로 다르며, 광조사 또는 가열 등을 통해 복합 구조체(508)의 전체, 또는 그 일부(예를 들면, 계면 분리층(505) 및/또는 계면 분리층(505)과 반도체층(506)과의 계면, 및/또는 계면 분리층(505)과 시드 기판(504)과의 계면)에, 분리 유발력(separation inducing force)을 발생시킨다. 복합 구조체(508)의 내부에 생긴 일그러짐 에너지를 이용해서, 복합 구조체(508)로부터 반도체층(506) 및 제1의 기판(507)을 분리할 수가 있다. 홈을 형성해서 반도체층(506)을 복수의 섬 형상의 기능성 영역으로 분리한다. 도 15b의 접합 공정 전에, 홈을 형성해서 반도체층(506)을 복수의 섬 형상의 기능성 영역으로 분리할 수도 있다.
시드 기판(504)은, 단결정 재료로 형성될 수 있다. 시드 기판(504)은, Ge 대 신에, 예를 들면, Al2O3, SiC, GaAs, InP, 혹은 Si로 형성될 수도 있다. 상술한 격자 정수 및/또는 열팽창 계수를 갖는 계면 분리층(505)은, InGaAs, GaN, InGaN, AlGaN, AlN, AlAs, AlGaAs, InAlAs, InGaAlP, InGaAsP, 혹은 InGaP 등의 화합물 반도체 재료로 구성될 수 있다.
반도체층(506)은, GaAs, GaN, AlGaAs, InP, InGaN, AlGaN, AlN, AlAs, InGaAs, InAlAs, InGaAlP, InGaAsP, 혹은 InGaP 등의 재료를 포함한 화합물 반도체 재료로 구성될 수 있다. 제1의 기판(507)은, Si 등의 반도체 기판, Al, Cu, Cu－W 등의 금속 기판, 유리 등의 절연성 기판, 플라스틱 등의 가요성 기판으로 형성될 수 있다.
복합 구조체(508)로부터 반도체층 및 제1의 기판을 분리하는 공정에서는, 계면 분리층(505) 또는 그 근방에 유체(액체 또는 기체) W를 내뿜을 수도 있다. 상술한 위치에 유체 W를 주입함으로써, 복합 구조체의 주입 부분에 균열을 발생시켜서, 상기의 분리를 실시할 수가 있다.
이 제2의 예에 있어서도, 상술한 바와 같이 준비된 제1의 기판 상의 복수의 기능성 영역이, 상술한 복수의 분리층을 포함하는 분리부의 존재로 인해, 고정밀하게 다른 기판에 각각 선택적으로 이설될 수 있다.
상기의 이설 방법을 이용해 제조되는 LED 어레이에 관한 제3의 예를 설명한다. 상기의 이설 방법을 이용하는 것으로, 도 16에 나타낸 LED 어레이를 얻을 수 있다. 도 16은, 프린트 회로 기판(5000) 상에 구동 회로와 LED 어레이(4000)가 접 속 및 배치된 구성을 나타낸다. 구동 회로와 LED 어레이는, 이하의 방식으로 취득될 수 있다. 도 9a에 나타낸 것과 같이 실리콘 기판 상에 복수의 LED 소자를 형성하고, 실리콘 기판을 다이싱에 의해 분할함으로써 취득된 복수의 부분을 프린트 회로 기판(5000) 상에 배열한다. 각 LED 소자와 각 구동 회로의 단면 구성은, 후술하는 도 17의 LED 발광 영역을 포함한 LED 소자와 구동 회로와 같다.
도 16의 구성에서는, 복수의 LED 어레이/구동 회로(4000)를 프린트 회로 기판(5000) 상에 선형으로 배열한다. LED 어레이/구동 회로(4000)에 있어서, LED 소자와 드라이버 IC의 구동 소자는 도 17에 나타낸 것처럼 전기적으로 접속되어 있다. 필요에 따라 LED 어레이(4000)에 대향해서 로드(rod) 렌즈 어레이(예를 들면, SLA：Selfoc lens array)(3000)를 실장할 수 있다. 이렇게 함으로써, LED 프린터 헤드를 제조할 수가 있다. 선형으로 배열된 LED 어레이(4000)로부터 방출된 빛은 로드 렌즈 어레이(3000)에 의해 집광되어서 LED 어레이에 의한 화상 형성을 달성한다.
실리콘 기판 상에 금속층이나 DBR 미러를 개재시켜서 LED 소자 구성층을 형성하는 경우에는, 그 지향성의 향상에 의해, 미세한 광 스폿(light spot)이 취득될 수 있다. 그러한 경우에, 로드 렌즈 어레이를 이용하지 않고, LED 프린터 헤드를 셋업(set up)할 수도 있다.
도 17에 나타낸 것처럼, 드라이버 IC(구동 회로)와 LED 소자 간의 접속 구성에 있어서는, 실리콘 기판에 직접 드라이버 IC를 내장해서 LED 소자와 접속할 수가 있다. 도 17의 구성에 있어서, 드라이버 IC를 구성하는 MOS 트랜지스터(7060)를 포 함한 실리콘 기판(7000) 상에, 유기 재료의 절연층(7010)(도 3a 및 3b의 접합층(205) 참조)이 형성되어 있다. 절연층(7010) 상에, 화합물 반도체 다층을 포함하는 LED 발광 영역(7070)이 설치되어 있다. 또, 참조번호 7080은 다른 절연층, 참조번호 7050은, MOS 트랜지스터(7060)의 소스 또는 드레인 영역을 형성하는 와이어 본딩 패드이다. 이러한 구성은, 예를 들면, 도 3b에 나타낸 것과 같은 제2의 기판(200)의 구성으로부터 제작될 수가 있다
매트릭스 구동을 위한 구성의 일례를, 도 18에 나타낸다. 도 18에 있어서의 발광소자 어레이 회로(8500)는 전극수를 줄이기 위한 시분할 방식으로 구동 가능하다. 도 18에 있어서, 참조번호 8011은 n측 전극, 참조번호 8017은 p측 전극, 참조번호 8021은 n형 AlGaAs 상의 절연층, 참조번호 8022는 p형 GaAs 컨택트층 상의 절연층, 참조번호 8023은 발광 영역이다.
본 발명의 이설 방법을 이용하는 것으로, 상술한 저비용의 고성능 LED 어레이와 LED 프린터 헤드를 실현할 수가 있다.
상기 설명한 LED 프린터 헤드를 이용한 LED 프린터의 예를 도 19a에 나타낸다. 이 LED 프린터는, LED 프린터 헤드, 감광 드럼, 및 대전기를 포함한다. 화상 형성 유닛은 LED 프린터 헤드의 광원으로부터의 광빔을 이용해서 감광 드럼에 정전 잠상을 형성한다.
LED 프린터의 구성을 나타내는 개략 단면도의 도 19a에 있어서, 프린터 본체(8100)의 내부에는, 시계회전 방향으로 회전 가능한 감광 드럼(8106)이 설치되어 있다. 감광 드럼(8106)의 위쪽에는, 감광 드럼을 노광하기 위한 LED 프린터 헤 드(8104)가 설치되어 있다. LED 프린터 헤드(8104)는, 화상 신호에 따라 각각 발광하는 복수의 발광 다이오드를 갖는 LED 어레이(8105)와, 각각의 발광 다이오드의 발광 패턴을 감광 드럼(8106) 상에 결상시키는 로드 렌즈 어레이(8101)를 포함한다. 로드 렌즈 어레이(8101)는, 상기 설명한 구성을 갖고 있다. 로드 렌즈 어레이(8101)에 의해, 발광 다이오드의 결상면과 감광 드럼(8106)의 표면은 일치하도록 되어 있다. 즉, 발광 다이오드의 발광면과 감광 드럼의 감광면과의 광학적 공역 관계는, 로드 렌즈 어레이에 의해 달성된다.
감광 드럼(8106)의 주위에는, 감광 드럼(8106)의 표면을 균일하게 대전시키는 대전기(8103)와, 프린터 헤드(8104)에 의한 노광 패턴에 따라 감광 드럼(8106)에 토너를 부착시켜 토너 화상을 형성하는 현상기(8102)가 설치되어 있다. 또, 토너 화상을 카피 용지 등의 전사재에 전사하는 전사 대전기(8107)와, 전사 후에 감광 드럼(8106) 상에 잔류하고 있는 불필요한 토너를 회수하는 클리닝부(8108)도 더 설치되어 있다.
또, 프린터 본체(8100)에는, 전사재를 적재하는 용지 카세트(8109), 이 전사재를 감광 드럼(8106)과 전사 대전기(8107)와의 사이의 위치에 공급하는 급지부(8110)가 설치되어 있다. 또, 전사된 토너 화상을 전사재에 정착시키기 위한 정착기(8112), 전사재를 정착기(8112)에 반송하는 반송부(8111), 및 정착 후에 배출된 전사재를 지지하는 배지 트레이(8113)가 설치되어 있다.
다음에, LED 컬러 프린터의 예를 설명한다. 이 LED 컬러 프린터는 복수의 LED 프린터 헤드, 감광 드럼, 대전기, 및 LED 프린터 헤드를 광원으로서 이용해서 감광 드럼에 정전 잠상을 형성하는 화상 형성 유닛을 포함한다. 도 19b는, LED 컬러 프린터의 개략적인 구성을 나타낸다. 도 19b에 있어서, 참조번호 9001, 9002, 9003, 9004는 각각 마젠타(M), 시안(C), 옐로우(Y), 및 블랙(K)의 각 감광 드럼을 나타낸다. 참조번호 9005, 9006, 9007, 9008은 각 LED 프린터 헤드이다. 참조번호 9009는, 전사재를 반송함과 동시에 이 전사재를 각 감광 드럼 9001, 9002, 9003, 9004에 접촉하기 위한 반송 벨트이다. 참조번호 9010은 급지용의 레지스트레이션 롤러(registration roller)이고, 참조번호 9011은 정착 롤러이다.
또, 참조번호 9012는, 반송 벨트(9009)에 전사재를 흡착 지지하기 위한 차저(charger)이고, 참조번호 9013은 전하 제거장치이며, 참조번호 9014는 전사재의 선단 검출용 센서이다.
상기 설명한 바와 같이, 본 발명의 이설 방법을 이용하는 것으로, GaAs 기판 등의 시드 기판을 효율적으로 이용 및 재이용할 수 있다. 또, 기능성 영역을, 높은 신뢰도로 선택적으로 이설할 수 있으므로, 저비용의 고성능 LED 어레이, LED 프린터 헤드, LED 프린터 등을 제공할 수가 있다.
본 발명은, 반도체 소자들이 반도체 기판 상에 하나의 어레이로 배열되어 있는 어레이 소자, 반도체 기판 상에 형성된 LED 소자들을 이용한 LED 프린터, 반도체 기판 상에 형성된 LED 소자들을 이용한 표시장치, 광학 트랜스시버 소자 및 광학 리시버 소자의 제조 등에 적용 가능하다. 광학 리시버 소자의 경우에는, 신뢰할 수 있는 스캐너를 제공할 수 있다.
본 명세서에서 설명한 것을 제외하고, 도면에 개략적으로 나타내거나 블럭 형태로 나타낸 다양한 구성소자들은 개별적으로 잘 알려져 있고, 그들의 내부 구성 및 동작은 본 발명의 최상의 모드를 설명하거나 이용하는데 있어서 중요하지 않다.
본 출원은 전체 내용이 본 명세서에 참고로 포함되어 있는 2008년 11월 4일자로 제출된 일본국 공개특허공보 특개2008-282680로부터 우선권을 주장한다.
도 1a 내지 1c는 본 발명에 따른 이설 방법의 실시예에 있어서 제1의 기판을 준비하는 공정을 나타내는 단면도이다.
도 2a 및 2b는 본 발명에 따른 이설 방법의 실시예에 있어서 접합층을 형성하는 공정을 나타내는 단면도이다.
도 3a 및 3b는 본 발명에 따른 이설 방법의 실시예에 있어서 제1의 기판 상의 제1의 기능성 영역을 선택적으로 제2의 기판에 이설하는 공정을 나타내는 단면도이다.
도 4a 및 4b는 본 발명에 따른 이설 방법의 실시예에 있어서 제1의 기판 상의 제2의 기능성 영역을 선택적으로 제3의 기판에 이설하는 공정을 나타내는 단면도이다.
도 5a 및 5b는 본 발명에 따른 이설 방법의 다른 실시예에 있어서 제1의 기판 상의 제1의 기능성 영역을 선택적으로 제2의 기판에 이설하는 공정을 나타내는 단면도이다.
도 6a 및 6b는 본 발명에 따른 이설 방법의 다른 실시예에 있어서 제1의 기판 상의 제2의 기능성 영역을 선택적으로 제3의 기판에 이설하는 공정을 나타내는 단면도이다.
도 7a 및 7b는 본 발명에 따른 이설 방법의 또 다른 실시예에 있어서 제1의 기판 상의 제1의 기능성 영역을 선택적으로 제2의 기판에 이설하는 공정을 나타내는 단면도이다.
도 8a 및 8b는 본 발명에 따른 이설 방법의 또 다른 실시예에 있어서 제1의 기판 상의 제2의 기능성 영역을 선택적으로 제3의 기판에 이설하는 공정을 나타내는 단면도이다.
도 9a는 제2의 기판 상의 복수의 이설 예정 영역을 나타내는 평면도이다.
도 9b는 제1의 기판 상의 복수의 기능성 영역을 나타내는 평면도이다.
도 10은 제1의 기판의 표면 상에 패터닝된 복수의 분리층의 조합을 나타내는 단면도이다.
도 11은 본 발명에 따른 이설 방법의 제1의 실시예에 있어서 제1의 기판을 준비하는 공정을 나타내는 단면도이다.
도 12는 도 6의 a1－b1 단면을 한 측면에서 본 평면도이다.
도 13은 도 6의 a2－b2 단면을 한 측면에서 본 평면도이다.
도 14는 제1의 홈과 반도체 기판의 홈과의 위치 관계를 나타내는 것과 동시에, 섬 형상의 화합물 반도체 다층이 반도체 기판의 홈들 사이에 배치되는 것을 나타내는 분해 사시도이다.
도 15a 내지 15d는 본 발명에 따른 이설 방법의 제2의 실시예에 있어서 제1의 기판을 준비하는 공정을 나타내는 단면도이다.
도 16은 LED 프린터 헤드의 예를 나타내는 사시도이다.
도 17은 Si 기판에 직접 형성된 드라이버 회로를 LED 소자에 접속한 상태를 나타내는 단면도이다.
도 18은 전극수를 줄일 수 있도록 시분할 방식으로 구동 가능한 발광소자 어 레이 회로를 나타내는 평면도이다.
도 19a는 LED 프린터의 구성예를 나타내는 도면이다.
도 19b는 LED 컬러 프린터의 구성예를 나타내는 도면이다.
도 20a는 종래예에 있어서의 하나의 기판 상의 복수의 이설 예정 영역을 설명하는 평면도이다.
도 20b는 종래예에 있어서의 제2의 기판 상의 복수의 기능성 영역을 설명하는 평면도이다.

Claims (21)

  1. 제1의 기판 상의, 서로 다른 처리시에 분해 또는 결합 강도의 저하가 발생하는 각 대응 재료를 포함하는, 순차적으로 형성된 제1 및 제2의 분리층을 포함한 분리층에 접합된 제1의 기능성 영역 및 제2의 기능성 영역과, 제2의 기판 상의, 상기 제1의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제1의 접합층을 배치하는 단계와,
    상기 제1의 접합층을 통해서 상기 제1의 기능성 영역을 상기 제2의 기판에 접합하는 단계와,
    상기 제1의 분리층에 대해서 제1의 처리를 행해서 상기 제1의 기판과 상기 제1의 기능성 영역을 상기 제1의 분리층에서 분리하는 단계와,
    상기 제1의 기판 상의 상기 제2의 기능성 영역과, 상기 제2의 기판 상의, 상기 제2의 기능성 영역이 이설되는 영역 혹은 제3의 기판 상의, 상기 제2의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제2의 접합층을 배치하는 단계와,
    상기 제2의 접합층을 통해서 상기 제2의 기능성 영역을 상기 제2의 기판 또는 상기 제3의 기판에 접합하는 단계와,
    상기 제2의 분리층에 대해서 제2의 처리를 행해서 상기 제1의 기판과 상기 제 2의 기능성 영역을 상기 제2의 분리층에서 분리하는 단계를 포함하는 기능성 영역의 이설방법.
  2. 제 1 항에 있어서,
    상기 제1의 분리층과 상기 제2의 분리층은, 서로 다른 온도에서 분해 또는 결합 강도의 저하가 발생하는 각각의 대응 재료를 포함하고, 상기 제1의 분리층에 대해서 제1의 처리를 행하는 단계는, 상기 제1의 분리층을 제1의 온도 이상의 온도로 소정의 시간 유지하는 단계를 포함하고, 상기 제2의 분리층에 대해서 제2의 처리를 행하는 단계는 상기 제2의 분리층을 상기 제1의 온도보다 높은 제2의 온도 이상의 온도로 소정의 시간 유지하는 단계를 포함하는 기능성 영역의 이설방법.
  3. 제 1 항에 있어서,
    상기 제1의 분리층과 상기 제2의 분리층은, 서로 다른 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 각각의 대응 재료를 포함하고, 상기 제1의 분리층에 대해서 제1의 처리를 행하는 단계는, 상기 제1의 분리층에 제1의 파장의 광을 소정의 시간 조사하는 단계를 포함하고, 상기 제2의 분리층에 대해서 제2의 처리를 행하는 단계는 상기 제2의 분리층에 상기 제1의 파장과는 다른 제2의 파장의 광을 소정의 시간 조사하는 단계를 포함하는 기능성 영역의 이설방법.
  4. 제 1 항에 있어서,
    상기 제1의 분리층은 제1의 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 재료를 포함하고, 상기 제2의 분리층은 제1의 온도에서 분해 또는 결합 강도의 저하가 발생하는 재료를 포함하는 기능성 영역의 이설방법.
  5. 제 4 항에 있어서,
    상기 제1의 분리층에 대해서 제1의 처리를 행하는 단계는, 상기 제1의 분리층에 상기 제1의 파장의 광을 소정의 시간 조사하는 단계를 포함하고, 상기 제2의 분리층에 대해서 제2의 처리를 행하는 단계는 상기 제2의 분리층을 상기 제1의 온도 이상의 온도에서 소정의 시간 유지하는 단계를 포함하는 기능성 영역의 이설방법.
  6. 제 1 항에 있어서,
    상기 제1의 분리층은 제1의 온도에서 분해 또는 결합 강도의 저하가 발생하는 재료를 포함하고, 상기 제2의 분리층은 제1의 파장의 광에 의해 분해 또는 결합 강도의 저하가 발생하는 재료를 포함하는 기능성 영역의 이설방법.
  7. 제 6 항에 있어서,
    상기 제1의 분리층에 대해서 제1의 처리를 행하는 단계는 상기 제1의 분리층을 상기 제1의 온도 이상의 온도로 소정의 시간 유지하는 단계를 포함하고, 상기 제2의 분리층에 대해서 제2의 처리를 행하는 단계는 상기 제2의 분리층에 상기 제1의 파장의 광을 소정의 시간 조사하는 단계를 포함하는 기능성 영역의 이설방법.
  8. 제 1 항에 있어서,
    상기 제2의 기능성 영역이 이설되는 영역 이외의, 상기 제3의 기판 상의 영역에 소정의 요철을 형성하는 단계를 더 포함하는 기능성 영역의 이설방법.
  9. 제 1 항에 있어서,
    상기 제1의 기능성 영역 및 상기 제2의 기능성 영역은, 상기 제1의 기판 상에 소정의 간격으로 배치되고, 상기 제2의 기판에 이설된 상기 제1의 기능성 영역과 각각 접속하는 영역들은 상기 제2의 기판 상에 소정의 간격으로 배치되는 기능성 영역의 이설방법.
  10. 제 9 항에 있어서,
    상기 제1의 기판 상의 상기 제1 및 제2의 기능성 영역들의 각각의 폭을 w, 각 기능성 영역의 길이를 l, 상기 기능성 영역들 간의 간격을 s, 상기 제2의 기판에 이설된 상기 제1의 기능성 영역과 접속하는 영역의 폭을 W, 상기 제2의 기판 상의 영역의 길이를 L, 상기 제2의 기판 상의 영역들 간의 간격을 S로 했을 경우,
    l < or = L (식1)
    W > w (식2)
    W ＋ S > w＋s (식3)
    상기의 식 1 내지 3을 충족하는 기능성 영역의 이설방법.
  11. 제 1 항에 있어서,
    상기 제2의 기판은 제3의 기능성 영역을 갖고, 상기 제1의 기능성 영역은, 상기 제1의 접합층을 통해서 상기 제3의 기능성 영역과 접합하는 기능성 영역의 이설방법.
  12. 제 1 항 또는 제 11 항에 있어서 ,
    상기 제3의 기판은 제4의 기능성 영역을 갖고, 상기 제2의 기능성 영역은, 상기 제2의 접합층을 통해서 상기 제4의 기능성 영역과 접합하는 기능성 영역의 이설방법.
  13. 제 1 항에 있어서,
    상기 제1의 기능성 영역을 접합하는 단계에서는, 처리시에 분리 가능한 상태가 될 수 있는 제3의 분리층인 상기 제1의 접합층을 통해서 상기 제1의 기능성 영역을, 상기 제2의 기판에 접합하는 기능성 영역의 이설방법.
  14. 제 13 항에 있어서,
    상기 제2의 기판 상의 제1의 기능성 영역과, 제4의 기판 상의, 상기 제1의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제3의 접합층을 배치하는 단계와,
    상기 제2의 기판 상의 상기 제1의 기능성 영역과 상기 제4의 기판을 상기 제3의 접합층을 통해서 접합하는 단계와,
    상기 제2의 기판과 상기 제1의 기능성 영역을 상기 제3의 분리층에서 분리하는 단계를 더 포함하는 기능성 영역의 이설방법.
  15. 제 1 항에 있어서,
    상기 제2의 기능성 영역을 접합하는 단계에서는, 처리시에 분리 가능한 상태가 될 수 있는 제4의 분리층인 상기 제2의 접합층을 통해서 상기 제2의 기능성 영역을 상기 제3의 기판에 접합하고, 상기 제3의 기판 상의 제2의 기능성 영역과, 제5의 기판 상의, 상기 제2의 기능성 영역이 이설되는 영역 중의 적어도 하나에 소정의 두께의 제4의 접합층을 배치하는 단계; 상기 제3의 기판 상의 상기 제2의 기능성 영역과 상기 제5의 기판을 상기 제4의 접합층을 통해서 접합하는 단계; 및 상기 제3의 기판과 상기 제2의 기능성 영역을 상기 제4의 분리층에서 분리하는 단계를 더 포함하는 기능성 영역의 이설방법.
  16. 제 1 항에 있어서,
    상기 제1의 기판 상의 상기 제1 또는 제2의 기능성 영역은 화합물 반도체층을 포함하고, 상기 제1의 기판은, 화합물 반도체 기판 상에, 에칭 희생층, 상기 화합물 반도체층, 상기 제1 분리층, 및 상기 제1의 기판을 설치함으로써 상기 제1 또는 제2의 기능성 영역이 형성되고, 상기 화합물 반도체층에 제1의 홈이 형성되며, 상기 제1의 기판과 상기 화합물 반도체 기판 중의 적어도 하나의 기판에 제2의 관통홈이 형성되어 상기 제1의 홈에 상기 제2의 관통홈이 연결되어 있는 기판 구조체를 준비하는 단계와, 상기 제1의 홈과 상기 제2의 관통홈을 통해서 에칭액과 상기 에칭 희생층을 접촉시켜서 상기 에칭 희생층을 에칭함으로써 상기 기판 구조체로부터 상기 화합물 반도체 기판을 분리하는 단계에 의해 준비되는 기능성 영역의 이설 방법.
  17. 제 1 항에 있어서,
    상기 제1 또는 제2의 기능성 영역은 화합물 반도체층을 포함하고, 상기 제1의 기판은, 시드 기판 상에 계면 분리층을 헤테로 에피택셜 성장에 의해 형성하는 계면 분리층 형성 단계와, 상기 계면 분리층 상에 상기 화합물 반도체층을 형성하는 반도체층 형성 단계와, 상기 계면 분리층 및 상기 화합물 반도체층이 형성된 상기 시드 기판을, 상기 제1의 기판의 분리층에 접합하는 접합 단계와, 상기 접합 단계에 의해 취득된 복합 구조체로부터, 상기 계면 분리층을 이용해서, 상기 제1 분리층을 갖는 상기 제1의 기판과 상기 화합물 반도체층을 분리해서, 상기 화합물 반도체층을 갖는 상기 제1의 기판을 취득하는 분리 단계에 의해 준비되는 기능성 영역의 이설방법.
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