JP2003167560A - 半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバ - Google Patents

半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバ

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Abstract

(57)【要約】 【課題】信号転送部でのクロストークの影響を低減する
と共に、集積回路装置をカスケード接続した場合のタイ
ミングのずれを低減する。 【解決手段】転送回路２５は、外部入力データ信号ＤＩ
１１Ａ及びＤＩ１２Ａをその周波数低減のためクロック
信号ＣＬＫに同期して配線Ｌ１１〜Ｌ１４上の信号に分
解する入力回路５２Ａと、分解された信号をクロック信
号ＣＬＫに同期して合成することにより元の信号を再生
し外部出力データ信号ＤＯ１１Ｂ及びＤＯ１２Ｂとして
出力する出力回路５３Ｂとを、双方向へ転送可能に２組
備えている。配線Ｌ１１〜Ｌ１４及びＬ２１〜Ｌ２４上
の一方の組の信号はマルチプレクサ５７で選択されて本
体回路へ供給される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、カスケード接続の
ために外部入力データ信号のリタイムド信号を外部出力
データ信号として出力する転送回路が本体回路に付加さ
れた半導体装置並びにこれを用いたフラットパネル表示
装置及びそのデータドライバに関する。
【０００２】
【従来の技術】図１１は、ＬＣＤパネル１０のデータ線
に接続された従来のデータドライバ２０の概略構成を示
すブロック図である。
【０００３】データドライバ２０は、互いに同一構成の
複数のデータドライバＩＣ２１〜２４をプリント基板上
に備え、クロック信号ＣＬＫ及びデータ信号ＤＡＴＡを
供給する配線がデータドライバＩＣ２１〜２４に共通に
接続されている。このため、データドライバ２０の長手
方向に平行な配線とこれに直角な配線とをプリント基板
に形成しなければならず、プリント基板の配線層が２層
になる。実際には他の信号配線及び電源配線をこのプリ
ント基板に形成する必要があるので、配線層が６層にな
り、プリント基板がコスト高となる。
【０００４】図１２は、この問題を解決するためにカス
ケード接続方式を用いたデータドライバ２０Ａの概略ブ
ロック図である。
【０００５】このデータドライバ２０Ａでは、データド
ライバＩＣ２１Ａ〜２４Ａの各々が、データ信号ＤＡＴ
Ａ及びクロック信号ＣＬＫの入力端子と出力端子とを備
えており、これら入力端子と出力端子との間がデータド
ライバＩＣ２１Ａ内でバッファ回路を介し接続されてい
る。このような信号転送部をＩＣ内に備えた構成によれ
ば、データドライバＩＣ２１Ａ〜２４Ａをデータ信号Ｄ
ＡＴＡ及びクロック信号ＣＬＫに関しカスケード接続す
ることにより、プリント基板上での上記配線の交差がな
くなるので、プリント基板の配線層が１層となる。実際
には、他の信号線及び電源配線がさらに形成されるの
で、２層になる。このため、プリント基板のコストを低
減できる。データドライバＩＣにこのような信号転送部
を形成するとチップ面積が増加してコスト高となるが、
データドライバとプリント基板との合計コストを低減す
ることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、プリン
ト基板上よりもチップ内の方が配線間隔が遙かに狭いの
で、信号線間のクロストークが無視できなくなる。特に
高解像度のＬＣＤパネル１０にデータドライバ２０を接
続する場合には、データ信号ＤＡＴＡの周波数が比較的
高いので、クロストークの影響が増大する。また、デー
タ信号ＤＡＴＡの外側の信号線Ｌ１と内側の信号線Ｌ３
とで配線長が異なるので、配線容量差により信号伝播遅
延時間が異なる。データドライバＩＣ２１Ａ〜２４Ａの
カスケード接続により、この遅延時間差が積算されて、
タイミング調整が難しくなる。
【０００７】本発明の他の目的は、このような問題点に
鑑み、信号転送部でのクロストークの影響を低減すると
共に、集積回路装置をカスケード接続した場合のタイミ
ングのずれを低減することができる半導体装置並びにこ
れを用いたフラットパネル表示装置及びそのデータドラ
イバを提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】本発明
の半導体装置の一態様では、外部入力データ信号のリタ
イムド信号を外部出力データ信号として出力する転送回
路と、該外部入力データ信号を処理する本体回路とを有
し、該転送回路は、該外部入力データ信号をその周波数
を低減するようにクロック信号に同期して第１及び第２
のデータ信号に分解する入力回路と、該第１及び第２の
データ信号がそれぞれ第１端に供給される第１及び第２
の内部データ線と、該第１及び第２の内部データ線の第
２端から取り出されたデータ信号を該クロック信号に同
期して合成することにより該入力データ信号を再生し該
外部出力データ信号として出力する出力回路とを有し、
該本体回路には該第１及び第２の内部データ線上の信号
が供給される。
【０００９】この構成によれば、内部データ線上の信号
の周波数が、最大でもクロック信号のそれの半分になる
ので、信号転送部でのクロストークの影響を低減すると
ができる。
【００１０】また、外部出力データ信号が、外部入力デ
ータ信号に対するリタイムド信号であるので、複数の半
導体装置をカスケード接続した場合、その接続線の内側
と外側との配線長差に基づく信号伝播遅延時間差は積算
されず、半導体装置の接続個数が多くてもタイミングエ
ラーが生ずるのを防止することができる。
【００１１】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
【００１３】［第１実施形態］図１は、本発明の第１実
施形態の液晶表示装置の概略ブロック図である。
【００１４】ＬＣＤパネル１０には、垂直方向に延びた
複数のデータライン１１と水平方向に延びた複数の走査
ライン１２とが互いにクロスオーバして形成され、各ク
ロスオーバ点に対応して画素が形成されている。データ
ライン１１及び走査ライン１２の一端はそれぞれデータ
ドライバ２０Ｂ及び走査ドライバ３０に接続されてい
る。制御回路４０は、外部から供給されるビデオ信号、
ピクセルクロック信号、水平同期信号及び垂直同期信号
に基づいて、データドライバ２０Ｂにデータ信号ＤＡＴ
Ａ１及びクロック信号ＣＬＫを供給すると共に、走査ド
ライバ３０に走査制御信号を供給する。
【００１５】データドライバ２０Ｂは、互いに同一構成
のデータドライバＩＣ２１Ｂ〜２４Ｂを備えている。デ
ータドライバＩＣ２１Ｂは、クロック信号ＣＬＫに同期
して動作する転送回路２５及び本体回路２６を備えてい
る。転送回路２５は、転送方向制御信号Ｒ／Ｌに応じて
転送方向可変となっており、Ｒ／Ｌが高レベル（図１中
の‘Ｈ’）のとき第１のデータ信号入出力端子から第２
のデータ信号入出力端子に信号を転送し、Ｒ／Ｌが低レ
ベルのとき逆方向に信号を転送する。
【００１６】データドライバＩＣ２１Ｂ〜２４Ｂは、こ
れら第１及び第２のデータ信号入出力端子に関しカスケ
ード接続されている。これに対し、クロック信号ＣＬＫ
はデータドライバＩＣ２１Ｂ〜２５Ｂに共通に供給され
る。転送方向制御信号Ｒ／Ｌは、図１の場合‘Ｈ’に固
定されている。転送回路２５で転送途中のデータ信号は
本体回路２６に供給され、本体回路２６はこれに基づい
てＬＣＤパネル１０のデータ線に供給する画素電極電位
を１水平期間毎に定める。
【００１７】図２は、ＬＣＤパネル１０に対しデータド
ライバ２０Ｂが図１と反対側の辺に沿って配置された場
合の液晶表示装置を示す概略ブロック図である。本体回
路２６に供給される転送方向制御信号Ｒ／Ｌは低レベル
（‘Ｌ’）に固定されており、制御回路４０からのデー
タ信号ＤＡＴＡはデータドライバＩＣ２４Ｂからデータ
ドライバＩＣ２１Ｂまで順に転送される。他の点は図１
と同一である。
【００１８】図３は、図１中の転送回路２５の構成例を
示すブロック図である。図３では簡単化のために、デー
タ信号ＤＡＴＡ１が２ビットのＤＡＴＡ１１とＤＡＴＡ
１２とで構成されている場合を示している。
【００１９】転送回路２５は図３においてほぼ左右対称
に構成され、互いに同一構成の第１端側回路５０Ａ及び
第２端側回路５０Ｂはそれぞれ図１のデータドライバＩ
Ｃ２１Ｂの一端側及び他端側に形成されている。図３に
おいて、第１端側回路５０Ａと第２端側回路５０Ｂの対
応する構成要素には類似の符号が付されている。第１端
側回路５０Ａは、Ｉ／Ｏバッファ回路５１Ａ、入力回路
５２Ａ及び出力回路５３Ａを備えている。Ｉ／Ｏバッフ
ァ回路５１Ａの制御入力端には転送方向制御信号Ｒ／Ｌ
がバッファ回路５４を介し信号Ｒ／Ｌ１として供給さ
れ、入力回路５２Ａ及び出力回路５３Ａのクロック入力
端にはクロック信号ＣＬＫがバッファ回路５５を介し信
号ＣＬＫ１として供給される。
【００２０】図４は、Ｉ／Ｏバッファ回路５１Ａの構成
例を示す。
【００２１】この回路５１Ａは、トライステートバッフ
ァ回路５１１〜５１４及びインバータ５１５を備えてい
る。転送方向制御信号Ｒ／Ｌ１が‘Ｈ’のときには、Ｄ
ＡＴＡ１１及びＤＡＴＡ１２がそれぞれトライステート
バッファ回路５１２及び５１４を介し外部入力データ信
号ＤＩ１１Ａ及びＤＩ１２Ａとして図３の入力回路５２
Ａに供給されると共に、トライステートバッファ回路５
１１及び５１３の出力が高インピーダンス状態になる。
転送方向制御信号Ｒ／Ｌ１が低レベルのときには、図３
の出力回路５３Ａからの外部出力データ信号ＤＯ１１Ａ
及びＤＯ１２Ａがそれぞれトライステートバッファ回路
５１１及び５１３を介しＤＡＴＡ１１及びＤＡＴＡ１２
として出力されると共に、トライステートバッファ回路
５１２及び５１４の出力が高インピーダンス状態にな
る。
【００２２】図３において、Ｉ／Ｏバッファ回路５１Ｂ
の制御入力端には転送方向制御信号Ｒ／Ｌ１をインバー
タ５６で反転したものが供給されるので、第１端側回路
５０Ａと第２端側回路５０Ｂの転送方向は互いに逆にな
る。
【００２３】図５は、図３の入力回路５２Ａ及び出力回
路５３Ｂの１ビット分の構成を示す。
【００２４】分解回路５２Ａ１及び合成回路５３Ｂ１は
それぞれ図３の入力回路５２Ａの外部入力データ信号Ｄ
Ｉ１１Ａ及び出力回路５３Ｂの外部出力データ信号ＤＯ
１１Ｂに関する構成である。
【００２５】分解回路５２Ａ１は、Ｄフリップフロップ
５２１、５２２及びインバータ５２３を備え、Ｄフリッ
プフロップ５２１及び５２２のデータ入力端Ｄには外部
入力データ信号ＤＩ１１Ａが共通に供給され、Ｄフリッ
プフロップ５２１及び５２２のクロック入力端Ｃにはそ
れぞれクロック信号ＣＬＫ１及びこれをインバータ５２
３で反転した信号が供給される。Ｄフリップフロップ５
２１及び５２２の非反転出力端Ｑにはそれぞれ信号線Ｌ
１１及びＬ１２の一端が接続されている。
【００２６】外部入力データ信号ＤＩ１１Ａは、クロッ
ク信号ＣＬＫ１の立ち上がり及び立ち下がりでそれぞれ
Ｄフリップフロップ５２１及び５２２にラッチされるの
で、信号線Ｌ１１及びＬ１２上の内部データ信号ＤＩ１
１Ａ１及びＤＩ１１Ａ２はそれぞれ図６に示す如く、周
波数が最大でもクロック信号ＣＬＫ１の半分になる。信
号線Ｌ１１とＬ１２との間のクロストークは信号電位変
化時に生ずるので、クロストークの影響が、データ信号
をこのように分解しない従来の場合の半分以下になる。
【００２７】合成回路５３Ｂ１は、分解されたデータ信
号を合成して外部入力データ信号ＤＩ１１Ａを復元する
ためのものであり、ナンドゲート５３１〜５３３及びイ
ンバータ５３４を備えている。ナンドゲート５３１及び
５３２の一方の入力端にはそれぞれＤフリップフロップ
５２１及び５２２からの内部データ信号ＤＩ１１Ａ１及
びＤＩ１１Ａ２が供給され、他方の入力端にはそれぞれ
クロック信号ＣＬＫ１及びこれをインバータ５３４で反
転した信号が供給される。
【００２８】ナンドゲート５３１及び５３２の図６に示
すような出力信号Ａ１及びＡ２は、ナンドゲート５３３
に供給され、これから図６に示すような外部出力データ
信号ＤＯ１１Ｂが取り出される。
【００２９】外部出力データ信号ＤＯ１１Ｂは、外部入
力データ信号ＤＩ１１Ａに対するリタイムド信号である
ので、図１のデータドライバＩＣ２１Ｂ〜２４Ｂ間のデ
ータ信号線の内側と外側との配線長差に基づく信号伝播
遅延時間差は積算されず、データドライバＩＣ２１Ｂの
接続個数が多くてもタイミングエラーが生ずるのを防止
することができる。
【００３０】図３に戻って、転送方向制御信号Ｒ／Ｌが
‘Ｈ’のときには、データ信号ＤＡＴＡ１がＩ／Ｏバッ
ファ回路５１Ａを介し入力回路５２Ａに供給され、これ
により分解された信号が信号線Ｌ１１〜Ｌ１４を通り出
力回路５３Ｂに供給されて、信号が合成復元され、Ｉ／
Ｏバッファ回路５１Ｂを介しデータ信号ＤＡＴＡ２とし
て出力される。また、信号線Ｌ１１〜Ｌ１４上の信号が
マルチプレクサ５７で選択されて図１の本体回路２６に
供給される。
【００３１】転送方向制御信号Ｒ／Ｌが‘Ｌ’のときに
は、データ信号ＤＡＴＡ２がＩ／Ｏバッファ回路５１Ｂ
を介し入力回路５２Ｂに供給され、これにより分解され
た信号が信号線Ｌ２１〜Ｌ２４を通り出力回路５３Ａに
供給されて、信号が合成復元され、Ｉ／Ｏバッファ回路
５１Ａを介しデータ信号ＤＡＴＡ１として出力される。
また、信号線Ｌ２１〜Ｌ２４上の信号がマルチプレクサ
５７で選択されて図１の本体回路２６に供給される。
【００３２】この本体回路２６は、その入力段に出力回
路５３Ａと同一の回路を備え、この回路以外は従来と同
一構成の回路、例えば特願2000-333517に記載の回路を
用いることができる。
【００３３】［第２実施形態］図７は、本発明の第２実
施形態の転送回路２５Ａを示すブロック図である。
【００３４】この回路では、マルチプレクサ５７Ａの後
段に入力回路５２を接続することにより、図３の入力回
路５２Ａ及び５２Ｂを省略している。入力回路５２は、
図３の入力回路５２Ａと同一構成である。
【００３５】マルチプレクサ５７Ａにより、転送方向制
御信号Ｒ／Ｌが‘Ｈ’のときＩ／Ｏバッファ回路５１Ａ
からの外部入力データ信号ＤＩ１１Ａ及びＤＩ１２Ａが
選択され、転送方向制御信号Ｒ／Ｌが‘Ｌ’のときＩ／
Ｏバッファ回路５１Ｂからの外部入力データ信号ＤＩ１
１Ｂ及びＤＩ１２Ｂが選択されて、入力回路５２へ供給
される。
【００３６】入力回路５２の出力端は信号線Ｌ３１〜Ｌ
３４の第１端に接続され、信号線Ｌ３１〜Ｌ３４の第２
端及び第３端はそれぞれ出力回路５３Ａ及び５３Ｂの入
力端に接続されている。
【００３７】転送方向制御信号Ｒ／Ｌが‘Ｈ’のとき、
データ信号ＤＡＴＡ１はＩ／Ｏバッファ回路５１Ａ及び
マルチプレクサ５７Ａを介して入力回路５２に供給さ
れ、周波数が半分以下の信号に分解されて出力回路５３
Ａ及び５３Ｂに供給される。出力回路５３Ａの出力は、
これが供給されるＩ／Ｏバッファ回路５１Ａの入力端が
高インピーダンス状態であるので、無効である。これに
対し、出力回路５３Ｂの出力は、Ｉ／Ｏバッファ回路５
１Ｂを介して出力される。
【００３８】転送方向制御信号Ｒ／Ｌが‘Ｌ’のとき、
データ信号ＤＡＴＡ２はＩ／Ｏバッファ回路５１Ｂ及び
マルチプレクサ５７Ａを介して入力回路５２に供給さ
れ、周波数が半分以下の信号に分解されて出力回路５３
Ａ及び５３Ｂに供給される。出力回路５３Ｂの出力は、
これが供給されるＩ／Ｏバッファ回路５１Ｂの入力端が
高インピーダンス状態であるので、無効である。これに
対し、出力回路５３Ａの出力は、Ｉ／Ｏバッファ回路５
１Ａを介して出力される。
【００３９】第１端側回路５０Ｃと第２端側回路５０Ｄ
の間の比較的長い信号線Ｌ３１〜Ｌ３４は、周波数低減
によりクロストークの影響が小さい。一方、外部入力デ
ータ信号ＤＩ１１Ａ及びＤＩ１２Ａの周波数はデータ信
号ＤＡＴＡ１と同一であるが、その信号線の長さが第１
端側回路５０Ｃと第２端側回路５０Ｄの間の距離の約半
分であるため、クロストークの影響は小さくなる。外部
入力データ信号ＤＩ１１Ｂ及びＤＩ１２Ｂの信号線につ
いても同様である。
【００４０】［第３実施形態］図８は、本発明の第３実
施形態の転送回路２５Ｂを示すブロック図である。
【００４１】この回路では、入力回路５２側に、出力回
路５３を配置することにより、図７の出力回路５３Ａ及
び５３Ｂを省略している。出力回路５３は、出力回路５
３Ａと同一構成である。出力回路５３の入力端は入力回
路５２の出力端に接続され、出力回路５３の出力端は、
信号線Ｌ４１及びＬ４２の第１端に接続され、信号線Ｌ
４１及びＬ４２の第２端及び第３端はそれぞれＩ／Ｏバ
ッファ回路５１Ａ及び５１Ｂの入力端に接続されてい
る。
【００４２】本第３実施形態によれば、上記第１及び第
２実施形態に比べデータ信号線の本数を少なくすること
ができるので、Ｉ／Ｏバッファ回路５１Ａと５１Ｂの間
に延びたデータ信号線の線間に、図９に示す様にグラン
ド線ＧＮＤの形成が容易となり、これによりクロストー
クの影響を低減することができる。
【００４３】［第４実施形態］図１０は、本発明の第４
実施形態の転送回路２５Ｃを示すブロック図である。
【００４４】この回路では、Ｉ／Ｏバッファ回路５１Ｃ
及び５１Ｄのチップ側についても双方向性にすることに
より、信号線数を図８の場合の半分にすると共に、出力
回路５３の近くにデマルチプレクサ５８を備えて、出力
回路５３の出力供給を転送方向制御信号Ｒ／Ｌに応じて
定めている。
【００４５】信号Ｒ／Ｌが‘Ｈ’のとき、デマルチプレ
クサ５８は出力回路５３の出力をＩ／Ｏバッファ回路５
１Ｄへ供給すると共に、Ｉ／Ｏバッファ回路５１Ｃ側の
出力を高インピーダンス状態にし、信号Ｒ／Ｌが‘Ｌ’
のとき、デマルチプレクサ５８は出力回路５３の出力を
Ｉ／Ｏバッファ回路５１Ｃへ供給すると共に、Ｉ／Ｏバ
ッファ回路５１Ｄ側の出力を高インピーダンス状態にす
る。
【００４６】本第４実施形態によれば、上記第３実施形
態と同様に、データ信号線の本数が少ないので信号線間
にグランド線を容易に形成でき、また、Ｉ／Ｏバッファ
回路５１Ｃと５１Ｄとの間に直接接続された比較的長い
データ信号線が存在しないので、クロストークの影響を
低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の液晶表示装置の概略ブ
ロック図である。
【図２】ＬＣＤパネルに対しデータドライバが図１と反
対側の辺に沿って配置された場合の液晶表示装置を示す
概略ブロック図である。
【図３】図１中の転送回路の構成例を示すブロック図で
ある。
【図４】図３中のＩ／Ｏバッファ回路の構成例を示す論
理回路図である。
【図５】図３中の入力回路及び出力回路の１ビット分の
構成を示す論理回路図である。
【図６】図５の回路の動作を示すタイムチャートであ
る。
【図７】本発明の第２実施形態の転送回路を示すブロッ
ク図である。
【図８】本発明の第３実施形態の転送回路を示すブロッ
ク図である。
【図９】図８中のＩ／Ｏバッファ回路５１Ａと５１Ｂの
間のデータ信号線の配置説明図である。
【図１０】本発明の第４実施形態の転送回路を示すブロ
ック図である。
【図１１】ＬＣＤパネルのデータ線に接続された従来の
データドライバの概略構成を示すブロック図である。
【図１２】ＬＣＤパネルのデータ線に接続された他のデ
ータドライバの概略構成を示すブロック図である。
【符号の説明】
１０ ＬＣＤパネル １１ データライン １２ 走査ライン ２０、２０Ａ、２０Ｂ データドライバ ２１〜２４、２１Ａ〜２４Ａ、２１Ｂ〜２４Ｂ データ
ドライバＩＣ ２５、２５Ａ〜２５Ｃ 転送回路 ２６ 本体回路 ３０ 走査ドライバ ４０ 制御回路 ５０Ａ、５０Ｃ 第１端側回路 ５０Ｂ、５０Ｄ 第２端側回路 ５１Ａ〜５１Ｄ Ｉ／Ｏバッファ回路 ５１５、５２３、５３４、５６ インバータ ５１１〜５１４ トライステートバッファ回路 ５２、５２Ａ、５２Ｂ 入力回路 ５２Ａ１ 分解回路 ５２１、５２２ Ｄフリップフロップ ５３、５３Ａ、５３Ｂ 出力回路 ５３Ｂ１ 合成回路 ５３１〜５３３ ナンドゲート ５４、５５ バッファ回路 ５７、５７Ａ マルチプレクサ ５８ デマルチプレクサ ＤＡＴＡ、ＤＡＴＡ１、ＤＡＴＡ２ データ信号 ＣＬＫ、ＣＬＫ１ クロック信号 Ｒ／Ｌ、Ｒ／Ｌ１ 転送方向制御信号 ＤＩ１１Ａ、ＤＩ１２Ａ、ＤＩ１１Ｂ、ＤＩ１２Ｂ 外
部入力データ信号 ＤＯ１１Ａ、ＤＯ１２Ａ、ＤＯ１１Ｂ、ＤＯ１２Ｂ 外
部出力データ信号 ＤＩ１１Ａ１、ＤＩ１１Ａ２ 内部データ信号
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６３３ Ｇ０９Ｇ 3/20 ６３３Ｃ ６８０ ６８０Ｇ Ｆターム(参考） 2H093 NA41 NC12 ND15 5C006 AF71 BB15 BC02 BC11 BC24 BF24 BF26 BF49 FA16 FA36 FA37 5C080 AA10 BB05 DD11 DD27 DD30 FF09 JJ02 JJ03 JJ04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部入力データ信号のリタイムド信号を
    外部出力データ信号として出力する転送回路と、該外部
    入力データ信号を処理する本体回路とを有する半導体装
    置であって、該転送回路は、 該外部入力データ信号をその周波数を低減するようにク
    ロック信号に同期して第１及び第２のデータ信号に分解
    する入力回路と、 該第１及び第２のデータ信号がそれぞれ第１端に供給さ
    れる第１及び第２の内部データ線と、 該第１及び第２の内部データ線の第２端から取り出され
    たデータ信号を該クロック信号に同期して合成すること
    により該入力データ信号を再生し該外部出力データ信号
    として出力する出力回路と、 を有し、該本体回路には該第１及び第２の内部データ線
    上の信号が供給されることを特徴とする半導体装置。
  2. 【請求項２】 第１及び第２の外部入力データ信号のそ
    れぞれに対し上記入力回路、第１及び第２の内部データ
    線及び出力回路を、第１組及び第２組の２組備え、さら
    に、 該第１及び第２の外部入力データ信号のいずれが選択的
    に入力されるかを示す転送方向制御信号が第１状態のと
    き、第１入出力端子に供給される該第１の外部入力デー
    タ信号を該第１組の入力回路に供給し、該転送方向制御
    信号が第２状態のとき、該第２組の外部出力データ信号
    を該第１入出力端子に供給する第１入出力バッファ回路
    と、 該転送方向制御信号が第１状態のとき、該第１組の外部
    出力データ信号を第２入出力端子に供給し、該転送方向
    制御信号が第２状態のとき、該第２入出力端子に供給さ
    れる該第２の外部入力データ信号を該第２組の入力回路
    に供給する第２入出力バッファ回路と、 該転送方向制御信号が第１及び第２状態のときそれぞ
    れ、該第１及び第２組の内部データ線上の信号を選択し
    て上記本体回路に供給するマルチプレクサと、 を有することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 第１及び第２の外部入力データ信号のそ
    れぞれに対し上記出力回路を第１及び第２の出力回路と
    して備え、該第１及び第２の出力回路にはそれぞれ上記
    第１及び第２の内部データ線の第２端及び第３端から取
    り出されたデータ信号が供給され、該第１及び第２の出
    力回路からそれぞれ第１及び第２の外部出力データ信号
    が取り出され、 上記転送回路はさらに、 第１及び第２の入力データ線と、 該第１及び第２の外部入力データ信号のいずれが選択的
    に入力されるかを示す転送方向制御信号が第１状態のと
    き、第１入出力端子に供給される該第１の外部入力デー
    タ信号を該第１の入力データ線の第１端に供給し、該転
    送方向制御信号が第２状態のとき、該第２の外部出力デ
    ータ信号を該第１入出力端子に供給する第１入出力バッ
    ファ回路と、 該転送方向制御信号が第１状態のとき、該第１の外部出
    力データ信号を第２入出力端子に供給し、該転送方向制
    御信号が第２状態のとき、該第２入出力端子に供給され
    る該第２の外部入力データ信号を該第２の入力データ線
    の第１端に供給する第２入出力バッファ回路と、 該転送方向制御信号が第１及び第２状態のときそれぞ
    れ、該第１及び第２の入力データ線の第２端の信号を上
    記外部入力データ信号として選択し上記入力回路に供給
    するマルチプレクサと、 を有することを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 上記転送回路はさらに、 第１及び第２の入力データ線と、 第１端に上記外部出力データ信号が供給される出力デー
    タ線と、 第１及び第２の外部入力データ信号のいずれが選択的に
    入力されるかを示す転送方向制御信号が第１状態のと
    き、第１入出力端子に供給される該第１の外部入力デー
    タ信号を該第１の入力データ線の第１端に供給し、該転
    送方向制御信号が第２状態のとき、該出力データ線の第
    ２端の信号を該第１入出力端子に供給する第１入出力バ
    ッファ回路と、 該転送方向制御信号が第１状態のとき、該出力データ線
    の第３端の信号を第２入出力端子に供給し、該転送方向
    制御信号が第２状態のとき、該第２入出力端子に供給さ
    れる該第２の外部入力データ信号を該第２の入力データ
    線の第１端に供給する第２入出力バッファ回路と、 該転送方向制御信号が第１及び第２状態のときそれぞ
    れ、該第１及び第２の入力データ線の第２端の信号を上
    記外部入力データ信号として選択し上記入力回路に供給
    するマルチプレクサと、 を有することを特徴とする請求項１記載の半導体装置。
  5. 【請求項５】 上記転送回路はさらに、 第１及び第２の入出力データ線と、 第１及び第２の外部入力データ信号のいずれが選択的に
    入力されるかを示す転送方向制御信号が第１状態のと
    き、第１入出力端子に供給される該第１の外部入力デー
    タ信号を該第１の入出力データ線の第１端に供給し、該
    転送方向制御信号が第２状態のとき、該第１の入出力デ
    ータ線の第１端の信号を該第１入出力端子に供給する第
    １入出力バッファ回路と、 該転送方向制御信号が第１状態のとき、該第２の入出力
    データ線の第１端の信号を第２入出力端子に供給し、該
    転送方向制御信号が第２状態のとき、該第２入出力端子
    に供給される該第２の外部入力データ信号を該第２の入
    出力データ線の第１端に供給する第２入出力バッファ回
    路と、 該転送方向制御信号が第１及び第２状態のときそれぞ
    れ、該第１及び第２の入出力データ線の第２端の信号を
    上記外部入力データ信号として選択し上記入力回路に供
    給するマルチプレクサと、 該転送方向制御信号が第１及び第２状態のときそれぞ
    れ、上記外部出力データ信号を該第１及び第２の入出力
    データ線の第３端に選択的に供給するデマルチプレクサ
    と、 をさらに有することを特徴とする請求項１記載の半導体
    装置。
  6. 【請求項６】 上記半導体装置は、フラット表示パネル
    用データドライバ集積回路装置であることを特徴とする
    請求項１乃至５のいずれか１つに記載の半導体装置。
  7. 【請求項７】 上記半導体装置は、液晶表示パネル用デ
    ータドライバ集積回路装置であることを特徴とする請求
    項６記載の半導体装置。
  8. 【請求項８】 プリント基板と、 該プリント基板に装着され、上記外部入力データ信号及
    び外部出力データ信号の端子に関し互いにカスケード接
    続されている複数の、請求項６記載の半導体装置と、 を有し、該プリント基板は、各半導体装置の出力端子を
    フラット表示パネルのデータ線に結合するためのデータ
    端子を備えていることを特徴とするフラットパネル表示
    装置用データドライバ。
  9. 【請求項９】 データ線及び走査線を備えたフラット表
    示パネルと、 上記データ端子が該データ線に結合された請求項８記載
    のデータドライバと、 該走査線に結合された走査ドライバと、 を有し、該データドライバの各半導体装置に供給される
    上記転送方向制御信号は、該フラット表示パネルに対す
    る取付位置に応じて上記第１又は第２の状態に固定され
    ていることを特徴とするフラットパネル表示装置。
  10. 【請求項１０】 上記フラット表示パネルは液晶表示パ
    ネルであることを特徴とする請求項９記載のフラットパ
    ネル表示装置。
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