JP2003163312A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2003163312A
JP2003163312A JP2001362132A JP2001362132A JP2003163312A JP 2003163312 A JP2003163312 A JP 2003163312A JP 2001362132 A JP2001362132 A JP 2001362132A JP 2001362132 A JP2001362132 A JP 2001362132A JP 2003163312 A JP2003163312 A JP 2003163312A
Authority
JP
Japan
Prior art keywords
manufacturing
semiconductor device
conductor pattern
forming
conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001362132A
Other languages
English (en)
Inventor
Toru Maeda
前田　　徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinkawa Ltd
Original Assignee
Shinkawa Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinkawa Ltd filed Critical Shinkawa Ltd
Priority to JP2001362132A priority Critical patent/JP2003163312A/ja
Priority to TW091124638A priority patent/TW561565B/zh
Priority to US10/307,081 priority patent/US20030113991A1/en
Priority to KR1020020074201A priority patent/KR20030043748A/ko
Publication of JP2003163312A publication Critical patent/JP2003163312A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/03505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

(57)【要約】 【課題】 リードなどの接続端子の配置とパッドの配置
との不一致を吸収・調整する。 【解決手段】 複数のパッドＰが形成されたウエハＷ上
に、パッドＰと一端で導通する導体パターン１４を形成
し、導体パターン１４の他端にある接続点としてのバン
プＢと、基板としての接続端子を接続する。導体パター
ン１４によりパッドＰの配置と異なるバンプＢの配置を
得ることができ、これにより、パッドＰの配置と接続端
子の配置との不一致を吸収・調整できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体装置の製造工程を効率化でき
る方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、ウエハ（半
導体基板）に所望の集積回路を多数形成し、これらの集
積回路ごとにウエハをダイシング（分割）して多数のダ
イ（半導体素子）を形成し、このダイに形成された電極
としてのパッドと、基板のリードフレームなどの接続端
子とを接続している。
【０００３】このパッドと接続端子との接続のために行
われるワイヤボンディングでは、キャピラリの先端から
突き出させた金線の先端を溶かして金ボールを形成し、
まず金ボールを分割後のダイ上のパッドに所定の荷重で
押しつけつつ超音波振動を加えることによりパッドに接
合し、次に、キャピラリから金線を繰り出しつつキャピ
ラリを基板のリードフレーム側に移動させ、金線の他端
とリードフレームのリードとを接合して金線を切る。
【０００４】また、パッド上に形成されたバンプを利用
したフリップチップボンディングでは、分割後のダイ上
のパッドに金ボールを接合して金線を切ることにより突
起状のバンプを形成し、このダイを反転させて、実装基
板などの接続端子上に伏せ、パッドと接続端子とを接合
する。
【０００５】
【発明が解決しようとする課題】しかし、上記各方法で
は、型式の相違により接続端子の配置が異なる基板に、
共通のパッド配置をもつダイを結合したり、共通の接続
端子配置をもつ基板に、型式の相違によりパッド配置が
異なる複数種類のダイを結合することは困難である。
【０００６】そこで本発明の目的は、接続端子の配置と
パッドの配置との不一致を吸収・調整できる新規な製造
方法を提供することにある。
【０００７】
【課題を解決するための手段】第１の本発明は、複数の
パッドが形成された集積回路上に、前記複数のパッドと
一端で導通する複数の導体パターンを形成する導体パタ
ーン形成工程と、前記導体パターンの他端にある接続点
と基板とを接続する接続工程と、を有し、前記導体パタ
ーンにより前記パッドの配置と異なる前記接続点の配置
を得ることを特徴とする半導体装置の製造方法である。
【０００８】第１の本発明では、導体パターン形成工程
において、複数のパッドが形成された集積回路上に、複
数のパッドと一端で導通する複数の導体パターンを形成
し、この導体パターンにより、パッドの配置と異なる接
続点の配置を得る。接続工程では、この接続点と基板と
を接続する。このように第１の本発明では、パッドの配
置と異なる配置の接続点が形成されるので、パッド配置
と接続端子の配置との不一致を吸収・調整できる。
【０００９】第２の本発明は、第１の本発明の半導体装
置の製造方法であって、前記導体パターンの外層に樹脂
層を形成する樹脂層形成工程を有することを特徴とする
半導体装置の製造方法である。
【００１０】第２の本発明では、導体パターンの外層に
樹脂層を形成するので、樹脂層により導体パターンを破
損や汚れから保護できる上、従来のワイヤボンディング
における樹脂パッケージによるモールドの場合に比し
て、溶融状の樹脂の流動による接合後の金線の移動に起
因するショートのおそれを解消できる。
【００１１】第３の本発明は、第１または第２の本発明
の半導体装置の製造方法であって、前記導体パターン形
成工程では、当該複数の導体パターンが交差する交差部
を形成することを特徴とする半導体装置の製造方法であ
る。
【００１２】第３の本発明では、複数の導体パターンが
交差する交差部を形成するので、接続点の配置の自由度
を一層向上できる。
【００１３】第４の本発明は、第１ないし第３のいずれ
かの本発明の半導体装置の製造方法であって、前記接続
点にフリップチップボンディング用のバンプを形成する
バンプ形成工程を有することを特徴とする半導体装置の
製造方法である。
【００１４】第４の本発明では、接続点にフリップチッ
プボンディング用のバンプを形成するので、上述の各効
果をフリップチップボンディング方式において実現でき
る。
【００１５】第５の本発明は、第４の本発明の半導体装
置の製造方法であって、前記バンプ形成工程は、集積回
路上に樹脂層を形成する台部形成工程と、前記樹脂層の
外層に導電層を形成する導電層形成工程と、を含むこと
を特徴とする半導体装置の製造方法である。
【００１６】第５の本発明では、集積回路上に樹脂層を
形成し、樹脂層の外層に導電層を形成することによりバ
ンプを形成するので、バンプに使用される導電層の材料
を節約できる。
【００１７】第６の本発明は、第５の本発明の半導体装
置の製造方法であって、前記樹脂層は硬化時に弾性を有
することを特徴とする半導体装置の製造方法である。
【００１８】第６の本発明では、樹脂層の弾性により、
組み立ての際の機械的衝撃を緩和できる上、個々のバン
プの寸法誤差を吸収でき、製品の信頼性を向上できる。
【００１９】本発明における導体パターンは、第７の本
発明のように導電体粉末を焼結してなることとしたり、
また第８の本発明のように導電体粉末が混入された光硬
化性樹脂からなることとするのが好適である。また、本
発明における樹脂層は、第９の本発明のように絶縁性の
光硬化性樹脂からなることとするのが好適である。これ
らの工程によれば、衝突を伴うようなプロセスが存在せ
ず、かつ熱の印加が局所的であることから、製品の信頼
性を向上できる。
【００２０】第１０の本発明は、第１ないし第９のいず
れかの本発明の半導体装置の製造方法であって、前記導
体パターン形成工程が、ダイシング前のウエハに形成さ
れた複数の集積回路に対して同時に実行されることを特
徴とする半導体装置の製造方法である。
【００２１】第１０の本発明では、ダイシング前のウエ
ハに形成された複数の集積回路に対して同時に、導体パ
ターン形成工程が実行されるので、個々のダイに対して
同工程を互いに別個に実施する場合に比して、製造効率
を飛躍的に向上できる。
【００２２】第１１の本発明は、第２の本発明の半導体
装置の製造方法であって、前記樹脂層形成工程が、ダイ
シング前のウエハに形成された複数の集積回路に対して
同時に実行されることを特徴とする半導体装置の製造方
法である。
【００２３】第１１の本発明では、ダイシング前のウエ
ハに形成された複数の集積回路に対して同時に、樹脂層
形成工程が実行されるので、個々のダイに対して同工程
を互いに別個に実施する場合に比して、製造効率を飛躍
的に向上できる。
【００２４】
【発明の実施の形態】本発明の実施形態を以下に図面に
従って説明する。図１において、本発明を実施するため
のウエハ処理装置は、ケース１と、絶縁体供給装置２
と、導電体供給装置３と、未硬化材料除去装置４と、Ｘ
Ｙステージ５と、光源６とを含んで構成されている。
【００２５】ケース１は、上面開口の略直方体の筐体で
あり、その内部にダイシング前のウエハＷが配置され
る。絶縁体供給装置２は、絶縁性樹脂を半流動状態でウ
エハＷの上面に供給するものである。導電体供給装置３
は、粉粒体の導電性物質をダイシング前のウエハＷの上
面に供給するものである。
【００２６】未硬化材料除去装置４は、絶縁体供給装置
２および導電体供給装置３によって供給された材料のう
ち不要部分を除去するものであり、洗浄液の噴出機能と
乾燥空気の吐出機能を併せ持っている。
【００２７】ＸＹステージ５は、内蔵するモータ（図示
せず）により、光源６を二次元方向（すなわち、水平方
向の互いに直交する２軸であるＸ軸およびＹ軸の方向）
の任意の位置に移動させるものである。光源６は、レー
ザ光を発することにより絶縁性樹脂を硬化させ、また導
電性物質を焼結させるものであり、高さの異なる材料に
対してそれぞれ効果的な照射を行うために、焦点距離変
更機能を備えている。
【００２８】本実施形態において使用する絶縁性樹脂
は、光源６からのレーザ光によって硬化し、かつ硬化後
に可撓性および弾発性を有する光硬化性流動樹脂であ
り、例えばオリゴマー（エポキシアクリレート、ウレタ
ンアクリレートなど）、反応性希釈剤（モノマー）、光
重合開始剤（ベンゾイン系、アセトフェノン系など）の
３要素からなっている。
【００２９】本実施形態において使用する導電性物質
は、光源６からのレーザ光によって焼結可能な粉粒状の
導電性物質、例えば銅やアルミニウムの粉末である。
【００３０】以上の構成において、ダイシング前のウエ
ハＷの表面に導電層と絶縁層を形成する工程について説
明する。図２（ａ）において、まず、パッドＰが形成さ
れたウエハＷの上面に、絶縁体供給装置２により、流動
性を有する液状の絶縁体１１を供給する。
【００３１】次に、図２（ｂ）に示すように、光源６か
ら光を照射し、絶縁体１１の一部を硬化させ、硬化絶縁
層１２とする。
【００３２】これらの工程は、所望の形状に応じて繰り
返し実行し、これにより図２（ｃ）に示すように硬化絶
縁層１２の一部を高く積層して、台部１３を形成する。
そして、未硬化材料除去装置４から洗浄液の供給および
乾燥空気の供給を行い、これにより未硬化の絶縁体１１
を除去して、ウエハＷ上にパッドＰと台部１３とが残さ
れた状態とする。
【００３３】次に、図２（ｄ）に示すように、導電体供
給装置３により、粉粒体の導電性物質２１を供給し、光
源６から光を照射してその一部を焼結・硬化させ、導体
層２２とする。
【００３４】そして、未硬化材料除去装置４から洗浄液
の供給および乾燥空気の供給を行い、これにより未硬化
の導電性物質２１を除去する。最後に、再び絶縁体１１
の供給・レーザ光照射による硬化および未硬化材料の除
去を行い、図２（ｅ）のように絶縁性の保護層４２を形
成する。以上により、パッドＰと一端で導通する導体パ
ターン１４、および導体パターン１４と電気的に接続さ
れるバンプＢが形成される。
【００３５】その後ウエハＷは、図２（ｅ）におけるＡ
線に沿ってダイシングされて、図３に示されるダイＤと
なる。ダイＤは、フリップチップボンディング方式によ
り、実装基板５０上に保持された接続端子としてのリー
ドフレームの接続端子ＬにバンプＢが対面するように伏
せられ、加圧および超音波振動が印加されて接合され
る。なお、この接合はペースト半田を用いて軽荷重で行
ってもよい。
【００３６】以上のとおり、本実施形態では、複数のパ
ッドＰが形成された集積回路上に、パッドＰと一端で導
通する導体パターン１４を形成し、導体パターン１４の
他端にある接続点としてのバンプＢと、基板の接続端子
Ｌを接続することとした。したがって本実施形態では、
導体パターン１４によりパッドＰの配置と異なるバンプ
Ｂの配置を得ることができ、これにより、パッドＰの配
置と接続端子Ｌの配置との不一致を吸収・調整できる。
【００３７】すなわち、本実施形態によれば、導体パタ
ーン１４の寸法を変更することにより、パッドＰの配置
が異なる複数種類のダイＤ１，Ｄ２（図５・図６参照）
について、共通のバンプＢの配置を得ることができ、こ
れにより、これらダイＤ１，Ｄ２を共通の寸法の接続端
子に接続することができる。
【００３８】また本実施形態では、導体パターン１４の
外層に樹脂層としての保護層４２を形成するので、この
保護層４２により導体パターン１４を破損や汚れから保
護できる上、従来のワイヤボンディングにおける樹脂パ
ッケージによるモールドの場合に比して、溶融状の樹脂
の流動による接合後の金線の移動に起因するショートの
おそれを解消できる。なお、保護層４２がパッドＰの上
面だけでなく側面をも被覆することとすれば、パッドＰ
に対する一層の保護効果が期待できる。また更に、保護
層４２が、ダイＤの上面のうちバンプＢの表面の導体層
２２を除く全表面を覆うこととしてもよい。
【００３９】また本実施形態では、バンプＢの形成工程
として、まずウエハＷ上に樹脂からなる台部１３を形成
し、この台部１３の外層（図２における上面）に導体パ
ターン１４を形成することとしたので、バンプＢに使用
される導電性材料を節約できる。
【００４０】また、台部１３を構成する樹脂材料とし
て、硬化時に弾性を有する材料を使用したので、台部１
３の弾性により、組み立て（接続端子Ｌとの接合）の際
の機械的衝撃を緩和できる上、個々のバンプＢの寸法誤
差（とりわけ高さにおけるばらつき）を、台部１３の弾
性に応じた軽荷重によって吸収でき、製品の信頼性を向
上できる。
【００４１】また本実施形態では、導体パターン１４を
導電体粉末を焼結して形成することとし、また硬化絶縁
層１２や保護層４２を絶縁性の光硬化性樹脂により形成
することとしたので、衝突を伴うようなプロセスが存在
せず、かつ熱の印加が局所的であることから、製品の信
頼性を向上できる。
【００４２】また、本実施形態では硬化絶縁層１２や保
護層４２をいわゆる自由液面法によって形成したが、こ
れを規制液面法などの他の方法による光硬化性樹脂成型
法で形成してもよい。また、硬化絶縁層１２や保護層４
２を、シルクスクリーン法などによる樹脂の塗布など、
他の形成法によって形成してもよく、また他の材質を使
用してもよい。
【００４３】また本実施形態では、光源６はレーザ光を
発するものとしたが、光源６としては導体パターン１４
の材質に応じて異なる性質のものを使用でき、例えばＸ
線、紫外線、あるいは可視光を発するものでもよい。ま
た本実施形態では、光源６が焦点距離変更機能を備えた
ので、ＸＹステージ５が光源６を二次元方向（すなわ
ち、水平方向の互いに直交する２軸であるＸ軸およびＹ
軸の方向）に移動するもので足り、Ｚ軸方向（すなわ
ち、鉛直方向）に移動する構造や制御を不要とすること
ができるが、ＸＹステージ５は鉛直方向への移動が可能
なものであってもよい。
【００４４】また本実施形態では、導体パターン１４を
形成する工程を、ダイシング前のウエハＷに形成された
複数の集積回路（ダイＤ）の全てに対して同時に実行す
ることとしたので、ダイシング後の個々のダイＤに対し
て同工程を互いに別個に実施する場合に比して、製造効
率を飛躍的に向上でき、コストダウンに寄与できる。
【００４５】また本実施形態では、保護層４２を形成す
る工程を、ダイシング前のウエハＷに形成された複数の
集積回路（ダイＤ）の全てに対して同時に実行すること
としたので、ダイシング後の個々のダイＤに対して同工
程を互いに別個に実施する場合に比して、製造効率を飛
躍的に向上でき、コストダウンに寄与できる。
【００４６】また、上記実施形態では導体パターン１４
を単層としたが、本発明に係る導体パターンは複数層と
することもできる。例えば図６および図７に示すよう
に、ダイＤ３の表面に形成された複数の導体パターン１
４ａ，１４ｂが互いに交差する交差部Ｃを形成すること
してもよく、この構成によれば、接続点となるバンプＢ
の配置の自由度、およびパッドＰの配置の自由度を一層
向上できる。
【００４７】また、本実施形態では、導体パターン１４
における基板（接続端子Ｌ）との接続点にバンプＢを形
成することとしたので、上述の各効果をフリップチップ
ボンディング方式において実現できるが、本発明では導
体パターン１４の基板との接続点（パッドＰの中心点に
対しＸＹ平面方向に異なる点であればよい）にバンプＢ
を形成する代わりに、接続点を矩形や円形のランドと
し、このランドにワイヤボンディング法により金線の一
端に形成された金ボールを接続すると共に金線の他端を
リードフレームのリードなどの接続端子に接続すること
としてもよく、この場合にも金線の交差や過度の接近を
回避でき好適である。
【００４８】なお、本発明における導体パターンは、他
の材質および形成法によって形成してもよく、例えば導
電体粉末が混入された光硬化性樹脂にレーザを照射し硬
化させる方法によって形成したり、導電性高分子を利用
して形成したり、あるいは電解メッキや無電解メッキお
よびこれらとエッチングとの組合せ、またはＣＶＤ（Ch
emical Vapor Deposition;化学蒸着法）やＰＶＤ（Phys
ical Vapor Deposition;物理蒸着法。真空蒸着、スパッ
タリング、イオンプレーティングなど）による金属蒸着
によって形成してもよい。導電体粉末が混入された光硬
化性樹脂によって導体パターンを形成する場合には、さ
らに、レーザの照射によって熱硬化性樹脂を凝縮させる
か、あるいは硬化時に収縮する熱硬化性樹脂を用いるこ
とにより、凝縮ないし収縮の際の導電体粉末の粒子間距
離の短縮から、導体パターンの電気抵抗を低くすること
ができる。
【００４９】また、導体パターンは静電複写法を利用し
て形成してもよい。例えば、図２（ａ）ないし（ｃ）の
工程によりウエハＷ上にパッドＰと台部１３とが残され
た状態としたのち、まず図８（ａ）に示すように、誘電
性材料からなる感光体５１を塗布し、この感光体５１に
露光工程として電圧を印加して例えば陽極性に帯電さ
せ、この状態で、配線パターンを形成すべき箇所を除く
部分にレーザを照射する。照射された部分は、感光体５
１が導電性を帯びるため電荷が減少し、除電される。
【００５０】次に、図８（ｂ）に示すようにウエハＷを
上下反転させ、現像工程として、ウエハＷの表面の感光
体５１と逆極性に帯電された金属粉体Ｍに近接させ、金
属粉体Ｍを感光体５１に吸着させる。
【００５１】次に、図８（ｃ）に示すように、定着工程
として、吸着された金属粉体Ｍをレーザの照射によって
加熱し、先に形成した感光体５１に金属粉体Ｍを溶融・
収縮・焼結させて、感光体５１が変成してなる導体パタ
ーン５２（図８（ｄ））とし、照射されていない不要な
部分を適宜の溶剤で除去する。以下の工程は図２（ｅ）
に示される上記実施形態と同様である。
【００５２】以上の静電複写法を利用した方法によれ
ば、精細な導体パターンを能率よく形成できる。なお、
感光体５１および金属粉体Ｍを用いる方法に代えて、光
硬化性樹脂にカーボンブラックを添加してレーザの照射
により硬化させることともよく、さらにカーボンブラッ
クをパーコレーション領域まで添加することにより電気
抵抗を低下させることとしてもよい。
【００５３】また、上記実施形態およびその各変形例の
場合において、レーザによる絶縁体や導電性物質の照射
の際にパッドＰの表面に形成されたアルミナを除去（ア
ブレーション）できる程度にレーザの強度を設定しても
よく、あるいは２方向からのレーザ照射により下層とな
るパッドＰのみを高温に加熱して同様のアルミナの除去
を行ったり、あるいは絶縁体や導電性物質に対する照射
に先立って露出状態のパッドＰにレーザを照射し同様の
アルミナの除去を行うこととしてもよい。
【図面の簡単な説明】
【図１】 本発明を実施するためのウエハ処理装置を概
略的に示す斜視図である。
【図２】 （ａ）ないし（ｅ）は実施形態の半導体装置
の製造方法を示す断面図である。
【図３】 バンプを接続端子に接合する工程を示す断面
図である。
【図４】 実施形態の方法によって製造中のダイの一例
を示す斜視図である。
【図５】 実施形態の方法によって製造中のダイの他の
一例を示す斜視図である。
【図６】 導体パターンの交差部を形成する場合の製造
中のダイの一例を示す斜視図である。
【図７】 導体パターンの交差部を形成する場合のダイ
の要部を示す斜視図である。
【図８】 （ａ）ないし（ｄ）は静電複写法を利用した
変形例の半導体装置の製造方法を示す断面図である。
【符号の説明】
２ 絶縁体供給装置 ３ 導電体供給装置 ４ 未硬化材料除去装置 ５ ステージ ６ 光源 １１ 未硬化の絶縁体 １２ 硬化絶縁層 １３ 台部 １４，１４ａ，１４ｂ 導体パターン ２１ 導電性物質 ２２ 導体層 ４２ 保護層 ５１ 感光体 Ｂ バンプ Ｃ 交差部 Ｄ，Ｄ１，Ｄ２，Ｄ３ ダイ Ｌ 接続端子 Ｐ パッド Ｗ ウエハ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 複数のパッドが形成された集積回路上
    に、前記複数のパッドと一端で導通する複数の導体パタ
    ーンを形成する導体パターン形成工程と、 前記導体パターンの他端にある接続点と基板とを接続す
    る接続工程と、 を有し、前記導体パターンにより前記パッドの配置と異
    なる前記接続点の配置を得ることを特徴とする半導体装
    置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    であって、 前記導体パターンの外層に樹脂層を形成する樹脂層形成
    工程を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または２に記載の半導体装置の
    製造方法であって、 前記導体パターン形成工程では、当該複数の導体パター
    ンが交差する交差部を形成することを特徴とする半導体
    装置の製造方法。
  4. 【請求項４】 請求項１ないし３のいずれかに記載の半
    導体装置の製造方法であって、 前記接続点にフリップチップボンディング用のバンプを
    形成するバンプ形成工程を有することを特徴とする半導
    体装置の製造方法。
  5. 【請求項５】 請求項４に記載の半導体装置の製造方法
    であって、前記バンプ形成工程は、 集積回路上に樹脂層を形成する台部形成工程と、 前記樹脂層の外層に導電層を形成する導電層形成工程
    と、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    であって、 前記樹脂層は硬化時に弾性を有することを特徴とする半
    導体装置の製造方法。
  7. 【請求項７】 請求項１ないし５のいずれかの半導体装
    置の製造方法であって、 前記導体パターンは導電体粉末を焼結してなることを特
    徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項１ないし５のいずれかの半導体装
    置の製造方法であって、 前記導体パターンは導電体粉末が混入された光硬化性樹
    脂からなることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項２、５または６に記載の半導体装
    置の製造方法であって、 前記樹脂層は絶縁性の光硬化性樹脂からなることを特徴
    とする半導体装置の製造方法。
  10. 【請求項１０】 請求項１ないし９のいずれかに記載の
    半導体装置の製造方法であって、 前記導体パターン形成工程が、ダイシング前のウエハに
    形成された複数の集積回路に対して同時に実行されるこ
    とを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項２に記載の半導体装置の製造方
    法であって、 前記樹脂層形成工程が、ダイシング前のウエハに形成さ
    れた複数の集積回路に対して同時に実行されることを特
    徴とする半導体装置の製造方法。
JP2001362132A 2001-11-28 2001-11-28 半導体装置の製造方法 Withdrawn JP2003163312A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001362132A JP2003163312A (ja) 2001-11-28 2001-11-28 半導体装置の製造方法
TW091124638A TW561565B (en) 2001-11-28 2002-10-24 Manufacturing method of semiconductor device
US10/307,081 US20030113991A1 (en) 2001-11-28 2002-11-27 Semiconductor device manufacturing method
KR1020020074201A KR20030043748A (ko) 2001-11-28 2002-11-27 반도체 장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001362132A JP2003163312A (ja) 2001-11-28 2001-11-28 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2003163312A true JP2003163312A (ja) 2003-06-06

Family

ID=19172683

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001362132A Withdrawn JP2003163312A (ja) 2001-11-28 2001-11-28 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20030113991A1 (ja)
JP (1) JP2003163312A (ja)
KR (1) KR20030043748A (ja)
TW (1) TW561565B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201045A (ja) * 2016-12-27 2018-12-20 Ｎｅｘｔ Ｉｎｎｏｖａｔｉｏｎ合同会社 ダイヤモンド系通電構造、ダイヤモンド系電子部品、及びダイヤモンド系通電構造の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100644886B1 (ko) * 2004-06-10 2006-11-15 엘지전자 주식회사 멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03231437A (ja) * 1990-02-06 1991-10-15 Ricoh Co Ltd 突起電極形成方法
KR100230596B1 (ko) * 1997-05-22 1999-11-15 김영환 반도체 칩의 범프 형성방법 및 이를 이용한 반도체 패키지
JP2003502866A (ja) * 1999-06-17 2003-01-21 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 軟質ボンディング部を有する電子部品およびこのような部品を製造するための方法
JP2001085560A (ja) * 1999-09-13 2001-03-30 Sharp Corp 半導体装置およびその製造方法
KR20010061784A (ko) * 1999-12-29 2001-07-07 박종섭 칩 스캐일 패키지 및 그의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018201045A (ja) * 2016-12-27 2018-12-20 Ｎｅｘｔ Ｉｎｎｏｖａｔｉｏｎ合同会社 ダイヤモンド系通電構造、ダイヤモンド系電子部品、及びダイヤモンド系通電構造の製造方法
JP7062288B2 (ja) 2016-12-27 2022-05-06 Ｎｅｘｔ Ｉｎｎｏｖａｔｉｏｎ合同会社 ダイヤモンド系通電構造の製造方法

Also Published As

Publication number Publication date
KR20030043748A (ko) 2003-06-02
TW561565B (en) 2003-11-11
US20030113991A1 (en) 2003-06-19

Similar Documents

Publication Publication Date Title
US20180374798A1 (en) Semiconductor device having emi shielding structure and related methods
CN104011858B (zh) 具有线键合通孔的堆叠封装组件
CN101499445B (zh) 半导体器件及其制造方法
US6722028B2 (en) Method of making electronic device
CN108292645A (zh) 具有基于沟槽模制的电磁干扰屏蔽的半导体封装
TWI761342B (zh) 半導體封裝及其製造方法
JP6737914B2 (ja) インパッケージ区画遮蔽を備えた半導体パッケージ及びその製造方法
CN102800600B (zh) 用于半导体封装的封装夹具及工艺
CN111354649B (zh) 封装结构与其形成方法
JP6931694B2 (ja) パッケージ内コンパートメントシールドを備える半導体パッケージ及びその製造方法
US10910465B2 (en) 3D printed semiconductor package
US20200168557A1 (en) Semiconductor package and fabrication method thereof
TW561565B (en) Manufacturing method of semiconductor device
TWI485789B (zh) 積體電路封裝以及裝配積體電路封裝之方法
JP6802314B2 (ja) 半導体パッケージ及びその製造方法
KR101739683B1 (ko) 3d 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법
TW201705311A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
KR101921156B1 (ko) 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US11417540B2 (en) 3D printed semiconductor package
TW202034471A (zh) 半導體封裝及其製作方法
KR101023950B1 (ko) 전도성 폴리머 범프를 갖는 칩 및 그 제조방법과, 칩을 구비한 전자부품 및 그 제조방법
KR101681400B1 (ko) 전자 소자 모듈 및 그 제조 방법
JP3367512B2 (ja) メモリ素子
CN117080087A (zh) 一种扇出型板级封装方法及扇出型板级封装结构
JP3367513B2 (ja) 電子部品

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20050201