CN102800600B - 用于半导体封装的封装夹具及工艺 - Google Patents

用于半导体封装的封装夹具及工艺 Download PDF

Info

Publication number
CN102800600B
CN102800600B CN201110391058.XA CN201110391058A CN102800600B CN 102800600 B CN102800600 B CN 102800600B CN 201110391058 A CN201110391058 A CN 201110391058A CN 102800600 B CN102800600 B CN 102800600B
Authority
CN
China
Prior art keywords
fixture
carrier substrate
window
chip
semiconductor packages
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110391058.XA
Other languages
English (en)
Other versions
CN102800600A (zh
Inventor
黄启铭
王宗鼎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102800600A publication Critical patent/CN102800600A/zh
Application granted granted Critical
Publication of CN102800600B publication Critical patent/CN102800600B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

实施例是用于半导体封装的方法。该方法包括：将芯片穿过夹具的第一侧面附接到载体基板，该芯片通过凸块附接；将球穿过夹具的第二侧面施加在载体基板上的接合焊盘；以及同时回流凸块和球。根据另一个实施例，封装夹具包括盖板、基座和连接件。盖板具有穿过该盖板的第一窗口。基座具有穿过该基座的第二窗口。第一窗口暴露出盖板和基座中间的体积的第一表面，而第二窗口暴露出该体积的第二表面。第一表面相对于体积与第二表面相对。连接件对齐和连接盖板与基座。本发明还公开了一种用于半导体封装的封装夹具及工艺。

Description

用于半导体封装的封装夹具及工艺
技术领域
本发明涉及半导体领域，更具体地，涉及封装夹具及工艺。
背景技术
倒装芯片封装包括使用导电凸块将面朝下方的(即为“倒装的”)半导体芯片置于基板(诸如，陶瓷基板或电路板)上方的直接电连接件。倒装技术迅速地替代了较为陈旧的引线接合技术，该引线接合技术使用面朝上方的芯片，利用引线将芯片上的接合焊盘与基板连接。
先前用于倒装芯片封装的工艺包括多个步骤，这些步骤可能导致所产生的封装出现问题。一种工艺包括以下连续的步骤：将管芯附接到基板上，使管芯和基板之间的触点回流，应用助焊剂清洗，向基板和管芯之间散布底部填充物，固化底部填充物，应用模塑，固化模塑，在助焊剂中埋入球栅阵列(BGA)接合焊盘，将焊球投放在BGA接合焊盘上以及回流焊接接合焊盘。这些多个处理步骤在焊球投放之前可能使形成的焊球出现问题。例如，在前面步骤中所应用的热量、湿度以及化学药品可以导致BGA接合焊盘受到污染和氧化，由此导致球从BGA接合焊盘中消失或球在BGA接合焊盘上出现错位位移。施加的热量可以从前面的回流、烘焙和/或固化中产生。湿度可以由助焊剂清洁和/或超音波显微镜(C-SAM或T-SAM)导致。化学药品可以源自助焊剂、助焊剂清洁溶剂、底部填充物和/或模塑料。
该工艺可以导致封装件出现其他问题。例如，该工艺可以致使管芯中的超低-k(ELK)介电层分层。同时，可以致使底部填充物分层。该工艺还可以引起工艺可靠性问题，诸如，管芯上的凸块中形成裂缝、预焊开裂以及芯片通孔烧毁。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一个方面，提供了一种用于半导体封装的方法，所述方法包括：将芯片穿过夹具的第一侧面附接到载体基板上，通过凸块附接所述芯片；将球穿过所述夹具的第二侧面施加在所述载体基板上的接合焊盘；以及回流所述凸块和所述球。
该半导体封装方法进一步包括：穿过所述夹具的所述第二侧面放置基板支撑件，在将所述芯片附接到所述载体基板上的过程中，穿过所述第二侧面放置所述基板支撑件，所述基板支撑件包括橡胶；或者在所述夹具的所述第一侧面和所述夹具的所述第二侧面之间放置所述载体基板；以及将所述夹具的所述第一侧面固定至所述夹具的所述第二侧面，所述固定包括使用磁体；或者在所述载体基板和所述芯片之间散布底部填充物；封装所述芯片；以及将所述载体基板分隔开。
在该半导体封装方法中，同时地进行所述凸块和所述球的回流。
在该半导体封装方法中，穿过所述夹具的所述第一侧面附接所述芯片是穿过所述夹具的所述第一侧面中的第一窗口，所述第一窗口暴露出所述载体基板的芯片附接区域，以及将所述球穿过所述夹具的所述第二侧面施加在所述接合焊盘上是穿过所述夹具的第二侧面中的第二窗口，所述第二窗口暴露出包括有接合焊盘的阵列区域。
根据本发明的另一方面，提供了一种用于半导体封装的方法，所述方法包括：使用凸块将芯片与载体基板连接，所述连接穿过夹具的盖板中的第一窗口执行；将球施加在所述载体基板上的接合焊盘，穿过所述夹具的基座中的第二窗口执行所述施加，所述夹具的所述基座相对于载体基板与所述夹具的所述盖板相对；以及回流所述凸块和所述球。
该半导体封装方法进一步包括：将隔离件放置在所述第二窗口中并且接触所述载体基板，在将所述芯片与所述载体基板连接的过程中，所述隔离件在所述第二窗口中，所述隔离件包括橡胶；或者在所述夹具的所述盖板和所述夹具的所述基座之间固定所述载体基板，所述固定包括：将所述盖板的孔与所述基座的导向件对齐；在所述孔中容纳所述导向件；以及使用磁体，将所述盖板附接到所述基座上。
该半导体封装方法进一步包括：翻转所述夹具，其中，在连接所述芯片和所述载体基板的过程中，在所述盖板上的所述夹具的第一外表面面朝第一方向，所述第一外表面具有第一窗口，并且其中，在将球施加到所述接合焊盘的过程中，在所述基座上的所述夹具的第二外表面面朝所述第一方向，所述第二外表面具有所述第二窗口；或者在施加所述球之前，将助焊剂穿过所述第二窗口施加在所述接合焊盘；或者在所述芯片和所述载体基板之间施加底部填充物；施加模塑料来封装所述载体基板上的所述芯片；以及将所述载体基板分隔开。
根据本发明的又一方面，提供了一种封装夹具，包括：盖板，具有穿过所述盖板的第一窗口；基座，具有穿过所述基座的第二窗口，所述第一窗口暴露出所述盖板和所述基座中间的体积的第一表面，所述第二窗口暴露出所述体积的第二表面，所述第一表面相对于所述体积与所述第二表面相对；以及连接件，对齐和连接所述盖板和基座。
在该封装夹具中，所述连接件包括：导向件，被容纳在孔中；以及磁体，固定所述盖板和所述基座。其中，所述导向件处在所述基座上，并且所述孔处在所述盖板中。
该封装夹具进一步包括穿过所述第二窗口的支撑件。
附图说明
为了更全面地理解本发明的实施例及其优势，将结合附图所进行的以下描述作为参考，其中：
图1A至图1C是根据实施例在封装工艺的步骤中使用的夹具的分解视图；
图2A至图2C是根据实施例在图1A至图1C中组装的夹具的各个视图；
图3至图6C是根据实施例在倒装芯片封装过程中使用夹具的方法的各个方面；
图7A至图7D是根据实施例在封装工艺的步骤中所使用的另一个夹具的分解视图；
图8A至图8C是根据实施例在图7A至图7D中组装的夹具的各个视图；
图9和图10是根据实施例在倒装芯片封装过程中使用图8A至图8C中的夹具的方法的各个方面；以及
图11是根据实施例的封装工艺的流程图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将针对具体上下文，即，用于形成倒装芯片封装件(诸如，倒装芯片球栅阵列(FcBGA)或倒装芯片尺寸封装件(FcCSP))的制造工艺来描述实施例。但是其他实施例也适用于其他封装工艺。
图1A至图1C示出了夹具30(参见，例如，图2A)的分解视图，该夹具在封装工艺步骤中固定和稳定载体基板。图1A中示出夹具30的顶盖10。该顶盖10包括窗口12和孔14。图1B示出载体基板16，该载体基板包括芯片附接区域18和球栅阵列(BGA)区域20(在图1B中未示出；参见图2C)。图1C中示出夹具30的底座22。该底座22包括窗口24和导向件26。孔14和导向件26分别沿着顶盖10和底座22的边缘处在相应的位置上。在组装时，孔14容纳夹具30的底座26的导向件26。在顶盖10中以如下方式布置窗口12，使得在组装夹具30时，载体基板16的芯片附接区域18被暴露出来。在组装夹具30时，窗口24布置为暴露出载体基板16的BGA区域20。
图2A至图2C示出组装的夹具30的各个视图。图2A是夹具30的侧视图。夹具30包括顶盖10、底座22以及在顶盖10和底座22中间的载体基板16。导向件26被插入到顶盖10的孔14中，从而对齐底座22。图2B是夹具30的俯视图。芯片附接区域18通过相应的窗口12从顶盖10暴露出来。图2C是夹具30的仰视图。BGA区域20通过相应的窗口24从底座22暴露出来。另外，窗口12和24可以具有区域公差，该区域公差处在通过窗口12和24暴露出来的区域的边缘和相应的芯片附接区域18和BGA区域20的边缘之间。在这些图中所描绘的实施例中，每个窗口暴露出一个区域。在其他实施例中，一个窗口可以暴露出多个区域，诸如，多个芯片附接区域或多个BGA区域。另外，顶盖和/或底座基本上可以是单个框架，该框架包括一个窗口，该窗口暴露出用于暴露载体基板一侧面的区域。用于顶盖和底座的窗口的各种组合都在其他实施例的范围内。虽然没有具体地在图中示出，但是在组装夹具30时，顶盖10和底座22中的一个或两者都可以具有使载体基板16适当对齐的凹陷。
在本实施例中，顶盖10和底座22由金属材料(诸如，钢)制成。在该实施例中，可以在导向件26的基座处或基座上附接磁体，从而将顶盖10与底座22固定。磁体可以使夹具固定地进行组装，同时还可以简单地进行拆卸。其他实施例涉及用于顶盖10和底座22的不同材料以及用于将顶盖10附接到底座22上的不同部件或紧固件(例如，通过使用螺栓或螺钉和螺母)。
载体基板16可以是任意可应用的基板材料，诸如，有机基板或陶瓷基板，并且可以使用任意可应用的方法形成该载体基板。这种基板通常包括凸块焊盘(bumppads)(诸如，在芯片附接区域18中)，在这些凸块焊盘上附接至集成电路芯片上的凸块。基板通常包括互连结构，该互连结构将凸块焊盘重新分配并电连接至球栅阵列(BGA)接合焊盘(诸如，在BGA区域20中)。载体基板的其他配置也包含在其他实施例的范围内。
图3至图6C示出在倒装芯片封装过程中使用夹具30的方法的各个方面。在图3中，提供了具有处在顶盖10和底座22之间的载体基板16的已组装的夹具30。芯片32通过顶盖10的窗口12附接在底座16的芯片附接区域18上。芯片32通过凸块24与芯片附接区域18机械连接和电连接。凸块34可以是铜或锡，并且可以包括凸块、柱或圆柱。工具36(诸如，取放工具)可以被用于附接芯片32。该芯片可以是公知的由可应用的半导体加工技术生产、由加工好的晶圆单分出来并且测试完毕的良好的管芯。
如图4所示，一旦芯片32被附接在载体基板16上，就翻转夹具30，使得底座22面朝上方。然后，参考图5A、5B和5C，使用助焊剂分配器40和注射针42将助焊剂46涂敷到BGA区域20中的接合焊盘44。图5B示出夹具30的一部分50的截面图，从而示出芯片32、凸块34、BGA接合焊盘44、分配器40以及注射针42的关系。
图5C详细地示出了助焊剂46在BGA区域20中的BGA接合焊盘44上的布置。参考图6A、6B和6C，BGA球52形成在BGA区域20中的BGA接合焊盘44上，该BGA区域通过底座22的窗口24暴露出来。图6B详细地示出了与BGA球52的形成相关的图5B所示出的部分50，而图6C示出形成了BGA球52的BGA区域20。
同时回流用于凸块34和BGA球52的焊料，从而更持久地将凸块34和BGA球52接到载体基板16，并且将凸块34接到芯片32。然后，拆卸夹具30，并且将附接有芯片32的载体基板16从夹具30中移除。底部填充材料(诸如，环氧树脂)被散布在芯片32和载体基板16之间。在对底部填充物进行固化之后，在芯片32和载体基板16上方涂敷密封剂(诸如通过压缩模塑施加模塑料)。在对模塑进行固化之后，每个包括芯片32的封装件都是分开的。
图7A至图7D示出夹具70(参见，例如，图8A)的分解视图，该夹具在封装工艺步骤中固定和稳定载体基板16。图7A至图7C分别与图1A至图1C相同，并且由此在此省略图7A至图7C的论述。图7D示出基板支撑件60。该基板支撑件60包括隔离件，该隔离件通常被布置成与底座的窗口24相同的图案，然而也可以将隔离件布置成其他图案。隔离件62大体合适地穿过窗口24，从而在一些工艺步骤(诸如，附接芯片32)中与载体基板16接触，以向载体基板16提供额外的稳定性。基板支撑件60可以是橡胶的或是其他材料的(诸如，吸收振动的材料)。隔离件62通常延伸到基板支撑件60以上的高度，所延伸的距离与穿过窗口24的距离(诸如，底座穿过窗口24的厚度)相同。因此，基板支撑件60能够接触到组装的夹具70中的载体基板16。隔离件62的长度和宽度在与基板支撑件60的顶面平行的方向上可以为任意值，但大体上不大于相应的窗口24的尺寸，例如，宽度和长度略微小于相应的窗口24的尺寸。虽然，隔离件62被描绘成立方体，但也应该注意到，其他实施例包含用于隔离件的其他常规形状，诸如，圆柱形或半球形。
图8A至图8C示出已组装的夹具70的各个视图。图8A是夹具70的侧视图。除了夹具70包括基板支撑件60之外，夹具70大体上与图2A中的夹具30相同。隔离件62通过虚线示出延伸穿过底座22的窗口24，从而接触到载体基板16并且为其提供支撑。图8B是夹具70的俯视图，该图与图2B相同。图8C是夹具70的仰视图，该图示出了基板支撑件60。
图9和图10示出的是在倒装芯片封装过程中使用夹具70的方法的另一个实施例的各个方面。与图3类似，提供了已组装的夹具70，该夹具具有载体基板16、顶盖10、底座22以及基板支撑件60(参见图8A)。芯片32穿过顶盖10的窗口12附接在载体基板16的芯片附接区域18。如图10所示，一旦芯片被附接在载体基板16，就将基板支撑件60移除，从而得到了如前所述的夹具30。随后的工艺可以与关于图4至图6C所述的工艺相同或类似。
图11示出的是根据实施例的封装工艺。在步骤82中，载体基板被放置在夹具中，例如，在图2A或图8A中载体基板16组装在夹具30或70中。如果将要使用载体基板支撑件，那么在步骤84中，将载体基板支撑件布置为穿过夹具背面中的窗口，例如，在图8A中将基板支撑件60的隔离件62布置为穿过底座22的窗口24。在步骤86中，将带有凸块的芯片穿过夹具正面中的窗口附接在载体基板，例如，如图3或图9所示，穿过夹具30或70的顶盖10的窗口12附接带有凸块34的芯片32。如果使用载体基板支撑件，那么在步骤88中，载体基板支撑件被移除，例如，在图10中移除基板支撑件60。在步骤90中，翻转夹具，使得其背面朝向上方，例如，如图4所示，背面22面朝上方。
在步骤92中，穿过夹具背面的窗口对BGA接合焊盘应用助焊剂浸渍，例如，如图5A至图5C中所示，使用助焊剂分配器40和注射针42穿过底座22的窗口24向BGA区域20中的接合焊盘44涂敷助焊剂46。在步骤94中，穿过夹具背面中的窗口向接合焊盘涂敷BGA球，例如，如图6A至图6C所示，在通过底座22的窗口24暴露出的BGA区域20中的BGA接合焊盘44上形成BGA球。在步骤96中，同时回流芯片上的凸块和BGA球，例如，同时回流芯片32上的凸块34和BGA球52。在步骤98中，从夹具中移除载体基板和附接的芯片，例如，从顶盖10和底座22中移除带有附接芯片32的载体基板16。在步骤100中，在载体基板和附接芯片之间(例如，在载体基板16和芯片32之间)散布底部填充物。在步骤102中，向载体基板和附接芯片涂敷密封剂，例如，使用压缩模塑施加模塑料。在步骤104中，载体基板和芯片被单分成单独的封装件。
与之前的封装工艺相比，实施例可以缩短封装工艺的周期时间并且减小产量损失。例如，使用上述夹具和工艺，可以使周期时间缩短一至两天，或可能更多天。该工艺也可以通过弃用除一个回流焊机以外的所有机器来降低设备成本。另外，通过同时对凸块和BGA球使用回流，可以由此避免一些对芯片和/或封装件的损害，进而提高产量。例如，同时的回流工艺可以得到与以前方法所得到的类似的凸块和球，但可以通过减少所使用的回流步骤和/或诸如回流之后的底部填充物应用的数量来避免芯片上的超低-k(ELD)介电层分层、底部填充物分层、凸块开裂、预焊开裂以及芯片通孔烧毁。另外，可以通过在施加BGA球之前避免多个工艺步骤来避免BGA接合焊盘的氧化和污染。
一个实施例是用于半导体封装的方法。该方法包括：穿过夹具的第一侧面将芯片附接在载体基板，通过凸块附接该芯片；穿过夹具的第二侧面将球施加在载体基板上的接合焊盘；以及回流凸块和球。
另一个实施例是用于半导体封装的方法。该方法包括：使用凸块连接芯片和载体基板，穿过夹具盖板中的第一窗口进行该连接；将球施加在载体基板上的接合焊盘，穿过夹具基座的第二窗口进行该施加，该夹具基座相对于载体基板与夹具盖板相对；以及回流凸块和球。
根据另一个实施例，封装夹具包括盖板、基座以及连接件。盖板具有穿过该盖板的第一窗口。基座具有穿过该基座的第二窗口。第一窗口暴露出盖板和基座的中间体积(volume，体积物)的第一表面，而第二窗口暴露出该体积的第二表面。第一表面相对于该体积与第二表面相对。连接件将盖板与基座对齐并使其连接。
尽管已经详细地描述了本发明的实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，在此所述的工艺和方法的步骤可以逻辑顺序进行并且可以不按照所述顺序进行。而且，本申请的范围并不仅限于说明书中所描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种用于半导体封装的方法，所述方法包括：
将芯片穿过夹具的第一侧面附接到载体基板上，通过凸块附接所述芯片；
将球穿过所述夹具的第二侧面施加在所述载体基板上的接合焊盘；以及
同时回流所述凸块和所述球，
其中，在回流所述凸块和所述球之后，封装所述芯片，
在回流所述凸块和所述球之后并且在封装所述芯片之前，将所述载体基板从所述夹具中移除。
2.根据权利要求1所述的用于半导体封装的方法，进一步包括：穿过所述夹具的所述第二侧面放置基板支撑件，在将所述芯片附接到所述载体基板上的过程中，穿过所述第二侧面放置所述基板支撑件。
3.根据权利要求2所述的用于半导体封装的方法，其中，所述基板支撑件包括橡胶。
4.根据权利要求1所述的用于半导体封装的方法，进一步包括：
在所述夹具的所述第一侧面和所述夹具的所述第二侧面之间放置所述载体基板；以及
将所述夹具的所述第一侧面固定至所述夹具的所述第二侧面。
5.根据权利要求4所述的用于半导体封装的方法，其中，所述固定包括使用磁体。
6.根据权利要求1所述的用于半导体封装的方法，其中，同时地进行所述凸块和所述球的回流。
7.根据权利要求1所述的用于半导体封装的方法，进一步包括：
在所述载体基板和所述芯片之间散布底部填充物；
封装所述芯片；以及
将所述载体基板分隔开。
8.根据权利要求1所述的用于半导体封装的方法，其中：
穿过所述夹具的所述第一侧面附接所述芯片是穿过所述夹具的所述第一侧面中的第一窗口，所述第一窗口暴露出所述载体基板的芯片附接区域，以及
将所述球穿过所述夹具的所述第二侧面施加在所述接合焊盘上是穿过所述夹具的第二侧面中的第二窗口，所述第二窗口暴露出包括有接合焊盘的阵列区域。
9.一种用于半导体封装的方法，所述方法包括：
使用凸块将芯片与载体基板连接，所述连接穿过夹具的盖板中的第一窗口执行；
将球施加在所述载体基板上的接合焊盘，穿过所述夹具的基座中的第二窗口执行所述施加，所述夹具的所述基座相对于载体基板与所述夹具的所述盖板相对；以及
同时回流所述凸块和所述球，
其中，在回流所述凸块和所述球之后，封装所述芯片，
在回流所述凸块和所述球之后并且在封装所述芯片之前，将所述载体基板从所述夹具中移除。
10.根据权利要求9所述的用于半导体封装的方法，进一步包括：将隔离件放置在所述第二窗口中并且接触所述载体基板，在将所述芯片与所述载体基板连接的过程中，所述隔离件在所述第二窗口中。
11.根据权利要求10所述的用于半导体封装的方法，其中，所述隔离件包括橡胶。
12.根据权利要求9所述的用于半导体封装的方法，进一步包括：在所述夹具的所述盖板和所述夹具的所述基座之间固定所述载体基板。
13.根据权利要求12所述的用于半导体封装的方法，其中，所述固定包括：
将所述盖板的孔与所述基座的导向件对齐；
在所述孔中容纳所述导向件；以及
使用磁体，将所述盖板附接到所述基座上。
14.根据权利要求9所述的用于半导体封装的方法，进一步包括：翻转所述夹具，其中，在连接所述芯片和所述载体基板的过程中，在所述盖板上的所述夹具的第一外表面面朝第一方向，所述第一外表面具有第一窗口，并且其中，在将球施加到所述接合焊盘的过程中，在所述基座上的所述夹具的第二外表面面朝所述第一方向，所述第二外表面具有所述第二窗口。
15.根据权利要求9所述的用于半导体封装的方法，进一步包括：在施加所述球之前，将助焊剂穿过所述第二窗口施加在所述接合焊盘。
16.根据权利要求9所述的用于半导体封装的方法，进一步包括：
在所述芯片和所述载体基板之间施加底部填充物；
施加模塑料来封装所述载体基板上的所述芯片；以及
将所述载体基板分隔开。
17.一种封装夹具，包括：
盖板，具有穿过所述盖板的第一窗口；
基座，具有穿过所述基座的第二窗口，所述第一窗口暴露出所述盖板和所述基座中间的体积的第一表面，所述第二窗口暴露出所述体积的第二表面，所述第一表面相对于所述体积与所述第二表面相对；以及
连接件，对齐和连接所述盖板和基座，
其中，所述封装夹具用于同时回流凸块和球。
18.根据权利要求17所述的封装夹具，其中，所述连接件包括：
导向件，被容纳在孔中；以及
磁体，固定所述盖板和所述基座。
19.根据权利要求18所述的封装夹具，其中，所述导向件处在所述基座上，并且所述孔处在所述盖板中。
20.根据权利要求17所述的封装夹具，进一步包括穿过所述第二窗口的支撑件。
CN201110391058.XA 2011-05-27 2011-11-25 用于半导体封装的封装夹具及工艺 Active CN102800600B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/117,901 US8691629B2 (en) 2011-05-27 2011-05-27 Packaging jig and process for semiconductor packaging
US13/117,901 2011-05-27

Publications (2)

Publication Number Publication Date
CN102800600A CN102800600A (zh) 2012-11-28
CN102800600B true CN102800600B (zh) 2015-12-09

Family

ID=47199670

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110391058.XA Active CN102800600B (zh) 2011-05-27 2011-11-25 用于半导体封装的封装夹具及工艺

Country Status (3)

Country Link
US (1) US8691629B2 (zh)
CN (1) CN102800600B (zh)
TW (1) TWI493669B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140361800A1 (en) * 2013-06-05 2014-12-11 Qualcomm Incorporated Method and apparatus for high volume system level testing of logic devices with pop memory
US10109612B2 (en) * 2013-12-13 2018-10-23 Taiwan Semiconductor Manufacturing Company Tools and systems for processing semiconductor devices, and methods of processing semiconductor devices
TW201635413A (zh) * 2015-03-27 2016-10-01 明興光電股份有限公司 載具
US9553001B2 (en) * 2015-04-28 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a molding layer for semiconductor package
CN110802293B (zh) * 2019-11-07 2021-09-03 丰鹏电子(珠海)有限公司 半导体器件焊接定位装置及半导体器件焊接方法
CN112652568B (zh) * 2020-12-17 2023-11-03 苏州远创达科技有限公司 一种微电子器件封装的自动化量产型夹具
CN116313936B (zh) * 2023-05-16 2023-08-15 青岛明毅通达科技有限公司 集成电路芯片封装设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
CN101276768A (zh) * 2007-03-26 2008-10-01 国家半导体公司 用于倒装芯片封装的组合倒置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5038248A (en) * 1989-12-08 1991-08-06 Harris Corporation Automatic ESD protection device for semiconductor packages
US6111324A (en) * 1998-02-05 2000-08-29 Asat, Limited Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package
US6062459A (en) * 1998-04-29 2000-05-16 Advanced Micro Devices, Inc. Wire bond clamp
US6140707A (en) * 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
US6887723B1 (en) * 1998-12-04 2005-05-03 Formfactor, Inc. Method for processing an integrated circuit including placing dice into a carrier and testing
US6436223B1 (en) * 1999-02-16 2002-08-20 International Business Machines Corporation Process and apparatus for improved module assembly using shape memory alloy springs
US6581278B2 (en) * 2001-01-16 2003-06-24 St Assembly Test Service Ltd. Process and support carrier for flexible substrates
KR100716871B1 (ko) * 2001-04-11 2007-05-09 앰코 테크놀로지 코리아 주식회사 반도체패키지용 캐리어프레임 및 이를 이용한반도체패키지와 그 제조 방법
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package
US6984545B2 (en) * 2002-07-22 2006-01-10 Micron Technology, Inc. Methods of encapsulating selected locations of a semiconductor die assembly using a thick solder mask
JP2004055860A (ja) * 2002-07-22 2004-02-19 Renesas Technology Corp 半導体装置の製造方法
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
JP4116851B2 (ja) * 2002-09-19 2008-07-09 富士通株式会社 電子部品の処理方法及び電子部品用治具
US7402893B2 (en) * 2003-11-21 2008-07-22 Texas Instruments Incorporated System and method for improved auto-boating
US6933178B1 (en) * 2004-04-20 2005-08-23 Ultratera Corporation Method of manufacturing semiconductor packages and a clamping device for manufacturing a semiconductor package
US7256065B1 (en) * 2004-06-03 2007-08-14 Advanced Micro Devices, Inc. Methods and fixture for coupling a lid to a support substrate
KR100626380B1 (ko) * 2004-07-14 2006-09-20 삼성전자주식회사 반도체 패키지
US8143095B2 (en) * 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7451418B2 (en) * 2005-07-26 2008-11-11 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Alpha-particle-tolerant semiconductor die systems, devices, components and methods for optimizing clock rates and minimizing die size
US20080054490A1 (en) * 2006-08-31 2008-03-06 Ati Technologies Inc. Flip-Chip Ball Grid Array Strip and Package
JP5154271B2 (ja) * 2008-03-17 2013-02-27 日本特殊陶業株式会社 はんだバンプを有する配線基板及びその製造方法
US8017434B2 (en) * 2008-11-24 2011-09-13 Advanced Micro Devices, Inc. Semiconductor chip package fixture
US8251223B2 (en) * 2010-02-08 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning system and a package carrier for a semiconductor package
US8809117B2 (en) * 2011-10-11 2014-08-19 Taiwain Semiconductor Manufacturing Company, Ltd. Packaging process tools and packaging methods for semiconductor devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084308A (en) * 1998-06-30 2000-07-04 National Semiconductor Corporation Chip-on-chip integrated circuit package and method for making the same
CN101276768A (zh) * 2007-03-26 2008-10-01 国家半导体公司 用于倒装芯片封装的组合倒置

Also Published As

Publication number Publication date
TW201248807A (en) 2012-12-01
US20120302008A1 (en) 2012-11-29
TWI493669B (zh) 2015-07-21
CN102800600A (zh) 2012-11-28
US8691629B2 (en) 2014-04-08

Similar Documents

Publication Publication Date Title
CN102800600B (zh) 用于半导体封装的封装夹具及工艺
CN103050462B (zh) 半导体器件封装件及方法
US11244835B2 (en) Control of under-fill using a film during fabrication for a dual-sided ball grid array package
CN103165531B (zh) 管芯结构及其制造方法
TWI480989B (zh) 半導體封裝件及其製法
US9142523B2 (en) Semiconductor device and manufacturing method thereof
US8389330B2 (en) Integrated circuit package system with package stand-off and method of manufacture thereof
JP2011166081A (ja) 半導体装置、半導体パッケージ、インタポーザ、半導体装置の製造方法、及びインタポーザの製造方法
KR102237783B1 (ko) 반도체 패키지 및 그것의 제조 방법
TW201904011A (zh) 電子封裝件及其製法
TWI555101B (zh) 封裝結構及其製法
JP6290987B2 (ja) 半導体パッケージ基板及びその製造方法
KR20080074468A (ko) 초음파를 이용한 반도체 칩의 표면실장방법
TW201027699A (en) Wiring member for semiconductor device, composite wiring member for semiconductor device, and resin-sealed semiconductor device
TW201705311A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
KR101739683B1 (ko) 3d 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법
JP2010153491A5 (ja) 電子装置及びその製造方法、並びに半導体装置
TW201431014A (zh) 結構與方法
KR20110080491A (ko) 반도체 칩 패키지 제조방법
KR101099584B1 (ko) 반도체 패키지 및 그 제조 방법
JP2015053374A (ja) 半導体装置及び半導体装置の製造方法
JP2005340451A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2007180593A (ja) 半導体装置の製造方法
KR20080087444A (ko) 반도체 패키지 및 이의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant