KR101739683B1 - 3d 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법 - Google Patents

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이영우
이재웅
유승재
정지영
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Abstract

본 발명은 반도체 칩과 연결되는 도전성 연결수단 및 반도체 칩을 몰딩하는 몰딩수지 등이 3D 프린팅 기술에 의하여 형성된 새로운 구조의 3D 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법에 관한 것이다.
즉, 본 발명은 반도체 패키지를 구성하는 도전성 연결수단 및 몰딩수지 등을 각기 서로 다른 전용 장비를 사용하지 않고, 3D 프린팅 장비를 이용하여 용이하게 형성시킬 수 있도록 함으로써, 동일한 구조의 반도체 패키지를 제조하더라도 그 제조 공정수 및 비용을 크게 줄일 수 있도록 한 3D 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법을 제공하고자 한 것이다.

Description

3D 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법{Semiconductor package using 3D printing technology and method for manufacturing the same}
본 발명은 3D 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 칩과 연결되는 도전성 연결수단 및 반도체 칩을 몰딩하는 몰딩수지 등이 3D 프린팅 기술에 의하여 형성된 새로운 구조의 반도체 패키지 및 이의 제조 방법에 관한 것이다.
일반적으로, 각종 전자기기에 탑재되는 반도체 패키지는 기판에 반도체 칩을 부착하는 공정과, 반도체 칩과 기판 간을 도전성 연결수단으로 전기적 신호 교환 가능하게 연결하는 공정과, 반도체 칩과 도전성 연결수단을 외부로부터 보호하기 위하여 몰딩수지로 몰딩하는 공정 등을 통하여 제조된다.
상기 반도체 칩을 부착하는 공정은 기판 종류별로 부착 방법이 서로 달라, 기판 종류별로 반도체 칩 부착 장비의 사양 또한 달리 사용해야 한다.
또한, 상기 도전성 연결수단은 반도체 패키지 종류 및 사양에 따라 도전성 와이어, 재배선, 도전성 범프 등으로 채택될 수 있으며, 도전성 와이어, 도전성 회로패턴, 도전성 범프 중 하나를 채택할 때마다 서로 다른 본딩 장비 및 공정을 이용해야 한다.
예를 들어, 상기 도전성 연결수단 중 도전성 와이어는 와이어 본딩 장비를 사용하고, 재배선은 도금 및 라미네이션 장비를 사용하며, 도전성 범프 또한 도금 장비 등을 사용해야 한다.
상기 반도체 칩을 몰딩수지로 몰딩하는 공정 또한 별도의 몰딩 장비 및 공정을 이용해야 한다.
이와 같이, 반도체 패키지를 제조하는 공정은 반도체 패키지의 종류 및 사양, 그리고 반도체 패키지를 구성하는 도전성 연결수단의 종류 및 기판 종류 등에 따라, 서로 다른 장비 및 많은 공정이 필요하다.
이에, 반도체 패키지의 구조 및 제조 공정수를 보다 단순화시킬 수 있는 방안이 요구되고 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 반도체 패키지를 구성하는 도전성 연결수단 및 몰딩수지 등을 서로 다른 장비를 사용하지 않고, 3D 프린팅 장비를 이용하여 용이하게 형성시킬 수 있도록 함으로써, 동일한 구조의 반도체 패키지를 제조하더라도 그 제조 공정수 및 비용을 크게 줄일 수 있도록 한 3D 프린팅 기술을 이용한 반도체 패키지 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 반도체 칩과; 3D 프린팅 기술을 이용하여, 반도체 칩의 본딩패드에 도전 가능하게 연결되면서 원하는 방향을 따라 연장 배열되는 도전성 연결수단과; 상기 반도체 칩 및 도전성 연결수단을 봉지시키되, 도전성 연결수단의 상부를 패드면으로 노출시키며 몰딩되는 몰딩수지; 를 포함하여 구성된 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지를 제공한다.
바람직하게는, 상기 도전성 연결수단은 도전성 와이어, 도전성 회로패턴, 도전성 범프 중 하나가 되도록 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩의 본딩패드로부터 원하는 높이까지 원하는 궤적을 그리면서 반복적으로 프린팅된 것임을 특징으로 한다.
특히, 상기 도전성 와이어는 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩과 기판 간을 연결하는 궤적을 따라 반복적으로 프린팅되는 것임을 특징으로 한다.
바람직하게는, 상기 몰딩수지는 도전성 연결수단을 3D 프린팅할 때 함께 3D 프린팅되며 몰딩되거나, 일반 몰딩장비에 의하여 몰딩된 것임을 특징으로 한다.
더욱 바람직하게는, 상기 몰딩수지는 반도체 칩의 둘레면을 감싸는 동시에 반도체 칩의 면적보다 더 큰 면적으로 몰딩된 것임을 특징으로 한다.
또한, 상기 반도체 칩의 본딩패드에 솔더 페이스트가 더 3D 프린팅되어, 리플로우 공정에 의하여 도전성 연결수단과 융착되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 반도체 칩을 캐리어 위에 배치하는 단계와; 3D 프린팅 기술을 이용하여, 반도체 칩의 본딩패드로부터 원하는 방향을 따라 도전성 연결수단을 형성하는 단계와; 상기 반도체 칩 및 도전성 연결수단을 몰딩수지로 몰딩시키되, 도전성 연결수단의 상부를 패드면으로 노출시키며 몰딩하는 몰딩 단계; 를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 다른 구현예에서, 상기 도전성 연결수단을 형성하는 단계는: 반도체 칩의 본딩패드에 솔더 페이스트를 3D 프린팅하는 단계와; 솔더 페이스트로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴을 형성하는 단계와; 도전성 회로패턴의 상단부에 패드면을 더 3D 프린팅하는 단계; 로 이루어지는 것을 특징으로 한다.
또한, 상기 3D 프린팅된 솔더 페이스트는 리플로우 공정에 의하여 도전성 회로패턴과 융착되는 것을 특징으로 한다.
또한, 상기 몰딩 단계는 3D 프린팅 기술에 의하여 도전성 연결수단이 3D 프린팅될 때 함께 3D 프린팅 기술에 의하여 진행되거나, 일반 몰딩장비에 의하여 진행되는 것임을 특징으로 한다.
본 발명의 다른 구현예에서, 상기 도전성 연결수단을 형성하는 단계는: 반도체 칩의 본딩패드에 도전성 범프를 3D 프린팅하는 단계와; 도전성 범프로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴을 형성하는 단계와; 도전성 범프 및 도전성 회로패턴을 스핀 코팅 또는 필름 어시스트 몰딩 방법을 이용하여 절연물질로 몰딩하되, 도전성 회로패턴의 패드면을 노출시키며 몰딩하는 단계; 로 이루어지는 것을 특징으로 한다.
본 발명의 다른 구현예는 상기 반도체 칩을 여러개로 적층한 상태로 기판에 부착하는 단계와, 기판과 반도체 칩을 3D 프린팅 기술을 이용하여 도전성 연결수단으로 연결하는 단계를 더 포함하고, 이때의 도전성 연결수단은 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩과 기판 간을 연결하는 궤적을 따라 반복적으로 프린팅된 도전성 와이어인 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 반도체 패키지를 구성하는 도전성 연결수단 및 몰딩수지 등을 각기 서로 다른 전용 장비를 사용하지 않고, 3D 프린팅 장비를 이용하여 용이하게 형성시킬 수 있도록 함으로써, 동일한 구조의 반도체 패키지를 제조하더라도 그 제조 공정수 및 비용을 크게 줄일 수 있다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
도 2는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도,
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 반도체 패키지를 구성하는 도전성 연결수단 및 몰딩수지 등을 3D 프린팅 장비를 이용하여 형성함으로써, 반도체 패키지의 제조 공정수 및 비용을 절감할 수 있도록 한 점에 주안점이 있다.
제1실시예
첨부한 도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도이다.
도 1a 및 도 1b에서 보듯이, 본 발명의 제1실시예에 따른 반도체 패키지는 반도체 칩(10)과, 3D 프린팅 기술을 이용하여 반도체 칩(10)의 본딩패드에 도전 가능하게 연결되면서 원하는 방향을 따라 연장 배열되는 도전성 연결수단(20)과, 반도체 칩(10) 및 도전성 연결수단(20)을 몰딩하여 봉지시키는 몰딩수지(30)를 포함하여 구성된다.
상기 도전성 연결수단(20)은 3D 프린팅 기술을 이용하여 3D 프린팅되는 도전성 와이어, 도전성 회로패턴, 도전성 범프 중 하나로 채택되며, 본 발명의 제1실시예에 따른 상기 도전성 연결수단(20)은 3D 프린팅 기술에 의하여 구현되는 도전성 회로패턴(22)으로 채택된다.
이때, 상기 도전성 연결수단(20) 즉, 도전성 회로패턴(22)은 3D 프린팅 장비로부터 반복적으로 흩뿌려지며 프린팅되는 도전성 물질에 의하여 형성된다.
다시 말해서, 상기 도전성 회로패턴(22)은 3D 프린팅 장비로부터 흩뿌려지는 도전성 물질이 반도체 칩(10)의 본딩패드로부터 원하는 높이까지 원하는 형상 및 궤적을 그리면서 반복적으로 프린팅되어 형성될 수 있다.
또한, 상기 도전성 회로패턴(22)의 상부에는 동일 재질의 패드면(24)이 더 3D 프린팅되어, 솔더볼과 같은 입출력단자가 융착되는 자리가 된다.
이때, 상기 몰딩수지(30)에 의하여 도전성 회로패턴(22)이 몰딩될 때, 패드면(24)은 몰딩수지(30)의 표면과 동일 평면 또는 더 돌출된 표면을 이루며 외부로 노출되는 상태가 된다.
여기서, 본 발명의 제1실시예에 따른 반도체 패키지의 제조 과정을 살펴보면 다음과 같다.
먼저, 3D 프린팅 장비의 작업 받침대인 캐리어(12) 위에 반도체 칩(10)을 배치한다.
이어서, 상기 3D 프린팅 장비에 의하여 반도체 칩(10)의 본딩패드에 솔더 페이스트(14)가 프린팅된다.
즉, 상기 3D 프린팅 장비로부터 반도체 칩(10)의 본딩패드에 대하여 솔더 페이스트(14)가 원하는 형상으로 프린팅된다.
다음으로, 상기 솔더 페이스트에 대하여 3D 프린팅 장비로부터 도전성 물질이 반복적으로 흩뿌려지며 프린팅되어, 도전성 연결수단(20) 즉, 도전성 회로패턴(22)으로 형성된다.
보다 상세하게는, 상기 도전성 회로패턴(22)은 3D 프린팅 장비로부터 흩뿌려지는 도전성 물질이 반도체 칩(10)의 본딩패드로부터 원하는 높이까지 원하는 형상 및 궤적을 그리면서 반복적으로 프린팅되어 형성된다.
이때, 상기 도전성 회로패턴(22)은 반도체 칩(10) 위의 허공위에 마치 탑을 쌓듯이 3D 프린팅된 것으로서, 그 경사각이 약 30°정도이면 쓰러지지 않고, 그 형상을 유지할 수 있다.
또한, 상기 도전성 회로패턴(22)의 상부에 동일 재질의 패드면(24)이 더 3D 프린팅되어, 솔더볼과 같은 입출력단자가 융착되는 자리가 된다.
이와 같이, 본 발명의 제1실시예에 따른 도전성 연결수단 형성 단계는 반도체 칩(10)의 본딩패드에 솔더 페이스트(14)를 3D 프린팅하는 단계와, 3D 프린팅 장비에 의하여 도전성 회로패턴(22)을 형성하되, 솔더 페이스트(14)로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴(22)을 형성하는 단계와, 도전성 회로패턴(22)의 상단부에 패드면(24)을 더 3D 프린팅하는 단계로 이루어진다.
이어서, 상기 반도체 칩(10) 및 도전성 회로패턴(22)을 외부로부터 보호하고, 각 도전성 회로패턴(22) 간의 절연을 위하여 몰딩수지로 몰딩하는 공정이 진행되며, 이때의 몰딩 공정은 일반 몰딩 장비를 이용하여 이루어진다.
이때, 상기 패드면(24)은 몰딩되지 않고, 솔더볼과 같은 입출력단자가 부착될 수 있도록 몰딩수지(30)의 표면과 동일 평면 또는 더 돌출된 표면을 이루며 외부로 노출되는 상태가 된다.
또한, 상기 몰딩수지(30)는 반도체 칩(10)의 둘레면을 감싸는 동시에 반도체 칩(10)의 면적보다 더 큰 면적으로 몰딩됨으로써, 도전성 회로패턴(22)의 연장 경로(반도체 칩의 전기적 신호 전달 경로)를 보다 넓은 면적에 걸쳐 확보할 수 있는 팬 아웃(fan-out) 패키지를 실현할 수 있다.
또한, 상기 반도체 칩(10)의 본딩패드에 3D 프린팅된 솔더 페이스트(14)가 리플로우 공정에 의하여 도전성 회로패턴(22)과 융착되도록 함으로써, 반도체 칩(10)과 도전성 회로패턴(22) 간의 도전 연결이 보다 강건하면서도 신뢰성 있게 실현될 수 있다.
이상과 같은 본 발명의 제1실시예에 따르면, 상기 반도체 칩(10)과 도전 가능하게 연결되는 도전성 회로패턴(22)을 3D 프린팅 기술을 이용하여 원하는 높이까지 원하는 방향 및 궤적으로 용이하게 형성할 수 있으므로, 기존에 도전성 회로패턴을 형성하기 위하여 도금 공정 등을 이용한 것에 비하여, 보다 단순하면서도 공정수를 단축시킬 수 있고, 매우 복잡한 회로패턴도 원활하게 형성할 수 있다.
한편, 첨부한 도 1b에서 보듯이, 상기 몰딩수지(30)를 일반 몰딩장비를 이용하지 않고, 도전성 회로패턴(22)을 3D 프린팅할 때 함께 다른 재질(몰딩 수지재)로 3D 프린팅하여 몰딩할 수 있다.
제2실시예
첨부한 도 2는 본 발명의 제2실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도이다.
도 2에서 보듯이, 본 발명의 제2실시예에 따른 반도체 패키지도 마찬가지로 반도체 칩(10)과, 3D 프린팅 기술을 이용하여 반도체 칩(10)의 본딩패드에 도전 가능하게 연결되면서 원하는 방향을 따라 연장 배열되는 도전성 연결수단(20)과, 반도체 칩(10) 및 도전성 연결수단(20)을 몰딩하여 봉지시키는 몰딩수지(30)를 포함하여 구성된다.
먼저, 3D 프린팅 장비의 작업 받침대인 캐리어(12) 위에 반도체 칩(10)을 배치한다.
이어서, 상기 반도체 칩(10)을 일반 몰딩 장비를 이용하여 몰딩수지(30)로 몰딩하되, 반도체 칩(10)의 상면이 외부로 노출되도록 몰딩한다.
다음으로, 상기 반도체 칩(10)에 도전성 연결수단(20)을 3D 프린팅 기술을 이용하여 형성한다.
본 발명의 제2실시예에 따른 상기 도전성 연결수단(20)은 3D 프린팅 기술에 의하여 구현되는 도전성 범프(26) 및 도전성 회로패턴(22)으로 채택된다.
이때, 상기 도전성 연결수단(20) 즉, 도전성 범프(26) 및 도전성 회로패턴(22)은 3D 프린팅 장비로부터 반복적으로 흩뿌려지며 프린팅되는 도전성 물질에 의하여 형성된다.
다시 말해서, 상기 도전성 범프(26)가 먼저 3D 프린팅 장비로부터 흩뿌려지는 도전성 물질에 의하여 반도체 칩(10)의 본딩패드에 형성되고, 연이어 3D 프린팅 장비로부터 흩뿌려지는 도전성 물질이 도전성 범프(26)로부터 원하는 높이까지 원하는 형상 및 궤적을 그리면서 반복적으로 프린팅되어 도전성 회로패턴(22)이 형성될 수 있다.
또한, 상기 도전성 회로패턴(22)의 상부에 동일 재질의 패드면(24)이 더 3D 프린팅되어, 솔더볼과 같은 입출력단자가 융착되는 자리가 된다.
다음으로, 상기 도전성 범프(26) 및 도전성 회로패턴(22)을 원심력을 이용하여 절연물질을 넓게 퍼지게 하는 스핀 코팅(spin coating) 또는 매우 말랑말랑한 절연필름을 덧씌워서 경화시키는 필름 어시스트 몰딩 방법을 이용하여 유전체층(32, Dielectric material)을 형성하되, 도전성 회로패턴(22)의 패드면(24)을 노출시키며 유전체층(32)을 형성하는 단계가 진행된다.
이상과 같은 본 발명의 제2실시예에 따르면, 상기 반도체 칩(10)과 도전 가능하게 연결되는 도전성 범프(26) 및 도전성 회로패턴(22)을 3D 프린팅 기술을 이용하여 원하는 높이까지 원하는 방향 및 궤적으로 용이하게 형성할 수 있으므로, 기존에 도전성 범프를 형성하는 범핑 공정 및 도전성 회로패턴을 형성하기 위한 도금 공정 등을 이용한 것에 비하여, 보다 단순하면서도 공정수를 단축시킬 수 있고, 매우 복잡한 회로패턴도 원활하게 형성할 수 있다.
제3실시예
첨부한 도 3a 내지 도 3c는 본 발명의 제3실시예에 따른 반도체 패키지 및 그 제조 과정을 도시한 단면도이다.
본 발명의 제3실시예는 제1실시예 및 제2실시예의 반도체 패키지를 구성하는 반도체 칩(10)을 여러개로 적층시킨 상태에서 기판(40)에 부착한 후, 3D 프린팅 기술을 이용하여 반도체 칩(10)과 기판(40) 간을 도전성 연결수단(20)을 매개로 연결시킬 수 있도록 한 점에 주안점이 있다.
기존에는 기판에 반도체 칩을 부착한 후, 도전성 와이어로 기판과 반도체 칩을 연결하고, 다시 반도체 칩 위에 상부 반도체 칩을 적층한 후, 다시 도전성 와이어로 기판과 상부 반도체 칩을 연결하는 공정을 계속 반복함에 따라, 칩 부착 공정 및 도전성 와이어 본딩 공정이 매우 많은 공정수로 진행되고, 그에 따라 공정 시간이 오래 걸리는 단점이 있다.
또한, 기존에는 반도체 칩과 상부 반도체 칩 사이의 공간이 협소하여, 도전성 와이어의 루프 하이트(roof hight)를 확보하는데 어려움이 있으므로, 반도체 칩과 상부 반도체 칩 사이에 루프 하이트 확보를 위하여 별도의 스페이서(spacer) 등을 삽입하는 등의 단점이 있다.
이와 달리, 본 발명의 제3실시예에 따르면 반도체 칩(10)을 여러개로 적층한 상태로 기판(40)에 부착하는 단계와, 기판(40)과 각 반도체 칩(10)을 3D 프린팅 기술을 이용한 도전성 와이어(28)로 연결하는 단계를 통하여, 도전성 와이어(28)의 루프 하이트 확보는 물론 별도의 스페이서 사용을 배제할 수 있다.
본 발명의 제3실시예에 따른 도전성 와이어(28)는 3D 프린팅 장비로부터 흩뿌려지는 도전성 물질이 각 반도체 칩(10)과 기판(40) 간을 연결하는 궤적을 따라 반복적으로 프린팅되어 형성된 것으로서, 3D 프린팅 장비가 설정된 궤적을 따라 도전성 물질을 분사하여 도전성 와이어를 형성하므로, 도전성 와이어를 원하는 루프 하이트로 조절할 수 있다.
이상과 같은 본 발명의 제3실시예에 따르면, 여러개의 반도체 칩(10)이 적층된 상태에서 각 반도체 칩(10)과 기판(40) 간을 3D 프린팅 기술을 이용한 도전성 와이어(28)로 연결할 수 있도록 함으로써, 도전성 와이어의 루프 하이트 확보는 물론 별도의 스페이서 사용을 배제할 수 있으므로, 제조 공정수 및 부품 절감을 도모할 수 있다.
10 : 반도체 칩
12 : 캐리어
14 : 솔더 페이스트
20 : 도전성 연결수단
22 : 도전성 회로패턴
24 : 패드면
26 : 도전성 범프
28 : 도전성 와이어
30 : 몰딩수지
40 : 기판

Claims (13)

  1. 반도체 칩과;
    3D 프린팅 기술을 이용하여, 반도체 칩의 본딩패드에 도전성 범프를 3D 프린팅하고, 도전성 범프로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴을 형성하여, 반도체 칩의 본딩패드에 도전 가능하게 연결되면서 원하는 방향을 따라 연장 배열되는 도전성 연결수단과;
    상기 반도체 칩 및 도전성 연결수단을 봉지시켜 상기 도전성 연결수단의 상부를 패드면으로 노출시키되, 도전성 범프 및 도전성 회로패턴을 스핀 코팅 또는 필름 어시스트 몰딩 방법을 이용하여 절연물질로 몰딩하여, 도전성 회로패턴의 패드면을 노출시키며 몰딩되는 몰딩수지;
    를 포함하여 구성되며,
    상기 몰딩수지는 도전성 연결수단을 3D 프린팅할 때 함께 3D 프린팅되며 몰딩된 것임을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 도전성 연결수단은 도전성 와이어, 도전성 회로패턴, 도전성 범프 중 하나가 되도록 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩의 본딩패드로부터 원하는 높이까지 원하는 궤적을 그리면서 반복적으로 프린팅된 것임을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  3. 청구항 2에 있어서,
    상기 도전성 와이어는 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩과 기판 간을 연결하는 궤적을 따라 반복적으로 프린팅되는 것임을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 몰딩수지는 반도체 칩의 둘레면을 감싸는 동시에 반도체 칩의 면적보다 더 큰 면적으로 몰딩된 것임을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 반도체 칩의 본딩패드에 솔더 페이스트가 더 3D 프린팅되어, 리플로우 공정에 의하여 도전성 연결수단과 융착되는 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지.
  7. 반도체 칩을 캐리어 위에 배치하는 단계와;
    3D 프린팅 기술을 이용하여, 반도체 칩의 본딩패드로부터 원하는 방향을 따라 도전성 연결수단을 형성하는 단계와;
    상기 반도체 칩 및 도전성 연결수단을 몰딩수지로 몰딩시키되, 도전성 연결수단의 상부를 패드면으로 노출시키며 몰딩하는 몰딩 단계;
    를 포함하며,
    상기 도전성 연결수단을 형성하는 단계는:
    반도체 칩의 본딩패드에 도전성 범프를 3D 프린팅하는 단계와;
    도전성 범프로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴을 형성하는 단계와;
    도전성 범프 및 도전성 회로패턴을 스핀 코팅 또는 필름 어시스트 몰딩 방법을 이용하여 절연물질로 몰딩하되, 도전성 회로패턴의 패드면을 노출시키며 몰딩하는 단계; 로 이루어지고,
    상기 몰딩 단계는 3D 프린팅 기술에 의하여 도전성 연결수단이 3D 프린팅될 때 함께 3D 프린팅 기술에 의하여 진행되는 것임을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지 제조 방법.
  8. 청구항 7에 있어서,
    상기 도전성 연결수단을 형성하는 단계는:
    반도체 칩의 본딩패드에 솔더 페이스트를 3D 프린팅하는 단계와;
    솔더 페이스트로부터 원하는 높이까지 원하는 궤적을 그리면서 도전성 물질을 반복 프린팅하여 도전성 회로패턴을 형성하는 단계와;
    도전성 회로패턴의 상단부에 패드면을 더 3D 프린팅하는 단계;
    로 이루어지는 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지 제조 방법.
  9. 청구항 8에 있어서,
    상기 3D 프린팅된 솔더 페이스트는 리플로우 공정에 의하여 도전성 회로패턴과 융착되는 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지 제조 방법.
  10. 삭제
  11. 삭제
  12. 청구항 7에 있어서,
    상기 반도체 칩을 여러개로 적층한 상태로 기판에 부착하는 단계와, 기판과 반도체 칩을 3D 프린팅 기술을 이용하여 도전성 연결수단으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 도전성 연결수단은 3D 프린팅 기술에 의하여 도전성 물질이 반도체 칩과 기판 간을 연결하는 궤적을 따라 반복적으로 프린팅된 도전성 와이어인 것을 특징으로 하는 3D 프린팅 기술을 이용한 반도체 패키지 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688713B2 (en) 2020-01-20 2023-06-27 Infineon Technologies Austria Ag Additive manufacturing of a frontside or backside interconnect of a semiconductor die

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076436A (ja) * 2013-10-07 2015-04-20 日本特殊陶業株式会社 配線基板およびその製造方法
US20150249043A1 (en) * 2014-02-28 2015-09-03 Infineon Technologies Ag Method of Packaging a Semiconductor Chip Using a 3D Printing Process and Semiconductor Package Having Angled Surfaces

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076436A (ja) * 2013-10-07 2015-04-20 日本特殊陶業株式会社 配線基板およびその製造方法
US20150249043A1 (en) * 2014-02-28 2015-09-03 Infineon Technologies Ag Method of Packaging a Semiconductor Chip Using a 3D Printing Process and Semiconductor Package Having Angled Surfaces

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688713B2 (en) 2020-01-20 2023-06-27 Infineon Technologies Austria Ag Additive manufacturing of a frontside or backside interconnect of a semiconductor die

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