CN117080087A - 一种扇出型板级封装方法及扇出型板级封装结构 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 75
- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000002346 layers by function Substances 0.000 claims abstract description 55
- 239000000853 adhesive Substances 0.000 claims abstract description 27
- 230000001070 adhesive effect Effects 0.000 claims abstract description 27
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000003292 glue Substances 0.000 claims abstract description 13
- 238000000227 grinding Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 128
- 229910052751 metal Inorganic materials 0.000 claims description 71
- 239000002184 metal Substances 0.000 claims description 71
- 230000008569 process Effects 0.000 claims description 17
- 229910000679 solder Inorganic materials 0.000 claims description 7
- 238000001459 lithography Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000017525 heat dissipation Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910021389 graphene Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- JRBRVDCKNXZZGH-UHFFFAOYSA-N alumane;copper Chemical compound [AlH3].[Cu] JRBRVDCKNXZZGH-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000000805 composite resin Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
Abstract
本申请涉及扇出型板级封装技术领域，具体提供了一种扇出型板级封装方法及扇出型板级封装结构，该封装方法包括以下步骤：在载板上设置临时键合胶和功能层；对功能层进行曝光和显影，以形成至少一个凸柱组和去除凸柱组以外的所有功能层；将芯片的有源面朝下贴附在芯片放置区域内的临时键合胶上；对凸柱组和芯片进行塑封；对塑封体远离载板的一侧进行研磨减薄，以露出凸柱组；去除凸柱组，以在塑封体上形成通孔组；向通孔组内填充导电材料，以形成导电导热柱组；去除载板和临时键合胶；在塑封体上形成电连接结构；该封装方法能够有效地解决由于需要通过物理开孔的方式在塑封体上逐一形成通孔而导致开孔效率低和开孔步骤繁琐的问题。
Description
技术领域
本申请涉及扇出型板级封装技术领域，具体而言，涉及一种扇出型板级封装方法及扇出型板级封装结构。
背景技术
随着微电子封装技术的发展，芯片的尺寸越来越小，集成度越来越高，扇出型封装成为封装技术的必经之路。在扇出型封装技术中，扇出型封装可以根据技术线路及应用需求的不同分为扇出型晶圆级封装和扇出型板级封装，由于扇出型板级封装相对于扇出型晶圆级封装具有尺寸较小的优势，因此扇出型板级封装具有更高的经济效益。
现有的扇出型板级封装方法的封装流程通常为：1、将芯片通过临时键合胶贴附在载板上；2、对芯片进行塑封，以形成塑封体；3、通过激光开孔、机械开孔和干法刻蚀等物理开孔方式在塑封体上形成通孔；4、利用导电材料填充通孔，并在塑封体上形成电连接结构。由于扇出型板级封装结构通常包括多个通孔，而现有的扇出型板级封装方法需要通过物理开孔的方式在塑封体上逐一形成通孔，因此现有的扇出型板级封装方法存在由于需要通过物理开孔的方式在塑封体上逐一形成通孔而导致开孔效率低和开孔步骤繁琐的问题。
针对上述问题，目前尚未有有效的技术解决方案。
发明内容
本申请的目的在于提供一种扇出型板级封装方法及扇出型板级封装结构，能够有效地解决由于需要通过物理开孔的方式在塑封体上逐一形成通孔而导致开孔效率低和开孔步骤繁琐的问题。
第一方面，本申请提供了一种扇出型板级封装方法，其包括以下步骤：
在载板上设置临时键合胶和功能层；
对功能层进行曝光和显影，以形成至少一个凸柱组和去除凸柱组以外的所有功能层，凸柱组围合构成芯片放置区域；
将芯片的有源面朝下贴附在芯片放置区域内的临时键合胶上；
对凸柱组和芯片进行塑封，以形成包裹凸柱组和芯片的塑封体；
对塑封体远离载板的一侧进行研磨减薄，以露出凸柱组；
去除凸柱组，以在塑封体上形成通孔组；
向通孔组内填充导电材料，以形成导电导热柱组；
去除载板和临时键合胶；
在塑封体上形成电连接结构。
本申请提供的一种扇出型板级封装方法，先对功能层进行曝光和显影，以形成至少一个凸柱组和去除凸柱组以外的所有功能层，再对凸柱组和芯片进行塑封，以形成包裹凸柱组和芯片的塑封体，并通过去除凸柱组的方式在塑封体上形成通孔组，最后向通孔组内填充导电材料和在塑封体上形成电连接结构，由于本申请通过先形成凸柱组，再形成塑封体，最后去除凸柱组的方式能够在塑封体上形成用于填充导电材料的通孔组，因此本申请的扇出型板级封装方法相当于在塑封体上一次性形成所有通孔，即本申请无需通过物理开孔的方式在塑封体上逐一形成通孔，从而有效地提高扇出型板级封装方法的开孔效率和简化开孔步骤。
可选地，对功能层进行曝光和显影，以至少一个形成凸柱组和去除凸柱组以外的所有功能层，凸柱组围合构成芯片放置区域的步骤包括：
基于无掩膜光刻技术对功能层曝光；
对曝光后的功能层进行显影处理，以形成至少一个凸柱组和去除凸柱组以外的所有功能层，凸柱组围合构成芯片放置区域，凸柱组的数量与芯片放置区域的数量相同。
可选地，将芯片的有源面朝下贴附在芯片放置区域内的临时键合胶上的步骤包括：
基于芯片拾取和贴合工艺根据预设的芯片贴附位置信息将芯片的有源面朝下贴附在芯片放置区域内的临时键合胶上。
可选地，在塑封体上形成电连接结构的步骤包括：
在芯片的有源面形成第一金属布线层和第一介电层；
在第一介电层上形成与第一金属布线层导通的第二金属布线层，并在第二金属布线层上形成第二介电层；
在第二介电层上形成与第二金属布线层导通的第三金属布线层，并在第三金属布线层上形成第三介电层；
在第三介电层上形成与第三金属布线层导通的焊球。
可选地，凸柱组包括第一凸柱、第二凸柱和第三凸柱，第二凸柱位于第一凸柱和第三凸柱之间，通孔组包括与第一凸柱对应的第一通孔、与第二凸柱对应的第二通孔和与第三凸柱对应的第三通孔。
可选地，凸柱组包括第一凸柱、第二凸柱、第三凸柱和第四凸柱，第二凸柱和第四凸柱以第一凸柱的中心与第二凸柱的中心的连线中点为对称中心对称设置在第一凸柱和第三凸柱之间，通孔组包括与第一凸柱对应的第一通孔、与第二凸柱对应的第二通孔、与第三凸柱对应的第三通孔和与第四凸柱对应的第四通孔。
可选地，向通孔组内填充导电材料，以形成导电导热柱组的步骤包括：
向第一通孔和第三通孔内填充导电材料，以形成第一导电导热柱和第二导电导热柱。
可选地，扇出型板级封装方法还包括执行于在塑封体上形成电连接结构之后的步骤：
在第二通孔内表面形成导热层。
该技术方案在第二通孔内表面形成导热层，该导热层能够将芯片、第一金属布线层、第二金属布线层和第三金属布线层产生的热量传递至外界，从而有效地增强扇出型板级封装结构的散热能力。
可选地，去除凸柱组，以在塑封体上形成通孔组的步骤包括：
基于湿法去膜工艺或干法刻蚀工艺去除凸柱组，以在塑封体上形成通孔组。
第二方面，本申请还提供了一种扇出型板级封装结构，由上述第一方面提供的一种扇出型板级封装方法制成。
由上可知，本申请提供的一种扇出型板级封装方法及扇出型板级封装结构，先对功能层进行曝光和显影，以形成至少一个凸柱组和去除凸柱组以外的所有功能层，再对凸柱组和芯片进行塑封，以形成包裹凸柱组和芯片的塑封体，并通过去除凸柱组的方式在塑封体上形成通孔组，最后向通孔组内填充导电材料和在塑封体上形成电连接结构，由于本申请通过先形成凸柱组，再形成塑封体，最后去除凸柱组的方式能够在塑封体上形成用于填充导电材料的通孔组，因此本申请的扇出型板级封装方法相当于在塑封体上一次性形成所有通孔，即本申请无需通过物理开孔的方式在塑封体上逐一形成通孔，从而有效地提高扇出型板级封装方法的开孔效率和简化开孔步骤。
附图说明
图1为本申请实施例提供的一种扇出型板级封装方法的流程图。
图2为本申请实施例提供的一种载板、临时键合胶和功能层的结构示意图。
图3为本申请第一种实施例提供的载板、临时键合胶和凸柱组的结构示意图。
图4为本申请第二种实施例提供的载板、临时键合胶和凸柱组的结构示意图。
图5为本申请第一种实施例提供的载板、临时键合胶、凸柱组和芯片的俯视结构示意图。
图6为本申请第二种实施例提供的载板、临时键合胶、凸柱组和芯片的俯视结构示意图。
图7为本申请第一种实施例提供的塑封体和凸柱组的俯视结构示意图。
图8为本申请第一种实施例提供的塑封体和通孔组的俯视结构示意图。
图9为本申请第一种实施例提供的塑封体和导电导热柱组的俯视结构示意图。
图10为沿图9中的A-A剖面线的剖面结构示意图。
图11为本申请实施例提供的芯片、塑封体、导电导热柱组、第一金属布线层和第一介电层的剖面结构示意图。
图12为本申请实施例提供的芯片、塑封体、导电导热柱组、第一金属布线层、第一介电层、第二金属布线层、第二介电层、第三金属布线层、第三介电层和焊球的剖面结构示意图。
图13为本申请实施例提供的塑封体、导电导热柱组和导热层的俯视结构示意图。
图14为图13中的B处的放大结构示意图。
图15为切割后的扇出型板级封装结构的俯视结构示意图。
附图标记：1、载板；2、临时键合胶；3、凸柱组；31、第一凸柱；32、第二凸柱；33、第三凸柱；34、第四凸柱；4、芯片；5、塑封体；6、通孔组；7、导电导热柱组；8、第一金属布线层；9、第一介电层；10、第二金属布线层；11、第二介电层；12、第三金属布线层；13、第三介电层；14、焊球；15、导热层；151、金属层；152、石墨烯层。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
第一方面，如图1-图15所示，本申请提供了一种扇出型板级封装方法，其包括以下步骤：
S1、在载板1上设置临时键合胶2和功能层；
S2、对功能层进行曝光和显影，以形成至少一个凸柱组3和去除凸柱组3以外的所有功能层，凸柱组3围合构成芯片放置区域；
S3、将芯片4的有源面朝下贴附在芯片放置区域内的临时键合胶2上；
S4、对凸柱组3和芯片4进行塑封，以形成包裹凸柱组3和芯片4的塑封体5；
S5、对塑封体5远离载板1的一侧进行研磨减薄，以露出凸柱组3；
S6、去除凸柱组3，以在塑封体5上形成通孔组6；
S7、向通孔组6内填充导电材料，以形成导电导热柱组7；
S8、去除载板1和临时键合胶2；
S9、在塑封体5上形成电连接结构。
其中，步骤S1的载板1用于承托功能层和塑封体5，步骤S1的临时键合胶2可以为热分离胶和红外分离胶等能够将芯片4与载板1临时黏接在一起的黏接剂材料，步骤S1的功能层可以为光刻胶层或具有光敏性质的干膜层，该实施例的功能层优选为具有光敏性质的干膜层。步骤S1的工作流程可以为：先将临时键合胶2贴附在载板1上，再通过现有的光刻胶层形成工艺或干膜层形成工艺在临时键合胶2上形成功能层。应当理解的是，为了提高载板1与临时键合胶2之间的贴附紧密度，在将临时键合胶2贴附在载板1上前，该实施例可以对载板1表面进行物理处理（例如等离子刻蚀）和/或化学处理（例如粗化液刻蚀），以增大载板1与临时键合胶2的接触面积。还应当理解的是，由于在后续步骤中，凸柱组3需要转变为塑封体5上的通孔组6，而芯片4需要被包裹在塑封体5内，因此该实施例的功能层的厚度需要大于芯片4的厚度。
步骤S2可以利用有掩膜光刻技术（即对功能层进行曝光时需要使用掩膜板）对功能层进行曝光，步骤S2也可以利用无掩膜光刻技术（即对功能层进行曝光时无需使用掩膜板，例如DMD无掩膜光刻技术）对功能层进行曝光。在对功能层进行曝光和显影后，载板1上形成至少一个凸柱组3，凸柱组3以外的所有功能层均被去除，即该实施例的凸柱组3相当于曝光显影时被保留的功能层，凸柱组3围合构成芯片放置区域，该芯片放置区域用于放置需要进行封装的芯片4。应当理解的是，该实施例的每一个芯片放置区域均由一个凸柱组3围合构成，因此芯片放置区域的数量与凸柱组3的数量相同。还应当理解的是，若步骤S2利用有掩膜光刻技术对功能层进行曝光，则步骤S2需要使用具有预设图案的掩膜板，曝光过程相当于将掩膜板上的预设图案转移到功能层上，预设图案与凸柱组3顶部的形状相同。还应当理解的是，由于在后续步骤中，芯片4需要贴附在芯片放置区域内的临时键合胶2上，因此该实施例的芯片放置区域的覆盖面积需要大于芯片4的覆盖面积。
步骤S3的芯片4的有源面为芯片4具有引脚的一面，步骤S3利用现有的芯片贴片工艺将芯片4的有源面朝下（即朝向载板1）贴附在芯片放置区域内的临时键合胶2上，每一个芯片放置区域内的临时键合胶2上仅能被贴附一个芯片4，即芯片放置区域的数量与被贴附的芯片4的数量相同。应当理解的是，在将芯片4贴附到临时键合胶2上时，芯片放置区域能够起到辅助定位的作用，因此该实施例能够有效地提高芯片4的贴片精度，且由于本申请的芯片放置区域和现有的芯片放置槽起到的作用均为对芯片4进行辅助定位，因此本申请能够有效地提高芯片4的贴片精度。
步骤S4可以通过人工的方式对凸柱组3和芯片4进行塑封，步骤S4利用现有的注塑机对凸柱组3和芯片4进行塑封，该实施例优选采用注塑成型工艺进行塑封。步骤S4的塑封体5的材质可以为树脂复合材料、高分子复合材料和聚合物复合材料。
由于步骤S4形成的塑封体5可能完全包裹凸柱组3，而后续步骤需要对凸柱组3进行去除，因此步骤S5需要对塑封体5远离载板1的一侧进行研磨减薄，直至凸柱组3露出。应当理解的是，若步骤S4形成的塑封体5没有完全包裹凸柱组3，即部分凸柱组3凸出于塑封体5或塑封体5的厚度与凸柱组3的高度相同，则该实施例跳过步骤S5，直接执行步骤S6。优选地，为了避免出现虽然部分凸柱组3凸出于塑封体5，但由于塑封体5的厚度远大于芯片4的厚度而导致扇出型板级封装结构的体积过大的情况，若塑封体5的厚度与芯片4的厚度的差值大于预设的厚度阈值，则步骤S5对塑封体5远离载板1的一侧进行研磨减薄，直至塑封体5的厚度与芯片4的厚度的差值小于等于厚度阈值，即该实施例跳过步骤S5的条件为：凸柱组3露出且塑封体5的厚度与芯片4的厚度的差值小于等于厚度阈值。
由于凸柱组3为曝光显影时被保留的功能层，即凸柱组3的材质为光刻胶或具有光敏性质的干膜，因此步骤S6可以利用现有的光刻胶去除工艺或干膜去除工艺去除凸柱组3。应当理解的是，由于现有的扇出型板级封装方法需要在塑封体5上开设通孔，而塑封体不透光，即无法透过塑封体看到芯片，因此现有的扇出型板级封装方法在开设通孔时仅能依靠载板1为基准，从而导致通孔和芯片4的定位可能存在偏差，而由于本申请通过先在载板1上形成凸柱组3，再对凸柱组3进行塑封，最后去除凸柱组3的方式就可以在塑封体上形成通孔，因此本申请在开设通孔时无需以载板1为基准对通孔和芯片进行定位，即本申请能够解决由于在开设通孔时仅能依靠载板1为基准对通孔和芯片4进行定位而导致通孔和芯片的定位精度差的问题。
步骤S7向通孔组6内填充导电材料（例如导电金属），以在载板1上形成导电导热柱组7，该导电导热柱组7包括多个导电导热柱，该导电导热柱能够导电和将芯片4和后续步骤形成的电连接结构产生的热量传递至外界。应当理解的是，由于该实施例的通孔组6由凸柱组3转变而来，凸柱组3围合构成芯片放置区域，而在步骤S3中芯片4被贴附在芯片放置区域内，因此该实施例相当于在芯片4的周围设置多个导电导热柱，每一个导电导热柱均具备导热和导电的功能。
步骤S8将载板1和临时键合胶2去除，以露出芯片4的有源面。步骤S9利用现有的电连接结构形成工艺在塑封体5上形成电连接结构，具体地，步骤S9在塑封体5靠近芯片4的有源面的一侧形成电连接结构。应当理解的是，步骤S9形成的电连接结构与步骤S7形成的导电导热柱电性连接，由于电连接结构与导电导热柱电性连接能够减小扇出型板级封装结构的电阻，同时该电连接结构与导电导热柱能够进行热量传递，因此本申请通过形成导电导热柱组7能够有效地减少扇出型板级封装结构产生的热量，并且有效地提高扇出型板级封装结构的散热量。
本申请提供的一种扇出型板级封装方法，先对功能层进行曝光和显影，以形成至少一个凸柱组3和去除凸柱组3以外的所有功能层，再对凸柱组3和芯片4进行塑封，以形成包裹凸柱组3和芯片4的塑封体5，并通过去除凸柱组3的方式在塑封体5上形成通孔组6，最后向通孔组6内填充导电材料和在塑封体5上形成电连接结构，由于本申请通过先形成凸柱组3，再形成塑封体，最后去除凸柱组3的方式能够在塑封体5上形成用于填充导电材料的通孔组6，因此本申请的扇出型板级封装方法相当于在塑封体5上一次性形成所有通孔，即本申请无需通过物理开孔的方式在塑封体上逐一形成通孔，从而有效地提高扇出型板级封装方法的开孔效率和简化开孔步骤。
在一些实施例中，步骤S2包括：
S21、基于无掩膜光刻技术对功能层曝光；
S22、对曝光后的功能层进行显影处理，以形成至少一个凸柱组3和去除凸柱组3以外的所有功能层，凸柱组3围合构成芯片放置区域，凸柱组3的数量与芯片放置区域的数量相同。
该实施例可以通过人工的方式对功能层进行曝光和显影，该实施例也可以利用现有的光刻系统对功能层进行曝光，并在曝光后通过人工或利用现有的显影系统对曝光后的功能层进行显影，具体地，光刻系统为电子束直写式光刻系统、激光直写式光刻系统或紫外光刻系统等可以对光刻胶进行曝光的系统中的任意一种，显影系统为半自动显影机或全自动显影机。步骤S21优选利用现有的光刻系统基于无掩膜光刻技术对功能层进行曝光，步骤S22优选利用现有的显影系统对曝光后的功能层进行显影。
在一些实施例中，步骤S3包括：
S31、基于芯片拾取和贴合工艺根据预设的芯片贴附位置信息将芯片4的有源面朝下贴附在芯片放置区域内的临时键合胶2上。
该实施例的芯片贴附位置信息为贴附芯片4前预先设定的信息，芯片贴附位置信息为在完成芯片4贴附后，芯片4所在的位置。该实施例的基于芯片拾取和贴合工艺根据预设的芯片贴附位置信息将芯片4的有源面朝下贴附在芯片放置区域内的临时键合胶2上的具体流程为：先利用贴片机的吸嘴吸取芯片4远离有源面的一侧的中心，再根据预设的芯片贴附位置信息控制贴片机将吸取到的芯片4移动至芯片贴附位置信息对应的芯片放置区域上方，最后控制贴片机将吸取到的芯片4向下移动，以将芯片4贴附在芯片放置区域内的临时键合胶2上。应当理解的是，每一个芯片4均对应于一个芯片贴附位置信息，若芯片放置区域的数量为多个，则需要贴附的芯片4的数量也为多个，芯片贴附位置信息的数量也为多个。
在一些实施例中，步骤S9包括：
S91、在芯片4的有源面形成第一金属布线层8和第一介电层9；
S92、在第一介电层9上形成与第一金属布线层8导通的第二金属布线层10，并在第二金属布线层10上形成第二介电层11；
S93、在第二介电层11上形成与第二金属布线层10导通的第三金属布线层12，并在第三金属布线层12上形成第三介电层13；
S94、在第三介电层13上形成与第三金属布线层12导通的焊球14。
该实施例的第一金属布线层8与芯片4的有源面和导电导热柱组7接触，步骤S91形成第一金属布线层8和第一介电层9的工作流程可以为：先利用溅射法在芯片4的有源面上形成金属种子层，该金属种子层优选包括一层纳米级的钛金属层和一层纳米级的铜金属层，再在金属种子层上依次序执行涂覆光刻胶、曝光和显影的步骤，以在金属种子层上形成图形化掩膜，然后基于图形化掩膜在金属种子层上形成电镀铜，并去除图形化掩膜和刻蚀掉多余的金属种子层，以形成第一金属布线层8，最后在第一金属布线层8上覆盖第一介电层9（该步骤属于现有技术，此处不再进行详细论述）。步骤S92形成第二金属布线层10和第二介电层11的工作流程可以为：先基于掩膜板对第一介电层9进行刻蚀，以露出第一金属布线层8的焊盘，并利用溅射法在第一金属布线层8和第一介电层9形成金属种子层，再在金属种子层上依次序执行涂覆光刻胶、曝光和显影的步骤，以在金属种子层上形成图形化掩膜，然后基于图形化掩膜在金属种子层上形成电镀铜，并去除图形化掩膜和刻蚀掉多余的金属种子层，以形成第二金属布线层10，最后在第二金属布线层10上覆盖第二介电层11。步骤S93形成第三金属布线层12和第三介电层13的工作流程与步骤S92形成第二金属布线层10和第二介电层11的工作流程相似，此处不再进行详细论述。步骤S94形成焊球14的工作流程可以为：先基于掩膜板对第三介电层13进行刻蚀，以露出第三金属布线层12的焊盘，再基于现有的植球工艺在第三金属布线层12的焊盘上形成与第三金属布线层12导通的焊球14。
在一些实施例中，凸柱组3包括第一凸柱31、第二凸柱32和第三凸柱33，第二凸柱32位于第一凸柱31和第三凸柱33之间，通孔组6包括与第一凸柱31对应的第一通孔、与第二凸柱32对应的第二通孔和与第三凸柱33对应的第三通孔。应当理解的是，由于在后续步骤中，第一通孔和第三通孔内被填充导电材料，第二通孔的内表面会形成导热层15，而导电材料和导热层15均能起到导热作用，因此该实施例相当于在芯片4的三个侧面形成导热结构，而由于现有的扇出型板级封装方法仅会在芯片4的两个侧面形成导热结构，因此相对于现有技术，该实施例能够有效地提高扇出型板级封装结构的散热能力。
在一些实施例中，凸柱组3包括第一凸柱31、第二凸柱32、第三凸柱33和第四凸柱34，第二凸柱32和第四凸柱34以第一凸柱31的中心与第二凸柱32的中心的连线中点为对称中心对称设置在第一凸柱31和第三凸柱33之间，通孔组6包括与第一凸柱31对应的第一通孔、与第二凸柱32对应的第二通孔、与第三凸柱33对应的第三通孔和与第四凸柱34对应的第四通孔。优选地，该实施例的第二凸柱32和第四凸柱34均由多个横截面为梯形的柱体组成。应当理解的是，由于在后续步骤中，第一通孔和第三通孔内被填充导电材料，第二通孔和第四通孔的内表面均会形成导热层15，而导电材料和导热层15均能起到导热作用，因此该实施例相当于在芯片4的四个侧面形成导热结构，从而进一步地提高扇出型板级封装结构的散热能力。
在一些实施例中，步骤S7包括：
S71、向第一通孔和第三通孔内填充导电材料，以形成第一导电导热柱和第二导电导热柱。
在一些实施例中，扇出型板级封装方法还包括执行于步骤S9之后的步骤：
S10、在第二通孔内表面形成导热层15；
S11、对塑封体5进行切割，以使第二通孔背离芯片4的一侧具有开口。
步骤S10在第二通孔内表面形成导热层15，该导热层15包括至少一层金属层151和至少一层石墨烯层152，该实施例的金属层151位于塑封体5与石墨烯层152之间，该金属层151的材质可以为铝、铜和铜铝合金等。具体地，步骤S10通过磁控溅射法、物理气相沉积法或化学镀法在第二通孔的内表面形成金属层151，步骤S10通过离子体增强法、磁控溅射法或化学气相沉积法在金属层151上形成石墨烯层152。该实施例在第二通孔内表面形成导热层15，该导热层15能够将扇出型板级封装结构的热量传递至外界，从而有效地增强扇出型板级封装结构的散热能力。应当理解的是，若没有执行步骤S11，则在扇出型板级封装结构的实际使用中，外界空气仅能由第二通孔的底部或顶部进入或离开第二通孔，即吸收了热量的空气无法即时离开第二通孔，而若执行步骤S11，则在扇出型板级封装结构的实际使用中，外界空气能够沿各个方向进入或离开第二通孔，即吸收了热量的空气即时离开第二通孔，因此本申请通过步骤S11能够进一步地增强扇出型板级封装结构的散热能力。优选地，该实施例在第四通孔内表面也形成导热层15，且在对塑封体5进行切割时，该实施例也会在第四通孔远离芯片4的一侧形成开口，从而进一步地增强扇出型板级封装结构的散热能力。
在一些实施例中，步骤S6包括：
S61、基于湿法去膜工艺或干法刻蚀工艺去除凸柱组3，以在塑封体5上形成通孔组6。
由上可知，本申请提供的一种扇出型板级封装方法，先对功能层进行曝光和显影，以形成至少一个凸柱组3和去除凸柱组3以外的所有功能层，再对凸柱组3和芯片4进行塑封，以形成包裹凸柱组3和芯片4的塑封体5，并通过去除凸柱组3的方式在塑封体5上形成通孔组6，最后向通孔组6内填充导电材料和在塑封体5上形成电连接结构，由于本申请通过先形成凸柱组3，再形成塑封体，最后去除凸柱组3的方式能够在塑封体5上形成用于填充导电材料的通孔组6，因此本申请的扇出型板级封装方法相当于在塑封体5上一次性形成所有通孔，即本申请无需通过物理开孔的方式在塑封体上逐一形成通孔，从而有效地提高扇出型板级封装方法的开孔效率和简化开孔步骤。
第二方面，本申请还提供了一种扇出型板级封装结构，由上述第一方面提供的一种扇出型板级封装方法制成。
本申请实施例提供了一种扇出型板级封装结构，该扇出型板级封装结构由上述第一方面提供的一种扇出型板级封装方法制成，本申请实施例提供的一种扇出型板级封装结构的工作原理与上述第一方面提供的一种扇出型板级封装方法的工作原理相同，此处不再进行详细论述。
由上可知，本申请提供的一种扇出型板级封装方法及扇出型板级封装结构，先对功能层进行曝光和显影，以形成至少一个凸柱组3和去除凸柱组3以外的所有功能层，再对凸柱组3和芯片4进行塑封，以形成包裹凸柱组3和芯片4的塑封体5，并通过去除凸柱组3的方式在塑封体5上形成通孔组6，最后向通孔组6内填充导电材料和在塑封体5上形成电连接结构，由于本申请通过先形成凸柱组3，再形成塑封体，最后去除凸柱组3的方式能够在塑封体5上形成用于填充导电材料的通孔组6，因此本申请的扇出型板级封装方法相当于在塑封体5上一次性形成所有通孔，即本申请无需通过物理开孔的方式在塑封体上逐一形成通孔，从而有效地提高扇出型板级封装方法的开孔效率和简化开孔步骤。
在本申请所提供的实施例中，应该理解到，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种扇出型板级封装方法，其特征在于，所述扇出型板级封装方法包括以下步骤：
在载板上设置临时键合胶和功能层；
对所述功能层进行曝光和显影，以形成至少一个凸柱组和去除所述凸柱组以外的所有所述功能层，所述凸柱组围合构成芯片放置区域；
将芯片的有源面朝下贴附在所述芯片放置区域内的临时键合胶上；
对所述凸柱组和所述芯片进行塑封，以形成包裹所述凸柱组和所述芯片的塑封体；
对所述塑封体远离所述载板的一侧进行研磨减薄，以露出所述凸柱组；
去除所述凸柱组，以在所述塑封体上形成通孔组；
向所述通孔组内填充导电材料，以形成导电导热柱组；
去除所述载板和所述临时键合胶；
在所述塑封体上形成电连接结构。
2.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述对所述功能层进行曝光和显影，以形成至少一个凸柱组和去除所述凸柱组以外的所有所述功能层，所述凸柱组围合构成芯片放置区域的步骤包括：
基于无掩膜光刻技术对所述功能层曝光；
对曝光后的功能层进行显影处理，以形成至少一个凸柱组和去除所述凸柱组以外的所有所述功能层，所述凸柱组围合构成芯片放置区域，所述凸柱组的数量与所述芯片放置区域的数量相同。
3.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述将芯片的有源面朝下贴附在所述芯片放置区域内的临时键合胶上的步骤包括：
基于芯片拾取和贴合工艺根据预设的芯片贴附位置信息将芯片的有源面朝下贴附在所述芯片放置区域内的临时键合胶上。
4.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述在所述塑封体上形成电连接结构的步骤包括：
在所述芯片的有源面形成第一金属布线层和第一介电层；
在所述第一介电层上形成与所述第一金属布线层导通的第二金属布线层，并在所述第二金属布线层上形成第二介电层；
在所述第二介电层上形成与所述第二金属布线层导通的第三金属布线层，并在所述第三金属布线层上形成第三介电层；
在所述第三介电层上形成与所述第三金属布线层导通的焊球。
5.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述凸柱组包括第一凸柱、第二凸柱和第三凸柱，所述第二凸柱位于所述第一凸柱和所述第三凸柱之间，所述通孔组包括与所述第一凸柱对应的第一通孔、与所述第二凸柱对应的第二通孔和与所述第三凸柱对应的第三通孔。
6.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述凸柱组包括第一凸柱、第二凸柱、第三凸柱和第四凸柱，所述第二凸柱和所述第四凸柱以所述第一凸柱的中心与所述第二凸柱的中心的连线中点为对称中心对称设置在所述第一凸柱和所述第三凸柱之间，所述通孔组包括与所述第一凸柱对应的第一通孔、与所述第二凸柱对应的第二通孔、与所述第三凸柱对应的第三通孔和与所述第四凸柱对应的第四通孔。
7.根据权利要求5或6所述的扇出型板级封装方法，其特征在于，所述向所述通孔组内填充导电材料，以形成导电导热柱组的步骤包括：
向所述第一通孔和所述第三通孔内填充导电材料，以形成第一导电导热柱和第二导电导热柱。
8.根据权利要求7所述的扇出型板级封装方法，其特征在于，所述扇出型板级封装方法还包括执行于在所述塑封体上形成电连接结构之后的步骤：
在所述第二通孔内表面形成导热层。
9.根据权利要求1所述的扇出型板级封装方法，其特征在于，所述去除所述凸柱组，以在所述塑封体上形成通孔组的步骤包括：
基于湿法去膜工艺或干法刻蚀工艺去除所述凸柱组，以在所述塑封体上形成通孔组。
10.一种扇出型板级封装结构，其特征在于，所述扇出型板级封装结构由如权利要求1-9任意一项所述的扇出型板级封装方法制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311326315.0A CN117080087B (zh) | 2023-10-13 | 2023-10-13 | 一种扇出型板级封装方法及扇出型板级封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311326315.0A CN117080087B (zh) | 2023-10-13 | 2023-10-13 | 一种扇出型板级封装方法及扇出型板级封装结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117080087A true CN117080087A (zh) | 2023-11-17 |
| CN117080087B CN117080087B (zh) | 2024-02-13 |
Family
ID=88719805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311326315.0A Active CN117080087B (zh) | 2023-10-13 | 2023-10-13 | 一种扇出型板级封装方法及扇出型板级封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117080087B (zh) |
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- 2023-10-13 CN CN202311326315.0A patent/CN117080087B/zh active Active
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| Publication number | Publication date |
|---|---|
| CN117080087B (zh) | 2024-02-13 |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |