KR100644886B1 - 멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법 - Google Patents

멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법 Download PDF

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Abstract

본 발명은 멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법에 관한 것으로, 기판, 기판전극, 실리콘웨이퍼 상부에 금속전극이 형성된 소자부 및 실리콘웨이퍼 상부에 금속전극이 형성되고, 상기 금속전극의 양 끝단에는 솔더금속이 형성된 본딩부를 포함한다.
멀티전극, 본딩, 플립 칩, 패키지

Description

멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법{Flip-Chip Package of Multi Channel Cathod Element and Cathod Bonding Method}
도 1a는 멀티 채널의 와이어 본딩 패드의 평면도이다.
도 1b는 와이어 본딩의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 금속전극을 본딩하는 방법을 나타낸 순서도이다.
도 3a 내지 도 3b는 금속전극을 본딩하는 순서를 단면도로 나타낸 것이다.
{도면의 주요 부호에 대한 설명}
2 : 소자전극 3 : 소자
4 : 기판전극 5 : 기판
6 : 금속 와이어
301 : 실리콘웨이퍼 302 : 실리콘 질화막
303 ; 금속전극 304 : 솔더
305 : 절단면
본 발명은 멀티채널 전극 소자의 플립 칩 패키지 및 전극본딩 방법에 관한 것으로, 특히 와이어 본딩(wire-bonding) 없는 플립 칩 방식 패키징에 관한 것이다.
전자 산업분야에서 가능한 작고, 가볍고 또한, 얇은 형태의 제품을 지속적으로 요구하고 있기 때문에 이러한 욕구를 충족시키기 위해 여러 가지로 연구 개발이 진행되어오고 있다. 이에 여러 가지 기능을 하나의 소자에 집적하는 기술이 하루가 다르게 발전하고 있다. 여러 집적 기술 중에 작아지는 소자를 효과적으로 또한, 비용을 줄이면서 조립하는 기술이 더욱더 중요하게 주목받고 있다.
도 1a는 현재 반도체 제작시 와이어를 연결하기 위한 멀티 채널의 와이어 본딩 피드의 단면도로, 일반적으로 각각의 소자를 하나의 기판 위에 회로 연결하여 전체의 시스템을 구성하는데, 이때 소자의 집적도가 높아짐에 따라 전기적으로 연결을 하여야 하는 부분이 많아지고, 그 크기 또한 계속 작아지고 있다.
도 1b는 현재 이러한 연결을 위해 가장 많이 사용되고 있는 방법으로 와이어 본딩(wire bonding)이다.
상기 와이어 본딩은 모노리틱 칩의 패드로부터 패키지의 리드프레임 단자 선까지 Au나 Al선으로 결선하는 것을 말한다. 하지만, 상기 와이어 본딩 작업은 위와 같은 소형화에 따라 연결 부분을 하나씩 작업해야 하는 어려움과 비용 증가가 발생 한다.
와이어 본딩 방법 외에 가장 주목받고 있는 방법이 플립 칩(Flip-Chip) 방식이다. 플립 칩 방식이란 패키지의 크기를 줄이고 열 방출이 용이하며 전기적인 특성을 살리기 위해 개발된 기술로 접착 물질을 이용하여 부착하는 방식이다. 상기 플립 칩 본딩은 칩의 접속 패드에 돌기를 만들어 인쇄회로기판에 직접 접속되도록 하는 접속방식이다.
이는 와이어 본딩과정이 필요없고 가장 경박 단소할 뿐 아니라, 직접도나 성능 면에서 다른 방법보다 우수한 면을 가지고 있다. 선 접속이 생략되고, 접속돌기들이 칩의 전 영역에 고르게 정력 배치될 수 있어, 신호선의 단축으로 인한 주파수 특성 개선으로 고주파 특성을 갖는 회로에서는 특히 성능개선의 효과를 보인다. 칩의 윗면을 아래로 향하게 뒤집어 접속시키는 표면 실장 기술의 난점이 있으나, 여러 개의 다른 칩을 직접 연결시킬 수 있으므로, 시스템 자체의 경박 단소화와 성능 개선에 기여하고 있다.
하지만, 소자와 기판의 연결 부분이 높이 차이가 발생하게 되면 플립 칩 방식을 적용하기에는 어려운 문제가 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하고자 안출된 것으로 멀티 채널을 갖는 소형의 소자와 기판을 전기적으로 연결하는 방식을 하나씩 작업을 해야 하는 와이어 본딩을 이용하지 않고, 플립 칩 본딩을 이용하여 한번에 다중 채널을 연결할 수 있어 제조 원가를 줄이고 공정을 단순화할 수 있도록 하는 데 있다.
상기의 목적을 달성하기 위하여 본 발명의 멀티채널 전극 소자의 플립 칩 패키지는 기판; 상기 기판 상부에 형성된 기판전극; 제 1실리콘 웨이퍼, 상기 제 1실리콘 웨이퍼 상부에 적층된 본딩부금속전극 및 상기 본딩부 금속전극 양 끝단에 형성된 솔더금속을 포함하고, 상기 기판전극 상부에 적층되어 전기적인 접속을 형성하는 본딩부; 제 2실리콘 웨이퍼 및 상기 제 2실리콘 웨이퍼 상부에 적층된 소자부금속전극을 포함하고, 상기 본딩부 및 상기 기판전극과 전기적인 접속을 형성하는 소자부를 포함한다.
본 발명에서 상기 소자부금속전극 및 본딩부금속전극은 적어도 하나 이상을 포함하는 것이 바람직하다.
본 발명에서 상기 소자부 및 본딩부의 일측은 타측보다 낮게 형성된 것이 바람직하다.
본 발명에서 상기 소자부의 일측은 상기 본딩부의 일측에 형성된 솔더 금속에 의해 본딩부와 연결되고, 상기 본딩부는 상기 본딩부의 타측에 형성된 솔더금속에 의해 상기 기판전극과 연결되는 것이 바람직하다.
본 발명에서 상기 소자부의 일측은 상기 본딩부의 일측에 형성된 솔더 금속에 의해 본딩부와 연결되고, 상기 본딩부는 상기 본딩부의 타측에 형성된 솔더금속에 의해 상기 기판전극과 연결되며, 상기 소자부와 본딩부의 연결부분은 낮게 형성된 일측면 끼리 연결된 것이 바람직하다.
본 발명에서 멀티채널 전극 소자 플립 칩 패키지의 전극본딩 방법은 a) 실리콘웨이퍼 상에 소정의 홈을 형성하는 단계; b) 상기 홈에 형성된 실리콘웨이퍼 상부에 금속전극을 형성하는 단계; c) 상기 홈을 중심으로 상기 제 1실리콘웨이퍼 및 제 2실리콘 웨이퍼로 분리하는 단계; 및 d) 상기 분리된 제 1실리콘웨이퍼를 뒤집고, 상기 분리된 제 2실리콘웨이퍼와 기판전극을 플립 칩 본딩 방법을 이용하여 연결하는 단계를 포함한다.
본 발명에서 상기 단계 b)와 단계 c)의 사이에는 실리콘웨이퍼가 분리되는 면에 형성된 금속전극을 제거하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서 상기 단계 b)의 상기 금속전극은 상기 홈이 생긴 방향과 직각방향으로 형성되는 것이 바람직하다.
본 발명에서 상기 홈은 둔각면으로 형성되는 것이 바람직하다.
본 발명의 표면의 회로와 연결되는 금속 전극을 실리콘웨이퍼 이방성 에칭으로 생성되는 둔각 면을 따라 형성하고, 반대쪽의 둔각 면에 표면과 연결된 금속 전극을 하나의 연결 부분으로 이용하여 플립 칩 형태로 기판과 소자를 연결한다.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 금속전극(303)을 본딩하는 방법을 나타낸 순서도이다.
도 2를 참조하며, 소자의 금속전극(303)을 기판전극(306)과 연결하는 방법을 살펴보면 다음과 같다.
단계 201은 실리콘웨이퍼 상에 소정의 홈을 형성하는 과정이다.
도 3a 및 도 3b를 참조하면, 실리콘웨이퍼(301)에 에칭 마스크로 사용되는 실리콘 질화막(302)을 증착하고 원하는 위치에 실리콘웨이퍼(301)가 드러나도록 패 턴을 형성한다. 상기 에칭 마스크는 실리콘 질화막(302)으로 한정되지 않는 것은 당업자에게 있어 자명하다. 본 발명을 실시하는 당업자의 수준에 맞추어 도출될 수 있는 정도의 재료이면 어느 것이나 가능하다. 또한, 상기 패턴형성의 방법도 이미 당업자에게 공지되어 있는 내용이고 그 내용 역시 본 발명의 요지를 벗어나는 내용이므로 여기에서 설명은 생략하도록 한다.
상기 홈은 에칭 방법에 의해 형성한다. 실리콘웨이퍼(301) 표면에 부착된 전극 재료를 포토리소그래피로 형성된 패턴에 따라 식각하는 공정으로서, 웨트 에칭(wet etching)법, 드라이 에칭(dry etching)법 등이 있으나 웨트 에칭은 강산(强酸)에 의한 화학적 작용으로 등방성(等方性) 에칭이 진행되기 때문에 마스크의 아래부분도 식각되는 단점이 있어, 할로겐화물 등의 화학적 활성 가스를 플라스마 상태로 하여 플라스마 중의 이온의 작용에 의해 에칭하는 반응성 이온 에칭법으로서, 기판면의 수직 방향으로만 식각이 진행되는 이방성(異方性) 에칭이 실현되는 드라이 에칭을 이용하는 것이 바람직하다.
상기 홈은 다양하게 형성될 수 있다. 홈이 형성된 각 면의 각도는 예각, 직각 및 둔각의 형태로 형성될 수 있으나 상기 생성된 홈의 단면도는 좌우 대칭이 되는 것이 바람직하다. 본 발명에서는 둔각의 형태로 에칭하는 것으로 가정한다.
상기 홈을 형성한 이후에는 상기 마스크(302)는 실리콘웨이퍼(301)에서 제거된다.
단계 202는 실리콘웨이퍼 상부에 금속전극(303)을 형성하는 과정이다.
도 3c를 참조하면, 상기 홈이 형성된 실리콘웨이퍼 상부에 금속전극(303)을 패터닝 하는 데 이는 반도체 제조공정 중 일반적인 회로 생성법과 동일하게 구현할 수 있다.
상기 금속전극(303)을 패터닝 할 때 홈을 지나는 금속전극(303)면은 상기 홈이 형성된 방향과 직각으로 형성되는 것이 바람직하다. 상기 홈과 직각으로 형성된 금속전극(303)은 적어도 하나 이상이 형성되는 것이 바람직하다.
단계 203은 실리콘웨이퍼(301)가 분리되는 면에 형성된 금속전극(303)을 제거하는 과정이다.
도 3c를 참조하면, 실리콘웨이퍼(301) 상의 홈에 형성된 금속전극(303)은 좌, 우(본딩부금속전극 및 소자부금속전극)로 분리된다. 상기 금속전극(303)이 분리된 부분은 이후 단계에서 실리콘웨이퍼(301)가 두 개의 부분으로 분리되는 면으로 상기 실리콘웨이퍼(301)를 분리시 분리가 쉽도록 하기 위해서 미리 제거한다. 본 단계는 생략될 수도 있다. 이는 실리콘웨이퍼(301)를 분리시 쉽게하기 위해 포함되는 단계로 본 단계를 생략한 채 상기 실리콘웨이퍼(301)를 분리시키는 것도 가능하다. 그러나, 상기와 같이 금속전극(303)을 제거하지 않고 분리한다면 상기 금속전극(303) 중 잘라지는 면이 불규칙하게 변할 수 있어서 반도체의 성능에 영향을 줄 수도 있다.
상기 단계에서 분리되는 부분의 실리콘웨이퍼(301)상에 형성된 금속전극(303)의 양 끝단에 솔더금속을 형성하는 것도 바람직하다.
단계 204는 홈을 중심으로 상기 실리콘웨이퍼(301)를 분리하는 과정이다.
도 3d 및 도 3e를 참조하면, 상기 단계 203에서 제거된 금속전극(303)을 따라서 다이싱 공정을 이용하여 실리콘웨이퍼(301)를 제 1실리콘에이퍼 및 제 2실리콘 웨이퍼인 두 개로 나눈다. 상기 두 개로 나뉘어진 실리콘 기판 중 소자와 함께 소자부금속전극(도면부호 미도시)이 형성된 부분을 소자부(ㄱ), 상기 실리콘 기판에서 떨어져 나온 부분을 본딩부(ㄴ)로 명한다.
도 3f는 상기 분리된 실리콘웨이퍼의 평면도로써, 상기 각각 분리된 제 1실리콘웨이퍼 및 제 2실리콘웨이퍼 상부에는 본딩부금속전극(도면부호 미도시) 및 소자부금속전극(도면부호 미도시)이 형성되고 본딩부(ㄴ)에 형성된 본딩부금속전극의 양 말단에는 솔더금속(304)이 형성된다.
단계 205는 플립 칩 본딩방법을 이용하여 패키지를 형성하는 과정이다.
도 3g를 참조하면, 기판 위에 소자부(ㄱ)를 정렬하고 나머지 본딩부(ㄴ)를 뒤집어서 소자부(ㄱ)와 기판을 플립 칩 본딩 방법으로 연결한다. 이러한 방법을 이용하게 되면 와이어 본딩과 같이 하나씩 연결하는 것이 아니라 한번에 여러 채널의 연결이 손쉽게 가능하다.
솔더금속(304)은 본 단계에서 형성되는 것도 가능하다. 상기 단계 203에서 본딩부금속전극 상부에 솔더금속(304)을 미리 형성시키게 되나 본 단계에서 플립 칩 본딩을 행할 때에 솔더금속(304)을 형성하여 연결하는 것도 가능하다.
상기와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 와이어 본딩(wire-bonding)으로 연결부를 하나씩 결합하지 않고 공정상 발생하는 다른 부분을 이용하여 플립 칩 방식으로 한번에 연결할 수 있는 패키징이 가능하여 제조 원가를 절감하는 효과가 있다.
또한, 본 발명은 플립 칩 본딩 방식으로 연결하기 때문에 와이어 본딩과 비교했을 때 연결 부분의 크기를 줄일 수 있어 제품의 소형화 및 경량화를 가져올 수 있다.

Claims (10)

  1. 기판;
    상기 기판 상부에 형성된 기판전극;
    제 1실리콘 웨이퍼, 상기 제 1실리콘 웨이퍼 상부에 적층된 본딩부금속전극 및 상기 본딩부 금속전극 양 끝단에 형성된 솔더금속을 포함하고, 상기 기판전극 상부에 적층되어 전기적인 접속을 형성하는 본딩부;
    제 2실리콘 웨이퍼 및 상기 제 2실리콘 웨이퍼 상부에 적층된 소자부금속전극을 포함하고, 상기 본딩부 및 상기 기판전극과 전기적인 접속을 형성하는 소자부를 포함하는 멀티채널 전극 소자의 플립 칩 패키지.
  2. 제 1항에 있어서, 상기 소자부금속전극 및 본딩부금속전극은 적어도 하나 이상을 포함하는 것을 특징으로 하는 멀티채널 전극 소자의 플립 칩 패키지.
  3. 제 1항에 있어서, 상기 소자부의 일측은 타측보다 낮게 형성된 것을 특징으로 하는 멀티채널 전극 소자의 플립 칩 패키지.
  4. 제 1항에 있어서, 상기 본딩부의 일측은 타측보다 낮게 형성된 것을 특징으로 하는 멀티채널 전극 소자의 플립 칩 패키지.
  5. 제 1항 또는 제 2항에 있어서, 상기 소자부의 일측은 상기 본딩부의 일측에 형성된 솔더 금속에 의해 본딩부와 연결되고, 상기 본딩부는 상기 본딩부의 타측에 형성된 솔더금속에 의해 상기 기판전극과 연결되는 것을 특징으로 하는 멀티채널 전극 소자의 플립 칩 패키지.
  6. 제 3항 또는 제 4항에 있어서, 상기 소자부의 일측은 상기 본딩부의 일측에 형성된 솔더 금속에 의해 본딩부와 연결되고, 상기 본딩부는 상기 본딩부의 타측에 형성된 솔더금속에 의해 상기 기판전극과 연결되며, 상기 소자부와 본딩부의 연결부분은 낮게 형성된 일측면 끼리 연결된 것을 특징으로 하는 멀티채널 전극 소자의 플립 칩 패키지.
  7. a) 실리콘웨이퍼 상에 소정의 홈을 형성하는 단계;
    b) 상기 홈에 형성된 실리콘웨이퍼 상부에 금속전극을 형성하는 단계;
    c) 상기 홈을 중심으로 상기 제 1실리콘웨이퍼 및 제 2실리콘 웨이퍼로 분리하는 단계; 및
    d) 상기 분리된 제 1실리콘웨이퍼를 뒤집고, 상기 분리된 제 2실리콘웨이퍼와 기판전극을 플립 칩 본딩 방법을 이용하여 연결하는 단계를 포함하는 멀티채널 전극 소자 플립 칩 패키지의 전극본딩 방법.
  8. 제 7항에 있어서, 상기 단계 b)와 단계 c)의 사이에는 실리콘웨이퍼가 분리되는 면에 형성된 금속전극을 제거하는 단계를 더 포함하는 것을 특징으로 하는 멀티채널 전극 소자 플립 칩 패키지의 전극본딩 방법.
  9. 제 7항 또는 제 8항에 있어서, 단계 b)의 상기 금속전극은 상기 홈이 생긴 방향과 직각방향으로 형성되는 것을 특징으로 하는 멀티채널 전극 소자 플립 칩 패키지의 전극본딩 방법.
  10. 제 7항 또는 제 8항에 있어서, 상기 홈은 둔각면으로 형성되는 것을 특징으로 하는 멀티채널 전극 소자 플립 칩 패키지의 전극본딩 방법.
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