JP2003142573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H—ELECTRICITY
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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Abstract
(57)【要約】
【課題】 微細かつ精密な素子分離領域を形成可能な半
導体装置の製造方法を提供する。 【解決手段】 本発明はトレンチ素子分離領域を含む半
導体装置の製造方法であって、以下の工程（ａ）〜工程
（ｆ）を含む。工程（ａ）；シリコン基板１０の上に研
磨ストッパ層１４０を形成する工程。工程（ｂ）；研磨
ストッパ層１４０をマスクとしてエッチングを行ない、
シリコン基板１０にトレンチ１６を形成する工程。工程
（ｃ）；トレンチ１６の表面に保護膜１８を形成する工
程。工程（ｄ）；研磨ストッパ層１４の端部の位置を、
トレンチ１６の側壁の位置よりも後退させる工程。工程
（ｅ）；トレンチ１６を充填するように、シリコン基板
１０の上に絶縁層２１を形成する工程。工程（ｆ）；研
磨ストッパ層１４をストッパとして絶縁層２１を研磨す
ることにより、トレンチ素子分離領域３０を形成する工
程。
導体装置の製造方法を提供する。 【解決手段】 本発明はトレンチ素子分離領域を含む半
導体装置の製造方法であって、以下の工程（ａ）〜工程
（ｆ）を含む。工程（ａ）；シリコン基板１０の上に研
磨ストッパ層１４０を形成する工程。工程（ｂ）；研磨
ストッパ層１４０をマスクとしてエッチングを行ない、
シリコン基板１０にトレンチ１６を形成する工程。工程
（ｃ）；トレンチ１６の表面に保護膜１８を形成する工
程。工程（ｄ）；研磨ストッパ層１４の端部の位置を、
トレンチ１６の側壁の位置よりも後退させる工程。工程
（ｅ）；トレンチ１６を充填するように、シリコン基板
１０の上に絶縁層２１を形成する工程。工程（ｆ）；研
磨ストッパ層１４をストッパとして絶縁層２１を研磨す
ることにより、トレンチ素子分離領域３０を形成する工
程。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、素子分離領域を有する半導体装置の
製造方法に関する。
方法に関し、特に、素子分離領域を有する半導体装置の
製造方法に関する。
【０００２】
【背景技術】近年、半導体装置（たとえばＭＯＳトラン
ジスタ）の微細化に伴い、素子分離領域の微細化が要求
されている。かかる素子分離領域の微細化を達成するた
め、トレンチ分離技術による素子分離領域の形成が検討
されている。トレンチ素子分離技術とは、基板上の半導
体素子間にトレンチを設け、このトレンチに絶縁材を充
填することによって、半導体素子間を分離する技術であ
る。このトレンチ素子分離技術を用いて、微細かつ精密
な素子分離領域を形成することができる方法が求められ
ている。
ジスタ）の微細化に伴い、素子分離領域の微細化が要求
されている。かかる素子分離領域の微細化を達成するた
め、トレンチ分離技術による素子分離領域の形成が検討
されている。トレンチ素子分離技術とは、基板上の半導
体素子間にトレンチを設け、このトレンチに絶縁材を充
填することによって、半導体素子間を分離する技術であ
る。このトレンチ素子分離技術を用いて、微細かつ精密
な素子分離領域を形成することができる方法が求められ
ている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、微細
かつ精密な素子分離領域を形成することができる半導体
装置の製造方法を提供することにある。
かつ精密な素子分離領域を形成することができる半導体
装置の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、トレンチ素子分離領域を含む半導体装置の製
造方法であって、以下の工程（ａ）〜工程（ｆ）を含
む、半導体装置の製造方法。
造方法は、トレンチ素子分離領域を含む半導体装置の製
造方法であって、以下の工程（ａ）〜工程（ｆ）を含
む、半導体装置の製造方法。
【０００５】（ａ）半導体基板の上に、所定のパターン
を有する研磨ストッパ層を形成する工程、（ｂ）少なく
とも前記研磨ストッパ層をマスクとしてエッチングを行
ない、前記半導体基板にトレンチを形成する工程、
（ｃ）前記トレンチの表面に保護膜を形成する工程、
（ｄ）前記研磨ストッパ層の端部の位置を、前記トレン
チの側壁の位置よりも後退させる工程、（ｅ）前記トレ
ンチを充填するように、前記半導体基板の上に絶縁層を
形成する工程、および（ｆ）前記研磨ストッパ層をスト
ッパとして前記絶縁層を研磨することにより、トレンチ
素子分離領域を形成する工程。
を有する研磨ストッパ層を形成する工程、（ｂ）少なく
とも前記研磨ストッパ層をマスクとしてエッチングを行
ない、前記半導体基板にトレンチを形成する工程、
（ｃ）前記トレンチの表面に保護膜を形成する工程、
（ｄ）前記研磨ストッパ層の端部の位置を、前記トレン
チの側壁の位置よりも後退させる工程、（ｅ）前記トレ
ンチを充填するように、前記半導体基板の上に絶縁層を
形成する工程、および（ｆ）前記研磨ストッパ層をスト
ッパとして前記絶縁層を研磨することにより、トレンチ
素子分離領域を形成する工程。
【０００６】本発明の半導体装置の製造方法によれば、
前記トレンチ素子分離領域によって分離される素子形成
領域の形状を損なうことなく、前記トレンチに充填され
た前記絶縁層においてボイドの発生を防止することがで
きるため、微細かつ精密な素子分離領域を形成すること
ができる。
前記トレンチ素子分離領域によって分離される素子形成
領域の形状を損なうことなく、前記トレンチに充填され
た前記絶縁層においてボイドの発生を防止することがで
きるため、微細かつ精密な素子分離領域を形成すること
ができる。
【０００７】本発明の半導体装置の製造方法は、以下の
各種態様をとりうる。
各種態様をとりうる。
【０００８】（１）前記工程（ｃ）は、前記トレンチの
表面を熱酸化することにより前記保護膜を形成する工程
であることができる。
表面を熱酸化することにより前記保護膜を形成する工程
であることができる。
【０００９】（２）前記工程（ｄ）は、ドライエッチン
グを用いて、前記研磨ストッパ層の端部の位置を、前記
トレンチの側壁の位置よりも後退させる工程であること
ができる。
グを用いて、前記研磨ストッパ層の端部の位置を、前記
トレンチの側壁の位置よりも後退させる工程であること
ができる。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態にか
かる半導体装置の製造プロセスについて説明する。図１
〜図８は、本発明の一実施の形態にかかる半導体装置の
製造プロセスの各工程を模式的に示す断面図である。
かる半導体装置の製造プロセスについて説明する。図１
〜図８は、本発明の一実施の形態にかかる半導体装置の
製造プロセスの各工程を模式的に示す断面図である。
【００１１】（１）はじめに、図１を参照しながら説明
する。まず、シリコン基板１０上にパッド層１２０を形
成する。パッド層１２０の材質としては、たとえば酸化
シリコン，酸化窒化シリコンなどが例示できる。パッド
層１２０が酸化シリコンからなる場合には、熱酸化法，
ＣＶＤ法などにより形成することができる。あるいは、
パッド層１２０が酸化窒化シリコンからなる場合には、
ＣＶＤ法などにより形成することができる。
する。まず、シリコン基板１０上にパッド層１２０を形
成する。パッド層１２０の材質としては、たとえば酸化
シリコン，酸化窒化シリコンなどが例示できる。パッド
層１２０が酸化シリコンからなる場合には、熱酸化法，
ＣＶＤ法などにより形成することができる。あるいは、
パッド層１２０が酸化窒化シリコンからなる場合には、
ＣＶＤ法などにより形成することができる。
【００１２】次に、パッド層１２０上に、研磨ストッパ
層１４０を形成する。研磨ストッパ層１４０としては、
単層構造または多層構造が例示できる。単層構造として
は、たとえば窒化シリコン層，多結晶シリコン層および
非晶質シリコン層を例示できる。多層構造としては、窒
化シリコン層、多結晶シリコン層、および非晶質シリコ
ン層の中から選択される少なくとも２種からなる多層構
造を例示できる。研磨ストッパ層１４０の形成方法とし
ては、公知の方法たとえばＣＶＤ法などを挙げることが
できる。研磨ストッパ層１４０は、後のＣＭＰにおける
ストッパとして機能するのに十分な膜厚に形成する。
層１４０を形成する。研磨ストッパ層１４０としては、
単層構造または多層構造が例示できる。単層構造として
は、たとえば窒化シリコン層，多結晶シリコン層および
非晶質シリコン層を例示できる。多層構造としては、窒
化シリコン層、多結晶シリコン層、および非晶質シリコ
ン層の中から選択される少なくとも２種からなる多層構
造を例示できる。研磨ストッパ層１４０の形成方法とし
ては、公知の方法たとえばＣＶＤ法などを挙げることが
できる。研磨ストッパ層１４０は、後のＣＭＰにおける
ストッパとして機能するのに十分な膜厚に形成する。
【００１３】つづいて、研磨ストッパ層１４０の上に、
所定のパターンのレジスト層Ｒ１を形成する。
所定のパターンのレジスト層Ｒ１を形成する。
【００１４】（２）次に、図２に示すように、レジスト
層Ｒ１をマスクとして、研磨ストッパ層１４０およびパ
ッド層１２０をエッチングすることにより、所定のパタ
ーンを有する研磨ストッパ層１４およびパッド層１２が
得られる。このエッチングは、たとえばドライエッチン
グにより行われる。
層Ｒ１をマスクとして、研磨ストッパ層１４０およびパ
ッド層１２０をエッチングすることにより、所定のパタ
ーンを有する研磨ストッパ層１４およびパッド層１２が
得られる。このエッチングは、たとえばドライエッチン
グにより行われる。
【００１５】（３）次に、レジスト層Ｒ１を除去する。
レジスト層Ｒ１は、たとえばアッシングにより除去され
る。次いで、図３に示すように、研磨ストッパ層１４を
マスクとしてシリコン基板１０をエッチングすることに
より、トレンチ１６を形成する。このトレンチ１６が形
成されることにより、素子形成領域４０が形成される。
この素子形成領域４０は、トレンチ素子分離領域３０
（図８参照）を形成した後に素子が形成される領域であ
る。なお、本実施の形態においては、素子形成工程の説
明は省略する。
レジスト層Ｒ１は、たとえばアッシングにより除去され
る。次いで、図３に示すように、研磨ストッパ層１４を
マスクとしてシリコン基板１０をエッチングすることに
より、トレンチ１６を形成する。このトレンチ１６が形
成されることにより、素子形成領域４０が形成される。
この素子形成領域４０は、トレンチ素子分離領域３０
（図８参照）を形成した後に素子が形成される領域であ
る。なお、本実施の形態においては、素子形成工程の説
明は省略する。
【００１６】トレンチ１６の深さは、デバイスの設計で
異なるが、たとえば３〜５０ｎｍである。シリコン基板
１０のエッチングは、ドライエッチングにより行うこと
ができる。素子形成領域４０の断面形状は、テーパ形状
であることが好ましい。素子形成領域４０の断面形状が
テーパ形状であることで、後述する工程において、絶縁
層２１のトレンチ１６内への埋め込みが容易となる。素
子形成領域４０の断面形状をテーパ形状にするには、ト
レンチ１６の断面形状が逆テーパ形状となるように形成
する。
異なるが、たとえば３〜５０ｎｍである。シリコン基板
１０のエッチングは、ドライエッチングにより行うこと
ができる。素子形成領域４０の断面形状は、テーパ形状
であることが好ましい。素子形成領域４０の断面形状が
テーパ形状であることで、後述する工程において、絶縁
層２１のトレンチ１６内への埋め込みが容易となる。素
子形成領域４０の断面形状をテーパ形状にするには、ト
レンチ１６の断面形状が逆テーパ形状となるように形成
する。
【００１７】次に、図示しないが、必要に応じて、シリ
コン基板１０と研磨ストッパ層１４との間に介在してい
るパッド層１２の端部をエッチングする。
コン基板１０と研磨ストッパ層１４との間に介在してい
るパッド層１２の端部をエッチングする。
【００１８】（４）次に、図４に示すように、熱酸化法
により、シリコン基板１０のうちトレンチ１６部分にお
ける露出面を酸化して、酸化シリコン層からなる保護膜
１８を形成する。この保護膜１８は研磨ストッパ層１４
ａの端部を除去する際のストッパとして機能する。すな
わち、保護膜１８は、後述する図５に示す工程におい
て、エッチングによって研磨ストッパ層１４ａの端部の
位置をトレンチ１６の側壁の位置より後退させる際に、
シリコン基板１０やパッド層１２がエッチングされるの
を防止するために設けられる。このトレンチ酸化膜１８
は、たとえば３〜５０ｎｍの膜厚に形成する。
により、シリコン基板１０のうちトレンチ１６部分にお
ける露出面を酸化して、酸化シリコン層からなる保護膜
１８を形成する。この保護膜１８は研磨ストッパ層１４
ａの端部を除去する際のストッパとして機能する。すな
わち、保護膜１８は、後述する図５に示す工程におい
て、エッチングによって研磨ストッパ層１４ａの端部の
位置をトレンチ１６の側壁の位置より後退させる際に、
シリコン基板１０やパッド層１２がエッチングされるの
を防止するために設けられる。このトレンチ酸化膜１８
は、たとえば３〜５０ｎｍの膜厚に形成する。
【００１９】（５）次に、図５に示すように、研磨スト
ッパ層１４の端部をエッチングにより除去して、研磨ス
トッパ層１４ａを形成する。この工程により、研磨スト
ッパ層１４ａの端部が、トレンチ１６の側壁の位置より
も後退した位置に配置される。
ッパ層１４の端部をエッチングにより除去して、研磨ス
トッパ層１４ａを形成する。この工程により、研磨スト
ッパ層１４ａの端部が、トレンチ１６の側壁の位置より
も後退した位置に配置される。
【００２０】なお、本実施の形態のように、トレンチ１
６の断面形状が逆テーパ形状に形成されている場合、図
５に示すように、トレンチ１６の側壁のうち最も外側に
位置する部分よりも後退した位置に研磨ストッパ層１４
ａの端部がくるように、研磨ストッパ層１４の端部をエ
ッチングにより除去する。
６の断面形状が逆テーパ形状に形成されている場合、図
５に示すように、トレンチ１６の側壁のうち最も外側に
位置する部分よりも後退した位置に研磨ストッパ層１４
ａの端部がくるように、研磨ストッパ層１４の端部をエ
ッチングにより除去する。
【００２１】この工程において、研磨ストッパ層１４の
端部をエッチングする際には、たとえば、ＣＦ4−Ｏ2−
Ｎ2混合ガスを用いた異方性ドライエッチングを用い
る。この場合、エッチングガスとして、ＣＦ4の代わり
にＮＦ3を用いることもできる。
端部をエッチングする際には、たとえば、ＣＦ4−Ｏ2−
Ｎ2混合ガスを用いた異方性ドライエッチングを用い
る。この場合、エッチングガスとして、ＣＦ4の代わり
にＮＦ3を用いることもできる。
【００２２】（６）次に、図６に示すように、トレンチ
１６を埋め込むようにして、絶縁層２１を全面に堆積す
る。本実施の形態においては、絶縁層２１が酸化シリコ
ンからなる場合について説明するが、絶縁層２１の材質
は酸化シリコンに限定されず、トレンチ素子分離領域と
しての機能を発揮することができる材質であればよい。
１６を埋め込むようにして、絶縁層２１を全面に堆積す
る。本実施の形態においては、絶縁層２１が酸化シリコ
ンからなる場合について説明するが、絶縁層２１の材質
は酸化シリコンに限定されず、トレンチ素子分離領域と
しての機能を発揮することができる材質であればよい。
【００２３】また、絶縁層２１の膜厚は、トレンチ１６
を埋め込み、かつ、少なくとも研磨ストッパ層１４が覆
われる膜厚であれば特に限定されない。絶縁層２１の堆
積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤ
Ｐ−ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ
法などが例示できる。
を埋め込み、かつ、少なくとも研磨ストッパ層１４が覆
われる膜厚であれば特に限定されない。絶縁層２１の堆
積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤ
Ｐ−ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ
法などが例示できる。
【００２４】（７）つづいて、図７に示すように、絶縁
層２１をＣＭＰ法により平坦化する。この平坦化は、研
磨ストッパ層１４が露出するまで行う。つまり、研磨ス
トッパ層１４は、絶縁層２１を平坦化する際のストッパ
として機能する。
層２１をＣＭＰ法により平坦化する。この平坦化は、研
磨ストッパ層１４が露出するまで行う。つまり、研磨ス
トッパ層１４は、絶縁層２１を平坦化する際のストッパ
として機能する。
【００２５】（８）次に、研磨ストッパ層１４を、たと
えば熱リン酸液を用いて除去するした後、パッド層１２
と絶縁層２１の上部とを、フッ酸により等方性エッチン
グする。以上の工程により、図８に示すように、トレン
チ１６内にトレンチ絶縁層２０が形成されて、トレンチ
素子分離領域３０が完成する。
えば熱リン酸液を用いて除去するした後、パッド層１２
と絶縁層２１の上部とを、フッ酸により等方性エッチン
グする。以上の工程により、図８に示すように、トレン
チ１６内にトレンチ絶縁層２０が形成されて、トレンチ
素子分離領域３０が完成する。
【００２６】（作用および効果）以下、本実施の形態に
かかる半導体装置の製造方法の作用効果を説明する。ま
ず、本実施の形態にかかる半導体装置の製造方法の作用
効果を説明する前に、一般的な半導体装置の製造方法に
ついて説明する。
かかる半導体装置の製造方法の作用効果を説明する。ま
ず、本実施の形態にかかる半導体装置の製造方法の作用
効果を説明する前に、一般的な半導体装置の製造方法に
ついて説明する。
【００２７】一般的な半導体装置の製造においては、前
述したように、近年、微細な素子分離領域の形成が要求
されている。微細な素子分離領域を形成するためには、
トレンチの幅を狭く形成する必要が生じる。ここで、幅
が狭いトレンチを形成した後このトレンチに絶縁層を埋
め込む工程において、絶縁層をトレンチに隙間なく埋め
込むことができず、図９に示すように、絶縁層２１中に
ボイド８０が発生することがある。このように、ボイド
８０が絶縁層２１中に存在していると、絶縁性が低下す
るなどの電気的特性が低い素子が多く得られる。
述したように、近年、微細な素子分離領域の形成が要求
されている。微細な素子分離領域を形成するためには、
トレンチの幅を狭く形成する必要が生じる。ここで、幅
が狭いトレンチを形成した後このトレンチに絶縁層を埋
め込む工程において、絶縁層をトレンチに隙間なく埋め
込むことができず、図９に示すように、絶縁層２１中に
ボイド８０が発生することがある。このように、ボイド
８０が絶縁層２１中に存在していると、絶縁性が低下す
るなどの電気的特性が低い素子が多く得られる。
【００２８】これに対し、本実施の形態の半導体装置の
製造方法によれば、研磨ストッパ層１４の端部をエッチ
ングにより除去することにより、研磨ストッパ層１４ａ
の端部をトレンチ１６の側壁よりも後退した位置に形成
した後、トレンチ１６に絶縁層２１を埋め込む。すなわ
ち、この工程によれば、トレンチ１６より上部に位置
し、研磨ストッパ層１４ａに形成された開口部の間口を
広げてから絶縁層２１をトレンチ１６に埋め込む。この
ため、ボイドが発生することなく、絶縁層２１を確実に
トレンチ１６に埋め込むことができる。
製造方法によれば、研磨ストッパ層１４の端部をエッチ
ングにより除去することにより、研磨ストッパ層１４ａ
の端部をトレンチ１６の側壁よりも後退した位置に形成
した後、トレンチ１６に絶縁層２１を埋め込む。すなわ
ち、この工程によれば、トレンチ１６より上部に位置
し、研磨ストッパ層１４ａに形成された開口部の間口を
広げてから絶縁層２１をトレンチ１６に埋め込む。この
ため、ボイドが発生することなく、絶縁層２１を確実に
トレンチ１６に埋め込むことができる。
【００２９】また、本実施の形態にかかる半導体装置の
製造方法では、研磨ストッパ層１４の端部をエッチング
等によって後退させる前に、トレンチ１６の表面に保護
膜１８を形成する。これにより、図５に示す工程におい
て、エッチングによって研磨ストッパ層１４の端部の位
置を後退させる際に、シリコン基板１０やパッド層１２
がエッチングされるのを防止することができる。このた
め、素子形成領域４０の形状を損なうことはない。
製造方法では、研磨ストッパ層１４の端部をエッチング
等によって後退させる前に、トレンチ１６の表面に保護
膜１８を形成する。これにより、図５に示す工程におい
て、エッチングによって研磨ストッパ層１４の端部の位
置を後退させる際に、シリコン基板１０やパッド層１２
がエッチングされるのを防止することができる。このた
め、素子形成領域４０の形状を損なうことはない。
【００３０】以上に説明したように、本実施の形態の半
導体装置の製造方法によれば、素子形成領域４０の形状
を損なうことなく、トレンチ１６に充填された絶縁層２
１においてボイドの発生を防止することができるため、
微細かつ精密な素子分離領域を形成することができる。
導体装置の製造方法によれば、素子形成領域４０の形状
を損なうことなく、トレンチ１６に充填された絶縁層２
１においてボイドの発生を防止することができるため、
微細かつ精密な素子分離領域を形成することができる。
【００３１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨の範囲で種々の変更が可能である。
ず、本発明の要旨の範囲で種々の変更が可能である。
【００３２】たとえば、上記実施の形態では、半導体基
板としてバルク状のシリコン基板を想定したが、ＳＯＩ
基板、ＧａＡｓ基板、ＩｎＰ基板、酸化アルミ基板、ダ
イヤモンド基板、ＳｉＣ基板、またはこれらの複合膜で
形成された基板を用いてもよい。
板としてバルク状のシリコン基板を想定したが、ＳＯＩ
基板、ＧａＡｓ基板、ＩｎＰ基板、酸化アルミ基板、ダ
イヤモンド基板、ＳｉＣ基板、またはこれらの複合膜で
形成された基板を用いてもよい。
【図１】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図２】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図３】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図４】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図５】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図６】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図７】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図８】本発明の一実施の形態にかかる半導体装置の製
造方法の一工程を模式的に示す断面図である。
造方法の一工程を模式的に示す断面図である。
【図９】一般的なトレンチ素子分離技術を用いた素子分
離領域の形成工程を模式的に示す断面図である。
離領域の形成工程を模式的に示す断面図である。
１０ シリコン基板
１２，１２０ パッド層
１４，１４ａ，１４０ 研磨ストッパ層
１６ トレンチ
１８ 保護膜
２０ トレンチ絶縁層
２１ 絶縁層
３０ トレンチ素子分離領域
４０ 素子形成領域
Ｒ１ レジスト
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F032 AA35 AA44 AA45 AA77 CA09
CA10 CA17 DA02 DA23 DA24
DA25 DA26 DA33 DA53 DA78
Claims (3)
- 【請求項１】 トレンチ素子分離領域を含む半導体装置
の製造方法であって、以下の工程（ａ）〜工程（ｆ）を
含む、半導体装置の製造方法。 （ａ）半導体基板の上に、所定のパターンを有する研磨
ストッパ層を形成する工程、 （ｂ）少なくとも前記研磨ストッパ層をマスクとしてエ
ッチングを行ない、前記半導体基板にトレンチを形成す
る工程、 （ｃ）前記トレンチの表面に保護膜を形成する工程、 （ｄ）前記研磨ストッパ層の端部の位置を、前記トレン
チの側壁の位置よりも後退させる工程、 （ｅ）前記トレンチを充填するように、前記半導体基板
の上に絶縁層を形成する工程、および （ｆ）前記研磨ストッパ層をストッパとして前記絶縁層
を研磨することにより、トレンチ素子分離領域を形成す
る工程。 - 【請求項２】 請求項１において、 前記工程（ｃ）は、前記トレンチの表面を熱酸化するこ
とにより前記保護膜を形成する工程である、半導体装置
の製造方法。 - 【請求項３】 請求項１または２において、 前記工程（ｄ）は、ドライエッチングを用いて、前記研
磨ストッパ層の端部の位置を、前記トレンチの側壁の位
置よりも後退させる工程である、半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334686A JP2003142573A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法 |
| US10/283,827 US20030119277A1 (en) | 2001-10-31 | 2002-10-30 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001334686A JP2003142573A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003142573A true JP2003142573A (ja) | 2003-05-16 |
Family
ID=19149782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001334686A Pending JP2003142573A (ja) | 2001-10-31 | 2001-10-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030119277A1 (ja) |
| JP (1) | JP2003142573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197644A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子及びその素子分離方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274498B1 (en) * | 1998-09-03 | 2001-08-14 | Micron Technology, Inc. | Methods of forming materials within openings, and method of forming isolation regions |
-
2001
- 2001-10-31 JP JP2001334686A patent/JP2003142573A/ja active Pending
-
2002
- 2002-10-30 US US10/283,827 patent/US20030119277A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197644A (ja) * | 2003-12-29 | 2005-07-21 | Hynix Semiconductor Inc | 半導体素子及びその素子分離方法 |
| US8022501B2 (en) | 2003-12-29 | 2011-09-20 | Hynix Semiconductor Inc. | Semiconductor device and method for isolating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030119277A1 (en) | 2003-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031021 |