JP2003115531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003115531A JP2003115531A JP2002267822A JP2002267822A JP2003115531A JP 2003115531 A JP2003115531 A JP 2003115531A JP 2002267822 A JP2002267822 A JP 2002267822A JP 2002267822 A JP2002267822 A JP 2002267822A JP 2003115531 A JP2003115531 A JP 2003115531A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- trench
- manufacturing
- oxide film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 230000003647 oxidation Effects 0.000 claims abstract description 27
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 238000000206 photolithography Methods 0.000 claims abstract description 3
- 150000002500 ions Chemical class 0.000 claims description 15
- 238000009279 wet oxidation reaction Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 101100396994 Drosophila melanogaster Inos gene Proteins 0.000 claims 1
- 239000010410 layer Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】トレンチ間の間隔を狭くすることができる半導
体装置の製造方法を提供すること。 【解決手段】トレンチ素子分離領域を有する半導体装置
の製造方法において、素子分離領域が画定された基板20
0を準備するステップ、フォトリソグラフィ法により基
板200の素子分離領域用のトレンチ204を形成するステッ
プ、トレンチ204が形成された基板200に、イオン注入を
行いトレンチ204の内面にほぼ均一な厚さの不純物層205
を形成するステップ、不純物層205が形成された基板200
を熱酸化処理し、第１の酸化膜206を形成するステッ
プ、および第１の酸化膜206を除去するステップを含
む。
体装置の製造方法を提供すること。 【解決手段】トレンチ素子分離領域を有する半導体装置
の製造方法において、素子分離領域が画定された基板20
0を準備するステップ、フォトリソグラフィ法により基
板200の素子分離領域用のトレンチ204を形成するステッ
プ、トレンチ204が形成された基板200に、イオン注入を
行いトレンチ204の内面にほぼ均一な厚さの不純物層205
を形成するステップ、不純物層205が形成された基板200
を熱酸化処理し、第１の酸化膜206を形成するステッ
プ、および第１の酸化膜206を除去するステップを含
む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トレンチ素子分離
領域を有する半導体装置の製造方法に関し、より具体的
には、素子形成領域の幅が狭く、かつ素子分離領域の幅
が狭い場合であっても、高い生産性でトレンチを形成す
ることが可能であり、素子分離特性に優れた半導体装置
の製造方法に関する。
領域を有する半導体装置の製造方法に関し、より具体的
には、素子形成領域の幅が狭く、かつ素子分離領域の幅
が狭い場合であっても、高い生産性でトレンチを形成す
ることが可能であり、素子分離特性に優れた半導体装置
の製造方法に関する。
【０００２】
【従来の技術】シリコンウェハに形成される半導体装置
は、個々の回路パターンを電気的に分離するための素子
分離領域を備えている。この素子分離領域は、全製造工
程のうち初期の工程で形成され、活性領域の大きさ及び
後の工程で用いられる工程マージンの決定に影響する。
したがって、半導体装置が高集積化され、また微細化さ
れる場合には、素子形成領域だけではなく、素子分離領
域の幅を小さくすることが要求される。そのために、幅
の狭い素子分離領域の形成方法に関する研究が活発に進
められている。
は、個々の回路パターンを電気的に分離するための素子
分離領域を備えている。この素子分離領域は、全製造工
程のうち初期の工程で形成され、活性領域の大きさ及び
後の工程で用いられる工程マージンの決定に影響する。
したがって、半導体装置が高集積化され、また微細化さ
れる場合には、素子形成領域だけではなく、素子分離領
域の幅を小さくすることが要求される。そのために、幅
の狭い素子分離領域の形成方法に関する研究が活発に進
められている。
【０００３】一般に、半導体装置の製造において広く利
用されているロコス法による素子分離領域形成方法は、
工程が簡素という利点を持っている。しかし、256M DR
AM級以上の高集積化された半導体装置においては、素子
分離領域の幅が狭いので、バーズビークに起因するパン
チスルーが発生しやすい。そのために、素子分離膜の厚
さを薄くすることは、ほぼ限界に達している。
用されているロコス法による素子分離領域形成方法は、
工程が簡素という利点を持っている。しかし、256M DR
AM級以上の高集積化された半導体装置においては、素子
分離領域の幅が狭いので、バーズビークに起因するパン
チスルーが発生しやすい。そのために、素子分離膜の厚
さを薄くすることは、ほぼ限界に達している。
【０００４】上記の問題点を解決するために、高集積化
された半導体装置の素子分離に適用できる技術として、
トレンチを利用した素子分離方法、例えば、狭いトレン
チによる素子分離方法(Shallow Trench Isolation：
以下、STI法と記す)が提案されている。
された半導体装置の素子分離に適用できる技術として、
トレンチを利用した素子分離方法、例えば、狭いトレン
チによる素子分離方法(Shallow Trench Isolation：
以下、STI法と記す)が提案されている。
【０００５】図1は、従来の技術に係る半導体装置にお
ける素子分離領域の形成過程を示す図であり、同図(a)
〜(d)は各過程における半導体装置の断面構造を示す図
である。
ける素子分離領域の形成過程を示す図であり、同図(a)
〜(d)は各過程における半導体装置の断面構造を示す図
である。
【０００６】従来の技術に係る素子分離領域の形成方法
は、まず、素子分離領域(図示せず)が画定された半導体
基板100上にフォトレジストを塗布し、露光及び現像を
行い、図1(a)に示されているように、素子分離領域用の
トレンチ104を形成するためのフォトレジストパターン
(PR)102を形成する。符号a1は、現状のフォトレジスト
装置を利用して画定できる素子形成領域の幅を表してお
り、現状では狭い場合には0.1μm程度である。
は、まず、素子分離領域(図示せず)が画定された半導体
基板100上にフォトレジストを塗布し、露光及び現像を
行い、図1(a)に示されているように、素子分離領域用の
トレンチ104を形成するためのフォトレジストパターン
(PR)102を形成する。符号a1は、現状のフォトレジスト
装置を利用して画定できる素子形成領域の幅を表してお
り、現状では狭い場合には0.1μm程度である。
【０００７】次に、フォトレジストパターン(PR)102を
マスクとして、基板100をエッチングし、トレンチ104を
形成する。
マスクとして、基板100をエッチングし、トレンチ104を
形成する。
【０００８】さらに、フォトレジストパターンを除去し
た後、加熱による酸化処理を行い、図1(b)に示したよう
に、基板100の表面及びトレンチ104内の側壁面および底
面に第1の酸化膜106を形成する。この第1の酸化膜106
は、トレンチ104を形成した際のエッチングにより、基
板（シリコン）100の表面およびトレンチ104内の側壁面
および底面が損傷を受けるので、その損傷部を取り除く
のに必要なものである。
た後、加熱による酸化処理を行い、図1(b)に示したよう
に、基板100の表面及びトレンチ104内の側壁面および底
面に第1の酸化膜106を形成する。この第1の酸化膜106
は、トレンチ104を形成した際のエッチングにより、基
板（シリコン）100の表面およびトレンチ104内の側壁面
および底面が損傷を受けるので、その損傷部を取り除く
のに必要なものである。
【０００９】酸化処理の後、第1の酸化膜106を除去する
ことにより、図1(c)に示したようにトレンチ内の表層
部、すなわちトレンチ内の表層の損傷部が除去されたト
レンチ110を形成する。符号110は、第1の酸化膜106を除
去した後の最終のトレンチを表しており、第１の酸化膜
106を形成する前のトレンチ104との相違を明確にするた
めに、符号を変えて示したものである。
ことにより、図1(c)に示したようにトレンチ内の表層
部、すなわちトレンチ内の表層の損傷部が除去されたト
レンチ110を形成する。符号110は、第1の酸化膜106を除
去した後の最終のトレンチを表しており、第１の酸化膜
106を形成する前のトレンチ104との相違を明確にするた
めに、符号を変えて示したものである。
【００１０】次に、図1(c)に示した状態の基板100の表
面およびトレンチ110内に、化学気相成長法(以下、CVD
法と記す)により、酸化シリコン等の第2の酸化膜を形成
した後、化学機械研磨(以下、CMPと記す)法またはエッ
チバッグ法により、基板100の表面を研磨またはエッチ
ングし、表面を平坦化する。このような処理により、図
１(d)に示すように、トレンチ110に第2の酸化膜が埋め
込まれた素子分離領域112を形成する。
面およびトレンチ110内に、化学気相成長法(以下、CVD
法と記す)により、酸化シリコン等の第2の酸化膜を形成
した後、化学機械研磨(以下、CMPと記す)法またはエッ
チバッグ法により、基板100の表面を研磨またはエッチ
ングし、表面を平坦化する。このような処理により、図
１(d)に示すように、トレンチ110に第2の酸化膜が埋め
込まれた素子分離領域112を形成する。
【００１１】図2は、上記の従来の技術による素子分離
領域の形成方法における問題点を説明するための図であ
り、トレンチ内の表面および基板の表面に酸化膜を形成
した段階における基板の断面構造を示した図である。
領域の形成方法における問題点を説明するための図であ
り、トレンチ内の表面および基板の表面に酸化膜を形成
した段階における基板の断面構造を示した図である。
【００１２】従来の半導体装置の製造方法では、基板
（シリコン）100にトレンチ104を形成するための乾式エ
ッチングにより、トレンチ104内の表層部に欠陥が発生
する。前述のように、この欠陥を除去することを目的と
して、さらに基板100に加熱による酸化処理を行うと、
図2に示したように、トレンチの底部と側壁部との間で
酸化膜の厚さに相違が生じる。すなわち、トレンチの側
壁部の酸化速度が、底部より速いので、底部に比べて側
壁部の酸化膜の厚さが厚くなる。
（シリコン）100にトレンチ104を形成するための乾式エ
ッチングにより、トレンチ104内の表層部に欠陥が発生
する。前述のように、この欠陥を除去することを目的と
して、さらに基板100に加熱による酸化処理を行うと、
図2に示したように、トレンチの底部と側壁部との間で
酸化膜の厚さに相違が生じる。すなわち、トレンチの側
壁部の酸化速度が、底部より速いので、底部に比べて側
壁部の酸化膜の厚さが厚くなる。
【００１３】したがって、第１の酸化膜の底部における
厚さが所定の厚さになるように酸化させると、トレンチ
104の側壁部の酸化膜の厚さが必要以上に厚くなり、そ
の結果、目標とする素子形成領域の幅、例えば0.1μmを
確保できなくなるという問題点があった。
厚さが所定の厚さになるように酸化させると、トレンチ
104の側壁部の酸化膜の厚さが必要以上に厚くなり、そ
の結果、目標とする素子形成領域の幅、例えば0.1μmを
確保できなくなるという問題点があった。
【００１４】
【発明が解決しようとする課題】本発明の目的は、素子
形成領域の幅が狭く、かつ素子分離領域の幅が狭い場合
であっても、高い生産性でトレンチを形成することが可
能であり、素子分離特性に優れた半導体装置の製造方法
を提供することにある。
形成領域の幅が狭く、かつ素子分離領域の幅が狭い場合
であっても、高い生産性でトレンチを形成することが可
能であり、素子分離特性に優れた半導体装置の製造方法
を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る半導体装置の製造方法は、トレンチ素子
分離領域を有する半導体装置の製造方法において、素子
分離領域が画定された基板を準備するステップ、フォト
リソグラフィ法により前記基板の素子分離領域形成部を
除去してトレンチを形成するステップ、該トレンチが形
成された基板にイオン注入を行うことにより、前記トレ
ンチの内面にほぼ均一な厚さの不純物層を形成するステ
ップ、該不純物層が形成された基板を熱酸化し酸化膜を
形成するステップ、および該酸化膜を除去するステップ
を含むことを特徴としている。
の本発明に係る半導体装置の製造方法は、トレンチ素子
分離領域を有する半導体装置の製造方法において、素子
分離領域が画定された基板を準備するステップ、フォト
リソグラフィ法により前記基板の素子分離領域形成部を
除去してトレンチを形成するステップ、該トレンチが形
成された基板にイオン注入を行うことにより、前記トレ
ンチの内面にほぼ均一な厚さの不純物層を形成するステ
ップ、該不純物層が形成された基板を熱酸化し酸化膜を
形成するステップ、および該酸化膜を除去するステップ
を含むことを特徴としている。
【００１６】
【発明の実施の形態】以下、本発明に係る好ましい実施
の形態を、図３および図４を参照し詳細に説明する。
の形態を、図３および図４を参照し詳細に説明する。
【００１７】図３は、実施の形態に係る半導体装置にお
ける素子分離領域の形成過程を示す図であり、同図(a)
〜(d)は各過程における半導体装置の断面構造を示す図
である。
ける素子分離領域の形成過程を示す図であり、同図(a)
〜(d)は各過程における半導体装置の断面構造を示す図
である。
【００１８】実施の形態に係る半導体装置の製造方法に
おいては、素子分離領域が画定された半導体基板200上
にフォトレジストを塗布した後、露光及び現像を行い、
図3(a)に示したように、レジストパターン(PR)202を形
成する。
おいては、素子分離領域が画定された半導体基板200上
にフォトレジストを塗布した後、露光及び現像を行い、
図3(a)に示したように、レジストパターン(PR)202を形
成する。
【００１９】なお、図中a1は、現状のフォトレジスト装
置を使用して画定できる素子分離領域の幅を示したもの
であり、現状では0.1μmには到達していない。次に、前
記レジストパターン(PR)202をマスクとしてエッチング
を行い、基板200のうちマスクされていない部分を除去
することにより、図３(a)に示したトレンチ204を形成す
る。
置を使用して画定できる素子分離領域の幅を示したもの
であり、現状では0.1μmには到達していない。次に、前
記レジストパターン(PR)202をマスクとしてエッチング
を行い、基板200のうちマスクされていない部分を除去
することにより、図３(a)に示したトレンチ204を形成す
る。
【００２０】次に、図3(b)に示したように、さらにレジ
ストパターン(PR)202を不純物ブロッキングマスクとし
て利用し、Fイオンを含むガスを用いてイオン注入を行
う。このイオン注入により、基板200のトレンチ204の内
面に不純物層205を形成する。このFイオンの注入処理
は、バッチ式のイオン注入装置又は枚葉式の装置を用い
て、Fイオンの注入量が、１×１０14ions/cm2以上にな
る条件で行うのが望ましい。その際、枚葉式の装置を用
いる場合には、チャンバ内で4回程度のローテーション
を実施するのが望ましい。
ストパターン(PR)202を不純物ブロッキングマスクとし
て利用し、Fイオンを含むガスを用いてイオン注入を行
う。このイオン注入により、基板200のトレンチ204の内
面に不純物層205を形成する。このFイオンの注入処理
は、バッチ式のイオン注入装置又は枚葉式の装置を用い
て、Fイオンの注入量が、１×１０14ions/cm2以上にな
る条件で行うのが望ましい。その際、枚葉式の装置を用
いる場合には、チャンバ内で4回程度のローテーション
を実施するのが望ましい。
【００２１】また、Fイオンの注入処理をバッチ式の装
置内で行う場合には、Fガスを含むガスを1°以上の角度
で注入するのが望ましい。
置内で行う場合には、Fガスを含むガスを1°以上の角度
で注入するのが望ましい。
【００２２】また、Fイオンの注入処理を枚葉式装置の
チャンバ内で行った場合には、チャンバ内で引き続いて
次のステップの酸化処理を行うことも可能であり、例え
ば乾式酸化又は湿式酸化を行うことができる。この際、
乾式酸化は、温度900℃以上の大気圧下で、流量約5リッ
トル／min（標準状態）のO2ガスを10秒間以上供給する
条件で行うのがよく、湿式酸化は、O2及びH2雰囲気中で
行うのが望ましい。
チャンバ内で行った場合には、チャンバ内で引き続いて
次のステップの酸化処理を行うことも可能であり、例え
ば乾式酸化又は湿式酸化を行うことができる。この際、
乾式酸化は、温度900℃以上の大気圧下で、流量約5リッ
トル／min（標準状態）のO2ガスを10秒間以上供給する
条件で行うのがよく、湿式酸化は、O2及びH2雰囲気中で
行うのが望ましい。
【００２３】上記のような条件でFイオン注入を行うこ
とにより、不純物層205が、トレンチ204内の底面及び側
壁面にほぼ均一な厚さで形成される。
とにより、不純物層205が、トレンチ204内の底面及び側
壁面にほぼ均一な厚さで形成される。
【００２４】その後、レジストパターン202を除去し、
不純物層205が形成された基板に対して熱酸化処理を施
し、図3(c)に示したように、トレンチ204を含む基板200
の表面に第1の酸化膜206を形成する。なお、このステッ
プにおける熱酸化処理は、はじめに、温度約700℃の基
板に、60秒間程度、流量約5リットル/min（標準状態）
の酸素ガスを供給し、その後、基板200を900〜1100℃、
例えば約1050℃の温度まで加熱して、約10秒間窒素ガス
を供給する、急速熱処理を行うことが望ましい。
不純物層205が形成された基板に対して熱酸化処理を施
し、図3(c)に示したように、トレンチ204を含む基板200
の表面に第1の酸化膜206を形成する。なお、このステッ
プにおける熱酸化処理は、はじめに、温度約700℃の基
板に、60秒間程度、流量約5リットル/min（標準状態）
の酸素ガスを供給し、その後、基板200を900〜1100℃、
例えば約1050℃の温度まで加熱して、約10秒間窒素ガス
を供給する、急速熱処理を行うことが望ましい。
【００２５】上記の熱酸化処理の際、トレンチ204内に
おいては、側壁部および底部の不純物層205と大気中の
酸素とが反応することによって、第1の酸化膜206が形成
される。不純物層205と大気中の酸素との反応速度は極
めて速く、かつトレンチ204の底部の反応速度と側壁部
の反応速度がほぼ同等である。したがって、トレンチ20
4の底部と側壁部に、厚さがほぼ等しく、かつほぼ均一
な第１の酸化膜206が形成される。
おいては、側壁部および底部の不純物層205と大気中の
酸素とが反応することによって、第1の酸化膜206が形成
される。不純物層205と大気中の酸素との反応速度は極
めて速く、かつトレンチ204の底部の反応速度と側壁部
の反応速度がほぼ同等である。したがって、トレンチ20
4の底部と側壁部に、厚さがほぼ等しく、かつほぼ均一
な第１の酸化膜206が形成される。
【００２６】次に、図３(d)に示したように、第1の酸化
膜206を除去して最終的なトレンチ210を形成する。
膜206を除去して最終的なトレンチ210を形成する。
【００２７】さらに、図３(d)に示した断面構造の基板2
00におけるトレンチ210に酸化膜を充填するために、気
相成長法によって、基板200の表面に対して、第2の酸化
膜を形成する。その後、基板200の表面に形成された第2
の酸化膜に、CMP法又はエッチバック法といった湿式エ
ッチングを施し、第2の酸化膜の内、トレンチ内の酸化
膜を除く基板200の表面部の酸化膜を除去する。
00におけるトレンチ210に酸化膜を充填するために、気
相成長法によって、基板200の表面に対して、第2の酸化
膜を形成する。その後、基板200の表面に形成された第2
の酸化膜に、CMP法又はエッチバック法といった湿式エ
ッチングを施し、第2の酸化膜の内、トレンチ内の酸化
膜を除く基板200の表面部の酸化膜を除去する。
【００２８】このような処理により、図3(e)に示したよ
うに、トレンチ210が第2の酸化膜によって充填された素
子分離領域212を形成する。なお、上記の第2の酸化膜の
湿式エッチングには、HF液又はBOE(Buffer Oxide Etc
hant)液を用いるのが望ましい。
うに、トレンチ210が第2の酸化膜によって充填された素
子分離領域212を形成する。なお、上記の第2の酸化膜の
湿式エッチングには、HF液又はBOE(Buffer Oxide Etc
hant)液を用いるのが望ましい。
【００２９】ここで、上記の過程において、トレンチ20
4に形成される第１の酸化膜206は、底部と側壁部の厚さ
がほぼ等しく、かつほぼ均一である。そのような第１の
酸化膜206が、次のステップで除去されて、トレンチ204
が得られる。したがって、従来の技術の場合には、成長
が遅い底部の酸化膜が所定の厚さになるまで酸化膜を成
長させために、側壁部の酸化膜を必要以上に厚くしなけ
ればならなかった。一方、本発明に係る方法の場合に
は、上記のように、側壁部の酸化膜の厚さが必要以上に
厚くなることがないので、素子形成領域の幅が狭くなる
ことが防止され、所定の幅を有する素子形成領域を確保
することができる。
4に形成される第１の酸化膜206は、底部と側壁部の厚さ
がほぼ等しく、かつほぼ均一である。そのような第１の
酸化膜206が、次のステップで除去されて、トレンチ204
が得られる。したがって、従来の技術の場合には、成長
が遅い底部の酸化膜が所定の厚さになるまで酸化膜を成
長させために、側壁部の酸化膜を必要以上に厚くしなけ
ればならなかった。一方、本発明に係る方法の場合に
は、上記のように、側壁部の酸化膜の厚さが必要以上に
厚くなることがないので、素子形成領域の幅が狭くなる
ことが防止され、所定の幅を有する素子形成領域を確保
することができる。
【００３０】さらに、不純物層205の酸化速度が著しく
速いので、酸化処理時間を大幅に短縮することができ
る。以下に、第１の酸化膜を形成する際の酸化速度につ
いて、調査した結果を具体的に説明する。
速いので、酸化処理時間を大幅に短縮することができ
る。以下に、第１の酸化膜を形成する際の酸化速度につ
いて、調査した結果を具体的に説明する。
【００３１】図4は、基板（シリコンウエーハ）に対す
る酸化処理条件と形成された酸化膜の厚さとの関係を示
すグラフである。図中の横軸に示した符号ａは、熱酸化
処理前に基板に対してイオン注入を行わずに、ベア状態
の基板に対して、温度700℃のチャンバ内で、流量5リッ
トル/min（標準状態）で１分間酸素ガスを供給した後、
温度を1050℃に上昇させて窒素ガスを供給し、10秒間、
急速熱処理を行った場合、符号ｂは、基板に対してAsイ
オン3×1015(ions/cm2)を注入し、その後、上記符号ａ
の場合と同じ条件で熱酸化処理を行った場合、符号ｃ
は、本発明に係る方法であり、Fイオン5×1015(ions/cm
2)を注入した後、上記符号ａの場合と同じ条件で熱酸化
処理を行った場合である。
る酸化処理条件と形成された酸化膜の厚さとの関係を示
すグラフである。図中の横軸に示した符号ａは、熱酸化
処理前に基板に対してイオン注入を行わずに、ベア状態
の基板に対して、温度700℃のチャンバ内で、流量5リッ
トル/min（標準状態）で１分間酸素ガスを供給した後、
温度を1050℃に上昇させて窒素ガスを供給し、10秒間、
急速熱処理を行った場合、符号ｂは、基板に対してAsイ
オン3×1015(ions/cm2)を注入し、その後、上記符号ａ
の場合と同じ条件で熱酸化処理を行った場合、符号ｃ
は、本発明に係る方法であり、Fイオン5×1015(ions/cm
2)を注入した後、上記符号ａの場合と同じ条件で熱酸化
処理を行った場合である。
【００３２】図4から、本発明の方法に係る符号ｃの場
合は、符号ａおよびｂの場合に比べて、酸化膜の厚さが
著しく厚く、酸化速度が速いことが明らかである。
合は、符号ａおよびｂの場合に比べて、酸化膜の厚さが
著しく厚く、酸化速度が速いことが明らかである。
【００３３】
【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、基板にFイオンを含むガスを供給
して、素子分離領域形成用のトレンチ内の底面および側
壁面に、ほぼ同じ厚さの不純物層を形成し、この不純物
層を酸化し、酸化層を除去する。それによって、エッチ
ングによりトレンチを形成した際に生じたシリコン基板
の欠陥部を除去する。この方法の場合には、トレンチの
底部と側壁部に形成される不純物層の厚さがほぼ同等で
あり、かつ不純物層の酸化速度が極めて速い。そのため
に、酸化処理に要する時間を大幅に短縮することが可能
であり、半導体装置の生産性を向上させることができ
る。
の製造方法によれば、基板にFイオンを含むガスを供給
して、素子分離領域形成用のトレンチ内の底面および側
壁面に、ほぼ同じ厚さの不純物層を形成し、この不純物
層を酸化し、酸化層を除去する。それによって、エッチ
ングによりトレンチを形成した際に生じたシリコン基板
の欠陥部を除去する。この方法の場合には、トレンチの
底部と側壁部に形成される不純物層の厚さがほぼ同等で
あり、かつ不純物層の酸化速度が極めて速い。そのため
に、酸化処理に要する時間を大幅に短縮することが可能
であり、半導体装置の生産性を向上させることができ
る。
【００３４】また、トレンチの底部と側壁部とをほぼ同
じ厚さで除去することができるので、幅が限界に近い場
合であっても素子形成領域および素子分離領域を、高精
度で形成することができる。そのために、フォトデバイ
スの限界を克服することができる。
じ厚さで除去することができるので、幅が限界に近い場
合であっても素子形成領域および素子分離領域を、高精
度で形成することができる。そのために、フォトデバイ
スの限界を克服することができる。
【００３５】さらに、トレンチの底部と側壁部とを均一
な厚さで除去することができるので、トレンチ内面の欠
陥を漏れなく除去することができる。したがって、素子
分離特性に優れた半導体装置が得られる。
な厚さで除去することができるので、トレンチ内面の欠
陥を漏れなく除去することができる。したがって、素子
分離特性に優れた半導体装置が得られる。
【００３６】また、当業者であれば、本発明の要旨を逸
脱しない範囲で多様に変更、改良を行うことが可能であ
り、それらも本発明の技術的範囲に属することは言うま
でもない。
脱しない範囲で多様に変更、改良を行うことが可能であ
り、それらも本発明の技術的範囲に属することは言うま
でもない。
【図１】従来の技術による半導体装置における素子分離
領域の形成過程を示す図であり、同図(a)〜(d)は各過程
における半導体装置の断面構造を示す図である。
領域の形成過程を示す図であり、同図(a)〜(d)は各過程
における半導体装置の断面構造を示す図である。
【図２】従来の技術による素子分離領域の形成方法にお
ける問題点を説明するための図であり、トレンチの内表
面および基板の表面に酸化膜を形成した段階における基
板の断面構造を示す図である。
ける問題点を説明するための図であり、トレンチの内表
面および基板の表面に酸化膜を形成した段階における基
板の断面構造を示す図である。
【図３】従来の技術による素子分離領域の形成方法にお
ける問題点を説明するための図であり、トレンチの内表
面および基板の表面に酸化膜を形成した段階における基
板の断面構造を示す図である。
ける問題点を説明するための図であり、トレンチの内表
面および基板の表面に酸化膜を形成した段階における基
板の断面構造を示す図である。
【図４】基板（シリコンウエーハ）に対する酸化処理条
件と形成された酸化膜の厚さとの関係を示すグラフであ
る。図中の横軸に示した符号ａは、酸化処理前に基板に
対してイオン注入を行わずに、熱酸化処理を行った場
合、符号ｂは、熱酸化処理前に基板にAsイオンを注入し
た場合、符号ｃは、本発明に係る方法であり、熱酸化処
理前に基板にFイオンを注入した場合である。
件と形成された酸化膜の厚さとの関係を示すグラフであ
る。図中の横軸に示した符号ａは、酸化処理前に基板に
対してイオン注入を行わずに、熱酸化処理を行った場
合、符号ｂは、熱酸化処理前に基板にAsイオンを注入し
た場合、符号ｃは、本発明に係る方法であり、熱酸化処
理前に基板にFイオンを注入した場合である。
【符号の説明】
200 半導体基板
202 レジストパターン
204、210 トレンチ
206 第１の酸化膜
212 素子分離領域
Claims (12)
- 【請求項1】 トレンチ素子分離領域を有する半導体装
置の製造方法において、 素子分離領域が画定された基板を準備するステップ、 フォトリソグラフィ法により前記基板の素子分離領域形
成部を除去してトレンチを形成するステップ、 該トレンチが形成された基板に、イオン注入を行うこと
により前記トレンチ内面にほぼ均一な厚さの不純物層を
形成するステップ、 該不純物層が形成された基板を熱酸化し酸化膜を形成す
るステップ、および該酸化膜を除去するステップを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記不純物層を、Fイオンを含むガスを供
給することにより形成することを特徴とする請求項1に
記載の半導体装置の製造方法。 - 【請求項3】 前記トレンチを、乾式エッチング法によ
り形成することを特徴とする請求項1に記載の半導体装
置の製造方法。 - 【請求項4】 前記Fイオンを含むガスによるイオン注入
量が、１×１０14inos/cm2以上であることを特徴とする
請求項2に記載の半導体装置の製造方法。 - 【請求項5】 前記イオンを、バッチ式のイオン注入装
置内で、1°以上の角度で注入することを特徴とする請
求項4に記載の半導体装置の製造方法。 - 【請求項6】 前記イオンを、枚葉式のイオン注入装置
のチャンバ内で、4回のローテーションを行うことによ
り注入することを特徴とする請求項4に記載の半導体装
置の製造方法。 - 【請求項7】 前記酸化膜を、大気圧下、温度900℃以上
のチャンバ内における乾式酸化又は湿式酸化により形成
することを特徴とする請求項1に記載の半導体装置の製
造方法。 - 【請求項8】 前記乾式酸化を、大気圧下で10秒間以
上、5リットル／min（標準状態）のO2ガスを供給する条
件で行うことを特徴とする請求項7に記載の半導体装置
の製造方法。 - 【請求項9】 前記湿式酸化を、O2及びH2雰囲気で行う
ことを特徴とする請求項7に記載の半導体装置の製造方
法。 - 【請求項10】 前記酸化膜を、湿式エッチングにより除
去することを特徴とする請求項1に記載の半導体装置の
製造方法。 - 【請求項11】 前記酸化膜を、HF溶液又はBOE溶液によ
り除去することを特徴とする請求項10に記載の半導体装
置の製造方法。 - 【請求項12】 前記酸化膜を除去した後に、前記第２の
酸化膜をトレンチに埋めることにより素子分離領域を形
成するステップを、さらに含むことを特徴とする請求項
1に記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056513A KR100419872B1 (ko) | 2001-09-13 | 2001-09-13 | 반도체소자 격리방법 |
| KR2001-056513 | 2001-09-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115531A true JP2003115531A (ja) | 2003-04-18 |
Family
ID=19714243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002267822A Pending JP2003115531A (ja) | 2001-09-13 | 2002-09-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6809006B2 (ja) |
| JP (1) | JP2003115531A (ja) |
| KR (1) | KR100419872B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283494A (ja) * | 2008-05-19 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100972668B1 (ko) * | 2008-01-17 | 2010-07-27 | 조희섭 | 조명용 커버 제조방법 |
| US8679929B2 (en) * | 2011-12-06 | 2014-03-25 | Texas Instruments Incorporated | On current in one-time-programmable memory cells |
| US20150017774A1 (en) * | 2013-07-10 | 2015-01-15 | Globalfoundries Inc. | Method of forming fins with recess shapes |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3214670A (en) * | 1961-10-16 | 1965-10-26 | Schaf Jack | Apparatus for simultaneously charging a battery and operating a timer motor |
| JPH07273121A (ja) * | 1994-03-31 | 1995-10-20 | Toshiba Corp | 半導体装置の製造方法 |
| US6103592A (en) | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
| KR100468674B1 (ko) * | 1997-07-24 | 2005-03-16 | 삼성전자주식회사 | 반도체장치의소자분리방법 |
| US6096618A (en) | 1998-01-20 | 2000-08-01 | International Business Machines Corporation | Method of making a Schottky diode with sub-minimum guard ring |
| US5879986A (en) | 1998-02-27 | 1999-03-09 | Vangaurd International Semiconductor Corporation | Method for fabrication of a one gigabit capacitor over bit line DRAM cell with an area equal to eight times the used minimum feature |
| US5981326A (en) | 1998-03-23 | 1999-11-09 | Wanlass; Frank M. | Damascene isolation of CMOS transistors |
| US5970352A (en) | 1998-04-23 | 1999-10-19 | Kabushiki Kaisha Toshiba | Field effect transistor having elevated source and drain regions and methods for manufacturing the same |
| US6090672A (en) | 1998-07-22 | 2000-07-18 | Wanlass; Frank M. | Ultra short channel damascene MOS transistors |
| KR20000014879A (ko) * | 1998-08-25 | 2000-03-15 | 윤종용 | 반도체소자의 제조방법 |
| JP2000100926A (ja) * | 1998-09-25 | 2000-04-07 | Sanyo Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US6069047A (en) | 1998-09-29 | 2000-05-30 | Wanlass; Frank M. | Method of making damascene completely self aligned ultra short channel MOS transistor |
| KR100274978B1 (ko) * | 1998-10-29 | 2000-12-15 | 황인길 | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 |
| US6054344A (en) | 1998-10-30 | 2000-04-25 | Taiwan Semiconductor Manufacturing Company | OTP (open trigger path) latchup scheme using buried-diode for sub-quarter micron transistors |
| TW391051B (en) * | 1998-11-06 | 2000-05-21 | United Microelectronics Corp | Method for manufacturing shallow trench isolation structure |
| US6214670B1 (en) | 1999-07-22 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method for manufacturing short-channel, metal-gate CMOS devices with superior hot carrier performance |
| KR100308198B1 (ko) * | 1999-09-14 | 2001-11-07 | 윤종용 | 에스오아이 반도체 소자 분리 방법 |
| US6255152B1 (en) | 1999-10-01 | 2001-07-03 | United Microelectronics Corp. | Method of fabricating CMOS using Si-B layer to form source/drain extension junction |
| US6194285B1 (en) | 1999-10-04 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Formation of shallow trench isolation (STI) |
| IT1320016B1 (it) * | 2000-04-04 | 2003-11-12 | St Microelectronics Srl | Procedimento per la fabbricazione di strutture di giunzione a saccheprofonde. |
| US7125783B2 (en) * | 2001-04-18 | 2006-10-24 | Integrated Device Technology, Inc. | Dielectric anti-reflective coating surface treatment to prevent defect generation in associated wet clean |
-
2001
- 2001-09-13 KR KR10-2001-0056513A patent/KR100419872B1/ko not_active IP Right Cessation
-
2002
- 2002-09-12 US US10/242,219 patent/US6809006B2/en not_active Expired - Fee Related
- 2002-09-13 JP JP2002267822A patent/JP2003115531A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009283494A (ja) * | 2008-05-19 | 2009-12-03 | Seiko Epson Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100419872B1 (ko) | 2004-02-25 |
| US20030049911A1 (en) | 2003-03-13 |
| KR20030023351A (ko) | 2003-03-19 |
| US6809006B2 (en) | 2004-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4497860B2 (ja) | 半導体素子の素子分離膜形成方法 | |
| JP2005197475A (ja) | 半導体装置のドライエッチング方法 | |
| US6001704A (en) | Method of fabricating a shallow trench isolation by using oxide/oxynitride layers | |
| US6727157B2 (en) | Method for forming a shallow trench isolation using air gap | |
| US7067387B2 (en) | Method of manufacturing dielectric isolated silicon structure | |
| US20030186511A1 (en) | Method of forming an implantation-induced isolation | |
| JP2003115531A (ja) | 半導体装置の製造方法 | |
| US20060030136A1 (en) | Method of fabricating a gate oxide layer | |
| US20070155187A1 (en) | Method for preparing a gate oxide layer | |
| JP3844896B2 (ja) | 半導体素子の隔離構造及びその形成方法 | |
| KR100319186B1 (ko) | 트렌치 격리의 제조 방법 | |
| KR100328265B1 (ko) | 반도체 소자 분리를 위한 트렌치 제조 방법 | |
| KR100595858B1 (ko) | 반도체 소자 제조방법 | |
| KR100295917B1 (ko) | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 | |
| JP2000306990A (ja) | 半導体装置の製造方法 | |
| KR100274978B1 (ko) | 반도체 소자 분리를 위한 얕은 트랜치 제조 방법 | |
| JP4651172B2 (ja) | 半導体装置の製造方法 | |
| KR100911984B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20030052663A (ko) | 반도체소자의 분리 방법 | |
| US20050014344A1 (en) | Method of forming well in semiconductor device | |
| KR100455094B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100842883B1 (ko) | 반도체 소자의 소자분리영역 형성방법 | |
| KR100327589B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR100511917B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100335007B1 (ko) | 얕은 트렌치 격리 구조의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060131 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070110 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070404 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070410 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080604 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090617 |