JP2003108367A - プログラムメモリ削減方法およびプログラムメモリ読出回路 - Google Patents
プログラムメモリ削減方法およびプログラムメモリ読出回路Info
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- JP2003108367A JP2003108367A JP2001295325A JP2001295325A JP2003108367A JP 2003108367 A JP2003108367 A JP 2003108367A JP 2001295325 A JP2001295325 A JP 2001295325A JP 2001295325 A JP2001295325 A JP 2001295325A JP 2003108367 A JP2003108367 A JP 2003108367A
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Abstract
(57)【要約】
【課題】 プログラムメモリの容量を削減することがで
きるプログラムメモリ削減方法を提供する。 【解決手段】 プログラムメモリ１２に、従来の命令コ
ードに加えてaddnop命令、subnop命令という合成命令が
記憶される。アセンブラはニーモニックコードを命令コ
ードに変換する際に次の処理を行う。 (1)add命令の次の命令がnop命令であった場合に、add命
令をaddnop命令コードに変換し、nop命令の変換は行わ
ない。(2)sub命令の次の命令がnop命令であった場合
に、sub命令をsubnop命令コードに変換し、nop命令の変
換は行わない。 命令翻訳回路１３は、プログラムメモリ１２から合成命
令以外が出力された時はその命令をそのまま出力し、合
成命令が出力された時はプログラムカウンタ１１を一時
停止し、合成命令に対応する複数の命令を順次出力す
る。
きるプログラムメモリ削減方法を提供する。 【解決手段】 プログラムメモリ１２に、従来の命令コ
ードに加えてaddnop命令、subnop命令という合成命令が
記憶される。アセンブラはニーモニックコードを命令コ
ードに変換する際に次の処理を行う。 (1)add命令の次の命令がnop命令であった場合に、add命
令をaddnop命令コードに変換し、nop命令の変換は行わ
ない。(2)sub命令の次の命令がnop命令であった場合
に、sub命令をsubnop命令コードに変換し、nop命令の変
換は行わない。 命令翻訳回路１３は、プログラムメモリ１２から合成命
令以外が出力された時はその命令をそのまま出力し、合
成命令が出力された時はプログラムカウンタ１１を一時
停止し、合成命令に対応する複数の命令を順次出力す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ハードウエアを
制御するプログラムが書き込まれるプログラムメモリの
容量を削減するプログラムメモリ削減方法およびプログ
ラムメモリ読出回路に関する。
制御するプログラムが書き込まれるプログラムメモリの
容量を削減するプログラムメモリ削減方法およびプログ
ラムメモリ読出回路に関する。
【０００２】
【従来の技術】周知のように、ＤＳＰ（Digital Signal
Processor）はプログラムメモリに記憶された命令に従
ってハードウエアが制御される。例えば、ニーモニック
コードによって記載されたプログラムが、 100行目 add A, B, C // C=A+B 101行目 nop // No Operation 102行目 sub A, B, C // C=A-B 103行目 nop // No Operation 104行目 add A, B, C // C=A+B 105行目 mov D E // E=D であったとする。
Processor）はプログラムメモリに記憶された命令に従
ってハードウエアが制御される。例えば、ニーモニック
コードによって記載されたプログラムが、 100行目 add A, B, C // C=A+B 101行目 nop // No Operation 102行目 sub A, B, C // C=A-B 103行目 nop // No Operation 104行目 add A, B, C // C=A+B 105行目 mov D E // E=D であったとする。
【０００３】ここで、例えば100行目の命令は、Ａレジ
スタとＢレジスタの内容を加算し、その結果をＣレジス
タに格納するというものであり、101行目の命令はなに
もしないというものであり、102行目の命令は、Ａレジ
スタからＢレジスタの内容を減算し、その結果をＣレジ
スタに格納するというものである。また、105行目の命
令はＤレジスタの内容をＥレジスタに移動させる移動命
令である。このプログラムがアセンブラによって、 100行目 0x1ABC 101行目 0x0000 102行目 0x2ABC 103行目 0x0000 104行目 0x1ABC 105行目 0x3D0E なる命令に変換され、プログラムメモリに書き込まれ
る。ここで、アセンブラは命令nopを命令コード「０」
に、命令addを命令コード「１」に、命令subを命令コー
ド「２」に、命令moveを命令コード「３」に変換し、ま
た、第１引数から第３引数をその後に付加している。結
果として、命令語長１６ビットの命令コードが作成され
る。
スタとＢレジスタの内容を加算し、その結果をＣレジス
タに格納するというものであり、101行目の命令はなに
もしないというものであり、102行目の命令は、Ａレジ
スタからＢレジスタの内容を減算し、その結果をＣレジ
スタに格納するというものである。また、105行目の命
令はＤレジスタの内容をＥレジスタに移動させる移動命
令である。このプログラムがアセンブラによって、 100行目 0x1ABC 101行目 0x0000 102行目 0x2ABC 103行目 0x0000 104行目 0x1ABC 105行目 0x3D0E なる命令に変換され、プログラムメモリに書き込まれ
る。ここで、アセンブラは命令nopを命令コード「０」
に、命令addを命令コード「１」に、命令subを命令コー
ド「２」に、命令moveを命令コード「３」に変換し、ま
た、第１引数から第３引数をその後に付加している。結
果として、命令語長１６ビットの命令コードが作成され
る。
【０００４】図４は、プログラムメモリ内の命令を読み
出す回路の構成例を示す回路図であり、この図におい
て、１はプログラムカウンタ、２はプログラムメモリで
ある。なお、この図においては、説明を簡略化するた
め、命令分岐の回路等の記載を省略している。このよう
な構成において、プログラムカウンタ１は最初にスター
トアドレスＳＡがプリセットされ、以後、クロックパル
スＣＫをアップカウントする。このプログラムカウンタ
１の出力がプログラムメモリ２のアドレス端子Adrへ供
給され、これにより、プログラムメモリ２内の命令コー
ドが順次読み出され、読み出された命令コードによって
ハードウエアが制御される。
出す回路の構成例を示す回路図であり、この図におい
て、１はプログラムカウンタ、２はプログラムメモリで
ある。なお、この図においては、説明を簡略化するた
め、命令分岐の回路等の記載を省略している。このよう
な構成において、プログラムカウンタ１は最初にスター
トアドレスＳＡがプリセットされ、以後、クロックパル
スＣＫをアップカウントする。このプログラムカウンタ
１の出力がプログラムメモリ２のアドレス端子Adrへ供
給され、これにより、プログラムメモリ２内の命令コー
ドが順次読み出され、読み出された命令コードによって
ハードウエアが制御される。
【０００５】
【発明が解決しようとする課題】ところで、上述したプ
ログラムメモリ２に書き込まれるプログラムには、同じ
複数の命令の組合せがしばしば現れる。例えば、上述し
た命令addと命令nopの組合せが、プログラムによっては
何度も使用される。しかし、従来のプログラムメモリに
おいては、このような同じ組合せ命令がそのまま書き込
まれるようになっており、このため、メモリの容量にお
いて無駄が多い欠点があった。この発明は、このような
事情を考慮してなされたもので、その目的は、プログラ
ムメモリの容量を削減することができるプログラムメモ
リ削減方法およびプログラムメモリ読出回路を提供する
ことにある。
ログラムメモリ２に書き込まれるプログラムには、同じ
複数の命令の組合せがしばしば現れる。例えば、上述し
た命令addと命令nopの組合せが、プログラムによっては
何度も使用される。しかし、従来のプログラムメモリに
おいては、このような同じ組合せ命令がそのまま書き込
まれるようになっており、このため、メモリの容量にお
いて無駄が多い欠点があった。この発明は、このような
事情を考慮してなされたもので、その目的は、プログラ
ムメモリの容量を削減することができるプログラムメモ
リ削減方法およびプログラムメモリ読出回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】この発明は上述した課題
を解決すべくなされたもので、請求項１に記載の発明
は、予め決められている複数の命令を、１つの合成命令
に変換してプログラムメモリに記憶させることを特徴と
するプログラムメモリ削減方法である。
を解決すべくなされたもので、請求項１に記載の発明
は、予め決められている複数の命令を、１つの合成命令
に変換してプログラムメモリに記憶させることを特徴と
するプログラムメモリ削減方法である。
【０００７】また、請求項２に記載の発明は、予め決め
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、前記プログラムメモリから読み出された命
令が合成命令であるか否かを判断し、合成命令でなかっ
た場合はそのまま出力し、合成命令であった場合は合成
前の命令をクロックパルスのタイミングで順次出力する
命令翻訳回路を設けたことを特徴とするプログラムメモ
リ読出回路である。
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、前記プログラムメモリから読み出された命
令が合成命令であるか否かを判断し、合成命令でなかっ
た場合はそのまま出力し、合成命令であった場合は合成
前の命令をクロックパルスのタイミングで順次出力する
命令翻訳回路を設けたことを特徴とするプログラムメモ
リ読出回路である。
【０００８】また、請求項３に記載の発明は、予め決め
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、クロックパルスをアップカウントし、その
カウント結果をプログラムメモリのアドレス端子へ出力
するプログラムカウンタと、前記プログラムメモリから
読み出された命令が合成命令であるか否かを判断し、合
成命令でなかった場合はそのまま出力し、合成命令であ
った場合は合成前の命令をクロックパルスのタイミング
で順次出力すると共に、前記プログラムカウンタのカウ
ントアップを一時停止させる信号を前記プログラムカウ
ンタへ出力する命令翻訳回路とを具備することを特徴と
するプログラムメモリ読出回路である。
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、クロックパルスをアップカウントし、その
カウント結果をプログラムメモリのアドレス端子へ出力
するプログラムカウンタと、前記プログラムメモリから
読み出された命令が合成命令であるか否かを判断し、合
成命令でなかった場合はそのまま出力し、合成命令であ
った場合は合成前の命令をクロックパルスのタイミング
で順次出力すると共に、前記プログラムカウンタのカウ
ントアップを一時停止させる信号を前記プログラムカウ
ンタへ出力する命令翻訳回路とを具備することを特徴と
するプログラムメモリ読出回路である。
【０００９】また、請求項４に記載の発明は、予め決め
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、クロックパルスに基づいて入力端のデータ
を読み込み、前記プログラムメモリのアドレス端子へ出
力するフリップフロップ回路と、前記フリップフロップ
回路の出力に「１」を加算して前記フリップフロップ回
路の入力端へ出力する加算回路と、前記プログラムメモ
リから読み出された命令が合成命令であるか否かを判断
し、合成命令でなかった場合はそのまま出力し、合成命
令であった場合は合成前の命令をクロックパルスのタイ
ミングで順次出力すると共に、前記加算回路の加算動作
を一時停止させる信号を前記加算回路へ出力する命令翻
訳回路とを具備することを特徴とするプログラムメモリ
読出回路である。
られている複数の命令に対応する合成命令を含む複数の
命令が記憶されたプログラムメモリ内の各命令をクロッ
クパルスに従って順次読み出すプログラムメモリ読出回
路において、クロックパルスに基づいて入力端のデータ
を読み込み、前記プログラムメモリのアドレス端子へ出
力するフリップフロップ回路と、前記フリップフロップ
回路の出力に「１」を加算して前記フリップフロップ回
路の入力端へ出力する加算回路と、前記プログラムメモ
リから読み出された命令が合成命令であるか否かを判断
し、合成命令でなかった場合はそのまま出力し、合成命
令であった場合は合成前の命令をクロックパルスのタイ
ミングで順次出力すると共に、前記加算回路の加算動作
を一時停止させる信号を前記加算回路へ出力する命令翻
訳回路とを具備することを特徴とするプログラムメモリ
読出回路である。
【００１０】
【発明の実施の形態】以下、図面を参照し、この発明の
実施の形態について説明する。図１はこの発明の第１の
実施の形態の構成を示すブロック図であり、この図にお
いて、１１はプログラムカウンタ、１２はプログラムメ
モリ、１３は命令翻訳回路である。最初に、プログラム
メモリ１２に書き込まれる命令コードについて説明す
る。この実施形態においては、プログラムメモリ１２に
記憶される命令コードとして、従来の命令コードに加え
て次の合成命令コードが使用される。 E・・・addnop命令 F・・・subnop命令
実施の形態について説明する。図１はこの発明の第１の
実施の形態の構成を示すブロック図であり、この図にお
いて、１１はプログラムカウンタ、１２はプログラムメ
モリ、１３は命令翻訳回路である。最初に、プログラム
メモリ１２に書き込まれる命令コードについて説明す
る。この実施形態においては、プログラムメモリ１２に
記憶される命令コードとして、従来の命令コードに加え
て次の合成命令コードが使用される。 E・・・addnop命令 F・・・subnop命令
【００１１】また、アセンブラは、ニーモニックコード
を命令コードに変換する際に次の処理を行う。 (1)add命令の次の命令がnop命令であった場合に、add命
令をaddnop命令コードEに変換し、nop命令の変換は行わ
ない。 (2)sub命令の次の命令がnop命令であった場合に、sub命
令をsubnop命令コードFに変換し、nop命令の変換は行わ
ない。
を命令コードに変換する際に次の処理を行う。 (1)add命令の次の命令がnop命令であった場合に、add命
令をaddnop命令コードEに変換し、nop命令の変換は行わ
ない。 (2)sub命令の次の命令がnop命令であった場合に、sub命
令をsubnop命令コードFに変換し、nop命令の変換は行わ
ない。
【００１２】例えば、前述した命令列の場合、アセンブ
ラによって次のように変換され、この変換後の命令コー
ドがプログラムメモリ１２に書き込まれる。 すなわち、まず、100行目の命令コードがadd命令であ
り、101行目の命令コードがnop命令であることから、10
0行目のadd命令をaddnop命令コードEに変化し（符号(A)
参照）、101行目のnop命令の変換は行わない。次に、10
2行目の命令コードがsub命令であり、103行目の命令コ
ードがnop命令であることから、102行目のsub命令をsub
nop命令コードFに変化し（符号(B)参照）、103行目のno
p命令の変換は行わない。104行目、105行目の命令コー
ドはいずれも次の命令コードがnop命令でないので、従
来と同様の変換となる（符号(C)、(D)参照）。
ラによって次のように変換され、この変換後の命令コー
ドがプログラムメモリ１２に書き込まれる。 すなわち、まず、100行目の命令コードがadd命令であ
り、101行目の命令コードがnop命令であることから、10
0行目のadd命令をaddnop命令コードEに変化し（符号(A)
参照）、101行目のnop命令の変換は行わない。次に、10
2行目の命令コードがsub命令であり、103行目の命令コ
ードがnop命令であることから、102行目のsub命令をsub
nop命令コードFに変化し（符号(B)参照）、103行目のno
p命令の変換は行わない。104行目、105行目の命令コー
ドはいずれも次の命令コードがnop命令でないので、従
来と同様の変換となる（符号(C)、(D)参照）。
【００１３】次に、図１の回路の動作を説明する。プロ
グラムカウンタ１１は、従来の回路と同様に、最初にス
タートアドレスＳＡがプリセットされ、以後、クロック
パルスＣＫをアップカウントする。このプログラムカウ
ンタ１の出力がプログラムメモリ１２のアドレス端子Ad
rへ供給され、これにより、プログラムメモリ１２内の
命令コードが順次読み出され、命令翻訳回路１３へ出力
される。命令翻訳回路１３は、上述した合成命令が出力
された時以外は、プログラムメモリ１３から出力される
命令コードをそのまま出力する。この出力された命令コ
ードによってハードウエア制御が行われる。一方、上述
した合成命令がプログラムメモリ１２から出力された時
は次の処理を行う。
グラムカウンタ１１は、従来の回路と同様に、最初にス
タートアドレスＳＡがプリセットされ、以後、クロック
パルスＣＫをアップカウントする。このプログラムカウ
ンタ１の出力がプログラムメモリ１２のアドレス端子Ad
rへ供給され、これにより、プログラムメモリ１２内の
命令コードが順次読み出され、命令翻訳回路１３へ出力
される。命令翻訳回路１３は、上述した合成命令が出力
された時以外は、プログラムメモリ１３から出力される
命令コードをそのまま出力する。この出力された命令コ
ードによってハードウエア制御が行われる。一方、上述
した合成命令がプログラムメモリ１２から出力された時
は次の処理を行う。
【００１４】addnop命令が出力された時は、add命令を
出力し、次いでnop命令を出力する。すなわち、プログ
ラムメモリ１２から、0xEABCという命令コードが出力さ
れた時、 なる変換を行って変換後の命令コードをクロックパルス
のタイミングで順次出力する。同様に、subnop命令が出
力された時は、sub命令を出力し、次いでnop命令を出力
する。
出力し、次いでnop命令を出力する。すなわち、プログ
ラムメモリ１２から、0xEABCという命令コードが出力さ
れた時、 なる変換を行って変換後の命令コードをクロックパルス
のタイミングで順次出力する。同様に、subnop命令が出
力された時は、sub命令を出力し、次いでnop命令を出力
する。
【００１５】またこの場合、命令翻訳回路１３は、nop
命令コードを出力するタイミングにおいて、１クロック
期間の長さのパルス信号Ｓをプログラムカウンタ１１へ
出力する。プログラムカウンタ１１はこのパルス信号Ｓ
を受けると、クロックパルスＣＫのカウントアップを停
止する。これにより、nop命令コードが命令翻訳回路１
３から出力されている間、プログラムカウンタ１１のカ
ウントアップが行われず、したがって、プログラムメモ
リ１２から次の命令コードが読み出されることはない。
このように、上記実施形態は、特定の２つの命令に代え
て１つの合成命令がプログラムメモリ１２記憶される。
これにより、プログラムメモリ１２の容量を削減するこ
とができる。
命令コードを出力するタイミングにおいて、１クロック
期間の長さのパルス信号Ｓをプログラムカウンタ１１へ
出力する。プログラムカウンタ１１はこのパルス信号Ｓ
を受けると、クロックパルスＣＫのカウントアップを停
止する。これにより、nop命令コードが命令翻訳回路１
３から出力されている間、プログラムカウンタ１１のカ
ウントアップが行われず、したがって、プログラムメモ
リ１２から次の命令コードが読み出されることはない。
このように、上記実施形態は、特定の２つの命令に代え
て１つの合成命令がプログラムメモリ１２記憶される。
これにより、プログラムメモリ１２の容量を削減するこ
とができる。
【００１６】次に、この発明の第２の実施形態について
説明する。図２はこの発明の第２の実施形態の構成を示
すブロック図であり、この図に示す実施形態も上記第１
の実施形態と同様に、合成命令を使用したプログラムが
プログラムメモリ２３に記憶されている。
説明する。図２はこの発明の第２の実施形態の構成を示
すブロック図であり、この図に示す実施形態も上記第１
の実施形態と同様に、合成命令を使用したプログラムが
プログラムメモリ２３に記憶されている。
【００１７】この図において、２１は加算回路であり、
入力データＡＤ１に「１」を加算して、データＡＤ２と
して出力する。また、この加算回路は、その制御端子へ
印加される信号Ｓ１が”１”の時、＋１加算を行わない
で、入力データＡＤ１をそのまま出力する。２２は複数
ビットのＤ（ディレイ）−フリップフロップであり、ク
ロックパルスＣＫのタイミングにおいて加算回路２１の
出力を読み込み、データＡＤ１として出力する。このＤ
−フリップフロップ２２の出力データＡＤ１は上記加算
回路２１へ出力されると共に、プログラムメモリ２３の
アドレス端子Adrへ印加される。
入力データＡＤ１に「１」を加算して、データＡＤ２と
して出力する。また、この加算回路は、その制御端子へ
印加される信号Ｓ１が”１”の時、＋１加算を行わない
で、入力データＡＤ１をそのまま出力する。２２は複数
ビットのＤ（ディレイ）−フリップフロップであり、ク
ロックパルスＣＫのタイミングにおいて加算回路２１の
出力を読み込み、データＡＤ１として出力する。このＤ
−フリップフロップ２２の出力データＡＤ１は上記加算
回路２１へ出力されると共に、プログラムメモリ２３の
アドレス端子Adrへ印加される。
【００１８】プログラムメモリ２３はアドレス端子Adr
へ印加されるデータＡＤ１に従って内部の命令コードを
読み出し、命令コードＣＤ１として命令翻訳回路２４へ
出力する。命令翻訳回路２４は、上述した命令翻訳回路
１３と同様に、予め決められた命令コードがプログラム
メモリ２３から出力された時、予め内部に設定されてい
る他の複数の命令コードをクロックパルスのタイミング
で順次出力する。またその場合において、プログラムメ
モリ２３の読み出しが進まないように、加算回路２１の
加算を停止させる信号Ｓ１をインバータ２５を介して加
算回路２１へ出力する。
へ印加されるデータＡＤ１に従って内部の命令コードを
読み出し、命令コードＣＤ１として命令翻訳回路２４へ
出力する。命令翻訳回路２４は、上述した命令翻訳回路
１３と同様に、予め決められた命令コードがプログラム
メモリ２３から出力された時、予め内部に設定されてい
る他の複数の命令コードをクロックパルスのタイミング
で順次出力する。またその場合において、プログラムメ
モリ２３の読み出しが進まないように、加算回路２１の
加算を停止させる信号Ｓ１をインバータ２５を介して加
算回路２１へ出力する。
【００１９】次に、上述した実施形態の動作を図３に示
すタイミングチャートを参照して説明する。いま、ニー
モニックコードおよびアセンブラによって変換されプロ
グラムメモリ２３に記憶された命令コードが次の通りで
あったとする。 ニーモニックコード メモリ２３内の命令コード 98行目 Ｚ命令 98行目 Ｚ命令 99行目 Ａ命令 99行目 ＡＢ命令 100行目 Ｂ命令 100行目 Ｃ命令 101行目 Ｃ命令 101行目 Ｂ命令 102行目 Ｂ命令 102行目 Ｄ命令 103行目 Ｄ命令 103行目 Ａ命令 104行目 Ａ命令 104行目 Ｃ命令 105行目 Ｃ命令 ここで、ＡＢ命令は合成命令であり、ニーモニックコー
ドにおいてＡ命令とＢ命令が続いた場合に、それら２命
令がアセンブラによってＡＢ命令という１つの命令に変
換され、プログラムメモリ２３に記憶される。
すタイミングチャートを参照して説明する。いま、ニー
モニックコードおよびアセンブラによって変換されプロ
グラムメモリ２３に記憶された命令コードが次の通りで
あったとする。 ニーモニックコード メモリ２３内の命令コード 98行目 Ｚ命令 98行目 Ｚ命令 99行目 Ａ命令 99行目 ＡＢ命令 100行目 Ｂ命令 100行目 Ｃ命令 101行目 Ｃ命令 101行目 Ｂ命令 102行目 Ｂ命令 102行目 Ｄ命令 103行目 Ｄ命令 103行目 Ａ命令 104行目 Ａ命令 104行目 Ｃ命令 105行目 Ｃ命令 ここで、ＡＢ命令は合成命令であり、ニーモニックコー
ドにおいてＡ命令とＢ命令が続いた場合に、それら２命
令がアセンブラによってＡＢ命令という１つの命令に変
換され、プログラムメモリ２３に記憶される。
【００２０】Ｄ−フリップフロップ２２の出力データＡ
Ｄ１が、９８行目の命令のアドレスを指示する「９８」
となると（図３（イ）参照）、プログラムメモリ２３か
ら上記Ｚ命令が読み出され、命令コードＣＤ１として命
令翻訳回路２４へ出力される（図３（ハ））。命令翻訳
回路２４は、このＺ命令が合成命令でないことからその
まま命令コードＣＤ２として出力する（図３（ニ））。
また、Ｄ−フリップフロップ２２からデータＡＤ１とし
て「９８」が出力されると、加算回路２１の出力データ
ＡＤ２が「９９」となる（図３（ロ））。
Ｄ１が、９８行目の命令のアドレスを指示する「９８」
となると（図３（イ）参照）、プログラムメモリ２３か
ら上記Ｚ命令が読み出され、命令コードＣＤ１として命
令翻訳回路２４へ出力される（図３（ハ））。命令翻訳
回路２４は、このＺ命令が合成命令でないことからその
まま命令コードＣＤ２として出力する（図３（ニ））。
また、Ｄ−フリップフロップ２２からデータＡＤ１とし
て「９８」が出力されると、加算回路２１の出力データ
ＡＤ２が「９９」となる（図３（ロ））。
【００２１】次に、クロックパルスＣＫが立ち上がる
と、Ｄ−フリップフロップ２３が加算回路２１の出力デ
ータＡＤ２「９９」を読み込み、データＡＤ１としてプ
ログラムメモリ２３へ出力する。これにより、プログラ
ムメモリ２３から９９行目のＡＢ命令が読み出され、命
令翻訳回路２４へ出力される。命令翻訳回路２４は、読
み出された命令が合成命令のＡＢ命令であることから、
まず、Ａ命令を命令コードＣＤ２として出力し（図３
（ニ））、次のクロックパルスのタイミングにおいてＢ
命令を出力する。
と、Ｄ−フリップフロップ２３が加算回路２１の出力デ
ータＡＤ２「９９」を読み込み、データＡＤ１としてプ
ログラムメモリ２３へ出力する。これにより、プログラ
ムメモリ２３から９９行目のＡＢ命令が読み出され、命
令翻訳回路２４へ出力される。命令翻訳回路２４は、読
み出された命令が合成命令のＡＢ命令であることから、
まず、Ａ命令を命令コードＣＤ２として出力し（図３
（ニ））、次のクロックパルスのタイミングにおいてＢ
命令を出力する。
【００２２】また、命令翻訳回路２４は、合成命令（Ａ
Ｂ命令）を受けた時点で１クロック期間、インバータ２
５を介して信号Ｓ１を出力する（図３（ホ）参照）。こ
の信号Ｓ１が出力されると、加算回路２１が＋１加算を
停止し、入力されたデータＡＤ１をそのままデータＡＤ
２として出力する。この場合、データＡＤ１「９９」を
そのままデータＡＤ２として出力する（図３の＊参
照）。これにより、次のクロックパルスの立ち上がりに
おいてＤ−フリップフロップ２２に再びデータ「９９」
が読み込まれる。すなわち、アドレスの進行が１回停止
される。そして、このアドレスの進行が停止されている
時、命令翻訳回路２４から、２番目のＢ命令が出力され
ることになる。
Ｂ命令）を受けた時点で１クロック期間、インバータ２
５を介して信号Ｓ１を出力する（図３（ホ）参照）。こ
の信号Ｓ１が出力されると、加算回路２１が＋１加算を
停止し、入力されたデータＡＤ１をそのままデータＡＤ
２として出力する。この場合、データＡＤ１「９９」を
そのままデータＡＤ２として出力する（図３の＊参
照）。これにより、次のクロックパルスの立ち上がりに
おいてＤ−フリップフロップ２２に再びデータ「９９」
が読み込まれる。すなわち、アドレスの進行が１回停止
される。そして、このアドレスの進行が停止されている
時、命令翻訳回路２４から、２番目のＢ命令が出力され
ることになる。
【００２３】Ｄ−フリップフロップ２２からデータＡＤ
１として「９９」が出力されると、加算回路２１からデ
ータＡＤ２「１００」が出力される。そして、次のクロ
ックパルスの立ち上がりにおいて、このデータ「１０
０」がＤ−フリップフロップ２２に読み込まれ、プログ
ラムメモリ２３へ出力される。これにより、プログラム
メモリ２３から１００行目のＣ命令が読み出され、命令
コードＣＤ１として出力される。命令翻訳回路２４はこ
のＣ命令が合成命令でないことから、そのまま出力す
る。以下、同様の処理が繰り返される。
１として「９９」が出力されると、加算回路２１からデ
ータＡＤ２「１００」が出力される。そして、次のクロ
ックパルスの立ち上がりにおいて、このデータ「１０
０」がＤ−フリップフロップ２２に読み込まれ、プログ
ラムメモリ２３へ出力される。これにより、プログラム
メモリ２３から１００行目のＣ命令が読み出され、命令
コードＣＤ１として出力される。命令翻訳回路２４はこ
のＣ命令が合成命令でないことから、そのまま出力す
る。以下、同様の処理が繰り返される。
【００２４】上述した第１、第２の実施形態によれば、
合成命令の命令コードを従来の命令コードに重複しない
新しいものに定義すれば、ハードウエア制御部分に変更
を加えることなくプログラムメモリの容量を削減するこ
とができる。なお、合成命令用のアセンブラがなく、合
成命令を使用しない場合でも、図１、図２の回路は、命
令翻訳回路１３，２４が単にスルーとなるだけであり、
そのまま変更なしで使用することができる。また、合成
命令に対応する命令の組合せは製造段階において決めら
れる。この場合、ハードウエアの制約、出現することの
多い命令の組合せ、命令の使用頻度、引数を持たないか
否か、命令コードの空き具合等を考慮して決められる。
合成命令の命令コードを従来の命令コードに重複しない
新しいものに定義すれば、ハードウエア制御部分に変更
を加えることなくプログラムメモリの容量を削減するこ
とができる。なお、合成命令用のアセンブラがなく、合
成命令を使用しない場合でも、図１、図２の回路は、命
令翻訳回路１３，２４が単にスルーとなるだけであり、
そのまま変更なしで使用することができる。また、合成
命令に対応する命令の組合せは製造段階において決めら
れる。この場合、ハードウエアの制約、出現することの
多い命令の組合せ、命令の使用頻度、引数を持たないか
否か、命令コードの空き具合等を考慮して決められる。
【００２５】
【発明の効果】以上説明したように、この発明によれ
ば、予め決められている複数の命令を、１つの合成命令
に変換してプログラムメモリに記憶させるので、プログ
ラムメモリの容量を削減することができる効果が得られ
る。
ば、予め決められている複数の命令を、１つの合成命令
に変換してプログラムメモリに記憶させるので、プログ
ラムメモリの容量を削減することができる効果が得られ
る。
【図１】 この発明の第１の実施形態の構成を示すブロ
ック図である。
ック図である。
【図２】 この発明の第２の実施形態の構成を示すブロ
ック図である。
ック図である。
【図３】 同実施形態の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図４】 従来のプログラムメモリ読出回路の構成例を
示すブロック図である。
示すブロック図である。
１１…プログラムカウンタ、１２、２３…プログラムメ
モリ、１３，２４…命令翻訳回路、２１…加算回路、２
２…Ｄ−フリップフロップ。
モリ、１３，２４…命令翻訳回路、２１…加算回路、２
２…Ｄ−フリップフロップ。
Claims (4)
- 【請求項１】 予め決められている複数の命令を、１つ
の合成命令に変換してプログラムメモリに記憶させるこ
とを特徴とするプログラムメモリ削減方法。 - 【請求項２】 予め決められている複数の命令に対応す
る合成命令を含む複数の命令が記憶されたプログラムメ
モリ内の各命令をクロックパルスに従って順次読み出す
プログラムメモリ読出回路において、 前記プログラムメモリから読み出された命令が合成命令
であるか否かを判断し、合成命令でなかった場合はその
まま出力し、合成命令であった場合は合成前の命令をク
ロックパルスのタイミングで順次出力する命令翻訳回路
を設けたことを特徴とするプログラムメモリ読出回路。 - 【請求項３】 予め決められている複数の命令に対応す
る合成命令を含む複数の命令が記憶されたプログラムメ
モリ内の各命令をクロックパルスに従って順次読み出す
プログラムメモリ読出回路において、 クロックパルスをアップカウントし、そのカウント結果
をプログラムメモリのアドレス端子へ出力するプログラ
ムカウンタと、 前記プログラムメモリから読み出された命令が合成命令
であるか否かを判断し、合成命令でなかった場合はその
まま出力し、合成命令であった場合は合成前の命令をク
ロックパルスのタイミングで順次出力すると共に、前記
プログラムカウンタのカウントアップを一時停止させる
信号を前記プログラムカウンタへ出力する命令翻訳回路
と、 を具備することを特徴とするプログラムメモリ読出回
路。 - 【請求項４】 予め決められている複数の命令に対応す
る合成命令を含む複数の命令が記憶されたプログラムメ
モリ内の各命令をクロックパルスに従って順次読み出す
プログラムメモリ読出回路において、 クロックパルスに基づいて入力端のデータを読み込み、
前記プログラムメモリのアドレス端子へ出力するフリッ
プフロップ回路と、 前記フリップフロップ回路の出力に「１」を加算して前
記フリップフロップ回路の入力端へ出力する加算回路
と、 前記プログラムメモリから読み出された命令が合成命令
であるか否かを判断し、合成命令でなかった場合はその
まま出力し、合成命令であった場合は合成前の命令をク
ロックパルスのタイミングで順次出力すると共に、前記
加算回路の加算動作を一時停止させる信号を前記加算回
路へ出力する命令翻訳回路と、 を具備することを特徴とするプログラムメモリ読出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295325A JP2003108367A (ja) | 2001-09-27 | 2001-09-27 | プログラムメモリ削減方法およびプログラムメモリ読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001295325A JP2003108367A (ja) | 2001-09-27 | 2001-09-27 | プログラムメモリ削減方法およびプログラムメモリ読出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108367A true JP2003108367A (ja) | 2003-04-11 |
Family
ID=19116783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001295325A Pending JP2003108367A (ja) | 2001-09-27 | 2001-09-27 | プログラムメモリ削減方法およびプログラムメモリ読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243134A (ja) * | 2010-05-21 | 2011-12-01 | Mitsubishi Electric Corp | プログラム圧縮装置及びプログラム実行装置及びプログラム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142696A (ja) * | 1999-11-15 | 2001-05-25 | Matsushita Electric Ind Co Ltd | マイクロプロセッサにおける命令供給装置および命令供給方法 |
| JP2001222426A (ja) * | 2000-02-08 | 2001-08-17 | Toshiba Corp | 命令コード変換装置、情報処理システム及び命令コード作成方法 |
-
2001
- 2001-09-27 JP JP2001295325A patent/JP2003108367A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001142696A (ja) * | 1999-11-15 | 2001-05-25 | Matsushita Electric Ind Co Ltd | マイクロプロセッサにおける命令供給装置および命令供給方法 |
| JP2001222426A (ja) * | 2000-02-08 | 2001-08-17 | Toshiba Corp | 命令コード変換装置、情報処理システム及び命令コード作成方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243134A (ja) * | 2010-05-21 | 2011-12-01 | Mitsubishi Electric Corp | プログラム圧縮装置及びプログラム実行装置及びプログラム |
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