JP2001222426A - 命令コード変換装置、情報処理システム及び命令コード作成方法 - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、ＣＰＵを新規設計／改変するこ
となく、命令の追加を実現してコード効率を向上させ、
命令を格納するプログラムメモリの容量を削減すること
を課題とする。 【解決手段】 この発明は、外部から与えられるアドレ
スをシフト操作することにより、圧縮命令コードをアク
セスするアドレスを生成し、このアドレスにしたがって
アクセスされた圧縮命令コードを該圧縮命令コードに対
応した非圧縮命令コードに伸張変換するように構成され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、圧縮命令を含む命
令コードを変換する命令コード変換装置、ならびにこの
命令コード変換装置に与える命令コードを生成する命令
コード生成方法、及び前記命令コード変換装置を含んで
情報処理を行う情報処理システムに関する。

【０００２】

【従来の技術】ＣＰＵ、特にＲＩＳＣプロセッサの場合
に、多ビットの固定長命令コード（３２ビット長が多
い）は、一般的に可変長命令コード（８〜３２ビット長
が多い）のＣＩＳＣプロセッサに比べてコード効率が低
く、プログラムメモリの使用量が増える。コストにセン
シビリティなパーソナル機器においては、より大容量な
メモリの使用やより多くのメモリチップの搭載が必要と
なるプロセッサの採用は困難であった。コード効率が悪
くなるのは、そのＲＩＳＣプロセッサのアーキテクチャ
によって差違があるが、以下の２点が大きな要因であ
る。

【０００３】（ａ）命令コードが３２ビット長固定と長
いこと。

【０００４】（ｂ）命令の種類が少ないこと。

【０００５】そこで、コード効率を改善するため、要因
（ａ）に対する施策としては、１６ビット固定長のＲＩ
ＳＣプロセッサや１６／３２ビットの可変長のＲＩＳＣ
プロセッサが開発された。また、要因（ｂ）に対する施
策としては、ＣＩＳＣ並みの豊富な命令を持つＲＩＳＣ
プロセッサが開発された。１６ビット固定長のプロセッ
サは、命令が１６ビット長なので、命令数に制約がある
ことと、扱えるイミディエイト値に制約（例えば１６ビ
ットデータは直接扱えない）があることの２点で要因
（ｂ）が残り、コード効率は大きく改善されない。ま
た、必要命令数が増えるため、３２ビット固定長のプロ
セッサに比べて周波数あたりの性能が低くなる。

【０００６】そこで、１６／３２ビットの可変長のＲＩ
ＳＣプロセッサが登場した。高速処理は３２ビット長命
令で実行し、コード効率優先の処理は１６ビット長命令
又は１６ビット／３２ビット長命令の混在で実行させ
る。

【０００７】既存のプロセッサに追加する命令セットと
しては、命令モード（元の３２ビット長の命令を実行す
るモードと、追加された１６ビット長又は１６ビット／
３２ビット長の命令を実行するモードとがある）を切り
換える命令や、元の３２ビット長命令セットにはない独
自命令を追加しているため、ＣＰＵの改変が必要であ
る。例えば追加された圧縮命令セットを伸張する命令コ
ード伸張回路をＣＰＵ内に追加するとともに、元の３２
ビット長命令セットにはない独自命令のための命令解読
回路が追加されている。さらに、パイプライン制御回路
などＣＰＵ内の回路の変更が行われている。命令モード
を示すレジスタは、プログラムカウンタの最下位ビット
に割り当て、このレジスタの値で命令コード伸張回路と
命令解読回路とを制御させる。

【０００８】ＣＩＳＣ風の複雑な命令を搭載したＲＩＳ
Ｃプロセッサでは、ＣＰＵの命令実行回路が複雑とな
り、ＲＩＳＣ本来の思想である命令を単純化し、周波数
を上げて高速処理を行うことが困難である。したがっ
て、比較的低速（１００ＭＨｚ未満）のプロセッサしか
現在は開発されていない。

【０００９】一方、コード効率を上げるには、下記に示
すような様々な手法が従来から提案されている。

【００１０】第１の方法は、プログラムのコードを生成
するコンパイラ／アセンブラを改良して、よりステップ
数の少ない、あるいはコードの短い命令コード列を生成
させる方法である。ソースプログラムはＣ言語などの高
級言語で一般的に記述されている。ソースプログラムは
コンパイラによってアセンブリ言語で記述されたプログ
ラムに変換される。アセンブリ言語のプログラムはアセ
ンブラによってＣＰＵが認識可能な命令コードで記述さ
れたオブジェクトプログラムに変換される。ステップ数
とは、命令コードの数を指し、同じソースプログラムか
らできるだけ少ない数の命令コードに変換されるように
これらのコンパイラ／アセンブラを改良する。一方、Ｃ
ＰＵによっては、同一の機能を果たす命令コードを複数
持っている。アセンブラはその命令コードの中からより
短いコード長の命令コードに変換するようアセンブラを
改良する。このアセンブラの機能は最適化と呼ばれ、こ
の機能を改良することでコードを短くする。

【００１１】第２の方法は、ＣＰＵに命令を追加して、
よりステップ数の少ないあるいはコードの短いコード列
を生成させる方法である。既存の命令では複数の命令で
表現せざるを得なかったものを、１つの命令で表現でき
るようにする場合と、既存の命令をより短いコードで表
現する場合とがある。

【００１２】第３の方法は、第２の方法の変形で、追加
された命令を１命令単位に元からＣＰＵが持っている命
令コードに伸張する方法で、追加命令として、既存の命
令コードより短い命令コードを用意する。

【００１３】第４の方法は、ＣＰＵの命令を新規の命令
に変更し、よりステップ数の少ない、あるいはコードの
短いコード列を生成させる方法である。

【００１４】第５の方法は、ＣＰＵが持つ命令のコード
で記述されたプログラムを、その全体あるいは一部をソ
フトウェアで圧縮し、実行前にソフトウェアまたはハー
ドウェアで伸張する方法である。この方法は、ファイル
の圧縮／解凍と同様、ＺＩＰ形式やＬＺＨ形式など様々
な手法に基づき、実行前のプログラムメモリ使用容量を
削減することができる。

【００１５】第６の方法は、第５の方法の変形で、プロ
グラムを複数のブロックに分割し、そのブロック毎にソ
フトウェアで圧縮し、ブロック毎にハードウェアで伸張
しながら実行させる方法である。

【００１６】上記第１の方法では、ＣＰＵの持つ命令コ
ードを最も有効に活用するところまでしかコード効率の
改善ができないので限界がある。さらなる改善が必要と
なった場合は第２〜６の方法を取る必要がある。第２お
よび第４の方法は、新しいＣＰＵを開発することを意味
し、コンパイラ／アセンブラなどの言語ツール、ＩＣＥ
／デバッガなどの検証ツール、ＯＳ，Ｃｏ−ｓｉｍｕｌ
ａｔｉｏｎなどのＣＰＵとプログラムやシステムの開発
支援ツールの開発には、膨大なリソースと開発期間とを
要する。特に汎用ＣＰＵの場合、ユーザによって開発環
境が異なるため、複数の開発支援ツールを揃える必要が
あり、その開発負担は極めて大きい。

【００１７】第３の方法は、追加された命令が既存の命
令に比べてコード長が短くなるため、その追加命令をプ
ログラムメモリから読み出すためにプログラムメモリに
与えるアドレスが、ＣＰＵアドレスと一致するようＣＰ
Ｕの改変が行われる。例えば図２３に示すように、既存
の命令が３２ビット固定長で、追加の命令が１６ビット
長である場合は、３２ビット長の命令コードは４バイト
のメモリを使用するため、命令が追加される前のＣＰＵ
アドレスは４の倍数であるが、１６ビット長の命令コー
ドは２バイトのメモリを使用するため、追加後は２の倍
数でなければならない。そのため、ＣＰＵアドレスが２
の倍数となるようＣＰＵの改造を行っている。また、追
加された命令セットと元の命令セットとを混在させるこ
とができるよう、どちらの命令セットであるかを選択す
るための命令も追加している。第３の方法は、上記第２
の方法に比べれば、ＣＰＵの改変、プログラム開発支援
ツールの開発にかかるリソース、期間は節約できるもの
の、開発は容易でない。

【００１８】第５の方法では、データも含めて圧縮でき
るので、大きな圧縮効果が得られる可能性があるが（圧
縮効果はプログラムに依存する）、命令の伸張に時間が
かかり、また圧縮されたプログラム／データを格納した
メモリ以外に、伸張したプログラム／データを格納でき
るメモリが必要となり、その実施は限定された分野にな
る。特にソフトウェアで伸張する場合は、伸張そのもの
に大幅な時間を要し、伸張されるまで実行できない。ハ
ードウェアで伸張するにしても、圧縮されたプログラム
／データが格納されたメモリをすべて読み出すため、時
間がかかる。

【００１９】第６の方法では、ブロック単位にプログラ
ムを分割して圧縮／伸張するため、その伸張に要する時
間はブロックのサイズにもよるが、第５の方法に比べて
大幅に改善される。また、圧縮後のプログラムはブロッ
ク毎にサイズが異なるため、伸張用にＣＰＵアドレスと
メモリアドレスとの対応情報をプログラムメモリに格納
しておかなければならない。すなわち、ＣＰＵからのア
ドレスから圧縮された命令の格納アドレスを得るための
インデックステーブルをプログラムメモリに格納し、圧
縮された命令コードを伸張するには、メモリからインデ
ックステーブルを読み出し、その読み出した情報から生
成されたアドレスで再びプログラムメモリから圧縮され
た命令コードを読み出し、さらに圧縮の際に使った情報
を格納したデコードルックアップテーブルがプログラム
メモリ以外に用意され、そのデコードルックアップテー
ブルから読み出す必要があり、伸張作業に相当な時間が
かかり、さらにデコードルックアップテーブルによるチ
ップコストへの影響も多大である。

【００２０】また、従来の情報処理システムにおいて、
プロセッサとプログラムメモリとのバス幅を多ビットに
すると、１回のバスサイクルで命令を取り込め、性能向
上に貢献する。しかしながら、バス幅が大きいと多ピン
パッケージ品が必要となり、バス本数に応じて基板面積
が増大し、複数のメモリチップが必要になるなど、コス
トやサイズに大きな影響を与えることになる。一方、バ
ス幅を減らすだけだと、１つの命令が１回のバスサイク
ルで読み込めず、性能を低下させてしまう。そこで、１
６ビット長の命令にすれば、１６ビットバスで１回で読
み込めるため、コストサイズを抑え、かつ性能の低下を
ミニマイズできる。

【００２１】

【発明が解決しようとする課題】以上説明したように、
従来の情報処理装置において、３２ビット固定長のプロ
セッサに、１６ビット固定長あるいは１６／３２ビット
可変長の命令を追加する場合には、ＣＰＵを新規に開発
あるいは新規に近いＣＰＵの改変を行って、実現してい
た。このため、ＣＰＵ改変やプログラムやシステムの開
発支援ツールの開発に多くの手間と時間がかかるといっ
た不具合を招いていた。また、ＣＰＵの改変等を行うこ
となくコード効率を改善するために命令の圧縮手法を採
用しているが、従来の圧縮手法にあっては、圧縮された
命令を元に戻す伸張作業に時間がかかり、伸張作業のた
めにシステムのサイズやコストに大きな影響を及ぼす構
成が必要になるといった不具合を招いていた。

【００２２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、ＣＰＵを新規
設計／改変することなく、命令の追加を実現してコード
効率を向上させ、命令を格納するプログラムメモリの容
量を削減できる命令コード変換装置、命令コード生成方
法ならびに情報処理システムを提供することにある。

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、外部から与えられる
第１のアドレスをシフト操作することにより、圧縮命令
コードをアクセスする第２のアドレスを生成するアドレ
ス生成回路と、前記第２のアドレスにしたがってアクセ
スされた前記圧縮命令コードを受けて、前記圧縮命令コ
ードを該圧縮命令コードに対応した非圧縮命令コードに
伸張変換する命令コード変換回路とを有することを特徴
とする。

【００２３】第２の手段は、外部から与えられる第１の
アドレスでアクセスするアドレス空間が、圧縮命令格納
領域又は非圧縮命令格納領域であるかを識別する識別手
段と、前記識別手段の結果に基づいて、前記圧縮命令格
納領域又は前記非圧縮命令格納領域にアクセスする第２
のアドレスを生成するアドレス生成手段とを備えたアド
レス生成回路と、前記アドレス生成回路の結果に基づい
て、前記アドレス空間の命令コードを、前記圧縮命令格
納領域である場合には伸張変換し、あるいは前記非圧縮
命令格納領域である場合には無変換する命令コード変換
回路とを有することを特徴とする。

【００２４】第３の手段は、前記第１又は第２の手段に
おいて、前記圧縮命令コードは、ｍビット固定長、又は
ｍビット／ｎ（ｎ≧ｍ）ビット可変長とし、前記非圧縮
命令コードはｎビット固定長とすることを特徴とする。

【００２５】第４の手段は、前記第１，２又は３の手段
において、前記命令コード変換回路により伸張変換され
た非圧縮命令コードを格納するバッファメモリと、前記
第１のアドレス又は第２のアドレスを格納するブロック
アドレス記憶レジスタと、前記第１又は第２のアドレス
と、前記ブロックアドレス記憶レジスタに格納されたア
ドレスを比較する比較回路と、前記比較回路の結果に基
づいて、前記アドレスが一致の場合には前記バッファメ
モリに格納された非圧縮命令コードを選択し、あるいは
不一致の場合には前記命令コード変換回路の非圧縮命令
コードを直に又は前記バッファメモリを介して選択する
選択回路とを有することを特徴とする。第５の手段は、
前記第４の手段において、前記バッファメモリは、さら
に格納内容の有効／無効を示す有効ビットを有し、前記
選択回路は、前記有効ビットが無効の場合かつ前記比較
回路の結果が一致の場合は、前記命令コード変換回路の
非圧縮命令コードを直に又は前記バッファメモリを介し
て選択することを特徴とする。

【００２６】第６の手段は、圧縮命令コード、又は前記
圧縮命令コード及び非圧縮命令コードを格納するメモリ
と、前記メモリとの間で、前記圧縮命令コード又は前記
非圧縮命令コードをアクセスするメモリインタフェース
と、前記第１，２，３，４又は５の手段の命令コード変
換装置と、前記圧縮命令コード又は前記非圧縮命令コー
ドをアクセスするアドレスを出力し、前記メモリからア
クセスされた非圧縮命令コード、又は前記命令コード変
換装置によって得られた非圧縮命令コードを受けて実行
するＣＰＵとを有することを特徴とする。

【００２７】第７の手段は、ソースプログラムからサブ
セットの非圧縮命令で表現されたアセンブラソースプロ
グラムを生成する第１のステップと、前記第１のステッ
プで生成されたアセンブラソースプログラムをリロケー
タブルオブジェクトに変換する第２のステップと、前記
第２のステップで生成されたリロケータブルオブジェク
トから非圧縮命令コードで記述されたアブソリュートオ
ブジェクトファイルを生成する第３のステップと、前記
第３のステップで生成されたアブソリュートオブジェク
トファイルを、プログラムメモリの格納アドレスだけを
シフト操作し、圧縮命令コードで記述されたアブソリュ
ートオブジェクトファイルに変換して圧縮する第４のス
テップと、前記第４のステップで圧縮されたファイル
を、プログラムメモリに格納可能なオブジェクトプログ
ラムに変換する第５のステップとを有することを特徴と
する。

【００２８】

【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。

【００２９】図１は本発明の一実施形態に係る情報処理
システムの構成を示す図である。

【００３０】図１において、情報処理システムは、プロ
グラムメモリ１と、メモリインタフェース２と、命令コ
ード変換装置３と、ＣＰＵ４を備え、既存のＣＰＵ４を
改変することなくプログラムのコード効率を向上させ、
命令を格納するプログラムメモリ１の使用容量を削減す
るために、ＣＰＵ４に実行させるプログラム（命令コー
ド列）を圧縮ソフトウェアによって圧縮し、生成された
オブジェクト（圧縮命令コード列）を、プログラムメモ
リ（ＣＰＵチップの外部に置かれたメモリあるいはＣＰ
Ｕチップに内蔵されたメモリ、内蔵メモリの場合には、
当然メモりインタフェースも命令コード変換装置も内蔵
される）１に格納し、ＣＰＵ４から出力される命令コー
ド読み出し（フェッチ）のためのアドレスとプログラム
メモリ１に入力されるアドレスとが単純な操作（シフ
ト）で得られるように関連付け、ＣＰＵ４からの命令コ
ード読み出し要求で、ＣＰＵアドレスをプログラムメモ
リアドレスに変換し、そのアドレスでメモリインタフェ
ース２を介してプログラムメモリ１をアクセスして圧縮
命令コードを読み出し、ＣＰＵ４とメモリインタフェー
ス２との間に設けられた命令コード変換装置３によって
圧縮命令コードをＣＰＵ４が実行できる命令コードに伸
張してＣＰＵ４に渡し、ＣＰＵ４に伸張された命令コー
ドで実行する。伸張された命令コードはＣＰＵ４が元か
ら持っていた命令と同一である。

【００３１】圧縮命令コードが格納されるプログラムメ
モリ１のアドレスとＣＰＵ４からのアドレスの関連付け
を図２に示すように単純化する。例えば、ＣＰＵ４の命
令コードが３２ビット固定長で、圧縮命令コードが１６
ビット固定長である場合は、ＣＰＵ４のアドレスは４の
倍数、プログラムメモリ１のアドレスは２の倍数となる
が（図２（ａ））、ＣＰＵアドレスを右（下位側）へ１
ビットシフトした値をプログラムメモリアドレスとすれ
ば（図２（ｂ））、前述した従来の第３の方法にあるよ
うに、ＣＰＵを改変してＣＰＵアドレスを２の倍数にす
る必要はなく、ＣＰＵ４からのアドレス出力は４の倍数
のままでよい。プログラムメモリ１へ与えるアドレスは
命令コード変換装置３で２の倍数になるようにアドレス
変換する。

【００３２】詳細に説明すると、３２ビット固定長の命
令コードを実行するＣＰＵ４に、１６ビット固定長の圧
縮命令コードを扱わせる場合では、ＣＰＵ４は３２ビッ
ト固定長の命令をフェッチしようとしてアドレスの下位
４ビットに０→４→８→Ｃ（１６進数）を出力する。プ
ログラムメモリ１は、このＣＰＵ４からのアドレスを１
ビット右シフトした０→２→４→６番地に１６ビット長
の圧縮命令を格納する。ＣＰＵ４からの出力アドレスの
下位ビットが４のとき、プログラムメモリ１の２番地か
ら１６ビット長の圧縮命令コードが読み出され、命令コ
ード変換装置３によりＣＰＵ４が実行可能な３２ビット
長の命令コードに変換してＣＰＵ４に渡す。ＣＰＵ４は
この３２ビット長コードの命令を実行し、アドレス出力
の下位４ビットは４から８に切り換わる。

【００３３】圧縮命令コードが１６ビット固定長ではな
く、図３（ａ）に示すように１６／３２ビットの可変長
である場合について、図３を参照して説明する。

【００３４】可変長の場合は、例えばプログラムメモリ
１の２番地と４番地に３２ビット長の圧縮命令コード
（命令２）が入っている場合がありうる。この命令２を
フェッチする場合は、（図３（ｂ））に示すようにＣＰ
Ｕ４はまずアドレスの下位４ビットが４となるアドレス
を出力し、右に１ビットシフトした２番地のプログラム
メモリ１から圧縮命令コード（命令２）の上位１６ビッ
トをまず読み出し、ＣＰＵ４にはノーオペレーション命
令（ＮＯＰ）の３２ビットコードを渡す。ＣＰＵ４はＮ
ＯＰを実行し、アドレス出力の下位４ビットは４から８
に切り換わる。次に、８を右シフトした４番地のプログ
ラムメモリ１から圧縮命令コード（命令２）の下位１６
ビットが読み出され、この３２ビットの圧縮命令コード
に対応したＣＰＵ４が実行可能な３２ビット長の命令コ
ード（命令２Ｂ’）に命令コード変換装置３が変換して
ＣＰＵ４に渡す。ＣＰＵ４はこの３２ビット長コードの
命令２Ｂ’を実行し、アドレス出力の下位４ビットは８
からＣに切り換わる。このようにして、ＮＯＰをＣＰＵ
４に実行させることで、ＣＰＵアドレスとプログラムメ
モリアドレスの関連付けの単純化を維持させる。

【００３５】なお、圧縮命令コードによっては、ＮＯＰ
ではなく他の３２ビットコードの命令２Ａ’に変換して
もよい。この場合には、ＣＰＵ４の既存命令２つ（各３
２ビット長で合わせて６４ビット）を１つの３２ビット
長の圧縮命令コードで記述したことになり、図４に示す
ように圧縮効果が上がる。一方、ＮＯＰに変換された場
合は、その３２ビット長の圧縮命令コードは２命令サイ
クルの実行時間が少なくともかかるので、実行時間より
もコード効率を優先する場合に、この命令コード変換を
使用するものとする。

【００３６】また、このアドレスの関連付けの単純化
は、前述した従来の第６の方法で問題となるアドレス変
換のためのアドレス対応情報をプログラムメモリ１に格
納する必要がなくなるため、伸張にかかる時間はアドレ
ス対応情報を読み出す時間がなくなる分、大幅に削減さ
れる。さらに、前述した第６の方法では、アドレス対応
情報をプログラムメモリに置くので、その分コード効率
を低下させているが、本発明ではアドレス対応情報はプ
ログラムメモリ１に置く必要はなく、コード効率が上が
る。

【００３７】一般的には、圧縮命令コードは、ＣＰＵ４
の既存の命令コードに比べて表現できる情報が少なくな
るため、命令数が減る。そのため、コンパイラは圧縮を
かける対象となるプログラムに関しては、サブセットの
ＣＰＵ命令しかないものとしてコンパイルしなければな
らない。場合によっては、圧縮命令コードで記述された
プログラムの方が、既存の命令コード（非圧縮命令コー
ド）で記述されたプログラムより大きくなることも有り
得るが、非圧縮命令コードには命令によって使用されな
いビットがあったり、扱うデータが小さい値が多く、命
令コード中のデータ領域の上位ビットがすべて“０”で
あったり“１”であったりなど、なくてもよい部分があ
る。例えばプログラムで扱うデータとしては、１〜８ビ
ット程度で表現できる数値が多い。しかしながら、ＣＰ
Ｕ４の既存命令の多くは命令コード中に１６ビット程度
のデータフィールドを持つ。したがって、１５〜８ビッ
ト程度の無駄がある場合が多々プログラムに存在する。
この部分を削除した命令コードを圧縮命令コードとして
用意することで、プログラムを圧縮する。

【００３８】圧縮には上記のように１命令コード単位に
圧縮するだけでなく、複数の非圧縮命令コードをそれよ
り少ない圧縮命令コードに圧縮する方法も考えられる。
例えば、非圧縮命令コード２命令分を圧縮命令コード１
命令にすることで、さらなる圧縮を図ることができる。
図５に圧縮のための新命令とそれを伸張した既存命令の
それぞれの命令コードを示す。

【００３９】このような圧縮は、図６に示すように以下
の手順で行われる。

【００４０】まず、コンパイラは、コンパイラ言語（Ｃ
言語などの高級言語）で記述されたソースプログラムか
らサブセットの非圧縮命令で表現したアセンブラソース
プログラムを生成する。アセンブラは、アセンブラソー
スプログラムをリロケータブルオブジェクトに変換し、
さらにリンカによって非圧縮命令コードで記述されたア
ブソリュートオブジェクトファイルを生成する。このフ
ァイルは、さらにオブジェクトコンバータによってｈｅ
ｘフォーマット等のオブジェクトに変換される。あるい
は、圧縮ソフトウェアによって、上記アブソリュートオ
ブジェクトファイルを圧縮命令コードで記述されたアブ
ソリュートオブジェクトファイルに変換して圧縮する。
圧縮されたファイルは、さらにオブジェクトコンバータ
によって、ｈｅｘフォーマット等のオブジェクトに変換
される。これらのオブジェクトをプログラムメモリ１に
格納する。

【００４１】圧縮命令コードとしては、すべて同一の長
さ（ビット長）である固定長、あるいは長さが異なる複
数のビット長を持つ可変長のいずれかが考えられる。可
変長の場合は、その命令コードとして、例えば図７
（ａ）に示したように、常に命令コードの最上位コード
でしかビット長を判別できないエンコード方式があり、
例えば３２ビット長の命令コードの上位１６ビットの一
部を判別に使用する。一方、どのコード位置でもビット
長を識別できるエンコード方式があり、例えば３２ビッ
ト長の命令コードの上位１６ビットの一部でも下位１６
ビットの一部でも判別に使用可能な方式が考えられる
（図７（ｂ））。一般的には、前者のエンコード方式が
オペコード（命令の種類を識別するための命令コード中
の特定のビットフィールド）が少ないため、コード効率
のよい命令コードとなる。

【００４２】前者のエンコード方式の圧縮命令コードを
使う場合には、図８ならびに図９に示すように、１命令
ずつ命令コード変換するのではなく、あるサイズのブロ
ック単位で命令コード変換を行う必要がある。これは、
割り込みなどの例外が発生した場合に、例外からの復帰
で３２ビット長の命令コード変換を正しく行うためであ
る。例えば、３２ビット長の圧縮命令コード（命令２）
が命令コード変換装置３により、ＣＰＵ４の元の命令２
Ａ’と命令２Ｂ’に伸張され、命令２Ｂ’を実行途上で
例外が起きた場合に、例外復帰後３２ビット長の圧縮命
令コードの下位１６ビットが格納されているアドレス
（ＣＰＵアドレスの８番地）から再開するため、圧縮命
令コードの上位１６ビットが再フェッチされないので、
命令コード変換を正しく行うことができない。これを防
ぐため、ブロックに分割し、ブロックの先頭は必ず１６
ビット長の圧縮命令コード又は３２ビット長の上位１６
ビットの圧縮命令コードになるようにオブジェクトを生
成し、ブロックの先頭から伸張をすれば、常に正しい伸
張を行うことが可能となる。

【００４３】このブロック単位の伸張には、上記制約す
なわちブロックをまたぐ３２ビット長のコードは許され
ないこと以外に、ブロック内にデータを置くことはでき
ない。データと命令コードの区別ができないため、伸張
すべきか否かが決定できないからである。前述した圧縮
ソフトウェアによりブロックをまたぐ場合はＮＯＰを挿
入してまたがないように調整を行うものとする。ブロッ
クのサイズを大きくすることで、またぐ可能性を減らす
ことが可能であるが、サイズが大きすぎると、コード変
換された命令を格納するバッファメモリの容量が大きく
なり、コストに影響を与える。また、サイズ分の命令読
み出し／変換作業時間が必要なので、実行時間に影響を
与える。これらのトレードオフを勘案してバッファサイ
ズが決められる。

【００４４】次に、図１０を参照して本発明をさらに詳
細に説明する。

【００４５】ＣＰＵ４は、例えば３２ビット固定長の非
圧縮命令コードＣ１，Ｃ２，Ｃ３…を実行できるものと
する。コード効率が上がる圧縮命令コードとして、例え
ば１６ビットあるいは３２ビットの可変長の命令コード
Ａ１，Ａ２，Ａ３…を用意し、前述したソフトウェアで
圧縮命令コードによるオブジェクトを生成する。プログ
ラムソースの一部は、圧縮をかけない場合を想定する。
これは、（ａ）圧縮命令コードだけでは命令数が不足し
プログラムのすべてを圧縮命令コードで実現できないこ
とがあり（非圧縮命令の数と圧縮命令コード長に左右さ
れるが、特定のＣＰＵリソースを扱う命令コードを圧縮
命令コードで用意できなかった場合などが考えられ
る）、（ｂ）圧縮命令コードは、命令数が非圧縮命令よ
りも通常少なくなるため、命令ステップ数が増え、圧縮
の効果が失われることがあり、（ｃ）圧縮命令コードは
伸張してから実行されるため、非圧縮命令に比べて実行
時間が延びる場合があり、プログラムの実行時間に制約
がある部分が存在したりする。上記（ａ）〜（ｃ）の場
合には圧縮をかけられない、あるいは圧縮をかけるべき
ではない。したがって、非圧縮命令コード（３２ビット
固定長の命令コードＢ１，Ｂ２，Ｂ３…）によるオブジ
ェクトも生成される。圧縮命令コードと非圧縮命令コー
ドで表現されるオブジェクトがともにプログラムメモリ
（メモリは１つでも複数でもよい）１に格納される。

【００４６】可変長の命令コードＡ１、Ａ２、Ａ３…
は、最上位コードにオペコードを置くエンコード方式と
する。この場合は、本発明では読み出された命令が何ビ
ットの命令コードであるかを認識するため、圧縮命令コ
ードを置くプログラムメモリは、あるサイズ、例えば１
６ビット長の命令で３２命令分のブロックに分割する。
ブロックの先頭は必ず圧縮命令コードの最上位コードが
来るように、またブロック内にはデータが入らないよう
に、図１１ならびに図１２に示すように、前述したソフ
トウェアでオブジェクトを生成する。

【００４７】プログラムメモリ１から命令コードＡ１，
Ａ２，Ａ３…（圧縮命令コード）およびＢ１，Ｂ２，Ｂ
３…（非圧縮命令コード）を読み出す際、圧縮命令コー
ドあるいは非圧縮命令コードを区別する手段として、Ｃ
ＰＵ４からのアドレスを使う。例えば、アドレスがある
範囲にある場合を圧縮命令コード領域とみなし、この範
囲外を非圧縮命令コード領域とする。アドレス範囲は固
定されていてもよいが、レジスタを設けて任意に設定で
きるようにした方がメモリの無駄な空きが少なくて済
み、よりコード効率を上げることができる。この例で
は、アドレス範囲を使う場合を説明する。

【００４８】例えば、圧縮／非圧縮命令コードのプログ
ラム領域は、ＣＰＵ４からのアドレスの上位８ビットを
使って区別する。上位８ビットが０４〜７Ｆの範囲は圧
縮命令コードでプログラムをプログラムメモリ１に格納
し、これ以外の範囲には非圧縮命令コードで書かれたプ
ログラムをプログラムメモリ１に格納する。命令コード
変換装置３はＣＰＵ４からのアドレス上位８ビットを見
て、圧縮命令コードか否か判断し、圧縮されているとき
は伸張し、されていないときはそのままＣＰＵ４に命令
コードを渡す。

【００４９】命令コードの一部を使う場合には、例えば
命令コードの上位何ビットかを圧縮命令コードと非圧縮
命令コードとで異なる値となるよう割り当てる。この場
合は、圧縮命令コードと非圧縮命令コードが１命令毎に
混在させることが可能で、より高いコード効率を得るこ
とができる場合もある。ＣＰＵ４の外に、ＣＰＵ４の命
令で値をセット可能なレジスタを設ける場合には、その
レジスタの値に応じて区別する。例えばそのレジスタを
ある分岐命令が実行されたことをＣＰＵ４の外部で検出
可能であれば、その検出結果でＣＰＵ４の外部のレジス
タの値を反転させる。

【００５０】別の例を挙げると、ＭＭＵ（メモリ・マネ
ージメント・ユニット）を使用する場合には、属性の１
つとしてレジスタを設けておき、ＣＰＵ４から出力され
た仮想アドレスに対応してその属性レジスタの値を使っ
て区別する。属性レジスタはＣＰＵ４の命令で値がセッ
ト可能である。外部から入力される信号で区別する場合
には、例えばプログラムメモリ１毎に属性の１つとして
命令コードの区別を持たせ、そのプログラムメモリ１が
アクセスされた際、その属性を命令コード変換装置３に
入力する。

【００５１】ＣＰＵ４から命令をフェッチするために出
力される信号は、そのＣＰＵ４のアーキテクチャによっ
て異なる。非ハーバードアーキテクチャの場合は、ＣＰ
Ｕ４から命令フェッチであることを示す信号（この信号
はデータアクセスであるか命令フェッチであるかを区別
する）、読み出しを示す信号およびアドレス信号が出力
される。上記で命令フェッチ用の読み出し信号とデータ
アクセス用の読み出し信号が独立している場合には、前
記命令フェッチであることを示す信号はなくてもよい。
また、メモリがプログラム用とデータ用とに分かれてい
る場合には、アドレス信号をデコードすることで命令フ
ェッチであるか否かが判別できるので、命令フェッチで
あることを示す信号は必要ない。この例では、アドレス
範囲で命令フェッチか否か判別できる場合を説明する。

【００５２】一方、ハーバードアーキテクチャの場合に
は、命令フェッチ用のアドレス信号はデータアクセス用
のアドレス信号と独立しているため、命令フェッチであ
ることを示す信号は必要ない。

【００５３】ＣＰＵ４から命令フェッチの要求がある
と、ＣＰＵ４からのアドレス信号をデコードして、命令
フェッチであることを認識するとともに圧縮／非圧縮命
令コードのどちらのアクセスであるかも認識する。圧縮
命令のコードのフェッチ要求であった場合は、ＣＰＵ４
からのアドレス信号からまずブロックの先頭アドレスを
算出する。この例では１６ビット長命令×３２命令分／
１ブロックなので、アドレス信号の下位７ビットを
“０”にマスクする。さらに、その先頭アドレスを右に
１ビットシフトする。シフトされたアドレスから１ブロ
ック分のプログラムメモリ１を順次読み出すようメモリ
インタフェース２に要求を出す。メモリインタフェース
２は、読み出し要求されたアドレスに従いプログラムメ
モリ１をアクセスし、圧縮命令コードを読み出し、命令
コード変換装置３へ返す。

【００５４】まず、ブロックの先頭は必ず命令の最上位
コードとなることから、命令コードのオペコードをデコ
ードしてその命令に必要な圧縮命令コードをすべて読み
出し、その圧縮命令コードに対応する元の３２ビットの
命令コードに伸張する。例えば、先頭の圧縮命令コード
が１６ビット長の命令であった場合は、即３２ビットの
命令コードに伸張される。先頭の圧縮命令コードが３２
ビット長であった場合には、まず先頭のアドレスから圧
縮命令コードの上位１６ビットを読み出し、３２ビット
長であることを認識し、先頭に引き続く次のアドレス、
すなわち先頭アドレス＋２のプログラムメモリ１から下
位１６ビットを読み出し、対応する３２ビットの命令コ
ード２個に伸張する。３２ビットの圧縮命令コードが元
の命令の１個にしか機能的に対応できない場合には、２
個のうち一方はＮＯＰの命令コードに伸張する。必ず２
個にするのは、ＣＰＵアドレスとプログラムメモリ１が
１対１に対応し、アドレス変換が右への１ビットシフト
という単純な関連付けとなるからである。

【００５５】伸張された命令は、命令コード変換装置３
内に設けられたバッファメモリに格納される。バッファ
メモリのサイズは、この例では３２ビット×３２命令分
必要となる。先頭の圧縮命令コードの伸張が済むと、次
の圧縮命令コードの読み出しと伸張とバッファメモリへ
の格納を同様に行い、ＣＰＵ４からの出力アドレスと一
致するアドレスまで伸張が済んだところでＣＰＵ４に伸
張された命令コードを返し、命令を実行させる。

【００５６】命令コード変換装置３は、ＣＰＵ４に伸張
した命令コードを返した後も圧縮命令コードの読み出し
／伸張および格納をブロックの最終アドレスまで続けて
行う。ただし、ＣＰＵ４が分岐命令を実行あるいは割込
みなどの例外を検出して、出力アドレスがブロック外に
出た場合は、そのブロックでの伸張作業を中止し、直ち
に新しいブロックでの伸張作業を行う。これは、伸張に
おける実行時間が必要以上に延びることを防ぐためであ
る。なお、ブロックの境界をまたぐループ処理に伴う分
岐が頻繁に行われると、何度も同じブロックの伸張作業
が発生するため、バッファメモリは少なくとも２ブロッ
ク分用意することで、この問題を回避することができ
る。バッファメモリのサイズとループ処理における分岐
距離の分布次第では、バッファメモリをさらに用意すべ
きである。分岐距離の分布は、プログラムに依存する
が、ＣＰＵ４の命令セットアーキテクチャが支配的であ
るので、ＣＰＵ４に応じて最適なバッファメモリのサイ
ズと数を設定するようにすればよい。

【００５７】非圧縮命令コードの命令フェッチ要求であ
った場合は、ＣＰＵ４からのアドレスを変換せず、メモ
リインタフェース２に与え、プログラムメモリ１から非
圧縮命令コードを読み出す。読み出された非圧縮命令コ
ードは、そのままＣＰＵ４に渡される。一方、命令フェ
ッチでなく、データのアクセス（読み出しあるいは書き
込み）要求であった場合は、ＣＰＵ４のアドレスを変換
せず、メモリインタフェース２に与え、プログラムメモ
リ１からデータを読み出し／プログラムメモリ１へデー
タの書き込みをを行う。

【００５８】バッファメモリを再利用できるよう、すな
わち伸張された命令コードがバッファメモリに格納され
て、その命令コードが保持されている場合に、再度伸張
することなくバッファメモリの内容を利用することがで
きるよう、バッファメモリは、図１３に示すように、伸
張された命令コード群を記憶するメモリ（レジスタでも
よい）の他に、以下の付加情報を記憶するレジスタとで
構成される。

【００５９】（ａ）どのＣＰＵアドレスに対応した伸張
命令コードが格納されているかを示すため、その上位ア
ドレスを記憶するレジスタ（以下、ブロックアドレス記
憶レジスタと呼ぶ）を１ブロック単位に１つ持つ。
（ｂ）伸張された命令コードが格納済みか否かを示すレ
ジスタを持つ。各アドレスに１ビットの有効ビットを持
ってもよいし、先頭から順次格納するわけだから何番目
まで格納したかを示すレジスタ（以下、有効アドレス記
憶レジスタと呼ぶ）を１ブロック単位に１つ持ってもよ
い。

【００６０】伸張途上のブロックを無効とする場合は、
上記（ｂ）の付加情報は必須ではない。この場合には、
伸張が完了しているブロックか否かを示す少なくとも１
ビットのレジスタを代わりに持つ。なお、上記（ｂ）の
レジスタは、リセット時、あるいは上記（ａ）の付加情
報が書き換えられたとき、すべてのバッファメモリの内
容が無効であることを示すよう初期化される必要があ
る。例えば、前者のアドレス毎の有効ビットの場合は、
有効ビットの内容が“１”のとき、そのアドレスのバッ
ファメモリに伸張された命令コードが格納済みで、有効
ビットの内容が“０”のとき未格納であるとすると、初
期化で全有効ビットを“０”にする。また、後者のブロ
ック毎の有効記憶レジスタの場合、バッファメモリに伸
張された命令コードがいっさい無い状態のとき、このレ
ジスタの内容が“０”になっており、アドレスの下位ビ
ット（この例では、下位７ビット）が“０”に伸張命令
コードが格納されると“２”に変化し、最終アドレスま
で格納されると４０（１６進数）となるものとすると、
初期化でこのレジスタは“０”に設定されればよい。

【００６１】バッファメモリは、少なくとも２ブロック
分用意されているため、例外検出や分岐命令実行によ
り、現在伸張作業途上のブロックあるいはブロックの最
終アドレスに置かれた命令の実行により（例外検出や分
岐命令実行による場合を含む）、伸張作業の完了したブ
ロックの外へ飛び出した後、再びこのブロックに戻った
場合には、上述した付加情報を記憶したレジスタ群によ
って伸張が完了していることが判明した場合は、プログ
ラムメモリ１から読み出すのではなく、バッファメモリ
から読み出すことで命令フェッチの応答時間を短縮でき
る。

【００６２】また、伸張作業がブロックの最終アドレス
まで完了していない場合は、バッファメモリからＣＰＵ
がフェッチした命令コードを返している間に残っている
圧縮命令コードの読み出し／伸張／バッファメモリへの
格納を実行させて、さらに命令フェッチの応答時間を短
縮すこともできる。

【００６３】バッファメモリを少なくとも２ブロック分
用意しているので、上述した付加情報に加え、図１３に
示すように、どのブロックのバッファメモリを次に使用
するかを示すレジスタ（以下、バッファメモリ使用指定
レジスタと呼ぶ）が必要となる。例えば、バッファメモ
リが２ブロック分用意されている場合には、このレジス
タは少なくとも１ビットで構成され、例えばこのレジス
タの内容が“０”の時は、バッファメモリ０が次に使用
され、“１”の時はバッファメモリ１が次に使用され
る。リセット時は、どちらを使用してもよいので、この
レジスタは必ずしも初期化しなくてもよい。一方のブロ
ックを使用して伸張した命令コードの格納が行われた場
合には、このレジスタは不使用のブロック番号を示すよ
うに変化する。一方、両方のブロックを使用すると、古
い方のブロック番号を示すようにこのレジスタの内容を
変化させる。

【００６４】割り込み例外やオーバーフロー例外等の例
外が頻繁に起こるプログラムの場合は、バッファメモリ
は、メインルーチン格納用と例外ルーチン格納用と複数
持たせた方がさらにバッファメモリ再利用効率が上が
る。また、頻繁に使用されるサブルーチン、例えば割り
込みを一時的に禁止する処理などがある場合も、バッフ
ァメモリは、メインルーチン格納用とサブルーチン格納
用と複数持たせる方がよい。メインルーチンなのか否か
は、一般的にＣＰＵからのアドレス出力を利用して、ア
ドレス空間でバッファメモリを使い分ける。図１４にＣ
ＰＵのアドレス空間の分割例とバッファメモリの対応例
を示す。

【００６５】本発明は、上述した７つのキーワードの組
み合わせにより、図１５に示すように多種多様な実施形
態が想定される。

【００６６】キーワード１：圧縮命令が、固定長命令又
は可変長命令を扱う。可変長の場合は、さらに命令の長
さを判別するオペコードが特定のコードにのみ存在する
か、あるいはすべてのコードに存在するかに分かれる。

【００６７】キーワード２：伸張後の命令が１命令か複
数の命令か。複数の命令の場合には、さらに可変長命令
で２語以上の長さのときだけその長さ分だけ複数になる
か、圧縮命令コードの長さにかかわらず複数になるかに
分かれる。

【００６８】キーワード３：圧縮命令コードと非圧縮命
令コードを混在可能か、圧縮命令だけが使用可能か。混
在の場合は、さらに非圧縮命令か圧縮命令かを識別する
手段として、ＣＰＵからのアドレス、命令コードの一
部、レジスタの値、あるいは外部からの信号に細分化さ
れる。

【００６９】キーワード４：ＣＰＵからのアクセスが命
令フェッチかデータアクセスかを識別する方法として、
上述した４つの方法が考えられる。 キーワード５：ブロック外にＣＰＵのアドレスが命令フ
ェッチで変化した場合には、そのブロックの伸張作業を
継続するか中止するか。

【００７０】キーワード６：バッファメモリの再利用の
ための付加情報として、伸張された命令コードが格納済
みであるか否かを示すレジスタとして、アドレス毎に有
効ビットを設けるか、どのバッファメモリ内アドレスま
で格納が完了しているかを示すレジスタをブロック毎に
設けるか、あるいはブロックの最終アドレスまで格納が
完了していることを示すレジスタをブロック毎に設ける
か。

【００７１】キーワード７：伸張が最終アドレスまで完
了していない場合は、先行して伸張作業を開始するか、
要求があるまで放置するか。

【００７２】上記キーワードは、命令コード変換装置３
をプログラムメモリ（外部メモリでも内蔵メモリでもよ
い）１をアクセスするメモリインタフェース２とＣＰＵ
４との間に置いたものであったが、他の変形例として、
命令コード変換装置３を命令キャッシュをアクセスする
命令キャッシュインタフェースとＣＰＵ４との間に置く
場合も実施できる。図１において、プログラムメモリ１
を命令キャッシュ、メモリインタフェース１を命令キャ
ッシュインタフェースと置き換えた場合である。

【００７３】内蔵プログラムメモリや命令キャッシュメ
モリを対象とする場合は、そのメモリインタフェースは
バンド幅を上げる、すなわち一度に複数の圧縮命令コー
ドを読み出せるようにすることで伸張の際のメモリの読
み出しにかかる時間を短縮できるので、より伸張作業時
間を大きく削減できる。

【００７４】外部プログラムメモリを対象とする場合に
おいて、命令キャッシュのリフィルサイズとバッファメ
モリのサイズを合わせると、ブロックの途中にある圧縮
命令コードの伸張の際に、必ずブロックの先頭アドレス
からＣＰＵが命令フェッチ要求するので、伸張の際のメ
モリの読み出しペナルティが命令キャッシュのリフィル
で隠れる。

【００７５】また、専用のバッファメモリではなく、二
次キャッシュあるいは一次キャッシュをバッファメモリ
の代わりに使用するようにすれば、コスト／命令フェッ
チ時間の点でさらに有利となる。

【００７６】図１０に示す構成では、１６ビットの圧縮
命令コードあたり、１つの３２ビットのＣＰＵ命令コー
ドに伸張する場合を説明した。コード効率をさらに上げ
るには、１６ビットの圧縮命令コードあたり、１を越え
るＣＰＵ命令コードに伸張する。ＣＰＵアドレスとメモ
リアドレスの関連づけの単純化を維持して、１を越える
ＣＰＵ命令コードに伸張するには、サブルーチンコール
を利用するのがよい。例えば３２ビット長の１つの圧縮
命令コードから４つのＣＰＵ命令コードを伸張したい場
合は、サブルーチンコール命令とリターン命令を追加し
た６つのＣＰＵ命令コードに伸張する。サブルーチンは
ある限られたアドレス空間（命令コード変換装置が占有
する予約領域とする）を使用する。

【００７７】具体的な例として、図１６に示すように、
プログラムメモリ１のビットセット処理を行う圧縮命令
コードからサブルーチンコール命令＋ロード命令＋オア
命令＋リターン命令＋ストア命令の５つのＣＰＵ命令に
伸張する。最初の２つの命令（コール命令およびロード
命令）は３２ビットの圧縮命令コードの置かれていたア
ドレスに相当するバッファメモリに格納し、残る３命令
はコールされたアドレスＸ番地から始まる３ワードのサ
ブルーチン用メモリ（ＲＯＭ）にあらかじめ格納してお
く。このＲＯＭは命令コード変換装置３内に置かれる。
アドレスＸは圧縮命令コードと１対１に対応させてお
く。１対１に対応させることで、サブルーチンが実行途
上に例外が検出された場合は、元の圧縮命令コードを読
み出さないで、ＲＯＭから再開するアドレスにある命令
コードを読み出してＣＰＵ４に返す。

【００７８】サブルーチン用メモリはＲＯＭでなくＲＡ
Ｍで構成されてもよい。サブルーチン用メモリの容量は
圧縮命令コードから展開される命令数分だけ最大必要と
なる。サブルーチン内で展開される命令が、単純な命令
コードならばＲＯＭでなくロジックで組んでもよい。例
えば前述のビットセット処理ならば、サブルーチンに置
かれる３つの命令コードは、（ａ）オア命令：セットし
たいビット位置にのみ１が立ち、残りが０となるイミデ
ィエイト（即値）を持つ命令コードとなり、この即値は
アドレスＸと１対１に対応するから簡単なロジックで構
成できる。アドレスＸのビット６〜４を即値と対応づけ
るとアドレスＸのビット６〜４が０００（２進数）の
時、即値は０００００００００００００００１（２進
数）とする。即値以外の命令コードフィールドはオア命
令として固定の値となる。例えばある命令コードの場合
には、即値以外は００１１０１００００１００００１
（２進数）となる。（ｂ）ストア命令：セットしたいメ
モリのアドレスを指定するためのオフセット値とベース
レジスタ番号が上記（ａ）と同様、アドレスＸに対応づ
けられていれば簡単なロジックで構成できる。図１６に
示す例ではベースレジスタはｒ０に限定している。
（ｃ）リターン命令：常に一定の命令コードなので、ア
ドレスＸから単純に生成される簡単なロジックで構成さ
れる。

【００７９】次に、この発明の実施形態をさらに詳細に
説明する。図１７は図１０に示す命令コード変換装置３
を具体的に構成したシステム全体の一実施形態を示す図
である。

【００８０】図１７において、この情報処理システム
は、複数の１６ビット固定長の圧縮命令コードＡ１、Ａ
２、Ａ３…および３２ビット固定長の非圧縮命令コード
Ｂ１、Ｂ２、Ｂ３…を格納したプログラムメモリ１（プ
ログラムメモリ１は１つでも複数でもよい）と、プログ
ラムメモリ１から命令コードを読み出すメモリインタフ
ェース２と、圧縮命令コードを非圧縮命令コードに変換
する命令コード変換装置３と、３２ビット固定長の命令
コードを実行できるＣＰＵ４とを備え、命令コード変換
装置３は、ＣＰＵ４から出力されるＣＰＵアドレスＣＡ
４をデコードして、圧縮命令コード領域か非圧縮命令コ
ード領域かを識別して領域判定信号Ｓ５を出力するアド
レスデコーダ５と、アドレスデコーダ５によってＣＰＵ
アドレスＣＡ４が圧縮命令コード領域であると判定され
た場合は、ＣＰＵアドレスＣＡ４を右へ１ビット（３２
ビット÷１６ビット÷２＝１ビット）シフトし、非圧縮
命令コード領域であると判定された場合には、ＣＰＵア
ドレスＣＡ４をそのままメモリインタフェース２に出力
するアドレスシフタ６と、メモリインタフェース２を介
してプログラムメモリ１から読み出された命令コードＡ
１、Ａ２、Ａ３…またはＢ１、Ｂ２、Ｂ３…をアドレス
デコーダ５のデコード結果（領域判定信号Ｓ５）に応じ
て圧縮命令コードである場合は、命令コードＡ１、Ａ
２、Ａ３…に対応する命令コードＣ１、Ｃ２、Ｃ３…に
変換して出力し、非圧縮命令コードである場合は、命令
コードＢ１、Ｂ２、Ｂ３…をそのまま出力する命令コー
ド変換回路７と、命令コード変換回路７で変換された命
令コードＣ１、Ｃ２、Ｃ３…を格納するバッファメモリ
８と、バッファメモリ８に格納される命令コードの変換
前の命令コードが置かれていたプログラムメモリ１のメ
モリアドレスの上位ビットを記憶するブロックアドレス
記憶レジスタ９と、バッファメモリ８の命令コード毎に
設けられた有効ビットと、アドレスシフタ６の出力アド
レスの上位ビットとブロックアドレス記憶レジスタ９に
記憶されたアドレスとを比較する比較回路１０と、バッ
ファメモリ８からアドレスシフタ６の出力アドレスに対
応したアドレス（アドレスシフタ６の出力アドレスの下
位６ビット）から読み出された命令コードＣ１、Ｃ２、
Ｃ３…と命令コードＢ１、Ｂ２、Ｂ３…とをアドレスデ
コーダ５のデコード結果に応じて選択する選択回路１１
と、アドレスシフタ６の出力アドレスの下位ビットに対
応した有効ビットの出力とアドレスデコーダ５のデコー
ド結果と比較回路１０の比較結果（一致信号Ｓ１０）と
ＣＰＵ４からのリード要求信号Ｓ４とから、メモリイン
タフェース２に対するメモリリード要求信号Ｓ１２を生
成するメモリリード要求制御回路１２と、アドレスデコ
ーダ５のデコード結果である領域判定信号Ｓ５とメモリ
リード要求制御回路１２の出力であるメモリリード要求
信号Ｓ１２と比較回路１０の出力である一致信号Ｓ１０
の値に応じて前記有効ビットの初期化、及びブロックア
ドレス記憶レジスタ９の書き込みを行う書き込み信号Ｓ
１３ａ、ならびにアドレスシフタ６の出力アドレスの下
位ビットに対応するバッファメモリ８の有効ビットの書
き込みを行う書き込み信号Ｓ１３ｂを生成する制御回路
１３とを備えて構成される。プログラムメモリ１には、
圧縮命令コードＡ１、Ａ２、Ａ３…が格納された領域と
非圧縮命令コードＢ１、Ｂ２、Ｂ３…が格納された領域
があり、ＣＰＵ４からのＣＰＵアドレスＣＡ４の値で区
分されている。

【００８１】次に、命令のフェッチから実行まてのシー
ケンスを、圧縮命令コード領域におけるアクセスのタイ
ミングチャートを示す図１８、ならびに非圧縮命令コー
ド領域におけるアクセスのタイミングチャートを示す図
１９を参照して説明する。

【００８２】例えばＣＰＵ４から命令フェッチのための
ＣＰＵアドレスＣＡ４は、３２ビット出力され、そのア
ドレス範囲が００００００００〜３ＦＦＦＦＦＦＦ（１
６進数）のときは圧縮命令コードを使い、これ以外の範
囲のときは非圧縮命令コードを使うものとする。図１７
に示すように、プログラムメモリ１の０００００９００
番地から圧縮命令コードＡ１、Ａ２、Ａ３、Ａ４…が、
４０００００００番地から非圧縮命令コードＢ１、Ｂ
２、Ｂ３…が、それぞれあらかじめ格納されているもの
とする。ＣＰＵ４から命令フェッチのためのＣＰＵアド
レスＣＡ４として、００００１２０４が出力された場合
は、アドレスデコーダ５は、ＣＰＵアドレスＣＡ４の値
が圧縮命令コード領域であることを判定し、アドレスシ
フタ６は、ＣＰＵアドレスＣＡ４を１ビット右にシフト
し、シフトしたアドレス０００００９０２をメモリイン
タフェース２に出力し、メモリインタフェース２はシフ
トされたアドレス０００００９０２をプログラムメモリ
１に与える。プログラムメモリ１の０００００９０２番
地から圧縮命令コードＡ２が読み出され、メモリインタ
フェース２が圧縮命令コードＡ２を取り込み、命令コー
ド変換回路７に渡す。ＣＰＵアドレスＣＡ４の値が圧縮
命令コード領域であるとアドレスデコーダ５が判定して
いるので、命令コード変換回路７は、圧縮命令コードＡ
２に対応する３２ビットの命令コードＣ２に変換する。
命令コードＣ２はＣＰＵ４に渡されて、ＣＰＵ４は命令
コードＣ２を実行する。

【００８３】ＣＰＵ４が命令コードＣ２を実行すると、
ＣＰＵアドレスＣＡ４を更新し、通常アドレス００００
１２０８が出力される。命令コードＣ２が分岐命令や例
外発生命令などプロクラムの流れを変える命令であった
場合は、その飛ひ先のアドレスが出力される。アドレス
００００１２０４のときと同様なシーケンスで、０００
０１２０８に対応するアドレスから読み出された圧縮命
令コードＡ３は、命令コードＣ３に変換されて実行され
る。

【００８４】次に、ＣＰＵ４がＣＰＵアドレスＣＡ４と
して、アドレス４０００００００を出力した場合を説明
する。アドレスデコーダ５は、ＣＰＵアドレスＣＡ４の
値が非圧縮命令コード領域であることを判定し、アドレ
スシフタ６は、ＣＰＵアドレスＣＡ４をシフトせず、ア
ドレス４０００００００のままメモリインタフェース２
に出力し、メモリインタフェース２はアドレス４０００
００００をプログラムメモリ１に与える。プログラムメ
モリ１のアドレス４０００００００番地から非圧縮命令
コードＢ１が読み出され、メモリインタフェース２が取
り込み、命令コード変換回路７に渡す。アドレス４００
０００００は、アドレスデコーダ５により非圧縮命令コ
ード領域と判定されているので、命令コード変換回路７
は、非圧縮命令コードＢ１を変換せず、そのままＣＰＵ
４に渡す。ＣＰＵ４は命令コードＢ１を実行する。

【００８５】命令コードＢ１が分岐命令などプログラム
の流れを変える命令でなけれは、ＣＰＵ４はＣＰＵアド
レスＣＡ４をアドレス４０００００００から＋４した４
００００００４を出力する。アドレス４０００００００
のときと同様なシーケンスで非圧縮命令コードＢ２が読
み出され、ＣＰＵ４に変換されずに渡されて実行され
る。このようにＣＰＵ４は、既存の命令セットてある命
令コードＣ１、Ｃ２、Ｃ３…あるいはＢ１、Ｂ２、Ｂ３
…しか受け取らないため、圧縮命令コードＡ１、Ａ２、
Ａ３の追加によって、ＣＰＵ４を改変する必要は全くな
い。

【００８６】ブロックアドレス記憶レジスタ９は、アド
レスシフタ６の出力であるメモリアドレスＭＡ６の代わ
りにＣＰＵアドレスＣＡ４を記憶させてもよい。この場
合には、比較回路１０は、ブロックアドレス記憶レジス
タ９の出力のブロックアドレスＢＡ９とＣＰＵアドレス
ＣＡ４の上位ビットとを比較するように変える。

【００８７】選択回路１１は、バッファメモリ８から読
み出された命令コードＯＣ８と命令コード変換回路７か
ら出力される命令コードＯＣ７とをアドレスデコーダ５
の出力の領域判定信号Ｓ５で選択するマルチプレクサで
構成してもよい。また、メモリリード要求制御回路１２
の出力であるメモリリード要求信号Ｓ１２に応じて図２
０に示すようにマルチプレクサで構成してもよい。

【００８８】バッファメモリ８は、命令コード変換され
た命令コードが格納されている場合に、再度プログラム
メモリ１から圧縮命令コードＡ１、Ａ２、Ａ３…を読み
出さず、バッファメモリ８から読み出すことで、命令コ
ードＣ１、Ｃ２、Ｃ３…をＣＰＵ４に速やかに返すこと
を目的とする。バッファメモリ８にＣＰＵ４から要求さ
れた命令コードが格納済みであるかを判断するため、プ
ログラムメモリ１はあるサイズ（例えば１６ビット長の
命令で３２命令分）のブロックに分割され、そのブロッ
クのアドレスの上位ビット（この実施形態では３２ビッ
ト−６ビット＝２６ビット）をブロックアドレス記憶レ
ジスタ９に格納する。格納するか否かは、まず格納前に
ブロックアドレス記憶レジスタ９の出力であるブロック
アドレスＢＡ９とアドレスシフタ６の出力のメモリアド
レスＭＡ６の上位ビットとを比較回路１０で比較し、不
一致ならばブロックアドレス記憶レジスタ９にブロック
のアドレスの上位ビットを格納するとともに有効ビット
の内アドレスシフタ６の出力のメモリアドレスＭＡ６の
下位ビット（この実施形態では６ビット）で指定される
ビットを“１”に、他のビットをすべて“０”に設定す
る。なお、ブロックアドレス記憶レジスタ９と有効ビッ
トの書き込みはメモリインタフェース２を介して命令コ
ードを読み出して変換を行い、バッファメモリ８へ書き
込む際に行う。一方、一致ならば、ブロックアドレス記
憶レジスタ９への格納は行っても行わなくともよいが、
有効ビットは以下のように処理する。有効ビットが既に
“１”になっている場合は、バッファメモリ８に変換後
の命令コードが格納されているからメモリインタフェー
ス２へはメモリリード要求を行わず、バッファメモリ８
からアドレスシフタ６の出力のメモリアドレスＭＡ６の
下位ビットで指定されるアドレスから命令コードを読み
出し、ＣＰＵ４に渡す。なお、処理時間の短縮を図るた
めに有効ビットのチェックと同時にバッファメモリ８の
読み出しを開始する。有効ビットが“０”ならばバッフ
ァメモリ８から読み出した命令コードは捨てる。一方、
有効ビットが“０”の場合には、メモリインタフェース
２に対してメモリリード要求を行い、メモリインタフェ
ース２を介して読み込まれた命令コードが変換され、バ
ッファメモリ８に書き込む際に、有効ビットを“１”に
書き換える。

【００８９】上記実施形態において、コード効率をさら
に上げるため、命令コード変換装置３によって圧縮命令
コードを使用する領域をプログラマブルに設定てきる１
つ以上の領域設定用レジスタを追加して、非圧縮命令コ
ードで格納されるメモリ領域と圧縮命令コードで格納さ
れるメモリ領域を連続させるようにしてもよい。この場
合には、アドレスデコーダ５はアドレス０００００００
０から３ＦＦＦＦＦＦＦの固定アドレス空間のデコード
ではなく、上記領域設定レジスタの内容とＣＰＵアドレ
スＣＡ４とを比較するデコードとなる。

【００９０】なお、初期化プログラムが圧縮命令コード
を使えないようにするには、上記領域設定レジスタのデ
フォルト値を、リセットハンドラプログラム領域を含ま
ないようにするか、あるいは別の初期化用レジスタを追
加し、この初期化用レジスタの内容で圧縮命令コードの
許可／禁止を行い、かつ圧縮命令コード許可レジスタの
初期値を“禁止”に設定する。ＣＰＵ４がデバツグモー
ドの際は、上記圧縮命令コード許可レジスタによって圧
縮命令コードの禁止を行い、かつプログラムメモリ１に
は圧縮前の命令コードを置くことで、デバッグ装置やデ
バッガは既存のものを流用することが可能となる。

【００９１】プログラムメモリ１に圧縮命令コードを置
いてデバッグする際には、デバッガの負担を軽減するた
めに、圧縮前の命令コードをＣＰＵ４を使ってプログラ
ムメモリ１に書き込む際、命令コード変換装置３に圧縮
処理（すなわち、与えられた命令コードを命令コードを
圧縮命令コードに変換する）を行う命令コード逆変換回
路を付加してもよい。

【００９２】次に、先の実施形態に対してさらにコード
効率を上げるため、図１７に示す構成の命令コード変換
装置３の構成を変え、圧縮命令コードとして１６ビット
固定長ではなく、１６ビット／３２ビットの可変長を導
入した実施形態を、新たな命令コード変換装置３０の構
成を含むシステム全体の構成を示す図２１及び図２２を
参照して説明する。なお、図２１に示す構成と図２２に
示す構成は、※１、※２で示す箇所で連結されているも
のとする。

【００９３】３２ビット長の圧縮命令コードは、上位１
６ビットＩＨ１、ＩＨ２、ＩＨ３、…と下位１６ビット
ＩＬ１、ＩＬ２、ＩＬ３…から構成されているものとす
る。ＩＨ１とＩＬ１がペアとなって１つの３２ビット長
の命令コードとなる。また、３２ビット長の圧縮命令コ
ードに対応するＣＰＵ４の命令コードペア（３２ビット
×２命令）はＤＨ１／ＤＬ１、ＤＨ２／ＤＬ２、ＤＨ３
／ＤＬ３…とする。１６ビット長の圧縮命令コードＡ
１、Ａ２、Ａ３…に対応するＣＰＵ４の命令コードは、
前記実施形態と同様の命令コードＣ１、Ｃ２、Ｃ３…と
する。圧縮命令コードは、３２ビット長の上位１６ビッ
トのコードの上位６ビット、または１６ビット長のコー
ドの上位６ビットを使ってビット長が識別できるものと
する。例えば上位６ビットが００００００〜００００１
１，０１００１１（２進数）の場合は３２ビット長、０
００１００〜０１００１０，０１１０００の場合は１６
ビット長とする。命令コード例は、前述した図５に示
す。

【００９４】プログラムメモリ１の圧縮命令コード領域
は、例えば１６ビット長で３２命令単位のブロックに分
割され、３２ビット長の圧縮命令コードがブロックをま
たがないよう、またデータがブロック内に置かれないよ
う前述した圧縮ソフトウエアによりオブジェクトが生成
され、プログラムメモリ１にあらかじめ格納されている
ものとする。この実施形態の命令コード変換装置３０
は、前述した実施形態の命令コード変換装置３に比べ
て、１つのバッファメモリ８に代えて２つのバッファメ
モリ８ａ、８ｂとし、１つのブロックアドレス記憶レジ
スタ９に代えて２つのブロックアドレス記憶レジスタ９
ａ、９ｂとし、メモリインタフェース２に与えるアドレ
スＭＡ１４を生成するアドレスジェネレータ１４と、上
位コード記憶レジスタ１６ａ、１６ｂの内容をバッファ
メモリ使用指定レジスタ２７の出力Ｓ２７で選択する選
択回路１７、コード長記憶レジスタ１９ａ、１９ｂの内
容をバッファメモリ使用指定レジスタ２７の出力Ｓ２７
で選択する選択回路２０、バッファメモリ８ａ、８ｂの
内容をバッファメモリ使用指定レジスタ２７の出力Ｓ２
７で選択する選択回路２２、上位コード記憶レジスタ１
６ａ、１６ｂの書き込み信号Ｓ１５ａ、Ｓ１５ｂを生成
する制御回路１５、選択回路１１の選択信号Ｓ２１を生
成する制御回路２１、有効アドレス記憶レジスタ２４
ａ、２４ｂのリセット信号Ｓ２３ａ、Ｓ２３ｂ、及びカ
ウントアップ信号Ｓ２３ｃ、Ｓ２３ｄとアドレスジェネ
レータ１４のカウントアップ信号Ｓ２３ｅとを生成する
制御回路２３、有効アドレス記憶レジスタ２４ａ、２４
ｂの内容ＳＡ２４ａ、ＳＡ２４ｂをバッファメモリ使用
指定レジスタ２７の出力Ｓ２７で選択する選択回路２
５、選択回路２５の出力Ａ２５とアドレスシフタ６の出
力アドレスＭＡ６の下位ビットとを大小比較する比較回
路２６、ブロックアドレス記憶レジスタ９ａ、９ｂの内
容アドレスＢＡ９ａ，ＢＡ９ｂとアドレスＭＡ６の上位
ビットとが一致しているかをチェックする比較回路１０
ａ、１０ｂ、メモリインタフェース２を介して読み込ま
れた命令コードＯＣ２が３２ビット長の圧縮命令コード
の上位１６ビットであった場合にこれを記憶する上位コ
ード記憶レジスタ１６ａ、１６ｂ、メモリインタフェー
ス２を介して読み込まれた命令コードＯＣ２が１６ビッ
ト長の圧縮命令コードか３２ビット長の圧縮命令コード
かを検出するコード長検出回路１８、メモリインタフェ
ース２を介して読み込まれた命令コードＯＣ２が１６ビ
ット長の圧縮命令コードか３２ビット長の圧縮命令コー
ドかを記憶するコード長記憶レジスタ１９ａ、１９ｂ、
バツファメモリ８ａ、８ｂのどこまでコード変換されて
格納されているかを示す有効アドレス記憶レジスタ２４
ａ、２４ｂ、どのバッファメモリ８ａ、８ｂを次回使用
するかを記憶するバッファメモリ使用指定レジスタ２７
を備えて構成される。

【００９５】プログラムメモリ１の圧縮命令コード領域
は、１６ビット×３２命令＝５１２ビット（６４バイ
ト）単位のブロックに分割されているので、バッファメ
モリ８ａ、８ｂのサイズは、それぞれ３２ビット×３２
命令＝１０２４ビット（１２８バイ卜）となる。有効ア
ドレス記憶レシスタ２４ａ、２４ｂは、例えばその値が
“０”のときはバッファメモリ８ａ、８ｂに有効な（コ
ード変換済み）の命令コードか格納されていないことを
示し、１命令コードがバッファメモリ８ａ、８ｂに格納
される毎に前記カウントアップ信号Ｓ２３ｃ、Ｓ２３ｄ
によって＋２される。したがって、１ブロック分３２命
令がすべて格納されると、３２×２＝６４（１０進数）
が有効アドレス記憶レシスタ２４ａ、２４ｂにセットさ
れる。バッファメモリ使用指定レジスタ２７の内容が、
例えば“０”のときバッファメモリ８ａ、ブロックアド
レス記憶レシスタ９ａ、有効アドレス記憶レジスタ２４
ａ、コード長記憶レジスタ１９ａが選択されるものとす
る。

【００９６】次に、命令コードの読み出しからＣＰＵ４
による命令実行のシーケンスを説明する。

【００９７】ＣＰＵ４が圧縮命令コードを格納した領域
のプログラムメモリ１をアクセスしようとすると、ＣＰ
Ｕ４からのＣＰＵアドレスＣＡ４からアドレスデコーダ
５によって圧縮命令コード領域であると判定されると、
アドレスシフタ６によってＣＰＵアドレスＣＡ４を右に
１ビットシフトしたアドレスＭＡ６を出力する。バッフ
ァメモリ８ａ、８ｂのサイズに対応したブロックの上位
アドレスとなる前記アドレスＭＡ６の上位ビット（この
例では３２ビット−６ビット＝２６ビット）が、各バッ
ファメモリ８ａ、８ｂに対応するブロックアドレス記憶
レジスタ９ａ、９ｂの内容と一致しているか否かがチェ
ックされる。一致していた場合は、一致した方のバッフ
ァメモリ側の有効アドレス記憶レジスタ２４ａ、２４ｂ
の内容をチェックし、有効アドレス記憶レジスタ２４
ａ、２４ｂの内容が“０”の場合、あるいはブロツクア
ドレス記憶レジスタ９ａ、９ｂがともに不一致の場合
は、前記ブロックの先頭アドレスから圧縮命令コードを
読み出すべく、アドレスジェネレータ１４の出力である
メモリアドレスＭＡ１４を前記ブロックの先頭アドレス
に設定し、メモリインタフェース２に前記ブロックの先
頭アドレスを与え、プログラムメモリ１から圧縮命令コ
ードＩＨ１、ＩＨ２、ＩＨ３…、あるいは圧縮命令コー
ドＡ１、Ａ２、Ａ３…を読み込む。

【００９８】バッファメモリ使用指定レジスタ２７の内
容で選ばれたブロツクアドレス記憶レジスタ９ａ、９ｂ
のいずれかに、前記ブロックの先頭アドレスを書き込む
とともに、バッファメモリ使用指定レジスタ２７の内容
で選ばれた有効アドレス記憶レジスタ２４ａ、２４ｂの
いずれかを“０”にクリアする。読み込まれた圧縮命令
コードの上位６ビットをコード長検出回路１８で１６ビ
ット長か３２ビット長かを判定し、バッファメモリ使用
指定レジスタ２７の内容て選ばれたコード長記憶レジス
タ１９ａ、１９ｂに判定結果をセットする。判定結果
は、例えば１６ビット長のときは００（２進数）、３２
ビット長のときは１０（２進数）とする。コード長記憶
レジスタ１９ａ、１９ｂは、１６ビット長の命令コード
を処理中が“００”、３２ビット長の命令コードの上位
１６ビットを処理中が“１０”、下位１６ビットの処理
中が“１１”となるものとする。

【００９９】１６ビット長の圧縮命令コード（Ａ１、Ａ
２、Ａ３…）であった場合は、直ちに命令コード変換回
路７でコード変換され、バッファメモリ使用指定レジス
タ２７の内容で選ばれたバッファメモリ８ａ、８ｂのい
ずれかに格納される。格納されると、バッファ使用レジ
スタ２７て選ばれた有効アドレス記憶レジスタ２４ａ、
２４ｂのいずれかは＋２される。３２ビット長の圧縮命
令コード（ＩＨ１、ＩＨ２、ＩＨ３…）であった場合に
は、バッファメモリ使用指定レジスタ２７の内容で選ば
れた上位コード記憶レジスタ１６ａ、１６ｂのいずれか
に上位コード（ＩＨ１、ＩＨ２、ＩＨ３…）を記憶し、
またバッファメモリ使用指定レジスタ２７の内容で選ば
れたコード長記憶レシスタ１９ａ、１９ｂの内容を“０
０”から“１０”に更新するとともに、下位１６ビット
分の命令コードを読み出すために、ブロック先頭アドレ
スに＋２したアドレスをアドレスジェネレータ１４によ
って生成し、メモリインタフェース２を介してプログラ
ムメモリ１をアクセスする。プログラムメモリ１から下
位１６ビットの圧縮命令コード（ＩＬ１、ＩＬ２、ＩＬ
３…）を読み出し、命令コード変換回路７に与える。

【０１００】命令コード変換回路７は、先に読み出した
上位１６ビットの命令コードと後で読み出した下位１６
ビットの命令コードを連結した３２ビットの圧縮命令コ
ードを、少なくとも２つの３２ビット長のＣＰＵ命令コ
ード（命令コードペアＤＨ１／ＤＬ１、ＤＨ２／ＤＬ
２、ＤＨ３／ＤＬ３…の中から選択される）に変換し、
バッファメモリ使用指定レジスタ２７の内容で選ばれた
バッファメモリ８ａ、８ｂの２ワードに格納する。格納
とともにバッファ使用レジスタ２７て選はれた有効アド
レス記憶レジスタ２４ａ、２４ｂのいずれかは＋４され
る。

【０１０１】ＣＰＵ４が命令フェッチのために要求した
アドレスを右に１ビットシフトしたアドレスの下位６ビ
ット値（バッファメモリ８ａ、８ｂのサイズが３２命令
分であるため）と、バッファメモリ使用指定レジスタ２
７て選ばれた有効アドレス記憶レジスタ２４ａ、２４ｂ
の内容との比較を比較回路２６が行い、６ビット値がバ
ッファメモリ使用指定レジスタ２７の内容で選ばれた有
効アドレス記憶レジスタ２４ａ、２４ｂの内容より小さ
くなるまで、アドレスジェネレータ１４は生成アドレス
を＋２づつ更新し、メモリインタフェース２を介してプ
ログラムメモリ１から圧縮命令コードの読み出し、命令
コード変換回路７による命令コードの変換、バッファメ
モリ８ａ、８ｂへの格納、有効アドレス記憶レジスタ２
４ａ、２４ｂの更新を繰り返し行う。

【０１０２】上記６ビットの値が有効アドレス記憶レジ
スタ２４ａ、２４ｂの内容より小さくなると、ＣＰＵ４
の要求した命令が読み込まれ、変換されてバッファメモ
リ８ａ、８ｂに格納されたこととなるので、直ちに変換
された命令コードを、命令コード変換回路７からＣＰＵ
４に渡し、実行させる。命令実行と並行して、１ブロッ
ク分の圧縮命令コードの読み出し、命令コード変換、バ
ッファメモリ８ａ、８ｂヘの格納を継続する。ＣＰＵ４
が命令を実行すると、ＣＰＵアドレスＣＡ４が更新され
る。ＣＰＵアドレスＣＡ４が命令コード変換途上あるい
は変換完了のブロック内のアドレスであるか否かを、Ｃ
ＰＵアドレスＣＡ４を右に１ビットシフトするアドレス
シフタ６の出力の上位ビット（下位６ビット以外のビッ
ト）と、ブロックアドレス記憶レジスタ９ａ、９ｂとを
比較して判断し、一致していればブロック内と判断さ
れ、バッファメモリ使用指定レジスタ２７の値を一致し
た方のバッファメモリ８ａ、８ｂ側を示す値にセットす
る。不一致ならばブロック外に飛び出したこととなり、
最後に使用したバッファメモリ８ａ、８ｂでない方のバ
ッファメモリ８ａ、８ｂ側を示す値として、バッファメ
モリ使用レシスタ２７を更新する。通常は、ＣＰＵ４が
実行する命令は、プログラムの流れが変わらないため、
ＣＰＵ４の要求する命令は既にバッファメモリ８ａ、８
ｂに格納されているコードが多く、格納済みであるコー
ドを有効アドレス記憶レジスタ２４ａ、２４ｂから判定
して、メモリインタフェース２にアクセス要求を出さず
に、すなわちプログラムメモリ１から再び圧縮命令コー
ドを読み出さず、バッファメモリ８ａ、８ｂからＣＰＵ
４に伸張された命令コードを返す。ＣＰＵ４が分岐命令
を実行したり、例外を検出すると、プロクラムの流れが
変わりブロック外に飛び出すことがある。ブロック外に
飛び出した場合には、飛び先の命令フェッチをすみやか
に始められるよう、変換途上のブロックの命令読み出し
／命令コード変換／バッファメモリ８ａ、８ｂへの格納
を直ちに中止させる。中止しても既に変換された命令コ
ードはバッファメモリ８ａ、８ｂがオーバーライトされ
ない限り残っているので、再びこのブロックに戻ってき
た場合の伸張作業は途中から再開できるので、伸張にか
かる時間を短縮できる。この短縮をより効果的にするた
めに、バッファメモリとして、サブルーチン用、例外ル
ーチン用を追加してもよい。本実施例ては、これらのバ
ッファモリは省略しているが、バッファメモリは少なく
とも６ブロック分あることが望ましい。

【０１０３】命令コード変換回路７は、３２ビット長の
圧縮命令コードの変換に際し、一方をＮＯＰ命令コード
する場合、上位１６ビットＩＨ１、ＩＨ２、ＩＨ３…で
あることを、上位１６ビットコードの一部ビットから認
識すると、命令コード変換回路７はＮＯＰ命令コードを
発生し、バッファメモリ８ａ、８ｂに格納する。後続の
３２ビット長の圧縮命令コードの下位１６ビットＩＬ
１、ＩＬ２、ＩＬ３をプログラムメモリ１から読み出
し、命令コードＤＬ１、ＤＬ２、ＤＬ３…にコード変換
し、バッファメモリ８ａ、８ｂに格納する。例えばプロ
グラムメモリ１の２番地、４番地に、３２ビット長の圧
縮命令コードの上位１６ビットＩＨ１、下位１６ビット
ＩＬ１が格納されていたとすると、バッファメモリ８
ａ、８ｂの４番地にＮＯＰ命令コードを、８番地に命令
コードＤＬ１を格納する。

【０１０４】なお、ＮＯＰ命令コードと命令コードＤＬ
１とを逆にバッファメモリ８ａ、８ｂに格納してもよ
い。すなわちＮＯＰから実行されてもよいし、ＮＯＰが
後で実行されてもよい。この選択はＣＰＵ４のアーキテ
クチャで決めればよい。また、前後の命令との関係で、
動的にＮＯＰ命令コードを先に実行するように変換した
り、後に実行するように変換してもよい。また、３２ビ
ット長の圧縮命令コードによっては、一方をＮＯＰに伸
張するのてはなく、２つの３２ビット長のＣＰＵ命令コ
ードＤＨ１、ＤＬ１に伸張することで、さらにコード効
率を上けることが可能となる。

【０１０５】上記実施形態では、３２ビット長の命令コ
ードは、ブロック境界をまたがないようオブジェクト生
成の際に制約を持たせることを前提とした実施形態を説
明したが、この発明のさらに他の実施形態として、ブロ
ックに対応したプログラムメモリにブロックに格納され
ている命令が１６ビット長なのか３２ビット長なのか表
す情報をプログラムとは別に持たせてもよい。この場合
には、ブロック境界をまたぐことも可能である。例えば
１６ビット長ならば“０”、３２ビット長の上位１６ビ
ットならば同じく“０”、下位１６ビットならば“１”
とする３２ビットの情報をプログラムメモリにおいて、
伸張に先立ち、この情報を読み出せば、ブロック境界で
３２ビット長のコードがまたいでいる場合に、そのブロ
ックの先頭の情報が“１”となっているので認識でき
る。また、例外からの復帰で３２ビット長のコードの下
位１６ビットから再開しようとしていることも情報が
“１”となっていることから認識でき、直前のアドレス
から３２ビット長の上位１６ビットを読み出せばよいこ
とがわかり、ブロックの先頭から読み出すというペナル
ティはなくなる。ただし、３２命令（１６ビット×３２
命令＝６４バイト）毎に３２ビット（４バイト分）プロ
グラムメモリを消費する。すなわち、元々３２ビット×
３２命令＝１２８バイトがワースト４バイト増えた１３
２バイト、ベスト６４バイト＋４バイト＝６８バイトと
なる。

【０１０６】この情報ペナルティをさらに低減するた
め、１６ビット長なら００又は０１、３２ビット長の上
位１６ビットは１０、下位１６ビットは１１と各２ビッ
ト化した情報とし、かつ１６ビット長と３２ビット長の
オペコードを同一のものを使うことができる（１６ビッ
ト長か３２ビット長かの区別は、この２ビットの情報で
行うことができるため）ことを利用して、１６ビット長
の命令を増やし、ほとんど１６ビット長の命令コードに
オブジェクトが生成できれば、プログラムはブロックあ
たり６４バイト＋８バイト＝７２バイトに近づく。した
がって、７２／１２８＝５６．２５％ピークのコード効
率が得られる。

【０１０７】前記命令コードのビット長を表す情報を命
令コードの一部ととらえると、前述の「どの位置でもビ
ット長を識別できるエンコード方式」（図７参照）に相
当する。

【０１０８】このように、上記実施形態においては、Ｃ
ＰＵアドレスとプログラムメモリアドレスとの対応を単
純化することで、アドレス変換のためのインデックステ
ーブルなとを持つ必要はなく、単純に右へ１ビットシフ
トするだけてあるため、コスト／伸張時間の点において
優れている。また、シフト回路は、マルチプレクサで構
成可能で、そのアドレス変換は１ｎｓ未満となり、一方
従来のインデックステーブルの場合にはメモリの種類に
もよるが、数ｎｓから数百ｎｓかかることになる。

【０１０９】さらに、ＣＰＵが応用されるシステムによ
ってプログラムは異なるため、多用される命令コードも
異なり、本発明は、ＣＰＵの外部で命令コードを変換す
るので、応用システムに合わせて異なる圧縮命令セット
を用意することも、ＣＰＵを改変するよりはるかに容易
に、よりコード効率の高い命令セットをインプリメント
できる。

【０１１０】命令コード変換装置３、３０の命令コード
変換装置７に、コード変換テーブルメモリを付加し、こ
のメモリに予め圧縮前の命令コードと圧縮後の命令コー
ドの対応情報を書き込んでおき（例えば、このメモリが
マスクＲＯＭであった場合は、マスクＲＯＭの製造工程
で書き込み、ＳＲＡＭやフリップフロップなど書き換え
できる場合は、ＣＰＵ４からデータとして書き込めるよ
うにしておき、圧縮命令コード実行に先立って書き込み
を行う）、伸張の際、一部又はすべての圧縮コードをこ
のメモリに書き込まれた対応情報に基づき命令コード変
換を行う。このような構成をとることで、プログラムに
応じて最も多用される命令コードをより短い圧縮命令コ
ードに割り当てることが可能となり、よりコード効率を
改善することが容易に実現できる。

【０１１１】また、実行時間よりもコード効率を上げて
プログラムメモリ容量を削減することができる。このよ
うな削減が要求される応用システムとして、例えばＣＰ
Ｕチップの扱うことができるプログラムメモリ空間を越
える容量を必要とする応用システムに好適である。例え
ばＣＰＵは３２ビットのプログラムアドレスを持つがＣ
ＰＵチップとしては２８ビット分しか外部にアドレスを
出力しない場合に、２８ビット分のアドレス空間を越え
たプログラムが必要な応用で、圧縮することで２８ビッ
ト分のアドレス空間に収まる場合などである。

【０１１２】また、プログラムメモリにコストの高いメ
モリを使用する応用システムでは、メモリコストを削減
することによりシステム全体のコストを削減できる。コ
ード効率の向上により、プログラムメモリチップの個数
が削減され、応用システムのコストが低減でき、プログ
ラムメモリチップ自身のコストだけでなく、アセンブリ
／テスト／基板／配線などのコストも削減できる。さら
に、コード効率の向上により、プログラムメモリチップ
が減少し、応用システムの実装容積が削減できる。内蔵
プログラムメモリの場合には、ＣＰＵチップに内蔵プロ
グラムメモリ容量を越えることは回避され、内蔵プログ
ラムメモリ容量が低減され、チップサイズは縮小可能と
なり、パッケージの小型化も可能となる。また、チップ
サイズの縮小により信頼性／性能を向上させることもで
きる。

【０１１３】一方、プログラムメモリとのバス幅に制約
があるが、実行時間は上げたいというような応用システ
ムに好適である。例えば１６ビットバスでプログラムメ
モリに接続されたシステムにおいて、非圧縮命令コード
が３２ビット長である場合は、３２ビットの命令コード
を読み出すのに２回のバスサイクルがかかる。圧縮命令
コードを１６ビット長にすれば１回のバスサイクルで読
み出させるので、実行時間が短縮できる。

【０１１４】

【発明の効果】以上説明したように、この発明によれ
ば、ＣＰＵを新規設計／改変することなく、命令の追加
を実現してコード効率を向上させ、命令を格納するプロ
グラムメモリの容量を削減できる命令コード変換装置、
命令コード生成方法ならびに情報処理システムを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る情報処理システムの
構成を示す図である。

【図２】ＣＰＵアドレスとプログラムメモリとのアドレ
ス対応関係を示す図である。

【図３】ＣＰＵアドレスとプログラムメモリとのアドレ
ス対応関係を示す図である。

【図４】圧縮命令コードの例を示す図である。

【図５】命令コードの一例を示す図である。

【図６】命令コードの圧縮手順を示す図である。

【図７】命令コードのエンコード方式を示す図である。

【図８】プログラムメモリにおける例外復帰後の再開を
実行する際の格納例を示す図である。

【図９】ブロック概念の有無における、プログラムメモ
リにおける例外復帰後の再開を実行する際の格納例を示
す図である。

【図１０】本発明の一実施形態に係る情報処理システム
の構成を示す図である。

【図１１】プログラムメモリとバッファメモリとの対応
関係を示す図である。

【図１２】図１１におけるブロック境界の制約を示す図
である。

【図１３】バッファメモリと付加情報レジスタ群との対
応関係を示す図である。

【図１４】アドレス空間の分割とバッファメモリとの関
係を示す図である。

【図１５】本発明のキーワードの組み合わせを示す図で
ある。

【図１６】サブルーチン用メモリに展開される圧縮命令
コードの一例を示す図である。

【図１７】本発明の一実施形態に係る情報処理システム
の構成を示す図である。

【図１８】図１７に示すシステムの一タイミングチャー
トを示す図である。

【図１９】図１７に示すシステムの他のタイミングチャ
ートを示す図である。

【図２０】図１７に示す選択回路１１をマルチプレクサ
で構成した場合の選択例を示す図である。

【図２１】本発明の他の実施形態に係る情報処理システ
ムの構成を示す図である。

【図２２】本発明の他の実施形態に係る情報処理システ
ムの構成を示す図である。

【図２３】従来のコード効率を上げる方法におけるアド
レスの対応関係を示す図である。

【符号の説明】

１ プログラムメモリ ２ メモリインタフェース ３ 命令コード変換装置 ４ ＣＰＵ ５ アドレスデコーダ ６ アドレスシフタ ７ 命令コード変換回路 ８，８ａ，８ｂ バッファメモリ ９，９ａ，９ｂ ブロックアドレス記憶レジスタ １０，１０ａ，１０ｂ，２６ 比較回路 １１，１７，２０，２２，２５ 選択回路 １２ メモリリード要求制御回路 １３，１５，２１，２３ 制御回路 １４ アドレスジェネレータ １６ａ、１６ｂ 上位コード記憶レジスタ １８ コード長検出回路 １９ａ、１９ｂ コード長記憶レジスタ ２４ａ、２４ｂ 有効アドレス記憶レジスタ ２７ バッファメモリ使用指定レジスタ

フロントページの続き (72)発明者 板谷 博史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 斉藤 智隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B033 AA06 AA07 BB03 BE06 CA01 DC08

Claims (7)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる第１のアドレスをシ
   フト操作することにより、圧縮命令コードをアクセスす
   る第２のアドレスを生成するアドレス生成回路と、 前記第２のアドレスにしたがってアクセスされた前記圧
   縮命令コードを受けて、前記圧縮命令コードを該圧縮命
   令コードに対応した非圧縮命令コードに伸張変換する命
   令コード変換回路とを有することを特徴とする命令コー
   ド変換装置。
2. 【請求項２】 外部から与えられる第１のアドレスでア
   クセスするアドレス空間が、圧縮命令格納領域又は非圧
   縮命令格納領域であるかを識別する識別手段と、前記識
   別手段の結果に基づいて、前記圧縮命令格納領域又は前
   記非圧縮命令格納領域にアクセスする第２のアドレスを
   生成するアドレス生成手段とを備えたアドレス生成回路
   と、 前記アドレス生成回路の結果に基づいて、前記アドレス
   空間の命令コードを、前記圧縮命令格納領域である場合
   には伸張変換し、あるいは前記非圧縮命令格納領域であ
   る場合には無変換する命令コード変換回路とを有するこ
   とを特徴とする命令コード変換装置。
3. 【請求項３】 前記圧縮命令コードは、ｍビット固定
   長、又はｍビット／ｎ（ｎ≧ｍ）ビット可変長とし、前
   記非圧縮命令コードはｎビット固定長とすることを特徴
   とする請求項１又は２記載の命令コード変換装置。
4. 【請求項４】 前記命令コード変換回路により伸張変換
   された非圧縮命令コードを格納するバッファメモリと、 前記第１のアドレス又は第２のアドレスを格納するブロ
   ックアドレス記憶レジスタと、 前記第１又は第２のアドレスと、前記ブロックアドレス
   記憶レジスタに格納されたアドレスを比較する比較回路
   と、 前記比較回路の結果に基づいて、前記アドレスが一致の
   場合には前記バッファメモリに格納された非圧縮命令コ
   ードを選択し、あるいは不一致の場合には前記命令コー
   ド変換回路の非圧縮命令コードを直に又は前記バッファ
   メモリを介して選択する選択回路とを有することを特徴
   とする請求項１，２又は３記載の命令コード変換装置。
5. 【請求項５】 前記バッファメモリは、さらに格納内容
   の有効／無効を示す有効ビットを有し、 前記選択回路は、前記有効ビットが無効の場合かつ前記
   比較回路の結果が一致の場合は、前記命令コード変換回
   路の非圧縮命令コードを直に又は前記バッファメモリを
   介して選択することを特徴とする請求項４記載の命令コ
   ード変換装置。
6. 【請求項６】 圧縮命令コード、又は前記圧縮命令コー
   ド及び非圧縮命令コードを格納するメモリと、 前記メモリとの間で、前記圧縮命令コード又は前記非圧
   縮命令コードをアクセスするメモリインタフェースと、 前記請求項１，２，３，４又は５記載の命令コード変換
   装置と、 前記圧縮命令コード又は前記非圧縮命令コードをアクセ
   スするアドレスを出力し、前記メモリからアクセスされ
   た非圧縮命令コード、又は前記命令コード変換装置によ
   って得られた非圧縮命令コードを受けて実行するＣＰＵ
   とを有することを特徴とする情報処理システム。
7. 【請求項７】 ソースプログラムからサブセットの非圧
   縮命令で表現されたアセンブラソースプログラムを生成
   する第１のステップと、 前記第１のステップで生成されたアセンブラソースプロ
   グラムをリロケータブルオブジェクトに変換する第２の
   ステップと、 前記第２のステップで生成されたリロケータブルオブジ
   ェクトから非圧縮命令コードで記述されたアブソリュー
   トオブジェクトファイルを生成する第３のステップと、 前記第３のステップで生成されたアブソリュートオブジ
   ェクトファイルを、プログラムメモリの格納アドレスだ
   けをシフト操作し、圧縮命令コードで記述されたアブソ
   リュートオブジェクトファイルに変換して圧縮する第４
   のステップと、 前記第４のステップで圧縮されたファイルを、プログラ
   ムメモリに格納可能なオブジェクトプログラムに変換す
   る第５のステップとを有することを特徴とする命令コー
   ド作成方法。