JP2003091430A - 故障個所解析装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体プロセスの微細化、多層配線化に伴っ
て、困難となってきた半導体デバイスの故障個所の解析
を容易に行える故障個所解析装置及びその方法を提供す
る。 【解決手段】 故障個所を解析する機能ブロックを特定
する指定ビットを記憶するコードメモリ１と、故障個所
を解析する機能ブロックを動作させる命令を記憶するメ
モリ７と、コードメモリ１から読み出された指定ビット
に対応する機能ブロックの電源供給を制御し、メモリ７
から読み出された命令を実行させることで機能ブロック
の故障個所を解析させる電源供給回路１１,１４,１７を
備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体デバイス
の故障個所の解析を容易にする故障個所解析装置及びそ
の方法に関するものである。

【０００２】

【従来の技術】従来から行われている半導体デバイスの
故障個所の解析手法としては、発光解析による故障個所
の特定、ＥＢ（Ｅｌｅｃｔｒｏｎ ｂｅａｍ）テスター
による内部波形の観測などがある。前記発光解析とは、
ディジタル回路においてチップ動作が停止した状態にな
ると消費電流はほとんど流れなくなるのに対し、配線間
の短絡などの特定の故障が発生している場合には中間電
位のノードが発生し、前記故障発生個所において電流が
流れる場合があり、この電流が流れる個所で発光が観測
されるため、この発光を観測することで故障個所を特定
するようにしたものである。

【０００３】

【発明が解決しようとする課題】従来の半導体デバイス
の故障個所の解析は以上のように行われていたので、半
導体プロセスの微細化、多層配線化に伴ってリーク電流
が増加し故障個所の解析が困難になりつつあるという課
題があった。また、故障個所の解析手法を改善したもの
として、シミュレーションや解析用回路の導入などがあ
るが、解析時間や回路規模が増大するという課題があっ
た。

【０００４】この発明は、上記のような課題を解決する
ためになされたものであり、半導体デバイスの故障個所
の解析を容易にした故障個所解析装置及びその方法を得
ることを目的とする。

【０００５】

【課題を解決するための手段】この発明に係る故障個所
解析装置は、故障個所を解析する機能ブロックを特定す
る指定ビットを記憶する指定ビット記憶手段と、故障個
所を解析する機能ブロックを動作させる命令を記憶する
命令記憶手段と、指定ビット記憶手段から読み出された
指定ビットに対応する機能ブロックの電源供給を制御
し、命令記憶手段から読み出された命令により機能ブロ
ックの故障個所を解析させる機能ブロック電源制御手段
とを備えたものである。

【０００６】この発明に係る故障個所解析装置は、命令
記憶手段のアクセス先のアドレスを示すアドレス信号
を、指定ビット記憶手段のアクセス先のアドレスを示す
アドレス信号に変換するアドレス変換手段を備えたもの
である。

【０００７】この発明に係る故障個所解析装置は、指定
ビット記憶手段から指定ビットが読み出されなくなる
と、機能ブロック電源制御手段が所定時間経過後に機能
ブロックへの電源供給を遮断するものである。

【０００８】この発明に係る故障個所解析装置は、機能
ブロック電源制御手段が階段状立ち上がり波形及び階段
状立ち下り波形による過渡特性で電源の供給開始及び電
源の遮断を行うものである。

【０００９】この発明に係る故障個所解析装置は、指定
ビット記憶手段から読み出された指定ビットを機能ブロ
ック電源制御手段へ送信し、送信された指定ビットを機
能ブロック電源制御手段において受信するための通信手
段を備えたものである。

【００１０】この発明に係る故障個所解析方法は、故障
個所を解析する機能ブロックを特定する指定ビットを指
定ビット記憶手段に記憶する指定ビット設定ステップ
と、機能ブロックを動作させる命令を記憶した命令記憶
手段の命令を記憶したアドレスを含むアドレス領域にア
クセスする命令読み出しステップと、命令記憶手段のア
ドレス領域へのアクセスに同期させて指定ビットが記憶
されている指定ビット記憶手段のアドレス領域へのアク
セスを行う指定ビット読み出しステップと、指定ビット
記憶手段から読み出した指定ビットに対応する機能ブロ
ックの電源供給を制御する電源供給ステップと、命令記
憶手段から命令が読み出されると電源供給が制御された
機能ブロックに命令を実行し故障個所を解析する故障個
所解析ステップとを備えたものである。

【００１１】この発明に係る故障個所解析方法は、指定
ビット読み出しステップで命令記憶手段のアクセス先の
アドレスを示すアドレス信号を指定ビット記憶手段のア
クセス先のアドレスを示すアドレス信号に変換するもの
である。

【００１２】この発明に係る故障個所解析方法は、電源
供給ステップで指定ビット記憶手段から指定ビットが読
み出されなくなると、所定時間経過後に機能ブロックへ
の電源供給を遮断するものである。

【００１３】この発明に係る故障個所解析方法は、電源
供給ステップで階段状立ち上がり波形及び階段状立ち下
り波形による過渡特性で電源の供給開始及び電源の遮断
を行うものである。

【００１４】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この発明の実施の形態１による
故障個所解析装置の構成を示すブロック図である。図に
おいて、１は指定ビットがあらかじめ書き込まれている
コードメモリ（指定ビット記憶手段）、２は送信シリア
ルＩＯ（通信手段）、３は受信シリアルＩＯ（通信手
段）である。４，５，６は故障個所解析のためこの故障
個所解析装置により電源供給が制御される機能ブロック
であり、この実施の形態１では符号４で示す機能ブロッ
クＡと、符号５で示す機能ブロックＢと、符号６で示す
機能ブロックＣがあるものとする。これら機能ブロック
は実行される命令に応じて動作したり、または動作しな
い回路ブロックごとにあらかじめ規定されたものであ
り、例えば、シングルチップマイクロコンピュータを含
むマイクロコンピュータが備えているＡＤ変換回路ブロ
ック、演算器などを含む。７はプログラムが格納されて
いるメモリ（命令記憶手段）で、プログラムを構成する
命令がアドレスＡＤ０から順番に格納されている。８は
アドレス変換回路（アドレス変換手段）で、メモリ７か
ら読み出される命令の実行により活性化する機能ブロッ
クの電源のオン、オフを制御する指定ビットをコードメ
モリ１から読み出すためのコードメモリアドレスを、前
記メモリ７から前記命令を読み出す際に与えられるアド
レス信号を変換することで生成する。このアドレス変換
回路８によるアドレス信号の変換は、例えば、メモリ７
とコードメモリ１とが全く同一の構成のメモリ回路であ
る場合には必要ない場合もある。

【００１５】１１は符号４で示す機能ブロックＡの電源
供給回路（機能ブロック電源制御手段）であり、１２は
機能ブロックＡのための指定ビットＡがラッチされる電
源供給許可ラッチ（機能ブロック電源制御手段）であ
る。この電源供給許可ラッチ１２にラッチされた指定ビ
ットＡにより機能ブロックＡが選択され、機能ブロック
Ａに電源が供給される。１４は符号５で示す機能ブロッ
クＢの電源供給回路（機能ブロック電源制御手段）であ
り、１５は機能ブロックＢのための指定ビットがラッチ
される電源供給許可ラッチ（機能ブロック電源制御手
段）である。この電源供給許可ラッチ１５にラッチされ
た指定ビットＢにより機能ブロックＢが選択され、機能
ブロックＢに電源が供給される。１７は符号６で示す機
能ブロックＣの電源供給回路（機能ブロック電源制御手
段）であり、１８は機能ブロックＣのための指定ビット
がラッチされる電源供給許可ラッチ（機能ブロック電源
制御手段）である。この電源供給許可ラッチ１８にラッ
チされた指定ビットＣにより機能ブロックＣが選択さ
れ、機能ブロックＣに電源が供給される。

【００１６】２１は送信シリアルＩＯ２及び受信シリア
ルＩＯ３を介して指定ビットＡが送られてこなくなって
から一定時間経過するとタイムアップし、電源供給回路
１１による機能ブロックＡへの電源供給を遮断するタイ
マ（機能ブロック電源制御手段）である。２２は同様に
指定ビットＢが送られてこなくなってから一定時間経過
するとタイムアップし、電源供給回路１４による機能ブ
ロックＢへの電源供給を遮断するタイマ（機能ブロック
電源制御手段）である。２３は同様に指定ビットＣが送
られてこなくなってから一定時間経過するとタイムアッ
プし、電源供給回路１７による機能ブロックＣへの電源
供給を遮断するタイマ（機能ブロック電源制御手段）で
ある。

【００１７】図２は、メモリ７に格納されているプログ
ラムを構成する初期設定命令を含む命令１、命令２、命
令３と、コードメモリ１に前記命令１、命令２、命令３
のアドレス、実行期間に対応して格納されている、前記
命令１、命令２、命令３の実行に伴い動作状態になる各
機能ブロックに対し電源供給の指定を行うための指定ビ
ットＡ、指定ビットＢ、指定ビットＣとの関係を示す説
明図である。このコードメモリ１に格納されている指定
ビットＡ、指定ビットＢ、指定ビットＣについては、前
記メモリ７の各命令コードが実行されるときに動作する
機能ブロックの情報についてはあらかじめ知ることが可
能であることから、この情報をもとに各命令コードに対
応した指定ビットの内容（指定ビットＡ，Ｂ，Ｃ）を前
記命令コードのアドレスに関連付けたコードメモリアド
レスへユーザがあらかじめ書き込んでおき、前記命令コ
ードが実行される前に、その命令コードの実行で動作状
態となる機能ブロックの電源を制御する指定ビットがコ
ードメモリ１から読み出されるようにして、その命令の
実行に不必要な機能ブロックへは電源が供給されず、必
要な機能ブロックのみへ電源が供給されるようにする。

【００１８】次に動作について説明する。図３は、この
実施の形態１の故障個所解析装置の動作を示す説明図で
あり、横軸は時間であり、メモリ７の命令１、命令２、
命令３の実行タイミングと、指定ビットＡ、指定ビット
Ｂ、指定ビットＣがコードメモリ１から読み出されてそ
れぞれの電源供給許可ラッチへ保持されるタイミング
と、前記指定ビットＡ、指定ビットＢ、指定ビットＣに
よりそれぞれの機能ブロックへ電源が供給されるタイミ
ングの関係を示す。

【００１９】図３（ａ）は命令１、命令２、命令３によ
り構成されるプログラムの先頭に配置されている初期設
定命令が実行される期間であり、この初期設定命令は図
２に示すようにメモリ７のアドレスＡＤ０からＡＤ９に
格納されている。同図（ｂ）は命令１が実行される期
間、同図（ｅ）は命令２が実行される期間、同図（ｈ）
は命令３が実行される期間であり、これら期間はフェッ
チ期間、デコード期間、実アドレスの計算期間、メモリ
アクセス期間などを含む。同図（ｃ）は指定ビットＡが
コードメモリ１から読み出され電源供給許可ラッチ１２
に保持される期間を示している。同図（ｄ）は、電源供
給許可ラッチ１２に保持された指定ビットＡにより機能
ブロックＡへ電源が供給されている期間を示す。

【００２０】同図（ｆ）は指定ビットＢがコードメモリ
１から読み出され電源供給許可ラッチ１５に保持される
期間を示している。同図（ｇ）は、電源供給許可ラッチ
１５に保持された指定ビットＢにより機能ブロックＢへ
電源が供給されている期間を示す。同図（ｉ）は指定ビ
ットＣがコードメモリ１から読み出され電源供給許可ラ
ッチ１８に保持される期間を示している。同図（ｊ）
は、電源供給許可ラッチ１８に保持された指定ビットＣ
により機能ブロックＣへ電源が供給されている期間を示
す。

【００２１】メモリ７に対するアクセスと、コードメモ
リ１に対するアクセスとが同期して行われるように、メ
モリ７へアクセスが行われるときのアドレスが、アドレ
ス変換回路８によりコードメモリ１用のアドレスに変換
される。すなわち、図２に示すようにメモリ７に対する
アクセスがアドレスＡＤ０に対し行われるときには、そ
のアドレスＡＤ０がコードメモリ１用のアドレスＡＤ１
１０に変換されてコードメモリ１に対してもアクセスが
行われる。以下同様にメモリ７に対するアクセスがアド
レスＡＤ１であるときにはコードメモリ１用のアドレス
ＡＤ１１１にもアクセスが行われ、メモリ７に対するア
クセスがアドレスＡＤ２であるときにはコードメモリ１
用のアドレスＡＤ１１２にもアクセスが行われる。な
お、メモリ７とコードメモリ１とが全く同一のメモリで
あり、前記各命令と前記指定ビットとがそれぞれ全く同
一の実アドレスに書き込まれている状態にあれば、メモ
リ７に対するアクセスが行われるときのアドレスを、コ
ードメモリ１用のアドレスに変換する必要はない。

【００２２】指定ビットＡは、機能ブロックＡに対する
電源のオンまたはオフを制御するためのものであり、図
２に示すようにコードメモリ１の最下位ビットに設定さ
れる“１”により機能ブロックＡに対する電源のオンを
表し、“０”によりオフを表す。また、指定ビットＢ
は、コードメモリ１の下位２ビット目に設定される
“１”により機能ブロックＢに対する電源のオンを表
し、“０”によりオフを表す。また、指定ビットＣは、
コードメモリ１の下位３ビット目に設定される“１”に
より機能ブロックＣに対する電源のオンを表し、“０”
によりオフを表す。

【００２３】指定ビットＡは、命令１が実行されるタイ
ミングと、命令１の実行に必要なクロック数と、コード
メモリ１から指定ビットを読み出し、送信シリアルＩＯ
２や受信シリアルＩＯ３を介して電源供給許可ラッチ１
２へ保持するまでの指定ビットの伝達時間と、命令１の
実行に伴い動作しなければならない機能ブロックＡに対
する電源の立ち上がり時間を考慮して、命令１が実行さ
れる前に十分余裕がありかつ最適なタイミングで機能ブ
ロックＡに対する電源のオンを制御するように、コード
メモリ１の最適なアドレスに書き込まれている。

【００２４】また指定ビットＢについても、命令２が実
行されるタイミングと、命令２の実行に必要なクロック
数と、コードメモリ１から指定ビットを読み出し、送信
シリアルＩＯ２や受信シリアルＩＯ３を介して電源供給
許可ラッチ１５へ保持するまでの指定ビットの伝達時間
と、命令２の実行に伴い動作しなければならない機能ブ
ロックＢに対する電源の立ち上がり時間を考慮して、命
令２が実行される前に十分余裕がありかつ最適なタイミ
ングで機能ブロックＢに対する電源のオンを制御するよ
うに、コードメモリ１の最適なアドレスに書き込まれて
いる。また、指定ビットＣについても同様である。

【００２５】この結果、図２に示すメモリ７に記憶され
た各命令がアクセスされ実行されると、イニシャライズ
の段階では、初期設定命令に不要な機能ブロックの電源
はオフに制御された状態で処理が進む。次の命令１につ
いては、メモリ７のアドレスＡＤ１０へアクセスが行わ
れることで命令１の実行されるタイミングが決まるが、
それ以前のコードメモリ１のアドレスＡＤ１１５へのア
クセスが行われたタイミングでコードメモリ１から読み
出された指定ビットＡにより機能ブロックＡの電源の立
ち上がりが制御され、機能ブロックＡに電源が供給され
る。

【００２６】命令１が実行されるタイミングより前に機
能ブロックＡの電源を立ち上げるための指定ビットＡを
コードメモリ１のどのアドレスから書き込めばよいか
は、命令１が実行されるタイミングと、メモリ７に書き
込まれている命令１以前の各命令の実行に要するクロッ
ク数（初期設定命令ＩＮ９の実行に要するクロック数Ｉ
Ｎ９ｃｋ、初期設定命令ＩＮ８の実行に要するクロック
数ＩＮ８ｃｋ、初期設定命令ＩＮ７の実行に要するクロ
ック数ＩＮ７ｃｋ、…）と、コードメモリ１から指定ビ
ットを読み出し、送信シリアルＩＯ２や受信シリアルＩ
Ｏ３を介して電源供給許可ラッチ１２へ保持するまでの
指定ビットの伝達時間Ｔａと、命令１の実行に伴って動
作する機能ブロックＡに対する電源の立ち上がり時間ｔ
０とから決定する。

【００２７】すなわち、システムクロックの周期をｔｓ
ｅｃとすると、伝達時間Ｔａ＋立ち上がり時間ｔ０≦
（ＩＮ９ｃｋ＋ＩＮ８ｃｋ＋ＩＮ７ｃｋ…）ｔを満足す
る初期設定命令群ＩＮを求める。この場合、初期設定命
令群は、ＩＮ９、ＩＮ８、ＩＮ７、ＩＮ６、ＩＮ５であ
り、これら初期設定命令群ＩＮ９、ＩＮ８、ＩＮ７、Ｉ
Ｎ６、ＩＮ５が格納されているメモリ７のアドレスに対
応するコードメモリ１のアドレスと、命令１が格納され
ているメモリ７のアドレスＡＤ１０に対応するコードメ
モリ１のアドレスへ指定ビットＡを書き込む。図２に示
す例では、伝達時間Ｔａ＋立ち上がり時間ｔ０が１ｍｓ
ｅｃとすると、（ＩＮ９ｃｋ＋ＩＮ８ｃｋ＋ＩＮ７ｃｋ
…）ｔの値が１ｍｓｅｃを少し超えた値となる初期設定
命令群、すなわち初期設定命令ＩＮ９、初期設定命令Ｉ
Ｎ８、初期設定命令ＩＮ７、初期設定命令ＩＮ６、初期
設定命令ＩＮ５が格納されているメモリ７のアドレス
（ＡＤ９、ＡＤ８、ＡＤ７、ＡＤ６、ＡＤ５）に対応す
るコードメモリ１のアドレス（ＡＤ１１９、ＡＤ１１
８、ＡＤ１１７、ＡＤ１１６、ＡＤ１１５）と、命令１
が格納されているメモリ７のアドレスＡＤ１０に対応す
るコードメモリ１のアドレスＡＤ１２０へ指定ビットＡ
が書き込まれている。

【００２８】また、命令１の実行が完了してからどの程
度の時間経過後に機能ブロックＡの電源を立ち下げるか
は、指定ビットＡが送信シリアルＩＯ２及び受信シリア
ルＩＯ３を介して送られてこなくなったタイミングから
一定時間経過した後にタイムアップするタイマ２１によ
り制御する。図２の例では、命令１の実行が完了し、次
の命令２が実行されるようになると指定ビットＡは電源
供給回路１１へ送られてこなくなるため、このタイミン
グから一定時間ｔｆ経過後に機能ブロックＡの電源が立
ち下がるようにタイマ２１により制御される。以上、指
定ビットＡについて説明したが、指定ビットＢ、指定ビ
ットＣについても同様である。

【００２９】従って、メモリ７に格納されているプログ
ラムを実行すると、初期設定命令、命令１、命令２、命
令３…の順で各命令がメモリ７から読み出されて実行さ
れていくが、このとき前記メモリ７からの前記命令１、
命令２、命令３の読み出し、実行と同期して、その各命
令実行前の時点から並列的にコードメモリ１からも前記
各命令に対応して書き込まれている指定ビットが読み出
される。そして、前記命令１、命令２、命令３が実行さ
れる前に、各命令実行に必要な機能ブロックへ電源が供
給される。このとき、不必要な機能ブロックに対しては
電源供給は行われない。また、前記命令１、命令２、命
令３の実行が完了すると、その時点から一定の時間経過
後にそれぞれの命令実行に必要であった機能ブロックへ
供給されていた電源は遮断されオフとなる。このよう
に、電源が供給されて機能している機能ブロックを、実
行中の命令に応じて必要な機能ブロックのみに限定して
制御できることから、プログラム動作を所望のアドレス
でブレイクし、前記実行中の命令と、その命令の実行に
伴って機能する機能ブロックとをもとに、その実行中の
命令に応じて機能している機能ブロックの静的な状態で
の発光を観測することで故障個所を特定することができ
る。

【００３０】以上のように、この実施の形態１によれ
ば、プログラムを動作させながら発光解析により故障個
所を特定する場合に、動作しているプログラムと、その
プログラムの命令に対応して活性化している特定の機能
ブロックのみを対象に故障個所を判定できるため、従来
のように常時すべての機能ブロックが活性化されている
状態で故障個所を特定する場合に比べ、半導体プロセス
の微細化、多層配線化に伴ってリーク電流が増加する傾
向にある半導体デバイスに対し故障個所の解析が容易に
なる故障個所解析装置及びその方法が得られる効果があ
る。

【００３１】また、命令の種類と、その命令に応じて活
性化している特定の機能ブロックを対象に故障個所を判
定できるため、プログラムの進行を操作しながらそのと
き実行されている命令に応じて活性化している機能ブロ
ック個々に対し故障判定を行うことが可能になり、ハー
ドウェアに対するデバッグが可能になり、半導体プロセ
スの微細化、多層配線化に伴ってリーク電流が増加する
傾向にある半導体デバイスに対する故障個所の解析が容
易になる故障個所解析装置及びその方法が得られる効果
がある。

【００３２】実施の形態２．図４は、この発明の実施の
形態２による故障個所解析装置の構成を示すブロック図
である。図４において図１と同一または相当の部分につ
いては同一の符号を付し説明を省略する。図において１
９はコードメモリ１から読み出された指定ビットＡ、指
定ビットＢ、指定ビットＣを電源供給回路１１、電源供
給回路１４、電源供給回路１７へ送るための指定ビット
用信号線であり、各指定ビットごと（コードメモリ１の
各ビットごと）に設けられている。

【００３３】この実施の形態２では、送信シリアルＩＯ
２及び受信シリアルＩＯ３の代わりに指定ビット用信号
線１９が設けられており、コードメモリ１からパラレル
に読み出された指定ビットＡ、指定ビットＢ、指定ビッ
トＣはこの指定ビット用信号線１９へ出力され、各電源
供給回路１１の電源供給許可ラッチ１２、電源供給回路
１４の電源供給許可ラッチ１５、電源供給回路１７の電
源供給許可ラッチ１８へラッチされる構成である。

【００３４】以上のように、この実施の形態２によれ
ば、指定ビットＡ、指定ビットＢ、指定ビットＣがコー
ドメモリ１からパラレルに読み出され各電源供給許可ラ
ッチへラッチされるため、前記実施の形態１の効果に加
え、送信シリアルＩＯ２や受信シリアルＩＯ３を用いる
場合に比べ、コードメモリ１から読み出された指定ビッ
トＡ、指定ビットＢ、指定ビットＣを短時間で各電源供
給回路へ伝達できる効果が得られる。

【００３５】実施の形態３．前記実施の形態１または実
施の形態２の構成において、メモリ７の特定のアドレス
領域（例えば、命令１が書き込まれているメモリ７のア
ドレスを含む、前後数命令分が書き込まれているアドレ
スに応じた領域）に対するアクセスが発生したときに、
前記アドレス領域のアドレス信号を、前記アドレス領域
に対応するコードメモリ１の所定アドレス、または特定
のレジスタのアドレス、すなわち指定ビットＡ，ＢＣが
それぞれ書き込まれているメモリのアドレスへ変換する
ように構成することも出来る。この場合、コードメモリ
１の前記所定アドレス、前記特定のレジスタには、前記
メモリ７の前記特定のアドレス領域に書き込まれている
命令に対応して電源が制御される機能ブロックの電源制
御用の指定ビットをあらかじめ書き込んでおき、命令１
が書き込まれているメモリ７のアドレスを含む、前記命
令１の前後数命令分が書き込まれているアドレスに応じ
た領域がアクセスされると、そのアドレスが前記指定ビ
ットが書き込まれているメモリのアドレスへ変換され、
コードメモリ１や前記レジスタから前記指定ビットを読
み出し、読み出した指定ビットで前記機能ブロックの電
源制御を行い、前記命令の実行により活性化される機能
ブロックのみへ電源が供給されるようにする。このよう
に構成する場合のアドレス変換回路と指定ビットＡ，
Ｂ，Ｃが書き込まれている前記レジスタを備えた故障個
所解析装置の構成を図５示す。

【００３６】図５において、図４と同一または相当の部
分については同一の符号を付し説明を省略する。図にお
いて、５１は指定ビットＡが書き込まれているレジスタ
（指定ビット記憶手段）、５２は指定ビットＢが書き込
まれているレジスタ（指定ビット記憶手段）、５３は指
定ビットＣが書き込まれているレジスタ（指定ビット記
憶手段）である。６１はアドレス変換回路（アドレス変
換手段）８１からレジスタ５１の選択信号をレジスタ５
１へ出力するための信号線、６２はアドレス変換回路８
１からレジスタ５２の選択信号をレジスタ５２へ出力す
るための信号線、６３はアドレス変換回路８１からレジ
スタ５３の選択信号をレジスタ５３へ出力するための信
号線である。アドレス変換回路８１は、メモリ７に対し
命令を読み出す際のアドレスがＡＤ５〜ＡＤ１０の範囲
に入っているとレジスタ５１の選択信号を信号線６１へ
出力する。また、メモリ７に対し命令を読み出す際のア
ドレスがＡＤ６〜ＡＤ１１の範囲に入っているとレジス
タ５２の選択信号を信号線６２へ出力する。また、メモ
リ７に対し命令を読み出す際のアドレスがＡＤ１０〜Ａ
Ｄ１２の範囲に入っているとレジスタ５３の選択信号を
信号線６３へ出力する。各レジスタでは、前記選択信号
がそれぞれの信号線を介してアドレス変換回路８１から
供給されるとともに、リード信号が出力されていると、
レジスタ５１では指定ビットＡを、レジスタ５２では指
定ビットＢを、レジスタ５３では指定ビットＣを指定ビ
ット用信号線１９へそれぞれ出力する。

【００３７】以上のように、この実施の形態３によれ
ば、前記実施の形態１及び実施の形態２で用いていた指
定ビットが書き込まれたコードメモリ１は不要であり、
コードメモリ１の代わりに指定ビットＡ，Ｂ，Ｃがそれ
ぞれ書き込まれたレジスタ５１，５２，５３を用いれば
よく、前記実施の形態１及び実施の形態２では指定ビッ
トを、各命令が格納されたメモリ７のアドレスに対応さ
せて複数書き込む必要があったが、この実施の形態３で
は指定ビットＡ，Ｂ，Ｃがそれぞれ書き込まれている各
レジスタを１個ずつ備えておけばよく、指定ビットをあ
らかじめ書き込んでおくメモリを効率的に使用できると
ともに、前記実施の形態１及び実施の形態２と同様な効
果を奏する。

【００３８】実施の形態４．図６は、この発明の実施の
形態４による故障個所解析装置の構成を示すブロック
図、図７は、この故障個所解析装置における電源の立ち
上がり波形、立ち下がり波形を示す波形図である。図６
において図１と同一または相当の部分については同一の
符号を付し説明を省略する。図において３１は機能ブロ
ックＡの電源の立ち上がり波形を図７（ａ）に示すよう
な階段状立ち上がり波形にするための立ち上がり波形制
御回路（機能ブロック電源制御手段）、４１は機能ブロ
ックＡの電源の立ち下がり波形を図７（ｂ）に示すよう
な階段状立ち下がり波形にするための立ち下がり波形制
御回路（機能ブロック電源制御手段）である。３２は機
能ブロックＢの電源の立ち上がり波形を同様に階段状立
ち上がり波形にするための立ち上がり波形制御回路（機
能ブロック電源制御手段）、４２は機能ブロックＢの電
源の立ち下がり波形を階段状立ち下がり波形にするため
の立ち下がり波形制御回路（機能ブロック電源制御手
段）である。３３は機能ブロックＣの電源の立ち上がり
波形を階段状立ち上がり波形にするための立ち上がり波
形制御回路（機能ブロック電源制御手段）、４３は機能
ブロックＣの電源の立ち下がり波形を階段状立ち下がり
波形にするための立ち下がり波形制御回路（機能ブロッ
ク電源制御手段）である。これら階段状立ち上がり波
形、階段状立ち下がり波形は１クロック周期ごとにΔＶ
ずつ段階的に電圧が上昇または下降する波形である。こ
のように１クロック周期ごとにΔＶずつ段階的に電圧が
上昇または下降する波形を用いることは、他の機能ブロ
ックの論理回路の状態が確定しているときに電源電圧の
昇降を行うことになるため、他の機能ブロックがノイズ
の影響を受け難くなる。

【００３９】以上のように、この実施の形態４によれ
ば、前記実施の形態１の効果に加え、機能ブロックの電
源の立ち上がり、または立ち下がりに際しての単位時間
あたりの電圧変化の幅が小さくなることから、電源回路
を介して他の機能ブロックへ与えるノイズ的な影響を抑
制でき、またこれら階段状立ち上がり波形、階段状立ち
下がり波形による電源電圧が供給される機能ブロックに
おいても、電源回路からのノイズがその機能ブロックの
動作に与える影響を低減することができ、信頼性の高い
故障個所の解析を実現できる故障個所特定方法及び装置
が得られる効果がある。

【００４０】

【発明の効果】以上のように、この発明によれば、故障
個所を解析する機能ブロックを特定する指定ビットを記
憶する指定ビット記憶手段と、故障個所を解析する機能
ブロックを動作させる命令を記憶する命令記憶手段と、
指定ビット記憶手段から読み出された指定ビットに対応
する機能ブロックの電源供給を制御し、命令記憶手段か
ら読み出された命令により機能ブロックの故障個所を解
析させる機能ブロック電源制御手段とを備えたので、実
行中の命令に対応して動作状態となっている特定の機能
ブロックのみを対象に故障個所の解析が可能になり、半
導体プロセスの微細化、多層配線化に伴ってリーク電流
が増加する状況下において故障個所の解析が容易に行え
るという効果がある。

【００４１】この発明によれば、命令記憶手段のアクセ
ス先のアドレスを示すアドレス信号を、指定ビット記憶
手段のアクセス先のアドレスを示すアドレス信号に変換
するアドレス変換手段を備えたので、実行中の命令に対
応して動作状態となっている特定の機能ブロックのみを
対象に故障個所の解析が可能になり、半導体プロセスの
微細化、多層配線化に伴ってリーク電流が増加する状況
下において故障個所の解析が容易に行えるという効果が
ある。

【００４２】この発明によれば、指定ビット記憶手段か
ら指定ビットが読み出されなくなると、機能ブロック電
源制御手段が所定時間経過後に機能ブロックへの電源供
給を遮断するようにしたので、命令実行により動作状態
となっていた機能ブロックに対し、その命令実行の期間
経過後に電源を遮断することができ、実行中の命令に対
応して動作状態となっている特定の機能ブロックのみを
対象に故障個所の解析が可能になり、半導体プロセスの
微細化、多層配線化に伴ってリーク電流が増加する状況
下において故障個所の解析が容易に行えるという効果が
ある。

【００４３】この発明によれば、機能ブロック電源制御
手段が階段状立ち上がり波形及び階段状立ち下り波形に
よる過渡特性で電源の供給開始及び電源の遮断を行うよ
うにしたので、電源の供給開始時及び電源の遮断時にお
けるノイズの悪影響を抑制した状態で故障個所の解析が
行えるという効果がある。

【００４４】この発明によれば、指定ビット記憶手段か
ら読み出された指定ビットを機能ブロック電源制御手段
へ送信し、送信された指定ビットを機能ブロック電源制
御手段において受信するための通信手段を備えたので、
機能ブロック電源制御手段は受信した指定ビットに基づ
いて電源を供給する機能ブロックを限定し、電源が供給
された機能ブロックのみを対象に故障個所の解析を行う
ことから、半導体プロセスの微細化、多層配線化に伴っ
てリーク電流が増加する状況下において故障個所の解析
を容易に行えるという効果がある。

【００４５】この発明によれば、故障個所を解析する機
能ブロックを特定する指定ビットを指定ビット記憶手段
に記憶する指定ビット設定ステップと、機能ブロックを
動作させる命令を記憶した命令記憶手段の命令を記憶し
たアドレスを含むアドレス領域にアクセスする命令読み
出しステップと、命令記憶手段のアドレス領域へのアク
セスに同期させて指定ビットが記憶されている指定ビッ
ト記憶手段のアドレス領域へのアクセスを行う指定ビッ
ト読み出しステップと、指定ビット記憶手段から読み出
した指定ビットに対応する機能ブロックの電源供給を制
御する電源供給ステップと、命令記憶手段から命令が読
み出されると電源供給が制御された機能ブロックに命令
を実行し故障個所を解析する故障個所解析ステップとを
備えたので、実行中の命令に対応して動作状態となって
いる特定の機能ブロックのみを対象に故障個所の解析を
行えるので、半導体プロセスの微細化、多層配線化に伴
ってリーク電流が増加する状況下において故障個所の解
析を容易に行えるという効果がある。

【００４６】この発明によれば、指定ビット読み出しス
テップで命令記憶手段のアクセス先のアドレスを示すア
ドレス信号を指定ビット記憶手段のアクセス先のアドレ
スを示すアドレス信号に変換するようにしたので、実行
中の命令に対応して動作状態となっている特定の機能ブ
ロックのみを対象に故障個所の解析が可能になり、半導
体プロセスの微細化、多層配線化に伴ってリーク電流が
増加する状況下において故障個所の解析が容易に行える
という効果がある。

【００４７】この発明によれば、電源供給ステップで指
定ビット記憶手段から指定ビットが読み出されなくなる
と、所定時間経過後に機能ブロックへの電源供給を遮断
するようにしたので、命令実行により動作状態となって
いた機能ブロックに対し、その命令実行の期間経過後に
電源を遮断することができ、実行中の命令に対応して動
作状態となっている特定の機能ブロックのみを対象に故
障個所の解析が可能になり、半導体プロセスの微細化、
多層配線化に伴ってリーク電流が増加する状況下におい
て故障個所の解析が容易に行えるという効果がある。

【００４８】この発明によれば、電源供給ステップで階
段状立ち上がり波形及び階段状立ち下り波形による過渡
特性で電源の供給開始及び電源の遮断を行うようにした
ので、電源の供給開始時及び電源の遮断時におけるノイ
ズの悪影響を抑制した状態で故障個所の解析が行えると
いう効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による故障個所解析
装置の構成を示すブロック図である。

【図２】 故障個所解析装置における、プログラムを構
成する命令と、前記命令の実行期間に対応した指定ビッ
トとの関係を示す説明図である。

【図３】 故障個所解析装置の動作を示す説明図であ
る。

【図４】 この発明の実施の形態２による故障個所解析
装置の構成を示すブロック図である。

【図５】 この発明の実施の形態３による故障個所解析
装置の構成を示すブロック図である。

【図６】 この発明の実施の形態４による故障個所解析
装置の構成を示すブロック図である。

【図７】 故障個所解析装置における電源の立ち上がり
波形、立ち下がり波形を示す波形図である。

【符号の説明】

１ コードメモリ（指定ビット記憶手段）、２ 送信シ
リアルＩＯ（通信手段）、３ 受信シリアルＩＯ（通信
手段）、４，５，６ 機能ブロック、７ メモリ（命令
記憶手段）、８，８１ アドレス変換回路（アドレス変
換手段）、１１，１４，１７ 電源供給回路（機能ブロ
ック電源制御手段）、１２，１５，１８電源供給許可ラ
ッチ（機能ブロック電源制御手段）、２１，２２，２３
タイマ（機能ブロック電源制御手段）、３１，３２，
３３ 立ち上がり波形制御回路（機能ブロック電源制御
手段）、４１，４２，４３ 立ち下がり波形制御回路
（機能ブロック電源制御手段）、５１，５２，５３ レ
ジスタ（指定ビット記憶手段）。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体デバイスを複数の機能ブロックに
   分割し、それぞれの機能ブロックについて故障個所を解
   析する故障個所解析装置であって、 故障個所を解析する機能ブロックを特定する指定ビット
   を記憶する指定ビット記憶手段と、 前記故障個所を解析する機能ブロックを動作させる命令
   を記憶する命令記憶手段と、 前記指定ビット記憶手段から読み出された指定ビットに
   対応する機能ブロックの電源供給を制御し、前記命令記
   憶手段から読み出された命令により前記機能ブロックの
   故障個所を解析させる機能ブロック電源制御手段とを備
   えた故障個所解析装置。
2. 【請求項２】 命令記憶手段のアクセス先のアドレスを
   示すアドレス信号を、指定ビット記憶手段のアクセス先
   のアドレスを示すアドレス信号に変換するアドレス変換
   手段を備えたことを特徴とする請求項１記載の故障個所
   解析装置。
3. 【請求項３】 機能ブロック電源制御手段は、指定ビッ
   ト記憶手段から指定ビットが読み出されなくなると、所
   定時間経過後に機能ブロックへの電源供給を遮断するこ
   とを特徴とする請求項１記載の故障個所解析装置。
4. 【請求項４】 機能ブロック電源制御手段は、階段状立
   ち上がり波形及び階段状立ち下り波形による過渡特性で
   電源の供給開始及び電源の遮断を行うことを特徴とする
   請求項３記載の故障個所解析装置。
5. 【請求項５】 指定ビット記憶手段から読み出された指
   定ビットを機能ブロック電源制御手段へ送信し、前記送
   信された前記指定ビットを前記機能ブロック電源制御手
   段において受信するための通信手段を備えたことを特徴
   とする請求項１記載の故障個所解析装置。
6. 【請求項６】 半導体デバイスを複数の機能ブロックに
   分割し、それぞれの機能ブロックについて故障個所を解
   析する故障個所解析方法であって、 故障個所を解析する機能ブロックを特定する指定ビット
   を指定ビット記憶手段に記憶する指定ビット設定ステッ
   プと、 前記機能ブロックを動作させる命令を記憶した命令記憶
   手段の前記命令を記憶したアドレスを含むアドレス領域
   にアクセスする命令読み出しステップと、 前記命令記憶手段のアドレス領域へのアクセスに同期さ
   せて前記指定ビットが記憶されている指定ビット記憶手
   段のアドレス領域へのアクセスを行う指定ビット読み出
   しステップと、 前記指定ビット記憶手段から読み出した指定ビットに対
   応する機能ブロックの電源供給を制御する電源供給ステ
   ップと、 前記命令記憶手段から前記命令が読み出されると前記電
   源供給が制御された機能ブロックに前記命令を実行し故
   障個所を解析する故障個所解析ステップとを備えた故障
   個所解析方法。
7. 【請求項７】 指定ビット読み出しステップは、命令記
   憶手段のアクセス先のアドレスを示すアドレス信号を指
   定ビット記憶手段のアクセス先のアドレスを示すアドレ
   ス信号に変換することを特徴とする請求項６記載の故障
   個所解析方法。
8. 【請求項８】 電源供給ステップは、指定ビット記憶手
   段から指定ビットが読み出されなくなると、所定時間経
   過後に機能ブロックへの電源供給を遮断することを特徴
   とする請求項６記載の故障個所解析方法。
9. 【請求項９】 電源供給ステップは、階段状立ち上がり
   波形及び階段状立ち下り波形による過渡特性で電源の供
   給開始及び電源の遮断を行うことを特徴とする請求項８
   記載の故障個所解析方法。