JP2003086675A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
出する状態の半導体装置に対して薬液処理を行う際、光
コロージョンの発生を抑制する。 【解決手段】 pn接合を介して電気的に接続する導電
体に対してスラリーを供給しつつCMP処理を行う(S
101,102)、スラリー及び研磨屑を除去する(S
103)、電解水を供給する(S104)、ウェハの表
面に電解水が付着した状態で、ウェハをウェハキャリア
から取り外す(S105)。
Description
電気的に接続する導電体が露出する状態の半導体装置に
対して薬液処理を行う半導体装置の製造方法に関する。
が当たると、ホールとエレクトロンが発生する特性を持
っている。現在、製造工程の途中で、ホールとエレクト
ロンが発生することで問題が生じている。図8を用い
て、半導体装置の製造工程の途中で、P−Nジャンクシ
ョンに光が照射されることで生じる問題を説明する。図
8は半導体装置の製造工程におけるダマシン工程を示す
工程断面図である。
はn型にドープされたn+ 型ウェル、13はp型にドー
プされたp+ 型ウェル、14は絶縁膜、15はバリアメ
タル、16a,16bは金属配線、81はスラリーであ
る。配線16aはp+ 型ウェル13に、配線16bはn
+ 型ウェル12にそれぞれ接続している。配線16aと
配線16bとはデバイス表面に露出して離れてパターニ
ングされているが、図8(a)に示す状態ではバリアメ
タル15はデバイス表面にまだ残っており、このデバイ
スに光が当たっても、表面でバリアメタル15を介して
電気的に導通しているため、発生したホールとエレクト
ロンはデバイス内で消化される。
ようにバリアメタル15がデバイス表面から除去される
と、n+ 型ウェル12に接続する配線16b表面では正
イオンの析出が起こり、一方p+ 型ウェル13に接続す
る配線16a表面では金属の溶解が起こるという、いわ
ゆる光コロージョンが発生する。このため、金属の変形
や変質が起こり,その後の工程が行えなくなったり,デ
バイス特性自体も損なわれたりしていた。
(b)に示す構造段階と同様のデバイスを溶液処理する
工程においては、上記と同じメカニズムの溶解・析出反
応が起こり得る問題である。例えばヴィアホールを開口
した後の薬液処理工程などがある。
接合で接合するp型半導体層及びn型半導体層上にそれ
ぞれ導電体が形成された状態で、デバイス面にスラリー
薬液等の電解質を含む薬液が供給され、pn接合に光が
照射されると、光コロージョンが発生するという問題が
あった。
に接続する導電体が露出する状態の半導体装置に対して
薬液処理を行う際、光コロージョンの発生を抑制し得る
半導体装置の製造方法を提供することにある。
成するために以下のように構成されている。
法は、pn接合するp型半導体層及びn型半導体層が形
成された半導体基板のデバイス面上に複数の開口を有す
る絶縁膜と、前記開口内及び前記絶縁膜上に形成され、
前記p型半導体層及びn型半導体層に電気的に接続する
導電体とを具備する半導体装置の前記デバイス面を下向
きにして、該デバイス面に研磨パッド表面を当接させた
状態で、該研磨パッドと該デバイス面との間にスラリー
を供給しつつ、前記半導体装置と前記研磨パッドとを相
対的に移動させて、前記導電体に対して化学的機械研磨
を行って、前記絶縁膜上の導電体を除去し、前記複数の
開口内にそれぞれ配線を形成する工程と、前記研磨パッ
ド表面に前記半導体装置のデバイス面を当接させた状態
で、該研磨パッドと該デバイス面との間に機能水及び有
機物が添加された溶液の少なくとも一方を供給する工程
と、前記半導体装置のデバイス面の前記研磨パッドへの
当接を解除する工程とを具備することを特徴する。
法は、pn接合するp型半導体層とn型半導体層とを含
む半導体基板のデバイス面上に形成された複数の第1の
開口を有する第1の絶縁膜と、前記第1の開口内に形成
され、前記pn接合を介して電気的に接続する複数の導
電体と、第1の絶縁膜及び前記導電体上に形成された第
2の絶縁膜とを具備する半導体装置の第2の絶縁に前記
複数の導電体が露出する第2の開口を形成する工程と、
前記半導体装置のデバイス面に電解質を含む薬液を供給
する工程と、前記薬液の供給中及び供給後の少なくとも
一方の時に前記半導体装置のデバイス面に機能水を供給
する工程とを具備することを特徴とする。
法は、pn接合するp型半導体層とn型半導体層とを含
む半導体基板上に形成され、前記pn接合を介して電気
的に接続する複数の導電体を具備する半導体装置におけ
る前記複数の導電体が露出するデバイス面に、電解質を
含む薬液を供給する工程と、前記薬液の供給中及び供給
後の少なくとも一方の時に有機物が添加された溶液を前
記半導体装置のデバイス面に供給する工程とを具備する
ことを特徴とする。
を参照して説明する。 (第1の実施形態)本実施形態では、図1(a)に示す
構造の半導体装置に対して、CMP処理を行って、図1
(b)に示すようにダマシン配線を形成する工程につい
て説明する。図1は、本発明の第1の実施形態に係わる
半導体装置の製造工程を示す工程断面図である。
の構成について説明する。図1(a)に示すように、S
i基板11の表面にn+ 型ウェル12が形成されてい
る。n + 型ウェル12上に、n+ 型ウェル12とpn接
合を形成するp+ 型ウェル13が形成されている。Si
基板11,n+ 型ウェル12、及びp+ 型ウェル13上
に絶縁膜14が形成されている。絶縁膜14には、n+
型ウェル12又はp+ 型ウェル13が露出する溝が形成
されている。絶縁膜14及びn+ 型ウェル12及びp+
型ウェル13の表面にバリアメタル15が形成されてい
る。バリアメタル15上にデバイス全面に成膜された銅
(導電体)16が形成されている。
を図2及び図3を用いて説明する。図2は、本発明の第
1の実施形態に係わる半導体装置の製造工程の説明に用
いるフローチャートである。図3は、本発明の第1の実
施形態に係わる半導体装置の製造工程の一部を模式的に
示す図である。
3(a)に示すように、デバイス製造途中である図1
(a)に示した半導体装置のウェハ33が、CMP装置
のウェハキャリア34に保持された後、デバイス面(銅
16形成面)を下にして、研磨定盤32の上面に張られ
た研磨パッド31に押圧される。そして、研磨パッド3
1上にノズルからスラリー35を供給しつつ、研磨定盤
32及びウェハキャリア34を自転させて、銅16のC
MP処理を行う。絶縁膜14上のバリアメタル15が露
出したら、スラリー35の供給を停止する。
いで、デバイス面を研磨パッド31に押圧させた状態
で、一次CMP処理(ステップS101)と異なるスラ
リー35を供給しつつ、研磨定盤32及びウェハキャリ
ア34を自転させて、バリアメタル15のCMP処理を
行う。バリアメタル15が除去され、絶縁膜14が露出
したら、スラリー35の供給を停止する。
図1(b)に示すように、p+ 型ウェル13に接続する
配線16aと、n+ 型ウェル12に接続する配線16b
とが,デバイス表面で導通していない状態になってい
る。そこで二次CMP後の研磨パッド31から外すとき
に、光コロージョンを防止することが重要になる。
去処理)次いで、デバイス面に付着しているスラリー及
び研磨屑を除去し、ウェハ33の洗浄を行う。ここで
は、デバイス面を研磨パッド31に押圧させた状態で、
薬液36および純水37を研磨パッド31上に供給しつ
つ、研磨定盤32及びウェハキャリア34を自転させ
て、ウェハのデバイス面を洗浄する。
で、ウェハ33のデバイス面の洗浄を行い、ステップS
103で用いた薬液36を除去する。ここでは、デバイ
ス面を研磨パッド31に押圧させた状態で、機能水とし
て純水を電気分解した電解水(機能水)38を研磨パッ
ド31上に供給しつつ、研磨定盤32及びウェハキャリ
ア34を自転させて、デバイス面を洗浄する。
3のデバイス面は研磨パッド31に押圧された状態なの
で、pn接合に光が照射されることがないので、光コロ
ージョンが発生することがない。
の取り外し)洗浄処理終了後、ウェハ33をウェハキャ
リア34から取り外し、ウェハ33のデバイス面を上向
きにする。この時、pn接合に光が照射され、光コロー
ジョンが発生する可能性が最も高い。然るに、本実施形
態では、洗浄処理で機能水38を用いたので、ウェハ3
3のデバイス面には電解水38が付着しており、光コロ
ージョンの発生を防止することができる。電解水38に
よる光コロージョンの発生防止効果については後述す
る。
図3(b)に示すように、ウェハ33の両面を洗浄でき
るようなロールブラシ39によって、ウェハ33のスク
ラブ洗浄を行う。この時、ロールブラシ39は回転して
おり、ウェハ33も回転機構(図示せず)によって回転
させられている。洗浄液として通常は純水または純水希
釈した洗浄薬液を用いるが、本実施形態では、純水に代
えて、電解水38を用いる。なお、電解水38と純水を
併用してもよいが、電解水の使用時間が長く、且つ使用
濃度が高いほうが、光コロージョンの抑制効果は大き
い。
39は水平に置かれているが、垂直向きでも構わない。
またこの洗浄ステップは1ステップでなく、2ステップ
以上あっても構わない。さらに、ブラシの形状もロール
型に限られるものではないし、ブラシなどのスクラブ部
材に代えて、メガソニック洗浄などの非接触洗浄を用い
る場合でも、純水の代わりに電解水を用いると光コロー
ジョンを防止することができる。
ェハ33に対して乾燥処理が行われる。図3(c)に示
すように、ウェハ33がウエーハチャック40によって
保持された状態で、ウェハ33を高速回転させることに
よって、乾燥処理が行われる。乾燥処理を行う前にウェ
ハ33に対してリンス処理を行ってもよいが、この場合
も通常のリンス処理に用いられる純水に代えて電解水3
8を用いることが光コロージョンの防止に有効である。
た場合について取り上げたが、機能水として、酸素等の
ガスを溶解させた水、OHラジカル等のラジカルを含む
水を用いても同様の効果が期待できる。
である理由を、半導体装置と溶液を流れる電流を模式的
に表した図4を用いて説明する。P−N接合部には0.
7V以下程度の電位差により起電力51が存在する。デ
バイス表面には、配線16a、16bが露出しており、
溶液55に接している。この時、配線16a,16b表
面には、溶液と配線間での反応の起こりにくさを抵抗で
表した分極抵抗52(52a,52b)が存在し、また
溶液が配線近傍で電気二重層を作るために電気二重層容
量53(53a,53b)が存在するとモデル化でき
る。さらに、溶液自体の抵抗成分54が存在する。電気
化学的にモデル化したこの回路において、回路に流れる
電流を小さくするには、まずはP−N接合部での起電力
51をなくせば良い。そのためには系全体を遮光すれば
よいが、装置構成上、困難な場合も多い。その場合で
も、溶液抵抗54もしくは分極抵抗52を大きくすれ
ば、回路に流れる電流値を抑えることができる。
中の電解質を少なくする必要があるが、エッチング溶液
やCMPで用いるスラリーでは電解質によって反応が進
行するので、電解質を除去することは難しい。しかし、
エッチングやCMPの後にデバイス表面をすばやくそこ
で電解質を含まない溶液に置換した状態であれば、処理
後に不要な電流が回路に流れず、光コロージョンの発生
を抑えることができる。
オン化した超純水であるが、純水又は超純水の電解水
(以下、超純電解イオン水という)、ガス溶解水でも超
純水と同等以上の抑制効果が得られる。超純電解イオン
水、ガス溶解水では超純水より大量のガスが液中に溶解
しているため、またCuの表面酸化が進行して、二重層
容量53の容量も大きくなるために、より電流が流れに
くくなっていると考えられる。OHラジカルを含む水の
場合は、超純水、さらにはガス溶解水よりCuの表面酸
化が進行しやすくなり、電流が流れにくくなる。超純電
解イオン水の場合も、メガソニックノズルを通して供給
することにより、OHラジカルを効率良く発生させるこ
とができる。そこで、装置構成上可能ならば、ステップ
S106においてメガソニック洗浄と超純電解イオン水
を組み合わせることが有効である。
面に付着した硫黄化合物などの汚染を純水よりもすばや
く置換できる効果がある。硫黄化合物の例を述べると、
硫黄化合物はCMPスラリー成分として用いられる場合
があるほか、CMP以外の一般的な酸処理の薬液にも含
まれ、さらにはレジスト成分にも含まれるため、ヴィア
ホール開口後の残渣中にも存在する。また硫黄化合物
は、大気雰囲気に一般に数10〜数100ppb含ま
れ、これらがCuの表面に付着すると、局所電池が作ら
れることによりコロージョンが発生する。すなわちCu
表面に硫黄化合物などの汚染物が付着した場合、汚染箇
所の電位が周辺より高くなり、コロージョンを誘発しや
すくなると考えられる。同様に、光コロージョンでも、
汚染箇所があれば電位差が大きくなるので、その部分か
ら光コロージョンが進行しやすくなる。これらの汚染は
ステップS103でのスラリー・研磨屑処理において十
分除去しきれない場合があるが、機能水を使用すれば残
った汚染をすばやく除去できるので、このようなコロー
ジョンを防ぐことができる。
を抑制するためには、図4に示す等価回路の分極抵抗5
2を大きくすることが有効であることを第1の実施形態
で述べた。この分極抵抗52を大きくするためには、配
線表面を不動態化することも利用できる。具体的には、
配線表面に有機物を吸着させる、配線表面を酸化させ
る、と言った方法である。本実施形態では、配線表面に
有機物を吸着させて、光コロージョンを防止する方法に
ついて説明する。
を図5及び図6を用いて説明する。図5は、本発明の第
2の実施形態に係わる半導体装置の製造工程の説明に用
いるフローチャートである。図6は、本発明の第2の実
施形態に係わる半導体装置の製造工程の一部を模式的に
示す図である。なお、図5において図2に示すフローチ
ャートにおける処理と同一の処理には同一符号を付し、
その説明を省略する。また、図6において図3と同一な
部位には同一符号を付し、その説明を省略する。
P処理(ステップS102)終了後、研磨パッド31上
に、BTA(ベンゾトリアゾール)など有機物を添加し
た有機物添加溶液48を供給する。有機物添加溶液48
を供給するタイミングは、洗浄対象やスラリーの種類に
よって異なる。例えば、薬液36を供給してデバイスの
配線上に残ったスラリーや研磨屑等の異物等を除去した
後、できるだけ速やかに有機物添加溶液48を供給す
る、または薬液36の供給と同時に有機物添加溶液48
を供給する。すると、Cuやバリアメタル上に有機物が
吸着して、デバイス表面での電荷のやりとりを妨げるの
で、光コロージョンを防ぐことができる。
洗浄処理(ステップS106)と同様の、スクラブ洗浄
処理(ステップS206)においても、図6(b)に示
すように、洗浄薬液36と共に有機物添加溶液48を供
給する。
う前に、図6(c)に示すように、必要があれば有機物
添加溶液48を供給してもよいが、純水リンスでは吸着
した有機物はほとんど取れないので改めて有機物添加溶
液を供給する必要性は少ない。また、銅の表面に有機物
が付着しているので、有機物添加溶液ではなく純水リン
スのみで構わない。
イミダゾール(BI)、N−Nジエチルジチオカルバミ
ン酸アンモニウム、クペロン、ピコリン酸等の有機物を
添加させた溶液を用いても良い。
の実施形態に係わる半導体装置の製造工程を示す工程断
面図である。図7において、図1と同一な部位には同一
符号を付し、その説明を省略する。
6b、及び絶縁膜14上に層間絶縁膜71を形成する。
次いで、層間絶縁膜71上に図示されないレジストパタ
ーンを形成する。レジストパターンをマスクにエッチン
グ性ガスを用いたRIE法により層間絶縁膜71をエッ
チングして、底面に配線16a,16bが露出するヴィ
アホール72a,72bを形成する。そして、レジスト
パターンを除去する。
ス面に薬液73を供給して薬液処理を行う。層間絶縁膜
71にヴィアホール72a,72bを開口した後、レジ
スト残渣、配線又は絶縁膜の成分がガスと反応した反応
性生成物がヴィアホール内に付着していることが多い。
そのため、ヴィアホール72a,72b形成後の後処理
として、反応生成物を除去するための薬液処理が一般的
に行われる。
ル72a,72b内部で配線表面に接している。薬液7
3は酸・アルカリ溶液である場合が多いので、この状態
でデバイスに光が当たると、やはりpn接合部でホール
とエレクトロンが発生し、配線の溶解・析出が起こる。
そこで薬液処理室は暗室であることが望ましい。
実施形態で説明した機能水74を用いた洗浄処理を行
う。この洗浄処理で、機能水74がヴィアホール72
a,72b内部の薬液73を置換し、配線16a,16
bの溶解・析出反応の防止効果がある。
いが、洗浄室は暗室にするのが困難な場合が多い。ウェ
ハの出し入れが行われるロード・アンロード室は、通常
は外から見えるように透明な窓がついているので、洗浄
処理装置の内部全部を暗くすることは実際には難しい。
洗浄処理室は薬液処理室と通常は別であり、またアンロ
ード室により近い位置にある洗浄処理室には、光が漏れ
ることがある。そこで純水洗浄に替えて、機能水を使用
することが望ましい。
よっては、機能水と薬液を混合することにより、配線の
表面電位が変化して、溶解・析出反応の抑止効果があ
る。そこで、薬液73の希釈液として機能水を用いても
よい。
るものではない。例えば、上記各実施形態では、導電体
として銅を用いていたが、導電体としては、シリコン、
アルミニウム,タングステン,金,及び銀の少なくとも
一つを含む金属或いは合金を用いることができる。ま
た、上記かくじけにおいては、p型半導体及びn型半導
体に直接接続される第1層のダマシン配線について光コ
ロージョンを防止する例を示したが、第2層以上の上層
ダマシン配線に対して本発明を適用しても良い。その
他、本発明は、その要旨を逸脱しない範囲で、種々変形
して実施することが可能である。
MP工程によりpn接合を介して電気的に接続する導電
体がデバイス面に露出する状態の半導体装置を形成した
後、デバイス面を研磨パッドに当接させた状態で、機能
水を供給することで、光コロージョンを防止することが
できる。
気的に接続する導電体がデバイス面に露出する開口を有
する層間絶縁膜を形成した後、薬液処理を行う際、処理
中,又は処理後に機能水をデバイス面に供給すること
で、光コロージョンを防止することができる。
電気的に接続する導電体が露出する状態の半導体装置に
対して薬液処理を行う際、処理前,処理中,又は処理後
に前記導電体の表面に有機物を吸着させることによっ
て、光コロージョンを防止することができる。
を示す工程断面図。
の説明に用いるフローチャート。
の一部を模式的に示す図。
防止に有効である半導体装置と溶液を流れる電流を模式
的に表した図。
の説明に用いるフローチャート。
の一部を模式的に示す図。
を示す工程断面図。
示す工程断面図。
Claims (7)
- 【請求項1】pn接合するp型半導体層及びn型半導体
層が形成された半導体基板のデバイス面上に複数の開口
を有する絶縁膜と、前記開口内及び前記絶縁膜上に形成
され、前記p型半導体層及びn型半導体層に電気的に接
続する導電体とを具備する半導体装置の前記デバイス面
を下向きにして、該デバイス面に研磨パッド表面を当接
させた状態で、該研磨パッドと該デバイス面との間にス
ラリーを供給しつつ、前記半導体装置と前記研磨パッド
とを相対的に移動させて、前記導電体に対して化学的機
械研磨を行って、前記絶縁膜上の導電体を除去し、前記
複数の開口内にそれぞれ配線を形成する工程と、 前記研磨パッド表面に前記半導体装置のデバイス面を当
接させた状態で、該研磨パッドと該デバイス面との間に
機能水及び有機物が添加された溶液の少なくとも一方を
供給する工程と、 前記半導体装置のデバイス面の前記研磨パッドへの当接
を解除する工程とを具備することを特徴する半導体装置
の製造方法。 - 【請求項2】前記研磨パッドへの当接が解除されて、デ
バイス面が上向き又は横向きにされた半導体装置に対し
て、機能水を含む溶液を供給して前記半導体装置の洗浄
を行う工程を更に具備することを特徴とする請求項1に
記載の半導体装置の製造方法。 - 【請求項3】pn接合するp型半導体層とn型半導体層
とを含む半導体基板のデバイス面上に形成された複数の
第1の開口を有する第1の絶縁膜と、前記第1の開口内
に形成され、前記pn接合を介して電気的に接続する複
数の導電体と、第1の絶縁膜及び前記導電体上に形成さ
れた第2の絶縁膜とを具備する半導体装置の第2の絶縁
に前記複数の導電体が露出する第2の開口を形成する工
程と、 前記半導体装置のデバイス面に電解質を含む薬液を供給
する工程と、 前記薬液の供給中及び供給後の少なくとも一方の時に前
記半導体装置のデバイス面に機能水を供給する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項4】前記薬液により、第2の開口形成時に形成
された反応生成物を除去することを特徴とする請求項3
に記載の半導体装置の製造方法。 - 【請求項5】前記機能水として超純電解イオン水、強制
的にガスを溶解させた水、またはラジカルを含む水を用
いることを特徴とする、請求項1又は3に記載の半導体
装置の製造方法。 - 【請求項6】pn接合するp型半導体層とn型半導体層
とを含む半導体基板上に形成され、前記pn接合を介し
て電気的に接続する複数の導電体を具備する半導体装置
における前記複数の導電体が露出するデバイス面に、電
解質を含む薬液を供給する工程と、 前記薬液の供給中及び供給後の少なくとも一方の時に有
機物が添加された溶液を前記半導体装置のデバイス面に
供給する工程とを具備することを特徴とする半導体装置
の製造方法。 - 【請求項7】前記有機物として、ベンゾトリアゾール、
ベンズイミダゾール、N−Nジエチルジチオカルバミン
酸アンモニウム、クペロン、及びピコリン酸の少なくと
も1種が添加された溶液を前記半導体装置のデバイス面
に供給することを特徴とする請求項1又は6に記載の半
導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001275593A JP4057803B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置の製造方法 |
KR10-2002-0054525A KR100512500B1 (ko) | 2001-09-11 | 2002-09-10 | 반도체 장치의 제조 방법 |
US10/237,786 US6992009B2 (en) | 2001-09-11 | 2002-09-10 | Method of manufacturing a semiconductor device |
TW091120726A TW557483B (en) | 2001-09-11 | 2002-09-11 | Method of manufacturing a semiconductor device |
CNB021316236A CN1202558C (zh) | 2001-09-11 | 2002-09-11 | 半导体装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001275593A JP4057803B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003086675A true JP2003086675A (ja) | 2003-03-20 |
JP2003086675A5 JP2003086675A5 (ja) | 2005-06-16 |
JP4057803B2 JP4057803B2 (ja) | 2008-03-05 |
Family
ID=19100425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001275593A Expired - Fee Related JP4057803B2 (ja) | 2001-09-11 | 2001-09-11 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6992009B2 (ja) |
JP (1) | JP4057803B2 (ja) |
KR (1) | KR100512500B1 (ja) |
CN (1) | CN1202558C (ja) |
TW (1) | TW557483B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7188630B2 (en) * | 2003-05-07 | 2007-03-13 | Freescale Semiconductor, Inc. | Method to passivate conductive surfaces during semiconductor processing |
US20040248405A1 (en) * | 2003-06-02 | 2004-12-09 | Akira Fukunaga | Method of and apparatus for manufacturing semiconductor device |
KR20060043082A (ko) * | 2004-02-24 | 2006-05-15 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치의 제조방법 |
US7939482B2 (en) * | 2005-05-25 | 2011-05-10 | Freescale Semiconductor, Inc. | Cleaning solution for a semiconductor wafer |
US20100273330A1 (en) * | 2006-08-23 | 2010-10-28 | Citibank N.A. As Collateral Agent | Rinse formulation for use in the manufacture of an integrated circuit |
WO2008106221A1 (en) * | 2007-02-28 | 2008-09-04 | Applied Materials, Inc. | Methods and apparatus for cleaning a substrate edge using chemical and mechanical polishing |
JP2009238896A (ja) * | 2008-03-26 | 2009-10-15 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
CN102317773B (zh) | 2009-01-23 | 2015-03-11 | 聚合物技术系统公司 | 具有一体生物传感器的诊断式多层干相测试条 |
JP5588786B2 (ja) * | 2010-08-24 | 2014-09-10 | 出光興産株式会社 | シリコンウェハ加工液およびシリコンウェハ加工方法 |
US8773072B2 (en) * | 2011-08-29 | 2014-07-08 | Aygis Ag | Refuelable storage battery |
KR20130084932A (ko) * | 2012-01-18 | 2013-07-26 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US8877075B2 (en) | 2012-02-01 | 2014-11-04 | Infineon Technologies Ag | Apparatuses and methods for gas mixed liquid polishing, etching, and cleaning |
WO2014109929A1 (en) * | 2013-01-11 | 2014-07-17 | Applied Materials, Inc | Chemical mechanical polishing apparatus and methods |
US10090396B2 (en) | 2015-07-20 | 2018-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating metal gate devices and resulting structures |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08126873A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 電子部品等の洗浄方法及び装置 |
TW406329B (en) | 1998-04-30 | 2000-09-21 | Ibm | Method of cleaning semiconductor wafers after cmp planarization |
JP4017029B2 (ja) | 1998-11-16 | 2007-12-05 | 株式会社カネカ | カバーレイ用接着剤およびカバーレイフィルム |
WO2000044034A1 (en) * | 1999-01-25 | 2000-07-27 | Speedfam-Ipec Corporation | Methods and cleaning solutions for post-chemical mechanical polishing |
JP4127926B2 (ja) | 1999-04-08 | 2008-07-30 | 株式会社荏原製作所 | ポリッシング方法 |
US6468135B1 (en) | 1999-04-30 | 2002-10-22 | International Business Machines Corporation | Method and apparatus for multiphase chemical mechanical polishing |
US6569349B1 (en) * | 2000-10-23 | 2003-05-27 | Applied Materials Inc. | Additives to CMP slurry to polish dielectric films |
JP2003051481A (ja) | 2001-08-07 | 2003-02-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
2001
- 2001-09-11 JP JP2001275593A patent/JP4057803B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-10 US US10/237,786 patent/US6992009B2/en not_active Expired - Fee Related
- 2002-09-10 KR KR10-2002-0054525A patent/KR100512500B1/ko not_active IP Right Cessation
- 2002-09-11 CN CNB021316236A patent/CN1202558C/zh not_active Expired - Fee Related
- 2002-09-11 TW TW091120726A patent/TW557483B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP4057803B2 (ja) | 2008-03-05 |
KR100512500B1 (ko) | 2005-09-07 |
CN1202558C (zh) | 2005-05-18 |
KR20030022728A (ko) | 2003-03-17 |
US6992009B2 (en) | 2006-01-31 |
US20030068888A1 (en) | 2003-04-10 |
TW557483B (en) | 2003-10-11 |
CN1405838A (zh) | 2003-03-26 |
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Legal Events
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040917 |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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