KR20130084932A - 반도체 소자의 제조 방법 - Google Patents

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KR20130084932A
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권병호
이근택
고용선
김홍진
배상원
안시경
양준열
한솔
김보연
홍명기
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Abstract

반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 제1 금속을 포함하는 제1 막을 형성하는 단계와, 제1 막에 인접하게 제2 금속을 포함하는 제2 막을 형성하는 단계와, 제1 및 제2 막들의 상부면을 연마하는 단계 및 제1 및 제2 막들을 세정액을 이용하여 세정하는 단계를 포함한다. 세정액은, 제1 및 제2 막들을 식각하는 식각 용액 및 제2 막의 식각을 억제하는 억제제를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로서, 더욱 상세하게는 금속 패턴을 포함하는 반도체 소자의 제조 방법에 관련된 것이다.
반도체 소자의 집적도가 향상됨에 따라 금속 패턴들 사이의 선폭이 점진적으로 감소하고 있다. 예컨대, 금속 배선들 사이의 간격과, 콘택들 사이의 간격과, 플러그들 사이의 간격이 감소하고 있어, 이들 사이에 금속성 파티클 또는 연마 부산물이 많은 문제를 발생시키고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 금속성 파티클 또는 연마 부산물이 억제된 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 제1 금속을 포함하는 제1 막을 형성하는 단계, 상기 제1 막에 인접하게 제2 금속을 포함하는 제2 막을 형성하는 단계, 상기 제1 및 제2 막들의 상부면을 연마하는 단계 및 상기 제1 및 제2 막들을 세정액을 이용하여 세정하는 단계를 포함한다. 상기 세정액은, 상기 제1 및 제2 막들을 식각하는 식각 용액 및 상기 제2 막의 식각을 억제하는 억제제를 포함한다.
본 발명의 일 실시예에 따르면, 상기 식각 용액은 황산(H2SO4), 과산화수소(H2O2) 및 인산(H3PO4) 중 적어도 하나를 포함하며, 상기 억제제는 질소화합물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 질소 화합물은, 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트, 암모늄카보네이트, 2-(N,N-Diethylamino) ethyl methacrylate, 2-(N, N-Dimethylamino) ethyl acrylate, 2-Acryloxyethyltrimethylammonium chloride, 2-Methacryloxyethyltrimethylammonium chloride, 4, 4’-Diamino-3, 3’-dinitrodiphenyl ether, 4-Vinylpyridine, ChitinChitosan, Chitosan, Diallyldimethylammonium chloride, Methacryloylcholine methyl sulfate N-Dodecylmethacrylamide, Poly(2-dimethylaminoethyl methacrylate), Poly(2-methacryloxyethyltrimethylammonium bromide), Poly(2-vinyl-1-methylpyridinium bromide), Poly(2-vinylpyridine N-oxide), Poly(2-vinylpyridine), Poly(3-chloro-2-hydroxypropyl-2-methacryloxyethyldimethylammonium chloride), Poly(4-aminostyrene), Poly(4-vinylpyridine N-oxide), Poly(4-vinylpyridine), Poly(Allyl Amine), Poly(allylamine hydrochloride), Poly(butadiene/acrylonitrile), amine terminated, Poly(diallyldimethylammonium chloride), Poly(ethylene glycol) bis (2-aminoethyl), Poly(l-lysine hydrobromide), Poly(N-methylvinylamine), Poly(N-vinylpyrrolidone), Poly(N-vinylpyrrolidone/2-dimethylaminoethyl methacrylate), dimethyl sulfatequaternary, Poly(vinylamine) hydrochloride, Polyaniline, Polyethylenimine 중 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자를 제조하는 방법은, 상기 상부면이 연마된 제1 및 제2 막들을 물리적으로 세정하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 물리적 세정은, 묽은 불산, 묽은 암모니아 또는 정전기 발생이 억제된 탈이온수를 이용하는 스프레이 방식, 초음파 방식 및 스크러빙 방식을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 세정액을 이용하여 세정하는 단계는, 상기 세정액을 스프레이할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 세정액을 이용하여 세정 단계는, 초음파를 동시에 적용하여 물리적 세정을 함께할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 막은 티타늄/티탄 질화물(Ti/TiN)을 포함하고, 상기 제2 막은 텅스텐(W)을 포함하며, 상기 식각 용액은 황산(H2SO4) 및 과산화수소(H2O2)를 포함하고, 상기 억제제는 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트 및 암모늄카보네이트를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 막을 형성하는 단계는, 하부 구조물에 리세스(recess)를 형성하는 단계, 상기 하부 구조물 상에 컨포멀하게(conformally) 상기 제1 막을 형성하는 단계 및 상기 제1 막이 형성된 리세스를 매립하도록 상기 제2 막을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 및 제2 막들의 상부면을 연마하는 단계는, 상기 하부 구조물의 상부면이 노출될 때까지 할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 금속 공정 후 금속 파티클 및 연마 부산물을 보다 효율적으로 제거할 수 있다. 따라서, 반도체 소자의 전기적 신뢰성을 향상시킬 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 도 5의 세정 공정을 설명하기 위한 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따라 제조된 반도체 소자를 포함하는 웨이퍼 수율을 나타내는 사진이다.
도 9a 및 도 9b는 일반적인 제조 방법에 따른 반도체 소자를 포함하는 웨이퍼 수율을 나타내는 사진이다.
도 10은 텅스텐의 식각 정도에 따른 텅스텐 내의 보이드 또는 심의 증가량을1 보여주는 그래프이다.
도 11a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 11b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자의 제조 방법_제1 실시예 )
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다. 도 6은 도 5의 세정 공정을 설명하기 위한 순서도이다.
도 1을 참조하면, 하부 구조물(100)에 리세스(102)를 형성할 수 있다.
본 발명의 일 측면에 따르면, 상기 하부 구조물(100)은 기판(SUB)일 수 있다. 다른 측면에 따르면, 상기 하부 구조물(100)은 기판(SUB) 상에 형성된 트랜지스터(TR), 커패시터(CAP) 또는 금속 패턴들과 같은 패턴 구조물 및 상기 패턴 구조물들을 덮는 절연막(INS)을 포함할 수 있다.
또한, 리세스(102)는 일 방향으로 연장하는 형태를 갖거나, 상기 하부 구조물(100)의 패턴 구조물의 상부면을 노출시키며 절연막(INS)을 관통하는 홀의 형태를 가질 수 있다.
도 2를 참조하면, 상기 리세스(102)가 형성된 하부 구조물(100) 상에 컨포멀하게 제1 금속을 포함하는 제1 막(110)을 형성할 수 있다. 상기 제1 막(110)이 상기 리세스(102)를 매립하지 않도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 막(110)은 제1 금속을 포함할 수 있다. 예컨대, 상기 제1 막(110)은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 상기 제1 막(110)은 티타늄(Ti), 탄탈륨(Ta), 루비듐(Ru), 티탄 질화물(TiN) 및 탄탈 질화물(TaN)로부터 선택된 적어도 하나를 포함할 수 있다.
도 3을 참조하면, 상기 제1 막(110)이 형성된 리세스(102)를 완전하게 매립하도록 제2 막(120)을 상기 하부 구조물(100) 상에 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 막(120)은 제2 금속을 포함할 수 있다. 예컨대, 상기 제2 막(120)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)로부터 선택된 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 상기 하부 구조물(100)의 상부면이 노출되도록 상기 제1 및 제2 막들(110, 120)의 상부면을 연마할 수 있다. 상기 제1 및 제2 막들(110, 120)의 상부면 연마는 화학적 기계적 연마(chemical mechanical polishing, CMP) 공정으로 수행될 수 있다.
이하, 상기 CMP 공정으로 제1 및 제2 막들(110, 120)의 상부면을 연마하는 것을 간략하게 설명하기로 한다. 상기 제1 및 제2 막들(110, 120)의 상부면을 가압 및 회전을 통해 기계적 연마하는 동시에, 연마제를 상기 제1 및 제2 막들(110, 120)이 상부면에 주입하여 화학적 연마할 수 있다. 상기 하부 구조물(100)의 상부면이 노출되는 시점이 연마 종료 시점일 수 있다.
이처럼 CMP 공정으로 제1 및 제2 막들(110, 120)의 상부면을 연마하는 동안 제1 막(110)으로부터 제1 금속과, 상기 제2 막(120)으로부터 제2 금속이 탈리되어 후속 공정에서 불량요소로 작용할 수 있다. 또한, 상기 탈리된 제1 및 제2 금속들과, 연마된 하부 구조물(100)들은 상기 연마제와 화학적으로 반응하여 연마 부산물을 발생시킬 수 있다. 상기 연마 부산물 또한 불량 요소로 작용할 수 있다.
도 5 및 도 6을 참조하면, 상기 탈리된 제1 금속, 제2 금속 및 잔류물들을 세정하기 위하여, 상기 상부면이 연마된 제1 막(110), 제2 막(120) 및 하부 구조물(100)을 세정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 세정액은 상기 제1 및 제2 막들(110, 120)을 식각하는 식각 용액 및 상기 제2 막(120)의 식각을 억제하는 억제제를 포함할 수 있다.
상기 식각 용액은 황산(H2SO4), 인산(H3PO4) 및 과산화수소(H2O2) 중 선택된 적어도 하나를 포함할 수 있다. 상기 식각 용액은 상기 제1 막(110)의 제1 금속 및 상기 제2 막(120)의 제2 금속을 식각할 수 있다. 일 측면에 따르면, 상기 식각 용액은 상기 하부 구조물(100)을 식각할 수 있다.
상기 억제제는, 상기 식각 용액으로부터 상기 제2 금속의 식각을 선택적으로 억제시킬 수 있다. 상기 억제제는 질소 화합물을 포함할 수 있다. 상기 질소 화합물의 예로는, 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트, 암모늄카보네이트, 2-(N,N-Diethylamino) ethyl methacrylate, 2-(N,N-Dimethylamino) ethyl acrylate, 2-Acryloxyethyltrimethylammonium chloride, 2-Methacryloxyethyltrimethylammonium chloride, 4, 4’-Diamino-3, 3-dinitrodiphenyl ether, 4-Vinylpyridine, ChitinChitosan, Chitosan, Diallyldimethylammonium chloride, Methacryloylcholine methyl sulfate, N-Dodecylmethacrylamide, Poly(2-dimethylaminoethyl methacrylate), Poly(2-methacryloxyethyltrimethylammonium bromide), Poly(2-vinyl-1-methylpyridinium bromide), Poly(2-vinylpyridine N-oxide), Poly(2-vinylpyridine), Poly(3-chloro-2-hydroxypropyl-2-methacryloxyethyldimethylammonium chloride), Poly(4-aminostyrene), Poly(4-vinylpyridine N-oxide), Poly(4-vinylpyridine), Poly(Allyl Amine), Poly(allylamine hydrochloride), Poly(butadiene/acrylonitrile), amine terminated, Poly(diallyldimethylammonium chloride), Poly(ethylene glycol) bis (2-aminoethyl), Poly(l-lysine hydrobromide), Poly(N-methylvinylamine), Poly(N-vinylpyrrolidone), Poly(N-vinylpyrrolidone/2-dimethylaminoethyl methacrylate), dimethyl sulfatequaternary, Poly(vinylamine) hydrochloride, Polyaniline, Polyethylenimine일 수 있다. 상기 열거된 물질들은 단독 또는 혼합하여 사용할 수 있다.
상기 세정액으로 상부가 연마된 제1 및 제2 막들(110, 120)을 세정하면, 상기 탈리된 제1 금속, 제2 금속 및 상기 연마 부산물들을 상기 제1 및 제2 막들(110, 120)로부터 제거할 수 있다.
또한, 상기 세정 공정 중에, 상기 세정액에 의해 상기 제1 및 제2 막들(110, 120)의 상부면이 일부 식각될 수 있다. 일 측면에 따르면, 상기 세정액의 식각 용액에 의해 식각되는 제1 막(110) 및 제2 막(120)의 식각율이 실질적으로 동일할 경우, 상기 제2 막(120)은 상기 세정액의 억제제에 의해 식각이 억제되어 상기 제1 막(110)이 상기 제2 막(120)보다 빠르게 식각될 수 있다. 따라서, 상기 제1 막(110)의 상부면이 상기 제2 막(120)의 상부면보다 실질적으로 낮을 수 있다. 다른 측면에 따르면, 상기 세정액의 식각 용액에 대한 상기 제1 막(110)의 식각율이 상기 제2 막(120)의 식각률보다 실질적으로 큰 경우, 상기 제1 막(110)이 상기 제2 막(120)보다 더욱 빠르게 식각될 수 있다. 또 다른 측면에 따르면, 상기 세정액의 식각 용액에 대한 상기 제1 막(110)의 식각율이 상기 제2 막(120)의 식각율 보다 실질적으로 작은 경우, 상기 제1 막(110) 및 상기 제2 막(120)이 동일하게 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 세정액을 이용하면 상기 제1 막(110)에 대한 상기 제2 막(120)의 식각율이 실질적으로 같거나 클 수 있다. 예컨대, 상기 세정액을 이용한 세정 공정에서, 상기 제2 막(120)과 상기 제1 막(110)의 식각 선택비는 1: 약 1 내지 100일 수 있다. 더욱 바람직하게는 상기 제2 막(120)과 상기 제1 막(110)의 식각 선택비는 1: 약 1 내지 20일 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 막(110)은 베리어막으로 기능하고, 상기 제2 막(120)은 하부 구조물(100)과 전기적으로 연결되는 플러그(plug), 콘택(contact) 또는 배선(line)으로 기능할 수 있다.
전술한 바와 같이, 서로 다른 금속을 포함하는 막들의 상부면을 연마한 후, 본 발명의 실시예들에 따른 세정액을 이용하여 세정함으로써, 잔류하는 금속들과 연마 부산물들을 완전하게 제거시킬 수 있다. 따라서, 잔류하는 금속들 및 연마 부산물에 의한 불량을 방지할 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부면이 연마된 제1 및 제2 막들(110, 120)로 상기 세정액을 스프레이할 수 있다.(단계 S 1100) 상기 세정액을 스프레이하면, 상기 연마된 제1 및 제2 막들(110, 120) 상에 물리적 또는 화학적으로 약하게 결합된 제1 및 제2 금속들과 상기 연마 부산물을 스프레이된 세정액에 의한 분사력으로 탈리될 수 있다. 더불어, 상기 세정액에 의해 화학적 메커니즘에 의해 탈리된 제1 및 제2 금속들과 상기 연마 부산물을 화학적으로 제거할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 세정액으로 상부면이 연마된 제1 및 제2 막들(110, 120)을 세정하기 전에, 상기 상부면에 연마된 제1 및 제2 막들(110, 120)에 대하여 물리적 세정 공정을 수행할 수 있다.(단계 S 1000) 상기 물리적 세정 공정은 묽은 불산(HF), 묽은 암모니아 또는 정전기 발생이 억제된 탈이온수를 이용하는 스프레이 방식, 초음파 방식 및 스크러빙 방식을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 상부면이 연마된 제1 및 제2 막들(110, 120)을 상기 세정액으로 세정한 후, 상기 제1 및 제2 막들(110, 120)에 대하여 물리적 세정 공정을 수행할 수 있다.(단계 S 1200) 상기 물리적 세정 공정은 묽은 불산, 묽은 암모니아 또는 정전기 발생이 억제된 탈이온수를 이용하는 스프레이 방식, 초음파 방식 및 스크러빙 방식을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 세정액을 통한 세정 공정 전/후에 상기 제1 및 제2 막들(110, 120)에 대한 물리적 세정 공정을 각각 수행할 수 있다.(단계 S 1000 및 단계 S 1200) 상기 물리적 세정 공정은 묽은 불산, 묽은 암모니아 또는 정전기 발생이 억제된 탈이온수를 이용하는 스프레이 방식, 초음파 방식 및 스크러빙 방식을 포함할 수 있다.
상기 세정 공정이 완료된 제1 및 제2 막들(110, 120)은 건조되어 후속 공정을 진행할 수 있다.
(반도체 소자의 제조 방법_제2 실시예 )
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 제1 금속을 포함하는 제1 막을 형성할 수 있다.(단계 S 2000) 본 발명의 일 실시예에 따르면, 상기 제1 막은 금속 또는 금속 화합물을 포함할 수 있다. 예컨대, 상기 제1 막은 티타늄(Ti), 탄탈륨(Ta), 루비듐(Ru), 티탄 질화물(TiN) 및 탄탈 질화물(TaN)로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 막에 인접하게 제2 금속을 포함하는 제2 막을 형성할 수 있다.(단계 S 2100) 본 발명의 일 실시예에 따르면, 상기 제2 막은 금속을 포함할 수 있다. 예컨대, 상기 제2 막은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)로부터 선택된 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 막들의 상부면을 CMP 공정으로 연마할 수 있다.(단계 S 2200) 상기 CMP 공정으로 제1 및 제2 막들의 상부면을 연마하는 동안 제1 막으로부터 제1 금속과, 상기 제2 막으로부터 제2 금속이 탈리되어 후속 공정에서 불량요소로 작용할 수 있다. 또한, 상기 탈리된 제1 및 제2 금속들은 상기 연마제와 화학적으로 반응하여 연마 부산물을 발생시킬 수 있다.
이러한, 탈리된 제1 금속, 제2 금속 및 잔류물들을 세정하기 위하여 상기 상부면이 연마된 제1 및 제2 막들을 세정할 수 있다.(단계 S 2400)
본 발명의 일 실시예에 따르면, 상기 세정액은 상기 제1 및 제2 막들을 식각하는 식각 용액 및 상기 제2 막의 식각을 억제하는 억제제를 포함할 수 있다.
상기 식각 용액은 황산(H2SO4), 인산(H3PO4) 및 과산화수소(H2O2) 중 선택된 적어도 하나를 포함할 수 있다. 상기 식각 용액은 상기 제1 막의 제1 금속 및 상기 제2 막의 제2 금속을 식각할 수 있다.
상기 억제제는 질소 화합물을 포함할 수 있다. 상기 질소 화합물의 예로는, 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트, 암모늄카보네이트 2-(N,N-Diethylamino) ethyl methacrylate, 2-(N,N-Dimethylamino) ethyl acrylate, 2-Acryloxyethyltrimethylammonium chloride, 2-Methacryloxyethyltrimethylammonium chloride, 4, 4’-Diamino-3, 3-dinitrodiphenyl ether, 4-Vinylpyridine, ChitinChitosan, Chitosan, Diallyldimethylammonium chloride, Methacryloylcholine methyl sulfate N-Dodecylmethacrylamide, Poly(2-dimethylaminoethyl methacrylate), Poly(2-methacryloxyethyltrimethylammonium bromide), Poly(2-vinyl-1-methylpyridinium bromide), Poly(2-vinylpyridine N-oxide), Poly(2-vinylpyridine), Poly(3-chloro-2-hydroxypropyl-2-methacryloxyethyldimethylammonium chloride), Poly(4-aminostyrene), Poly(4-vinylpyridine N-oxide), Poly(4-vinylpyridine), Poly(Allyl Amine), Poly(allylamine hydrochloride), Poly(butadiene/acrylonitrile), amine terminated, Poly(diallyldimethylammonium chloride), Poly(ethylene glycol) bis (2-aminoethyl), Poly(l-lysine hydrobromide), Poly(N-methylvinylamine), Poly(N-vinylpyrrolidone), Poly(N-vinylpyrrolidone/2-dimethylaminoethyl methacrylate), dimethyl sulfatequaternary, Poly(vinylamine) hydrochloride, Polyaniline, Polyethylenimine일 수 있다. 상기 열거된 물질들은 단독 또는 혼합하여 사용할 수 있다.
상기 세정액으로 상부가 연마된 제1 및 제2 막들을 세정하면, 상기 탈리된 제1 금속 및 제2 금속과, 상기 연마 부산물들을 상기 제1 및 제2 막들로부터 제거할 수 있다.
또한, 상기 세정 공정 중에, 상기 세정액에 의해 상기 제1 및 제2 막들의 상부면이 일부 식각될 수 있다. 일 측면에 따르면, 상기 세정액의 식각 용액에 의해 식각되는 제1 막 및 제2 막의 식각율이 실질적으로 동일할 경우, 상기 제2 막은 상기 세정액의 억제제에 의해 식각이 억제되어 상기 제1 막이 상기 제2 막보다 실질적으로 빠르게 식각될 수 있다. 따라서, 상기 제1 막의 상부면이 상기 제2 막의 상부면보다 실질적으로 낮을 수 있다. 다른 측면에 따르면, 상기 세정액의 식각 용액에 대한 상기 제1 막의 식각율이 상기 제2 막의 식각률보다 실질적으로 큰 경우, 상기 제1 막이 상기 제2 막보다 더욱 빠르게 식각될 수 있다. 또 다른 측면에 따르면, 상기 세정액의 식각 용액에 대한 상기 제1 막의 식각율이 상기 제2 막의 식각율 보다 실질적으로 작은 경우, 상기 제1 막 및 상기 제2 막이 실질적으로 동일하게 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 세정액을 이용하면 상기 제1 막에 대한 상기 제2 막의 식각율이 실질적으로 같거나 클 수 있다. 예컨대, 상기 세정액을 이용한 세정 공정에서, 상기 제2 막과 상기 제1 막의 식각 선택비는 1: 약 1 내지 100일 수 있다. 더욱 바람직하게는 상기 제2 막과 상기 제1 막의 식각 선택비는 1: 약 1 내지 20일 수 있다.
본 발명의 일 실시예에 따르면, 상기 세정 공정은 상기 세정액을 스프레이하여 수행될 수 있다. 다른 실시예에 따르면, 상기 세정액을 통한 세정 공정을 수행하기 전에 물리적 세정을 수행할 수 있다.(단계 S 2300) 또 다른 실시예에 따르면, 상기 세정액을 통한 세정 공정을 수행한 후 물리적 세정을 수행할 수 있다.(단계 S 2500) 또 다른 실시예에 따르면, 상기 세정액을 통한 세정 공정 전/후에 물리적 세정을 수행할 수 있다.(단계 S 2300 및 단계 S 2500)
상기 세정 공정을 완료한 후, 상기 제1 및 제2 막들은 건조되어 후속 공정을 수행할 수 있다.
( 실험예 )
도 8a 및 도 8b는 본 발명의 일 실시예에 따라 제조된 반도체 소자를 포함하는 웨이퍼 수율을 나타내는 사진이며, 도 9a 및 도 9b는 일반적인 제조 방법에 따른 반도체 소자를 포함하는 웨이퍼 수율을 나타내는 사진이다. 도 8a, 도 8b, 도 9a 및 도 9b에서 빗금된 부분은 불량을 나타낸다.
도 1 내지 도 4에서 설명한 바와 같이, 하부 구조물과, 제1 및 제2 막들을 형성한 후, 절연막의 상부면이 노출되도록 상기 제1 및 제2 막들의 상부면을 연마하였다. 상기 제1 막은 티타늄/티탄 질화물을 포함하며, 상기 제2 막은 텅스텐을 포함한다.
도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 막들을 과산화수소, 황산 및 암모늄염을 포함하는 세정액으로 세정하였고, 세정 후 후속 공정으로 반도체 소자를 완성하였다. 상기 암모늄염은 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트 및 암모늄카보네이트 중 적어도 하나를 포함했다.
도 9a 및 도 9b를 참조하면, 상기 제1 및 제2 막들을 불산(HF) 및 암모니아수(NH4OH)를 포함하는 세정액으로 세정하였고, 세정 후 후속 공정으로 반도체 소자를 완성하였다.
도 8a 및 8b의 웨이퍼 상에 제작된 반도체 소자들의 수율이 약 88.45% 내지 약 90.03%이며, 도 9a 및 도 9b의 웨이퍼 상에 제작된 반도체 소자들의 수율은 약 62.73% 내지 약 60.63%이었다. 이는 도 9a 및 도 9b의 웨이퍼 상에 제작된 반도체 소자들에 금속성 파티클 및 연마 부산물이 도 8a 및 도 8b의 웨이퍼 상에 제작된 반도체 소자들보다 더 많이 남아 있기 때문이다.
따라서, 본 발명의 실시예들에 따른 세정액으로 금속을 포함하는 막들을 세정함으로써, 금속성 파티클 및 연마 부산물에 의한 반도체 소자의 불량을 감소시키는 것을 알 수 있다.
도 10은 텅스텐의 식각 정도에 따른 텡스텐 내의 보이드 또는 심의 증가량을 보여주는 그래프이다.
우선, 도 1 내지 도 4에서 설명된 바와 같이 절연막의 상부면이 노출되도록 티타늄/티탄 질화막 및 텅스텐막의 상부면을 연마하였다. 연마된 티타늄/티탄 질화막 및 텅스텐막을 황산, 과산화수소 및 암모늄염을 포함하는 세정액을 이용하여 세정하였다. 상기 암모늄염은 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트 및 암모늄카보네이트 중 적어도 하나를 포함했다.
도 10의 x축은 텅스텐막의 식각량으로 단위는 Å이다. 도 10의 y축은 텅스텐막 내의 심의 크기 변화량으로 단위는 nm이다.
도 10을 참조하면, 상기 세정액에 대하여, 식각 선택비가 텅스텐막이 티타늄/티탄 질화막보다 크다면, 잔류하는 텅스텐 및 티타늄과 연마 부산물을 세정하는 동안 상기 텅스텐막의 상부면이 많이 식각된다. 이처럼 텅스텐의 상부면이 많이 식각될수록 텅스텐막 내 심의 크기가 증가하게 된다.
따라서, 본 발명의 실시예들에 따르면, 상기 세정액에 있어서, 상기 텅스텐막에 대한 티타늄/티탄 질화막의 식각 선택비가 약 1 내지 약 100이며, 더욱 바람직하게는 약 1 내지 약 20일 수 있다.
( 응용예 )
도 11a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 11a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 메모리(310)가 본 발명의 실시예에 따른 반도체 소자를 포함하는 경우, 금속 파티클 또는 연마 부산물에 의한 전기적 불량을 방지할 수 있다. 따라서, 상기 메모리(310)의 전기적 신뢰성을 향상시킬 수 있다.
도 11b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 11b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 11a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 구조물 102: 리세스
110: 제1 막 120: 제2 막

Claims (10)

  1. 제1 금속을 포함하는 제1 막을 형성하는 단계;
    상기 제1 막에 인접하게 제2 금속을 포함하는 제2 막을 형성하는 단계;
    상기 제1 및 제2 막들의 상부면을 연마하는 단계; 및
    상기 제1 및 제2 막들을 세정액을 이용하여 세정하는 단계를 포함하되,
    상기 세정액은, 상기 제1 및 제2 막들을 식각하는 식각 용액 및 상기 제2 막의 식각을 억제하는 억제제를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 용액은 황산(H2SO4), 과산화수소(H2O2) 및 인산(H3PO4) 중 적어도 하나를 포함하며,
    상기 억제제는 질소화합물을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 질소 화합물은, 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트, 암모늄카보네이트, 2-(N,N-Diethylamino) ethyl methacrylate, 2-(N,N-Dimethylamino) ethyl acrylate, 2-Acryloxyethyltrimethylammonium chloride, 2-Methacryloxyethyltrimethylammonium chloride, 4, 4’-Diamino-3, 3-dinitrodiphenyl ether, 4-Vinylpyridine, ChitinChitosan, Chitosan, Diallyldimethylammonium chloride, Methacryloylcholine methyl sulfate
    N-Dodecylmethacrylamide, Poly(2-dimethylaminoethyl methacrylate), Poly(2-methacryloxyethyltrimethylammonium bromide), Poly(2-vinyl-1-methylpyridinium bromide), Poly(2-vinylpyridine N-oxide), Poly(2-vinylpyridine), Poly(3-chloro-2-hydroxypropyl-2-methacryloxyethyldimethylammonium chloride), Poly(4-aminostyrene), Poly(4-vinylpyridine N-oxide), Poly(4-vinylpyridine), Poly(Allyl Amine), Poly(allylamine hydrochloride), Poly(butadiene/acrylonitrile), amine terminated, Poly(diallyldimethylammonium chloride), Poly(ethylene glycol) bis (2-aminoethyl), Poly(l-lysine hydrobromide), Poly(N-methylvinylamine), Poly(N-vinylpyrrolidone), Poly(N-vinylpyrrolidone/2-dimethylaminoethyl methacrylate), dimethyl sulfatequaternary, Poly(vinylamine) hydrochloride, Polyaniline, Polyethylenimine 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 상부면이 연마된 제1 및 제2 막들을 물리적으로 세정하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 물리적 세정은, 묽은 불산(HF), 묽은 암모니아 또는 정전기 발생이 억제된 탈이온수를 이용하는 스프레이 방식, 초음파 방식 및 스크러빙 방식을 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 세정액을 이용하여 세정하는 단계는,
    상기 세정액을 스프레이하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 세정액을 이용하여 세정 단계는,
    초음파를 동시에 적용하여 물리적 세정을 함께하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 막은 티타늄/티탄 질화물(Ti/TiN)을 포함하고,
    상기 제2 막은 텅스텐(W)을 포함하며,
    상기 식각 용액은 황산(H2SO4) 및 과산화수소(H2O2)를 포함하고, 상기 억제제는 인산암모늄, 황산암모늄, 질산암모늄, 붕산암모늄, 암모늄퍼설페이트, 암모늄시트레이트, 암모늄옥살레이트, 암모늄포메이트 및 암모늄카보네이트를 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 막을 형성하는 단계는,
    하부 구조물에 리세스(recess)를 형성하는 단계;
    상기 하부 구조물 상에 컨포멀하게 상기 제1 막을 형성하는 단계; 및
    상기 제1 막이 형성된 리세스를 매립하도록 상기 제2 막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1 및 제2 막들의 상부면을 연마하는 단계는,
    상기 하부 구조물의 상부면이 노출될 때까지 하는 반도체 소자의 제조 방법.
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