JP2003086474A - ノッチ付き化合物半導体ウエハ - Google Patents

ノッチ付き化合物半導体ウエハ

Info

Publication number
JP2003086474A
JP2003086474A JP2001279829A JP2001279829A JP2003086474A JP 2003086474 A JP2003086474 A JP 2003086474A JP 2001279829 A JP2001279829 A JP 2001279829A JP 2001279829 A JP2001279829 A JP 2001279829A JP 2003086474 A JP2003086474 A JP 2003086474A
Authority
JP
Japan
Prior art keywords
plane
compound semiconductor
wafer
notch
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001279829A
Other languages
English (en)
Other versions
JP4947248B2 (ja
Inventor
Ryuichi Toba
隆一 鳥羽
Naoya Sunaji
直也 砂地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dowa Holdings Co Ltd
Original Assignee
Dowa Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2001279829A priority Critical patent/JP4947248B2/ja
Application filed by Dowa Mining Co Ltd filed Critical Dowa Mining Co Ltd
Priority to PCT/JP2002/005725 priority patent/WO2003025985A1/ja
Priority to US10/489,499 priority patent/US6998700B2/en
Priority to KR1020047003788A priority patent/KR100869431B1/ko
Priority to EP02733430A priority patent/EP1437762A4/en
Priority to TW091114746A priority patent/TW548702B/zh
Publication of JP2003086474A publication Critical patent/JP2003086474A/ja
Priority to US11/268,028 priority patent/US7256477B2/en
Priority to US11/268,029 priority patent/US7256478B2/en
Priority to US11/267,968 priority patent/US7256476B2/en
Application granted granted Critical
Publication of JP4947248B2 publication Critical patent/JP4947248B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10Inorganic compounds or compositions
    • C30B29/40AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/42Gallium arsenide
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54493Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/16Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 裏表を逆にしても同一の仕様になるノッチ付
き化合物半導体結晶を提供する。 【解決手段】 結晶面が(100)面である化合物半導
体結晶をスライスすることにより作製される化合物半導
体ウエハについて、[010]方向にノッチを形成する
場合には、(100)面から[101]または[10−
1]方向に傾けてスライスし、[001]方向にノッチ
を形成する場合には、(100)面から[0−10]ま
たは[010]方向に傾けてスライスし、[0−10]
方向にノッチを形成する場合には、(100)面から
[001]または[00−1]方向に傾けてスライス
し、[00−1]方向にノッチを形成する場合には、
(100)面から[010]または[0−10]方向に
傾けてスライスする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ノッチ付き化合物
半導体ウエハに関し、特に、化合物半導体結晶の結晶面
の方位から所定の方向に傾いた面方位を有するノッチ付
化合物半導体ウエハに関する。
【0002】
【従来の技術】Si、GaAs、InPなどの半導体ウ
エハ(以下「ウエハ」という)として、円形のウエハが
広く用いられており、デバイスを形成する結晶面とし
て、通常(100)、(111)、(511)面などの
所定の面方位を中心とした結晶面が用いられている。こ
れらのうち、(100)面に近接した面方位を有するウ
エハが特に重要である。
【0003】また、代表的な化合物半導体であるGaA
sやInPなどのウエハの表面にデバイスを形成するた
めに、イオン注入法やエピタキシャル成長法が用いられ
ている。イオン注入に用いられるウエハとして、通常
(100)面からの面方位が0.5°以内の公差に抑え
たウエハが使用されている。一方、エピタキシャル成長
に用いられるウエハとしては、成膜した表面の平滑さが
重要なため、結晶面を意図的に(100)面から所定の
結晶方位に傾けたウエハが使用される場合も多い。すな
わち、(100)ジャストの面では、原理的に原子ステ
ップがないので、飛来した原料原子が表面で拡散する距
離(拡散長)内でステップエッジを見出すことができ
ず、円滑な成長を行うのが困難であるが、ウエハの面方
位を意図的に(100)面からずらすことにより原子ス
テップを形成させれば、拡散長内で原料原子がそのステ
ップに納まり、良好なエピタキシャル成長が可能になる
場合があるからである。
【0004】図1は、閃亜鉛鉱型の結晶構造を有する二
元化合物半導体の例としてのGaAs化合物半導体の
(100)最表面の原子の結合手の方向を模式的に示し
ている。この図に示すように、Ga原子面のダングリン
グボンドは図の前後方向、As原子面のダングリングボ
ンドは図の左右方向であり、Ga原子の結合手の方向は
[0−1−1]方向に平行な方向、As原子の結合手の
方向はその方向に対して垂直の方向になる。したがっ
て、図1に示す[0−1−1]方向と[01−1]方向
は異なる性質を有することになる。なお、一般に負の方
向指数は数値の上にバーを付けて表すが、本明細書中で
は数値の前に「−」の記号を付けて表すことにする。ま
た、格子面の座標が負の場合も同様に数値の前に「−」
の記号を付けて表すことにする。
【0005】図2に示すように、ステップ端で結晶成長
が進行する場合には、ステップ端の結合手の方向が結晶
成長に影響を与えるので、ウエハの面方位をどの方向に
傾けるかが非常に重要である。したがって、ウエハの面
方位を傾けてスライスする方向(以下、「オフ方向」と
いう)は、ウエハの仕様として結晶学的な方位を規定す
ることになる。
【0006】また、ウエハの面内の結晶学的な方位を明
確にするために、一般にウエハの外周部にオリエンテー
ションフラットやノッチが形成されている。図3は、結
晶面が(100)面のGaAs半導体ウエハの表面側を
[100]方向として(0−1−1)側面側から見た場
合のGaAsの原子配列を示している。この図から、各
原子の結合手の方向は、ウエハの表と裏では90°方向
が異なることがわかる。そのため、化合物半導体では、
裏表を間違わないようにするために、オリエンテーショ
ンフラットの他に、副フラットを設けることが一般的で
ある。
【0007】また、Siウエハの場合は、単体元素で構
成されているので、加工前に裏表を取り違えても、異方
性がないために大きな支障はなく、また、デバイス形成
面のみが鏡面加工されているので、裏表の取り違えの危
険性も少ない。一方、化合物半導体ウエハの場合は、S
iウエハに比べて加工が難しく、ウエハの強度も弱いの
で、加工精度や強度の要求を満たすために、4インチ口
径以上のウエハでは両面を鏡面加工するのが一般的であ
る。
【0008】このような背景の下に、4インチ口径まで
の化合物半導体ウエハでは、オリエンテーションフラッ
トの加工位置が規格化されており、その規格化の例とし
て、SEMI規格M9−0999がある。この規格に
は、図4に示すように、主オリエンテーションフラット
を(01−1)面、副オリエンテーションフラットを
(011)面とするいわゆるUS(アメリカン)タイプ
(図4(a))と、主オリエンテーションフラットを
(0−1−1)面、副オリエンテーションフラットを
(0−11)面とするいわゆるEJ(ユーロ・ジャパニ
ーズ)タイプ(図4(b))がある。
【0009】また、(100)面から傾けることなくス
ライスしたいわゆるジャストウエハの場合は、表と裏を
逆に加工すれば良いだけであるため、鏡面加工前には1
種類のスライスウエハの半製品在庫を持つだけで済む。
【0010】しかしながら、(100)面から所定方位
に傾けてスライスしたウエハの場合には、裏表を逆にす
ると、オフ方向の結晶学的な方位が異なってしまうとい
う問題がある。例えば、EJタイプのオリエンテーショ
ンフラットを有するウエハを、主オリエンテーションフ
ラットである[0−1−1]方向、すなわち(111)
A面方向に傾けてスライスすると、USタイプのオリエ
ンテーションフラットを有するウエハであると誤って認
識して裏面を加工した場合に、主オリエンテーション方
向に対して(111)B面に傾けることになってしま
う。これについて図5を参照して説明する。図5は、溶
融KOHエッチングによるGaAs(100)面におけ
るエッチピットの形状と結晶方位の関係とを示す図であ
る。この図からわかるように、裏表をひっくり返すと、
主オリエンテーションフラットに対してエッチピットの
向きが90°ずれる、すなわち、結晶学的な方位が90
°ずれるとともに、副オリエンテーションフラットの位
置が左右逆になるため、全く別の物になってしまうこと
がわかる。したがって、ジャストウエハのような対応が
できないことになる。
【0011】また、(111)A面と(111)B面の
中間の方向に傾けてスライスする場合のみ、裏表を逆に
加工しても、結晶学的に等価な方向を得ることができ
る。ただし、オリエンテーションフラットとの相対的な
オフ方向は、図6に示すように異なってしまう問題があ
る。
【0012】また、6インチ口径のウエハでは、4イン
チ口径までのウエハの経緯の延長線上で、主(副)オリ
エンテーションフラットの位置を定め、ほぼ相似形の長
さを規定する動きがあった。しかし、主オリエンテーシ
ョンフラットの長さが長すぎて、(1)ウエハのプロセ
ス中の回転におけるバランスが悪く、(2)加熱プロセ
ス中のウエハ内の温度分布が悪くなり易く、(3)デバ
イスの収率が下がるなどの諸般の事情から、 図7に示
すようにSEMI規格M9.7−0200により、ウエ
ハの一箇所にノッチを設けることが規格化されている。
この規格では、従来のオリエンテーションフラットの結
晶学的な位置ではなく、[010]方向の位置にノッチ
を設けることが規格化されている。すなわち、図7に示
すように、(111)Aと(111)Bとの中間方向の
位置にノッチを設けているため、ウエハを裏返しても、
(100)ジャストのウエハの場合には、ノッチの前後
左右の結晶学的な方位は全く変わらない。この規格によ
るメリットは、デバイス形成用の鏡面研磨面を磨くまで
のスライスから始まる加工工程で、裏表の識別管理が全
く不要なことである。
【0013】
【発明が解決しようとする課題】しかし、上述した従来
の技術では、(100)ジャストのウエハの場合には、
裏表の管理が大幅に軽減されたが、(100)面から傾
けてスライスしたウエハについては考慮がなされていな
い。すなわち、SEMI規格M9.7−0200の表1
および図3では、〈110〉方向群の一方向に傾けてス
ライスする際に、ノッチが形成される部分である[01
0]方向に傾けてスライスすることを規定している。こ
の場合、図8に示すように、ウエハの表と裏を逆にする
と、オフ方向はノッチ方向から180°反対側になって
しまう。すなわち、裏表の取り違いによって別の仕様の
ウエハになってしまう。
【0014】上述したように、6インチウエハでは、裏
表ともに鏡面研磨が施されるため、目視による裏表の識
別は簡単ではなく、ウエハの加工工程中に裏表を判別す
るための対策と、裏表が逆にならないための管理が必要
になる。その対策として、ウエハ加工の初期段階で、ウ
エハの片面にレーザーマーキングを施すことがなされて
いる。しかしながら、レーザーマーキングの深さは、後
の加工しろよりも深くしなければ研磨加工中に消えてし
まうので、深めに彫る必要がある。それでもウエハの厚
み公差(通常は±10〜20μm)との関係があり、レ
ーザーマーキングによるウエハロット表示部分が見え難
くなったり、深く残ることによりウエハ破損の起点にな
るなどの問題が生じていた。
【0015】他の方法として、ウエハの外周部の表面側
と裏面側の面取り量を非対称とし、側面を観察すること
により、裏表の判別を行う方法が知られている(特開平
8−195366号公報参照)。しかしながら、この方
法は、SEMI規格M9−0999の図7および表に記
載された規格を逸脱することになり易く、全ての顧客に
受け入れられるものではない。
【0016】さらに他の方法として、外周部の面取り形
状の規格を満足しつつ、ノッチ部分のみで表面側と裏面
側の面取りを非対称にすることにより、裏表を判別する
方法が提案されている(特開2000−331898号
公報参照)。この方法は、一つの解決策として有望であ
るが、ノッチ部分はアライメント用のピンを当てる部分
であり、ただでさえ割れ易いGaAsやInPなどの化
合物半導体の場合、破損率の増加という面では多少難点
がある。
【0017】したがって、本発明は、上述した従来の問
題点に鑑み、結晶面が(100)面である化合物半導体
結晶を(100)面から所定の方向に傾けてスライスす
る場合に、裏表の識別のための余計な加工や、工程内で
の繁雑な管理をしなくても、換言すれば工程の途中で裏
表が逆になっても、最終的な鏡面研磨加工の仕上り段階
で、全て同一の仕様になるノッチ付き半導体ウエハを提
供することを目的とする。
【0018】
【課題を解決するための手段】本発明者らは、上記課題
を解決するために鋭意研究した結果、結晶面が(10
0)面である化合物半導体結晶を(100)面から〈1
10〉方向群の一方向に傾けてスライスする場合に、ノ
ッチが形成される部分である[010]方向に傾けてス
ライスすることを規定していることが上述した問題の原
因であるとの結論を得て、結晶面が(100)面である
化合物半導体結晶をスライスすることにより作製される
化合物半導体ウエハについて、[010]方向にノッチ
を形成する場合には、(100)面から[101]また
は[10−1]方向に傾けてスライスし、[001]方
向にノッチを形成する場合には、(100)面から[0
−10]または[010]方向に傾けてスライスし、
[0−10]方向にノッチを形成する場合には、(10
0)面から[001]または[00−1]方向に傾けて
スライスし、[00−1]方向にノッチを形成する場合
には、(100)面から[010]または[0−10]
方向に傾けてスライスすることにより、ノッチ付き化合
物半導体ウエハの裏表が逆になっても同一の仕様になる
ことを見出し、本発明を完成するに至った。
【0019】すなわち、本発明によるノッチ付き半導体
ウエハは、(100)面から[101]または[10−
1]方向に傾いた面方位を有するとともに[010]方
向にノッチが形成され、あるいは(100)面から[0
−10]または[010]方向に傾いた面方位を有する
とともに[001]方向にノッチが形成され、あるいは
(100)面から[001]または[00−1]方向に
傾いた面方位を有するとともに[0−10]方向にノッ
チが形成され、あるいは(100)面から[010]ま
たは[0−10]方向に傾いた面方位を有するとともに
[00−1]方向にノッチが形成されていることを特徴
とする。
【0020】上記のノッチ付き化合物半導体ウエハにお
いて、面方位の(100)面から傾いた角度は、±0.
5°乃至15°の範囲であるのが好ましい。また、面方
位の傾く方向の面内回転誤差は、±10°以内であるの
が好ましい。また、上記のノッチ付き化合物半導体ウエ
ハは、閃亜鉛鉱型の結晶構造を有する化合物半導体から
なるのが好ましい。さらに、上記のノッチ付き化合物半
導体ウエハは、円形の化合物半導体ウエハであり、直径
が99.0mm以上であるのが好ましい。
【0021】
【発明の実施の形態】本発明によるノッチ付き化合物半
導体ウエハの実施の形態では、結晶面が(100)面で
ある化合物半導体結晶をスライスすることにより作製さ
れる化合物半導体ウエハについて、[010]方向にノ
ッチを形成し、(111)A面と(111)B面の中間
位置の方向に傾けてスライスする際に、(100)面か
ら4つの結晶学的に等価な<110>方向群のうち[1
01]または[10−1]方向に傾けてスライスする。
これにより、たとえウエハの裏表が逆になっても、ノッ
チに対するオフ方向の位置関係をも含むウエハの加工仕
様を維持するできる。また、結晶面が(100)面であ
る化合物半導体結晶から作製される化合物半導体ウエハ
にノッチを形成する方向は、[010]以外に、[00
1]、[0−10]、[00−1]の3通りの候補があ
り、[001]方向にノッチを形成する場合には、(1
00)面から[0−10]または[010]方向に傾け
てスライスし、[0−10]方向にノッチを形成する場
合には、(100)面から[001]または[00−
1]方向に傾けてスライスし、[00−1]方向にノッ
チを形成する場合には、(100)面から[010]ま
たは[0−10]方向に傾けてスライスする。これらの
場合も上記と同様の効果が得られる。
【0022】また、本発明によるノッチ付き化合物半導
体ウエハの実施の形態では、(100)面から傾いた角
度(以下「オフ角」という)は、0.5°〜15°であ
る。一般にウエハのオフ角の公差は±0.5°程度が許
容されているが、15°以内とするのは、(100)ジ
ャストの場合からの意図しない方向ずれなどを含めない
ためである。また、イオン注入用の基板としては、(1
00)ジャストのウエハが使用されていたが、注入不純
物のチャネリングを防止するために、注入時にウエハ自
身を傾ける方法が取られていた。特に、平行注入ではな
く、ビーム走査でウエハ面内に注入する場合には、大口
径化に伴い、均一性を確保するために、7〜10°の傾
斜をつける場合が多い。ところが、パターン越しの選択
注入では、大きなウエハ傾斜での注入は、影になる部分
が生じ、今後ますます必要となる微細化の障害となる。
選択注入部にパターンの影が生じないようにする対策と
して、ウエハ側で格子面を傾ける方法も必要となるた
め、オフ角を15°以内とする。
【0023】さらに、本発明によるノッチ付き化合物半
導体ウエハの実施の形態では、オフ方向の面内回転誤差
を±10°以内とする。この誤差以上になると、裏表の
ステップエッジ構成元素の状態が大幅に変わり、エピタ
キシャル成長膜の特性に影響を与えるためである。すな
わち、図9(a)に示すように、(111)Aと(11
1)Bの丁度中間の方向に傾けてスライスした場合は、
ステップエッジにおいてステップの方向を向く結合手を
持つ原子の数は、●の原子と○の原子で等しくなる。と
ころが、オフ方向に面内回転誤差がある場合には、図9
(b)に示すように、ステップエッジでステップの方向
を向く原子の数は●の原子の方が多くなってしまう。前
述したように、この状態の裏面では○の原子の方がステ
ップの方向を向く結合手が多くなるため、裏と表のステ
ップ状態の差異が強調されてしまう。これを回避する範
囲として面内回転誤差を±10°以内とする。
【0024】また、本発明によるノッチ付き化合物半導
体ウエハの実施の形態では、GaAsだけでなく、In
Pやその他の閃亜鉛鉱型の結晶構造を有する化合物半導
体結晶からなるウエハを含み、4インチ以上の口径を有
する。
【0025】
【実施例】以下、実施例に基づいて本発明によるノッチ
付き化合物半導体ウエハについて詳細に説明する。
【0026】[実施例1]6インチGaAs化合物半導
体結晶を、(100)面から[101]方向に0.5°
傾いた方向に、厚さ800μmにスライスして、2枚の
6インチGaAs化合物半導体ウエハ10を得た。図1
0に示すように、これらのウエハの外周部の[010]
方向の位置にノッチ12を形成し、両面研磨して、それ
ぞれ厚さ650μmとした。
【0027】その後、2枚のウエハを裏表が逆になるよ
うにして、それぞれのウエハから、エピタキシャル成
長、電極化、ダイスカットなどの工程を経てLEDを作
製した。これらのLEDの発光特性を調べたところ、い
ずれのウエハから作製したLEDも同様に問題のない発
光特性を示し、本実施例により得られた半導体ウエハが
裏表を逆にしても同一の仕様になることが確認された。
【0028】また、本実施例で作製したウエハを溶融K
OHエッチングにより処理して光学顕微鏡で観察したと
ころ、図11、図12および図13に示すように、裏表
をひっくり返しても、ノッチに対するオフの方向(この
場合、左方向)も変化せず、KOHエッチピットの方向
性も変わらず、結晶学的にも、形状仕様的にも全く同じ
ものになることがわかった。
【0029】[実施例2]スライスする方向を(10
0)面から[10−1]方向に0.5°傾いた方向にし
た以外は、実施例1と同様の方法によりLEDを作製し
た。これらのLEDの発光特性を調べたところ、いずれ
のウエハから作製したLEDも同様に問題のない発光特
性を示し、本実施例により得られた半導体ウエハも裏表
を逆にしても同一の仕様になることが確認された。ま
た、光学顕微鏡による観察結果も実施例1と同様であっ
た。
【0030】[実施例3]6インチGaAs化合物半導
体結晶を、(100)面から[0−10]方向に0.5
°傾いた方向に、厚さ800μmにスライスして、2枚
の6インチGaAs化合物半導体ウエハを得た。これら
のウエハの外周部の[001]方向の位置にノッチを形
成し、両面研磨して、それぞれ厚さ650μmとした。
その後、2枚のウエハを裏表が逆になるようにして、そ
れぞれのウエハから、エピタキシャル成長、電極化、ダ
イスカットなどの工程を経てLEDを作製した。これら
のLEDの発光特性を調べたところ、いずれのウエハか
ら作製したLEDも同様に問題のない発光特性を示し、
本実施例により得られた半導体ウエハが裏表を逆にして
も同一の仕様になることが確認された。また、光学顕微
鏡による観察結果も実施例1と同様であった。
【0031】[実施例4]スライスする方向を(10
0)面から[010]方向に0.5°傾いた方向にした
以外は、実施例3と同様の方法によりLEDを作製し
た。これらのLEDの発光特性を調べたところ、いずれ
のウエハから作製したLEDも同様に問題のない発光特
性を示し、本実施例により得られた半導体ウエハも裏表
を逆にしても同一の仕様になることが確認された。ま
た、光学顕微鏡による観察結果も実施例1と同様であっ
た。
【0032】[実施例5]6インチGaAs化合物半導
体結晶を、(100)面から[001]方向に0.5°
傾いた方向に、厚さ800μmにスライスして、2枚の
6インチGaAs化合物半導体ウエハを得た。これらの
ウエハの外周部の[0−10]方向の位置にノッチを形
成し、両面研磨して、それぞれ厚さ650μmとした。
その後、2枚のウエハを裏表が逆になるようにして、そ
れぞれのウエハから、エピタキシャル成長、電極化、ダ
イスカットなどの工程を経てLEDを作製した。これら
のLEDの発光特性を調べたところ、いずれのウエハか
ら作製したLEDも同様に問題のない発光特性を示し、
本実施例により得られた半導体ウエハが裏表を逆にして
も同一の仕様になることが確認された。また、光学顕微
鏡による観察結果も実施例1と同様であった。
【0033】[実施例6]スライスする方向を(10
0)面から[00−1]方向に0.5°傾いた方向にし
た以外は、実施例5と同様の方法によりLEDを作製し
た。これらのLEDの発光特性を調べたところ、いずれ
のウエハから作製したLEDも同様に問題のない発光特
性を示し、本実施例により得られた半導体ウエハも裏表
を逆にしても同一の仕様になることが確認された。ま
た、光学顕微鏡による観察結果も実施例1と同様であっ
た。
【0034】[実施例7]6インチGaAs化合物半導
体結晶を、(100)面から[010]方向に0.5°
傾いた方向に、厚さ800μmにスライスして、2枚の
6インチGaAs化合物半導体ウエハを得た。これらの
ウエハの外周部の[00−1]方向の位置にノッチを形
成し、両面研磨して、それぞれ厚さ650μmとした。
その後、2枚のウエハを裏表が逆になるようにして、そ
れぞれのウエハから、エピタキシャル成長、電極化、ダ
イスカットなどの工程を経てLEDを作製した。これら
のLEDの発光特性を調べたところ、いずれのウエハか
ら作製したLEDも同様に問題のない発光特性を示し、
本実施例により得られた半導体ウエハが裏表を逆にして
も同一の仕様になることが確認された。また、光学顕微
鏡による観察結果も実施例1と同様であった。
【0035】[実施例8]スライスする方向を(10
0)面から[0−10]方向に0.5°傾いた方向にし
た以外は、実施例7と同様の方法によりLEDを作製し
た。これらのLEDの発光特性を調べたところ、いずれ
のウエハから作製したLEDも同様に問題のない発光特
性を示し、本実施例により得られた半導体ウエハも裏表
を逆にしても同一の仕様になることが確認された。ま
た、光学顕微鏡による観察結果も実施例1と同様であっ
た。
【0036】
【発明の効果】上述したように、本発明によれば、化合
物半導体結晶をその結晶面から所定の方向(ノッチの位
置に対応して設定した所定の方向)に傾いた方向にスラ
イスすることにより、裏表を逆にしても同一の仕様にな
るノッチ付き化合物半導体結晶を提供することができ
る。したがって、研磨工程において裏表の検査が不要と
なり、コストダウンを図ることができる。
【図面の簡単な説明】
【図1】閃亜鉛鉱型の結晶構造を有する二元化合物半導
体の例としてのGaAs化合物半導体の(100)最表
面の原子の結合手の方向を模式的に示す図。
【図2】ステップ部における結晶成長の様子を模式的に
示す図。
【図3】結晶面が(100)面のGaAs半導体ウエハ
の表面側を[100]方向として(0−1−1)側面側
から見た場合のGaAsの原子配列を模式的に示す図。
【図4】SEMI規格M9−0999により規格化され
た(主、副)オリエンテーションフラットの位置を示す
図。
【図5】GaAs(100)面から所定方位に傾けてス
ライスしたウエハについて、溶融KOHエッチングによ
るGaAs(100)面におけるエッチピットの形状と
結晶方位の関係とを示す図。
【図6】SEMI規格M9−0999により規格化され
た位置に(主、副)オリエンテーションフラットを形成
し、オフ方向を[100]方向にした場合の(a)US
タイプと(b)EJタイプのオフ方向を示す図。
【図7】結晶面が(100)面のウエハにおいてSEM
I規格M9.7−0200により規格化された位置に形
成されたノッチを示す図。
【図8】SEMI規格のオフ方向にしたウエハについ
て、溶融KOHエッチングによるGaAs(100)面
におけるエッチピットの形状と結晶方位の関係とを示す
図。
【図9】化合物半導体ウエハを(100)面から傾けて
スライスした場合の原子ステップの状態を示す図であ
り、(a)は(111)Aと(111)Bの丁度中間の
方向に傾けてスライスした場合の原子ステップの状態を
示し、(b)はオフ方向に面内回転誤差がある場合の原
子ステップの状態を示している。
【図10】実施例1のウエハのオフ方向とノッチの位置
を示す平面図。
【図11】実施例1のオフ方向にしたウエハについて、
溶融KOHエッチングによるGaAs(100)面にお
けるエッチピットの形状と結晶方位の関係とを示す図。
【図12】実施例1のオフ方向にしたウエハについて、
溶融KOHエッチングによるGaAs(100)面にお
ける光学顕微鏡写真であり、図11(a)に対応する。
【図13】実施例1のオフ方向にしたウエハについて、
溶融KOHエッチングによるGaAs(100)面にお
ける光学顕微鏡写真であり、図11(b)に対応する。
【符号の説明】
10 ウエハ 12 ノッチ

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 (100)面から[101]または[1
    0−1]方向に傾いた面方位を有し、[010]方向に
    ノッチが形成されていることを特徴とする、ノッチ付き
    化合物半導体ウエハ。
  2. 【請求項2】 (100)面から[0−10]または
    [010]方向に傾いた面方位を有し、[001]方向
    にノッチが形成されていることを特徴とする、ノッチ付
    き化合物半導体ウエハ。
  3. 【請求項3】 (100)面から[001]または[0
    0−1]方向に傾いた面方位を有し、[0−10]方向
    にノッチが形成されていることを特徴とする、ノッチ付
    き化合物半導体ウエハ。
  4. 【請求項4】 (100)面から[010]または[0
    −10]方向に傾いた面方位を有し、[00−1]方向
    にノッチが形成されていることを特徴とする、ノッチ付
    き化合物半導体ウエハ。
  5. 【請求項5】 前記面方位の(100)面から傾いた角
    度が±0.5°乃至15°の範囲であることを特徴とす
    る、請求項1乃至4のいずれかに記載のノッチ付き化合
    物半導体ウエハ。
  6. 【請求項6】 前記面方位の傾く方向の面内回転誤差が
    ±10°以内であることを特徴とする、請求項1乃至4
    のいずれかに記載のノッチ付き化合物半導体ウエハ。
  7. 【請求項7】 前記ノッチ付き化合物半導体ウエハが閃
    亜鉛鉱型の結晶構造を有する化合物半導体からなること
    を特徴とする、請求項1乃至6のいずれかに記載のノッ
    チ付き化合物半導体ウエハ。
  8. 【請求項8】 前記ノッチ付き化合物半導体ウエハが円
    形の化合物半導体ウエハであり、直径が99.0mm以
    上であることを特徴とする、請求項1乃至7のいずれか
    に記載のノッチノッチ付き化合物半導体ウエハ。
JP2001279829A 2001-09-14 2001-09-14 ノッチ付き化合物半導体ウエハ Expired - Fee Related JP4947248B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2001279829A JP4947248B2 (ja) 2001-09-14 2001-09-14 ノッチ付き化合物半導体ウエハ
US10/489,499 US6998700B2 (en) 2001-09-14 2002-06-10 Notched compound semiconductor wafer
KR1020047003788A KR100869431B1 (ko) 2001-09-14 2002-06-10 노치를 갖는 화합물 반도체 웨이퍼
EP02733430A EP1437762A4 (en) 2001-09-14 2002-06-10 SEMICONDUCTOR WAFER COMPOSED IN NOTCH
PCT/JP2002/005725 WO2003025985A1 (en) 2001-09-14 2002-06-10 Notched compound semiconductor wafer
TW091114746A TW548702B (en) 2001-09-14 2002-07-03 Compound semiconductor wafer with notch
US11/268,028 US7256477B2 (en) 2001-09-14 2005-11-07 Notched compound semiconductor wafer
US11/268,029 US7256478B2 (en) 2001-09-14 2005-11-07 Notched compound semiconductor wafer
US11/267,968 US7256476B2 (en) 2001-09-14 2005-11-07 Notched compound semiconductor wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001279829A JP4947248B2 (ja) 2001-09-14 2001-09-14 ノッチ付き化合物半導体ウエハ

Publications (2)

Publication Number Publication Date
JP2003086474A true JP2003086474A (ja) 2003-03-20
JP4947248B2 JP4947248B2 (ja) 2012-06-06

Family

ID=19103933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001279829A Expired - Fee Related JP4947248B2 (ja) 2001-09-14 2001-09-14 ノッチ付き化合物半導体ウエハ

Country Status (6)

Country Link
US (4) US6998700B2 (ja)
EP (1) EP1437762A4 (ja)
JP (1) JP4947248B2 (ja)
KR (1) KR100869431B1 (ja)
TW (1) TW548702B (ja)
WO (1) WO2003025985A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018207094A (ja) * 2017-06-08 2018-12-27 環球晶圓股▲ふん▼有限公司Global Wafers Co.,Ltd. 炭化ケイ素ウエハおよびその位置決めエッジ加工方法
JP2020017659A (ja) * 2018-07-26 2020-01-30 富士通株式会社 赤外線検出器、撮像素子、光半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580311B1 (ja) * 2003-03-28 2004-10-20 住友電気工業株式会社 表裏識別した矩形窒化物半導体基板
CN101499469A (zh) * 2005-07-21 2009-08-05 住友电气工业株式会社 氮化镓晶圆
JP2007073761A (ja) * 2005-09-07 2007-03-22 Sumitomo Electric Ind Ltd 窒化物半導体基板及び窒化物半導体基板の加工方法
JP2010067930A (ja) * 2008-09-12 2010-03-25 Toshiba Corp 半導体装置およびその製造方法
JP2010092975A (ja) * 2008-10-06 2010-04-22 Hitachi Cable Ltd 窒化物半導体基板
JP2010278274A (ja) * 2009-05-29 2010-12-09 Sony Corp 発光ダイオードおよびその製造方法
US20120115398A1 (en) * 2010-11-09 2012-05-10 James Bopp Chemical-mechanical polishing wafer and method of use
JP5906463B2 (ja) * 2011-06-13 2016-04-20 パナソニックIpマネジメント株式会社 半導体装置の製造方法
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치
DE102013002637A1 (de) * 2013-02-15 2014-08-21 Freiberger Compound Materials Gmbh Verfahren zur Herstellung eines Galliumarsenidsubstrats, Galliumarsenidsubstrat und Verwendung desselben
CN106030772B (zh) 2014-02-12 2020-04-14 科磊股份有限公司 晶片缺口检测
FR3036845B1 (fr) * 2015-05-28 2017-05-26 Soitec Silicon On Insulator Procede de transfert d'une couche d'un substrat monocristallin

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297799A (ja) * 1998-04-10 1999-10-29 Hitachi Cable Ltd ノッチ付き半導体基板
JP2000331897A (ja) * 1999-05-17 2000-11-30 Hitachi Cable Ltd 半導体ウェハ及びその製造方法
JP2001167993A (ja) * 1999-12-06 2001-06-22 Hitachi Cable Ltd 化合物半導体ウェハ
JP2001196281A (ja) * 1999-10-26 2001-07-19 Komatsu Electronic Metals Co Ltd マーキングが施された流通用半導体ウエハ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW289837B (ja) * 1994-01-18 1996-11-01 Hwelett Packard Co
JP3243146B2 (ja) * 1994-12-08 2002-01-07 株式会社東芝 半導体装置
JPH08172033A (ja) * 1994-12-16 1996-07-02 Hitachi Ltd 半導体基板
JPH08195366A (ja) 1995-01-13 1996-07-30 Mitsubishi Materials Shilicon Corp 両面研磨ウェーハおよびその製造方法
JP3580600B2 (ja) * 1995-06-09 2004-10-27 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法
JP2000331898A (ja) 1999-05-21 2000-11-30 Hitachi Cable Ltd ノッチ付半導体ウエハ
JP2002025873A (ja) * 2000-07-07 2002-01-25 Hitachi Cable Ltd 半導体ウエハ及びその表面、裏面判別方法
JP2002025875A (ja) * 2000-07-07 2002-01-25 Hitachi Cable Ltd 半導体ウエハ
JP4603677B2 (ja) * 2000-11-09 2010-12-22 信越半導体株式会社 アニールウェーハの製造方法及びアニールウェーハ
WO2002082526A1 (fr) * 2001-04-03 2002-10-17 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteurs et procede de fabrication
JP2003022988A (ja) * 2001-07-09 2003-01-24 Sanyo Electric Co Ltd 化合物半導体装置の製造方法
JPWO2003049189A1 (ja) * 2001-12-04 2005-04-21 信越半導体株式会社 貼り合わせウェーハおよび貼り合わせウェーハの製造方法
JP2004119943A (ja) * 2002-09-30 2004-04-15 Renesas Technology Corp 半導体ウェハおよびその製造方法
JP4034682B2 (ja) * 2002-10-21 2008-01-16 株式会社東芝 半導体ウェーハ及び半導体ウェーハ製造方法
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US7042052B2 (en) * 2003-02-10 2006-05-09 Micron Technology, Inc. Transistor constructions and electronic devices
US6768156B1 (en) * 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions
US7148559B2 (en) * 2003-06-20 2006-12-12 International Business Machines Corporation Substrate engineering for optimum CMOS device performance

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297799A (ja) * 1998-04-10 1999-10-29 Hitachi Cable Ltd ノッチ付き半導体基板
JP2000331897A (ja) * 1999-05-17 2000-11-30 Hitachi Cable Ltd 半導体ウェハ及びその製造方法
JP2001196281A (ja) * 1999-10-26 2001-07-19 Komatsu Electronic Metals Co Ltd マーキングが施された流通用半導体ウエハ
JP2001167993A (ja) * 1999-12-06 2001-06-22 Hitachi Cable Ltd 化合物半導体ウェハ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018207094A (ja) * 2017-06-08 2018-12-27 環球晶圓股▲ふん▼有限公司Global Wafers Co.,Ltd. 炭化ケイ素ウエハおよびその位置決めエッジ加工方法
JP2020017659A (ja) * 2018-07-26 2020-01-30 富士通株式会社 赤外線検出器、撮像素子、光半導体装置
JP7187867B2 (ja) 2018-07-26 2022-12-13 富士通株式会社 赤外線検出器、撮像素子、光半導体装置

Also Published As

Publication number Publication date
US7256476B2 (en) 2007-08-14
US6998700B2 (en) 2006-02-14
US7256478B2 (en) 2007-08-14
US20060060883A1 (en) 2006-03-23
EP1437762A4 (en) 2008-09-10
KR100869431B1 (ko) 2008-11-21
US20040242001A1 (en) 2004-12-02
US20060113559A1 (en) 2006-06-01
TW548702B (en) 2003-08-21
US7256477B2 (en) 2007-08-14
WO2003025985A1 (en) 2003-03-27
US20060113558A1 (en) 2006-06-01
EP1437762A1 (en) 2004-07-14
KR20040035787A (ko) 2004-04-29
JP4947248B2 (ja) 2012-06-06

Similar Documents

Publication Publication Date Title
US7256476B2 (en) Notched compound semiconductor wafer
US4630093A (en) Wafer of semiconductors
US20090057847A1 (en) Gallium nitride wafer
US7713844B2 (en) Nitride semiconductor substrate, and method for working nitride semiconductor substrate
US9390906B1 (en) Method for creating asymmetrical wafer
US7374618B2 (en) Group III nitride semiconductor substrate
US20100028605A1 (en) Substrate for epitaxial growth
US4632884A (en) Marked single-crystal III-V group compound semiconductor wafer
US7986030B2 (en) Nitride semiconductor substrate
US20120132922A1 (en) Composite substrate with crystalline seed layer and carrier layer with a coincident cleavage plane
EP1533402B1 (en) Epitaxial wafer and its manufacturing method
WO2003060965A1 (fr) Plaquette a semi-conducteurs et son procede de fabrication
JPH09278595A (ja) Iii −v族化合物半導体ウエハ及びその製造方法
JP2000068171A (ja) 半導体ウエハーおよびその製造方法
JPH08222798A (ja) 半導体レーザの製造方法
JP2001044084A (ja) 半導体ウエハ
JP2019192674A (ja) Iii族窒化物半導体基板及びその製造方法
JP2001203177A (ja) 半導体ウエハ
JPH1070056A (ja) 半導体基板およびその製造方法
JP4011300B2 (ja) 半導体ウエハーおよびその製造方法
JPH0228310A (ja) 半導体ウエハ
KR100729566B1 (ko) 질화 갈륨계 단결정 기판 제조방법
JP2001167993A (ja) 化合物半導体ウェハ
JPH02167889A (ja) GaP単結晶の結晶欠陥検査方法
JP2005019579A (ja) 化合物半導体ウェハ及びその加工方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080827

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120131

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20120217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120217

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees