JP2019192674A - Ｉｉｉ族窒化物半導体基板及びその製造方法 - Google Patents

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Abstract

【課題】高い精度で結晶方位の識別が可能なＩＩＩ族窒化物半導体基板およびその製造方法を提供する。【解決手段】ＩＩＩ族窒化物半導体基板は、｛０００１｝面からなる主面を有し、所定の結晶方位を基準にへき開されるＩＩＩ族窒化物半導体基板である。平面視したときに前記主面の端部に位置する第１方位識別線と、前記所定の結晶方位に対する角度ずれが、前記第１方位識別線と比べて小である第２方位識別線と、前記第２方位識別線を識別するためのしるしと、を有する。【選択図】図１

Description

本発明は、ＩＩＩ族窒化物半導体基板及びその製造方法に関する。
近年、Ｂｌｕ−Ｒａｙの読取や書込み、溶接加工の光源に用いられる紫外〜青色の波長を有する半導体レーザ（以下、「ＬＤ」とも称する）を製造するためのＩＩＩ族窒化物半導体基板として、ハイドライド気相エピタキシー（以下、「ＨＶＰＥ」とも称する）法により結晶成長された自立型の窒化ガリウム基板（以下、「ＧａＮ基板」とも称する）が製造されている。
基板を構成するＧａＮ結晶は、図７に示すように、ガリウム原子２１および窒素原子２３が規則的に配列した、ウルツ型の六方晶の構造を有している。当該ＧａＮ結晶は、（１−１００）面や、当該（１−１００）面から６０°、１２０°、１８０°、２４０°、３００°回転した結晶面と平行な方向（図７における矢印２５と平行方向）に、割れやすい性質（へき開性）を有している。
結晶幾何学においては、結晶面の面方位を表わすために（ｈｋｉｌ）などの表示（ミラー表示）が用いられる。ＩＩＩ族窒化物結晶などの六方晶系の結晶における結晶面の面方位は、（ｈｋｉｌ）で表わされる。ここで、ｈ、ｋ、ｉおよびｌはミラー指数と呼ばれる整数である。この面方位（ｈｋｉｌ）の面を（ｈｋｉｌ）面という。また、（ｈｋｉｌ）面に垂直な方向（（ｈｋｉｌ）面の法線方向）は、［ｈｋｉｌ］方向という。また、｛ｈｋｉｌ｝は（ｈｋｉｌ）およびそれに結晶幾何学的に等価な個々の面方位を含む総称的な面方位を意味し、＜ｈｋｉｌ＞は、［ｈｋｉｋ］およびそれに結晶幾何学的に等価な個々の方向を含む総称的な方向を意味する。なお、ミラー指数中のマイナス記号は、図中においては数値の上にオーバーラインとして示すが、明細書においては、表記の都合上、数字の上のオーバーラインに代えて、マイナス記号で表す。
ここで、当該ＧａＮ結晶から構成される、ＬＤ用のＧａＮ基板２６の一例を図８および図９に示す。図８は、ＧａＮ基板２６の平面図であり、図９は図８に示すＧａＮ基板の斜視図である。ＧａＮ基板２６の厚みは、通常３００〜６００μｍ程度であり、一般的な直径は、５０ｍｍ、７５ｍｍ、および１００ｍｍのいずれかである。ＧａＮ基板２６の端部（外周）は、ＧａＮ基板２６の割れ防止を目的に、面取り（図示せず）されている。また、ＧａＮ基板２６の主面は鏡面状であり、その反対面（裏面）は鏡面状もしくは梨地状であることが一般的である。両面が鏡面状であり、かつＧａＮ結晶中に酸素、金属元素等の不純物が無い場合には、ＧａＮ基板２６は可視光に対して、透明である。
また、ＧａＮ基板２６の主面は、ＧａＮ結晶の（０００１）面で構成される。ＧａＮ基板には必要に応じて、［１−１００］の方位を識別する弦形状のオリエンテーションフラット２７やノッチ（図示せず）が形成されたり、両面が鏡面仕上げの場合、主面と裏面を識別することを目的として、基板端部に弦形状のインデックスフラット２８が形成されたりする。また、基板の製造履歴や、主面、裏面を判別するためのしるし２９（例えばＩＤ等）が、主面もしくは、裏面、いずれかの位置に形成されることもある。
一方、当該ＧａＮ基板を用いた端面発光型のＬＤの構造を図１０に示す。端面発光型のＬＤ５６は、図１０に示すように、長さ（図１０における４０）が数百μｍ、幅（図１０における３９）が数十μｍの細長い形状をしている。また、ＧａＮ基板３０上には、活性層３１をｎ型クラッド層３２およびｐ型クラッド層３３で挟んだデバイス層４１が配置され、ｐ型クラッド層３３は１つ、もしくは複数の凸条を有するように加工されている。ｐ型クラッド層３３の凸条上面およびＧａＮ基板３０の下面には、それぞれｐ側電極３４およびｎ側電極３５が配置される。また、レーザ光３８が出射する側の端面および反対側の端面には、それぞれ反射鏡３６、３７が配置されており、共振器となっている。
ここで、数Ｗの高い光出力を実現できるＬＤ５６（以下「高出力ＬＤ」とも称する）では、レーザ光３８が出射する側の端面が熱によって破壊されることがある。そのため、ＬＤ５６の熱破壊を防止するため、発光面側の端部付近（例えば図１０において４２で表される領域）のデバイス層４１の結晶を無秩序化した窓構造を有する場合もある。
ＬＤ５６の動作原理は、活性層３１にｐ側電極３４およびｎ側電極３５を介して電流を注入することで、ｎ型クラッド層３２から電子が、ｐ型クラッド層３３からホールが活性層３１に流入する。そしてこれらが活性層３１内で再結合して、特定の波長を有する光を発する。光はＬＤ５６内部（光の導波路）で増幅される。そしてＬＤ５６に電流を注入することで、増幅した光量がある一定の値を超えると、反射率の低い、出射側の反射鏡３７から、レーザ光３８が出力される。
ここで、図１１に、ＧａＮ基板２６を用いてＬＤ５６を作製する工程図を示す。まず、オリエンテーションフラット２７や、インデックスフラット２８、ＩＤ等を示すしるし２９が形成されたＧａＮ基板２６を準備する（図１１Ａ）。次いで、ＧａＮ基板２６の主面である、（０００１）面上に、有機金族気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ、以下「ＭＯＣＶＤ」とも称する）や分子線エピタキシャル成長（ＭＢＥ）法等の気相成長法を用いて、前述のｐ型クラッド層、ｎ型クラッド層、および活性層等を有する窒化物半導体からなるデバイス層４１をエピタキシャル成長させる（図１１Ｂ）。その後、デバイス層４１に対して、アニールやエッチング、洗浄等を実施し、所望のチップレイアウト５１を作製する（図１１Ｃ）。チップレイアウト５１内には、複数のＬＤチップ５２が配置され、各ＬＤチップ５２のｐ型クラッド層にはそれぞれ凸条５３が形成される。
その後、ＧａＮ基板２６の裏面を１００μｍ前後の厚みまで研磨し、ＧａＮ基板２６表面にｎ側電極３５を形成し、デバイス層４１のｐ型クラッド層の凸条５３上にｐ側電極（図示せず）を形成する（図１１Ｄ）。そして、当該積層体を、各ＬＤチップ５２が横方向に配置された棒状の個片５４（以下「バー」とも称する）に分割し、そのバー５４の両端面５５に反射鏡（図示せず）を形成する（図１１Ｅ）。その後、当該バー５４の長手方向と垂直に切断し、複数のＬＤ５６を得る（図１１Ｆ）。
ここで、図１１Ｅに示すように、積層体を複数のバー５４に分割する工程は、ＧａＮ結晶（ＧａＮ基板２６）が有するへき開性を活用する。（０００１）面を主面として有するＧａＮ基板２６の場合、ＬＤの幅方向を、（１−１００）面が有するへき開方向１６と平行に形成しておく。これにより、図１２Ａに示すように、チップレイアウト５１の、端側からスクライブ６０をいれて、機械的荷重をかけることで、ＬＤチップ５２どうしの境界６３でへき開が生じ、図１２Ｂに示すように、複数のバー６４に分割される。
図１１Ｃに示すチップレイアウト５１は、通常、ＧａＮ基板２６に形成された結晶方位＜１−１００＞を示すオリエンテーションフラット２７を基準として行われる。より具体的には、オリエンテーションフラット２７を光学的に認識して、認識したオリエンテーションフラット２７と、各ＬＤチップ５２（ＬＤ５６）の幅方向とが平行になるように、マスクパターンおよびＧａＮ基板２６の角度を合わせる。そして、露光装置により、マスクパターンを介して露光を行い、チップレイアウト５１の位置を決定する。つまり、チップレイアウト５１の位置を決定する際、ＧａＮ基板２６の結晶方位をＸ線回折（以下、「ＸＲＤ」とも称する）等で測定するのではなく、結晶方位を示すオリエンテーションフラット２７を活用する。
また、オリエンテーションフラット２７は、デバイス層４１のアニールや、洗浄、エッチング、電極形成を行う際の位置合わせにも、活用される。つまり、チップレイアウト５１の位置決定だけでなく、電極形成の際の簡易的な位置合わせ等にも適用される。
そのため、ＧａＮ基板の方位識別を行うオリエンテーションフラットには、高い精度が要求される。ここで、ＧａＮ基板にオリエンテーションフラットを形成する方法として、以下の２つの方法が知られている。（ａ）円筒形のインゴットをスライスして、円盤形の半導体基板を得た後、もしくは、デバイス層成長後に、結晶のへき開性そのものを利用して、オリエンテーションフラットを形成する方法（特許文献１）、および（ｂ）円板形のＧａＮ基板に、仮のオリエンテーションフラットを形成したのち、そのズレ量を補正して、所望の結晶方位に沿って切断し、真のオリエンテーションフラットを形成する方法（特許文献２）である。
特開２００６−２９０６９７号公報 特開２０１５−２０２９８６号公報
ここで、上述のチップレイアウト５１の配置を決定する際、ＧａＮ基板２６が有するオリエンテーションフラット２７のＧａＮ結晶２６の結晶方位＜１−１００＞に対するずれ量（以下、「オリエンテーションフラット精度」とも称する）の絶対値が小さいことが求められる。
詳しくは、図１３Ａに示すように、オリエンテーションフラット２７から決定したチップレイアウト５１の各ＬＤチップ５２（ＬＤ５６）の幅方向と、へき開方向１６とがずれていると、図１３Ｂに示すように、へき開で得られたバー６５に含まれるＬＤチップ５２の端面が斜めになる。つまり、チップレイアウトにおけるチップどうしの境界６３とへき開面とがずれるため、良品のＬＤが得られない。なお、あらかじめ、オリエンテーションフラット精度を測定した上で、チップレイアウト５１の際に、ＧａＮ基板の角度等を補正しても、補正時にも誤差が生じやすい。したがってこのような補正を行っても、チップレイアウトのチップどうしの境界６３とへき開方向１６とがずれやすく、良品のＬＤが得られ難い。
また、オリエンテーションフラット精度が低いと、ＬＤの窓の寸法が小さくなったり、大きくなったりすることがある。窓の寸法が、小さい場合、端面の熱破壊によって、ＬＤの発光動作中に突然、故障しやすい。一方、窓の寸法が大きいと、レーザ光３８の光軸等の発光特性が変化しやすく、高出力ＬＤに求められる信頼性や発光特性に、許容できないばらつきが生じる。このような観点からも、ＧａＮ基板のオリエンテーションフラットを精度よく作製しておく必要がある。
上述の特許文献１や特許文献２に記載の方法では、オリエンテーションフラット精度が、所望の値を満たさない場合、オリエンテーションフラットの再加工ができない。そのため、オリエンテーションフラット精度が低いＧａＮ基板が発生した場合、これらを破棄したり、別用途品としたりしなければならない。
より具体的には、上述の特許文献１や特許文献２の方法で作製したオリエンテーションフラットを再加工しようとすると、ＧａＮ基板に形成した当初のオリエンテーションフラットより内側に新たにオリエンテーションフラットを作製することとなる。そのため、再加工されたオリエンテーションフラットの長さが、所望の長さより長くなってしまう。例えば、ＧａＮ基板の直径が５０ｍｍで、当初のオリエンテーションフラットの長さを１６ｍｍとした場合、オリエンテーションフラットを再加工すると、その長さが、１８ｍｍとなる。したがって、一回の再加工によって、オリエンテーションフラット長さは２ｍｍ長くなる。
ここで、オリエンテーションフラットの長さが過度に長いと、上述のデバイス層４１の成膜工程で、サセプタ（図示せず）とＧａＮ基板２６との間に隙間が発生し、原料ガスの流れが乱れたりするため、所望のデバイス層４１が得られない。一方、オリエンテーションフラットの長さが過度に短くなると、チップレイアウト５１が正確に実施できない。
このような理由から、ＧａＮ基板のオリエンテーションフラットの長さは、通常決められた長さから±１．０ｍｍの範囲内である必要がある。それに対して、従来技術では、１回の再加工で、その範囲を超えてしまう。したがって、高いオリエンテーションフラット精度を求められるＧａＮ基板の形成において、オリエンテーションフラット形成は１回しかできない。つまり、オリエンテーションフラットの形成が、ＬＤ用のＧａＮ基板の安定的な提供を妨げている。
本開示は、上記の事情に鑑みてなされたものであり、高い精度で結晶方位の識別が可能なＩＩＩ族窒化物半導体基板を、安定的に提供することを目的としている。
本開示は、以下のＩＩＩ族窒化物半導体を提供する。
｛０００１｝面からなる主面を有し、所定の結晶方位を基準にへき開されるＩＩＩ族窒化物半導体基板であり、平面視したときに前記主面の端部に位置する第１方位識別線と、前記所定の結晶方位に対する角度ずれが、前記第１方位識別線と比べて小である第２方位識別線と、前記第２方位識別線を識別するためのしるしと、を有するＩＩＩ族窒化物半導体基板。
本開示は、以下のＩＩＩ族窒化物半導体基板の製造方法も提供する。
ＩＩＩ族窒化物半導体からなり、かつ｛０００１｝面からなる主面を有する基板を準備する工程と、前記基板の主面を平面視したときの端部に、第１方位識別線をレーザで形成する工程と、前記第１方位識別線の、前記基板の所定の結晶方位に対する角度ずれを測定する工程と、前記第１方位識別線よりも、前記基板の前記所定の結晶方位に対する角度ずれが小となるように第２方位識別線をレーザで形成する工程と、前記第２方位識別線を識別するためのしるしを付与する工程と、を備えた、ＩＩＩ族窒化物半導体基板の製造方法。
本開示によれば、結晶方位を精度よく識別することが可能なＩＩＩ族窒化物半導体基板を安定的に製造することが可能である。
本開示の一実施の形態に係るＧａＮ基板の形状と、結晶方位と、へき開方向との位置関係を示す説明図 図１に示すＧａＮ基板の斜視説明図 本開示の他の実施の形態に係るＧａＮ基板の形状と、結晶方位と、へき開方向との位置関係を示した説明図 図３に示すＧａＮ基板の斜視説明図 本開示の他の実施の形態に係るＧａＮ基板の形状と、結晶方位と、へき開方向との位置関係を示した説明図 図５に示すＧａＮ基板の斜視説明図 ＧａＮ結晶の構造とへき開しやすい方向とを示す説明図 従来のＧａＮ基板の形状と、結晶方位、へき開方向との位置関係を示す説明図 図８に示すＧａＮ基板の斜視説明図 ＬＤの構成を示す説明図 図１１Ａ〜図１１Ｆは、従来のＧａＮ基板からＬＤを作製する工程の説明図 図１２Ａおよび図１２Ｂは、へき開方向とチップレイアウトとが整合している状態で、複数のバーを形成したときの説明図 図１３Ａおよび図１３Ｂは、へき開方向とチップレイアウトとが整合していない状態で、複数のバーを形成したときの説明図 図１４Ａ〜図１４Ｈは、本開示の一実施の形態に係るＧａＮ基板の製造方法を示す説明図 図１５Ａ〜図１５Ｆ本開示の一実施の形態に係る方位識別線の形成工程を示す説明図 図１６Ａおよび図１６Ｂは、方位識別線と、ＧａＮ基板のへき開方向とのずれの測定方法を示す説明図 本開示の方位識別線の線幅、ゆらぎを、顕微鏡によって観察した写真
本開示の一実施形態に係るＩＩＩ族窒化物半導体基板１１は、例えば図１および図２に示すように、｛０００１｝面からなる主面を有し、所定の結晶方位を基準に（図中、１６で表す方向と平行に）へき開して用いられる。また、当該ＩＩＩ族窒化物半導体基板１１を平面視したときの主面の端部には、第１方位識別線１３が設けられており、上記所定の結晶方位に対する角度ずれが、第１方位識別線と比べて小である第２方位識別線１２がさらに設けられている。また、ＩＩＩ族窒化物半導体１１には、第２方位識別線を識別するためのしるし１４も設けられている。上記第１方位識別線１３、第２方位識別線１２、およびしるし１４は、ＩＩＩ族窒化物半導体基板１１の主面を平面視したときに認識可能であればよく、後述するように、ＩＩＩ族窒化物半導体基板１１の主面に設けられていてもよく、裏面に設けられていてもよく、内部に設けられていてもよい。ここで、本実施形態では、上記第１方位識別線１３や第２方位識別線１２、しるし１４は、所定の波長のレーザの照射によって形成されている。なお、図３および図４には、別の実施形態に係るＩＩＩ族窒化物半導体基板１７を示す。当該ＩＩＩ族窒化物半導体基板１７は、オリエンテーションフラット１８を有する以外は、上述のＩＩＩ族窒化物半導体基板１１と同様である。また、図５および図６には、さらに別の実施形態に係るＩＩＩ族窒化物半導体基板１９を示す。当該ＩＩＩ族窒化物半導体基板１９は、ノッチ２０を有する以外は、上述のＩＩＩ族窒化物半導体基板１１と同様である。
本実施形態のＩＩＩ族窒化物半導体基板では、ＧａＮ基板の結晶方位を知るために、従来のオリエンテーションフラットではなく、レーザの照射によって形成された方位識別線を使用する。その理由は、レーザ照射装置の進歩により、線幅、ゆらぎの制御が精度よく行うことが可能となったこと、さらには当該方法によれば、ＩＩＩ族窒化物半導体基板の歩留まりを高められることにある。
ここで、従来から存在している波長１０μｍの、ＣＯ２レーザを利用した長焦点、長パルス型のレーザ照射装置で、ＧａＮ結晶に線を照射すると、線幅が５０〜３００μｍとなる。このとき、線の揺らぎは、線幅の±５％、つまり、±２．５〜１５μｍ程度で存在する。
例えば、所定の結晶方位に対するずれ量が±０．０３°に収まるように、方位識別線の形成が要求される直径５０ｍｍのＧａＮ基板の場合、レーザ照射装置によって作製される線は、結晶方位に対する傾きと、ゆらぎとを含めて、その合計が±８μｍに収まっている必要がある。それにも関わらず、長パルス型のレーザ照射装置で得られる照射線は、５〜３０μｍのゆらぎが生じる。つまり、ゆらぎのみで、求められる精度を超えることが考えられる。したがって、従来、レーザ照射によって作製される識別線は、結晶方位の識別線としては有効ではなかった。
これに対し、本発明者が研究を重ねた結果、ＧａＮ基板に対して吸収の良い、波長５３２ｎｍのレーザを利用し、短パルス、短焦点型のレーザ照射装置を使用すれば、ＧａＮ基板に線幅２μｍ程度の照射線を付与でき、そのゆらぎを±０．２μｍとできることが明らかとなった。
ＬＤ用途のＧａＮ基板に求められる結晶方位の識別を、方位識別線によって行う場合、前述のように、方位識別線の傾きとゆらぎの合計は、±８μｍ以内に収まっていることが必要である。これに対して、短パルス、短焦点型のレーザ照射装置によって形成される方位識別線のゆらぎ（±０．２μｍ）は、十分に小さい値といえる。
このような知見に基づき、本発明者は、特定のレーザ照射装置によって照射した線を、ＬＤ用のＧａＮ基板における結晶方位の識別手段として、実用できるという結論に達した。
以下、本開示の一実施形態に係るＧａＮ基板の製造方法、および得られたＧａＮ基板を用いてＬＤのチップレイアウトを行う方法、について詳細に説明する。図１４に、ＧａＮ基板の製造工程全体を示し、図１５に、方位識別線の形成方法を示す。
図１４に示すように、ＧａＮ基板の製造方法では、まずＧａＮ基板の母材として、円柱状のＧａＮ結晶（インゴット）７０を準備する（図１４Ａ）。インゴット７０を作製する際、例えば、｛０００１｝面（より詳細には（０００１）面）を主面とする種基板７１上に、結晶方位＜０００１＞具体的には、例えば［０００１］の方向に、ＧａＮ結晶の成長を行う。インゴット７０の大きさは、所望のＧａＮ基板の直径に、端面の加工代５〜１０ｍｍ程度を加味した大きさとする。例えば、所望のＧａＮ基板の直径が５０ｍｍである場合、６０ｍｍ程度の直径を有するインゴット７０を準備する。またインゴット７０の厚みは、当該インゴット７０から切り出すＧａＮ基板の厚みと枚数との積に、切断方法によるインゴット７０の損失を１００〜３００μｍ程度加味した厚みとする。
インゴット７０の成長方法、インゴット７０の成長のための種基板７１の材質、および、種基板表面の形状に、特に制約はない。インゴット７０の成長方法は、例えばＨＶＰＥ法が挙げられるが、これ以外にも、Ｎａフラックス法等の液相法、アモノサーマル法であってもよい。種基板７１の材質は、ＧａＮ、Ａｌ２Ｏ３、ＳｃＡｌＭｇＯ４等を用いることができる。また、種基板７１上には、公知の技術を用いて、結晶欠陥の低減を目的とした凹凸加工を施してもかまわない。また、種基板７１の結晶方位を＜０００１＞の方向から＜１−１００＞の方向に、０．４°〜１０°程度傾け、インゴット７０の円柱の軸と結晶方位＜０００１＞とをずらし、オフ角度を有する種基板７１としてもよい。より詳細には、種基板７１の結晶方位を［０００１］の方向から［１−１００］の方向に、０．４°〜１０°程度傾け、インゴット７０の円柱の軸と結晶方位［０００１］とをずらし、オフ角度を有する種基板７１としてもよい。なお、本実施形態において、インゴット７０の成長時に発生する結晶欠陥の絶対数や、ＧａＮ基板が有する結晶欠陥の分布には、なんら制約を受けない。
続いて、種基板７１上に成長したＧａＮインゴット７０を、エッチングや、レーザ加工、各種砥粒等による研削等、公知の加工技術を適用して、種基板７４と、ＧａＮインゴット７３に分離する（図１４Ｂ）。
その後、くり抜きや、円筒研削、平行研削等、公知の加工技術を使用して、円筒形状にする。さらに主面および裏面が平行になるように加工し、所望の形状のインゴット７５とする（図１４Ｃ）。円筒加工を行う際に、ＸＲＤを使って、あらかじめ、ＧａＮ結晶の方位（本実施形態では結晶方位［１−１００］）を割り出す。そして、ＧａＮ結晶の外周面の一部に、特定の結晶方位を識別できる仮識別７６を形成する。仮識別７６の形状は、オリエンテーションフラットでもよく、ノッチでもかまわない。図１４では、オリエンテーションフラット７６としている。
次いで、上記インゴット７５から２枚以上の基板７８を得る（図１４Ｄ）。インゴット７５の切断は、ワイヤーソー、内周刃等の公知の切断手段を用いることができる。この際に、スライス方向とインゴット７５の主面とを一定量ずらして、オフ角度を形成することもできる。
その後、テープ、研削砥石等を活用した面取り装置（チャンファ）を用いて、基板７８の直径が所定の範囲なるようにトリミングする加工や、端面（外周）の面取り、オリエンテーションフラット１８の形成を実施する（図１４Ｅ）。
オリエンテーションフラット１８は、上述のように作製した仮識別７６を基準にして形成する。本実施形態では、オリエンテーションフラット１８が、結晶方位［１１−２０］に対して、±５.０°以となるように加工する。本実施の形態では、仮識別７６から反時計周りに９０°ずれた位置に形成している。このとき、基板７８を面取り装置に設定して位置合わせを行えば、オリエンテーションフラット精度を簡易に高めることができる。なお、オリエンテーションフラットの代わりにノッチを形成してもかまわない。
５０ｍｍの直径、３５０μｍの厚みを有する基板７９とする場合、端面の面取り量は、主面側が１００μｍ、裏面側が５０μｍであることが好ましく、オリエンテーションフラット１８は１６±１ｍｍの長さが望ましい。またこのとき、オリエンテーションフラット１５と結晶方位［１１−２０］および［１−１００］との角度ずれ量を、ＸＲＤ装置の公知の技術を使って、測定しておく。
続いて、ダイヤモンド砥石、テープを用いた研削装置や、ダイヤモンド砥粒を用いたラッピング装置、コロイダルシリカ等のスラリーと不織布の研磨パッドとを用いたＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）装置等、公知の装置を順次用いて、基板７９の主面、および裏面を鏡面に仕上げ、厚みばらつきを整える。これにより、可視光に対して透明な、基板８０を得ることができる。
その後、当該基板８０の主面に第１方位識別線１３および第２方位識別線１２を形成する（図１４Ｆおよび図１４Ｇ）。これらの方位識別線の形成工程を図１５、図１６および、図１７を用いてさらに詳細に説明する。
両面が鏡面で、透明な基板８０（図１５Ａ）に、当該基板８０による吸収が良好な波長５３２ｎｍのレーザを利用した短パルス、短焦点型の照射装置８４を用い、レーザ光８５を照射する。これにより、主面に所定の線幅、さらにはゆらぎを有する第１方位識別線１３を有するＧａＮ基板８２とする（図１５Ｂ）。
レーザ光８５の照射は、基板８０の裏面に行ってもかまわない。上述の短パルス、短焦点型のレーザ照射装置８４によれば、基板８０の内部にレーザ光８５を照射することも可能である。
第１方位識別線１３の角度の位置合わせは、まず、基板８０の面取り量の差異等、公知の方法で、主面と裏面を判定する。そして、基板８０の結晶方位、オフ角度をＸＲＤ装置で測定して、基板８０の所定の結晶方位（本実施形態では結晶方位［１−１００］）を割り出す。得られた結晶方位と平行になるように、照射装置の位置合わせをして、所望の位置に第１方位識別線１３をレーザ照射により描画する。
なお、第１方位識別線１３を形成する位置とは別の位置にオリエンテーションフラット１８（又はノッチ）がある場合、当該オリエンテーションフラット１８の方位［１−１００］からの角度ずれを参考に、第１方位識別線１３を形成する位置の調整を行ってもよい。このほうが、第１方位識別線１３を簡易に形成しやすい。
いずれの方法においても、所望の結晶方位に対するずれ量が±５°以内である線の付与が可能である。本実施形態の場合、結晶方位［１−１００］のへき開方向（結晶方位［１−１００］に対して垂直方向）から、±５°以内のずれ量で、第１方位識別線１３を付与することができる。
ＧａＮ基板の直径が５０ｍｍの場合、長さ１６±１ｍｍの第１方位識別線１３を形成することが望ましい。照射線の線幅が２μｍ、線のゆらぎを±０．２μｍ以内に収める照射条件としては、例えば以下の照射条件とすることができる。図１７に、実際に当該条件でＧａＮ基板９４の表面に方位識別線９３を形成したときの写真を示す。
レーザ照射条件
レーザ波長 ： ５３２ｎｍ
パルス ： １５ピコ秒
レーザ出力 ： １．００Ｗ
周波数 ： ２５０ｋＨｚ
走査速度 ： １２５ｍｍ／ｓｅｃ
上記第１方位識別線１３の形成後、第１方位識別線１３の結晶方位［１−１００］に対するずれ量をＸＲＤ装置によって測定する（図１５Ｃ）。具体的には、図１６Ａに示すように、ＸＲＤ装置のＧａＮ基板８０を配置する吸着ステージ８６上に、装置の基準角度の０°と垂直に基準線８７を形成しておく。その線幅は第１方位識別線１３より細いことが望ましく、１．５μｍ以下であることがさらに望ましい。
そして、吸着ステージ８６に固定されたＧａＮ基板８０の第１方位識別線１３が、基準線８７に完全に覆いかぶさるか、目視で確認する。このとき、完全に覆いかぶされば、第１方位識別線１３と装置の基準線との角度ずれがない、もしくは求められる精度に対して、許容範囲内のずれで、第１方位識別線１３を形成できていると判断できる。その後、ステージ８６を時計回りおよび半時計回りに回転させ、図１６Ｂに示す結晶方位［１−１００］の回折スペクトル９１を得る。回折スペクトル９１の最大強度が得られる角度と装置の基準角度を示す仮想線９０とのずれ量９２が、第１方位識別線１３のＧａＮ基板の結晶方位［１−１００］に対するずれ量に相当する。なお、上記ずれ量の測定には、結晶方位［１−１００］を測定する入射Ｘ線８８と、結晶方位［１−１００］の回折Ｘ線８９とを利用する。またこのとき、［ＧａＮ基板８０が鏡面加工によって、透明とされていることが必要である。
第１方位識別線１３の結晶方位［１−１００］に対するずれ量を測定した結果が、目的とする精度、好ましくは±０．０３°以内に入っていれば、後述のしるし１４の形成工程に進む。一方で、１回目に形成される第１方位識別線１３は、おおよその加工であり、所望の精度に入らないことが、容易に予想される。第１方位識別線１３が所望の精度に入らない場合には、続いて２回目の方位識別線の形成およびそのずれ量の測定を行う。
識別線を付与する位置合わせを、先に形成した第１方位識別線１３と結晶とのずれ量に基づいて行う。より具体的には、当該ずれ量に基づいて、レーザ光８５の照射位置を調整し、２回目以降の第１方位識別線１３の形成を行う（図１５Ｄ）。そして、新たに形成した第１方位識別線１３の、結晶方位［１−１００］に対するずれ量が所定の範囲となるまで、これを繰り返す。なお、既に二回以上、第１方位識別線１３を形成している場合には、先に形成した第１方位識別線１３のうち、結晶方位［１−１００］に対するずれが最も小さい線を基準に、レーザ光８５の照射位置を決定する。
例えば、第１方位識別線１３の形成が４回目のときは、３回目までに形成した第１方位識別線１３のうち、結晶方位とのずれ量が最も小さいものを用い、レーザ光８５の照射位置を調整する。また、第１方位識別線１３の形成が５回目のときは、４回形成した第１方位識別線１３のうち、最も小さいずれ量を有する第１方位識別線１３を用いて、レーザ光の照射位置を調整する。
先に形成した方位識別線に基づき、位置合わせを行うと、上述のオリエンテーションフラット１８を用いた調整や、ＸＲＤ装置による測定に基づいた調整より、ずれ量が所望の範囲に収まりやすくなる。その理由としては、１回目に第１方位識別線１３をする場合より２回目に形成する第１方位識別線１３を形成する場合のほうが、照射装置の補正量が小さくなり、第１方位識別線１３の結晶方位［１−１００］に対するずれ量もそれに伴って小さくなる。
なお、新たに第１方位識別線１３を形成するごとに、上述した方法でずれ量を測定する（図１５Ｅ）。当該方法によれば、通常、５回以下の方位識別線の形成で、結晶方位［１−１００］に対するずれ量を±０．０３°以内にすることができる。
当該方法において、結晶方位［１−１００］に対するずれ量が±０．０３以内とできれば、従来のオリエンテーションフラット形成で作製される良品の結晶方位とのずれ量と同等とすることができる。なお、従来の方法では、ずれ量が当該範囲に満たない場合、得られたＧａＮ基板を廃棄（具体的には５〜３０％程度を廃棄）していたが、上述の方法によれば、ずれ量が上述の範囲に入らない場合であっても、ＧａＮ基板を廃棄する必要がない。
なお、方位識別線１３の付与が５回以上になると、第１方位識別線１３どうしが重なる等の不都合が生じ、結晶方位を認識し難くなる。そこで、第１方位識別線１３を形成した面に対して、当該第１方位識別線１３が有する深さ以上の厚みの研磨を行い、第１方位識別線１３をＧａＮ基板の主面から消去して、やり直せばよい。
そして、結晶方位［１−１００］に対するずれ量が最も小さく、かつそのずれ量が±０．０３°以内に収まっている第１方位識別線１３を、第２方位識別線１２とする。第２方位識別線１２は通常、最後に形成した第１方位識別線１３となる。
その後、第２方位識別線１２を判別するためのしるし１４の付与を行う（図１５Ｆ）。しるし１４は、ＧａＮ基板８２の主面、裏面、内部いずれに付与してもよい。
なお、図１５Ｆでは一例として、第１方位識別線１３を２回形成して、第２方位識別線１２を得た場合を示しており、当該レーザ照射装置を使って、三角形の印を第２方位識別線１２の中央付近、かつ第２方位識別線１２の下方であって、ＧａＮ基板の主面に形成している。しるし１４は、三角形の印に限られず、円形や矩形でもよく、文字でもよい。
ここで、得られたＧａＮ基板８２の表裏面を識別するため、裏面を梨地とする必要がある場合、第２方位識別線１２を形成したＧａＮ基板８２を、ＫＯＨに浸漬したり、片面ラッピング装置を用いて、その裏面を梨地に処理する（図１４Ｇ）。
裏面に第１方位識別線１３や第２方位識別線１２、しるし１４を形成した場合には、梨地面の形成によって、第２方位識別線１２等が認識し難くなるため、レーザ照射の出力の調整によって、深さを大きくするか、粗さを小さめに調整することが必要である。
ついで、必要に応じてＧａＮ基板８２表面に仕上げ研磨を行う（図１４Ｈ）。研磨方法は公知の方法とすることができ、ＧａＮ基板８２の主面に、仕上げ研磨を実施する。表面の加工変質を低減するため、ポリウレタン材質の研磨パッドを用いることが望ましい。仕上げ研磨によって、ＧａＮ結晶８３主面を表面粗さＲａが１．０ｎｍ未満である平坦な表面を得ることができる。
仕上げ研磨を実施後、公知の技術を用いて、ＧａＮ基板８３を弱アルカリ、酸に浸漬する洗浄を実施し、主面に付着した無機、有機成分の不純物を除去する。仕上げ研磨、洗浄後のＧａＮ基板８３は、外観や形状等の検査を経て、合格すれば、本実施形態のＧａＮ基板が完成する。
次に、当該、ＧａＮ基板を用いて、ＬＤのチップレイアウト５１を行う方法について述べる。
上述のＧａＮ基板を用いる場合、デバイス層４１の形成工程後、しるし１４に基づき、第２方位識別線１２を特定する。そして、特定した第２方位識別線１２と、平行になるように、顕微鏡等を活用してマスクパターンの角度を合わせた後、露光装置を使って、ＧａＮ基板上に、チップレイアウトを形成する。
このとき、第２方位識別線１２の結晶方位［１−１００］に対するずれ量が±０．０３°以内であり、上述の線幅、ゆらぎの範囲内で形成されていれば、チップレイアウトをＧａＮ基板のへき開方向に合わせて配置することが可能である。
したがって、チップレイアウトの形成後、図１２Ａで示すようなへき開加工にて形成される、バー６４の形状が安定となる。なお、デバイス層の形成や、チップレイアウトの形成、電極の形成装置において位置合わせが必要な場合、当該ＧａＮ基板が有しているオリエンテーションフラットやノッチを活用すればよく、上述の方法によれば、従来のＬＤの製造工程を大きく変更する必要が無い。
以上、本開示を実施形態に即して、詳細に説明したが、上述の実施形態に限定されない。例えば、ＧａＮ基板を形成する場合を例に説明したが、ＩＩＩ族窒化物であれば（結晶系が同じであれば）、いずれの材質であってもかまわない。例えばＡｌＧａＩｎＮや、ＡｌＮ等の結晶を用いて、ＩＩＩ族窒化物半導体基板を得てもよい。また、第２方位識別線１２を形成する際に基準とする方位としては、［１−１００］以外に、［１−１００］から６０°毎回転させたへき開性を有する等価な方位＜１−１００＞、具体的には［１０−１０］、［０１−１０］、［−１１００］、［−１０１０］、［０−１１０］としても、同様の効果が得られる。
従来技術と本開示との違いは、高精度の結晶方位の識別を、レーザ照射によって形成された第２方位識別線によって行うか、オリエンテーションフラットによって行うかにある。そして、第２方位識別線を形成する場合、高精度の方位識別線が得られるまで、再加工が可能である。
従来技術におけるオリエンテーションフラット形成において、結晶方位とのずれ量が所望の値を満たさない場合、当該ＧａＮ基板は不良品として廃棄したり、オリエンテーションフラット精度を問わないＬＥＤ用途等のＧａＮ基板等に転用したりする。しかしながら、本開示の方法によれば、このような不良品の発生がなく、ＩＩＩ族窒化物半導体基板の歩留まりが高くなる。
本開示によれば、結晶方位を精度よく識別することが可能であるＩＩＩ族窒化物半導体基板を安定的に供給可能であり、当該ＩＩＩ族窒化物半導体基板は、ＬＤ等の基板として非常に有用である。
１１、１７、１９、２６、３０ ＧａＮ基板
１２ 第２方位識別線
１３ 第１方位識別線
１４ 第２方位識別線を示すしるし
１６ へき開方向
１８、２７、７６ オリエンテーションフラット
２０ ノッチ
２１ ガリウム（Ｇａ）原子
２３ 窒素（Ｎ）原子
２５ ＧａＮ結晶のへき開方向
２８ インデックスフラット
２９ しるし
３１ 活性層
３２ ｎ型クラッド層
３３ ｐ型クラッド層
３４ ｐ側電極
３５ ｎ側電極
３６、３７反射鏡
３８ レーザ光
３９ ＬＤの幅
４０ ＬＤの長さ
４１ デバイス層
４２ 窓
５１ ＬＤのチップレイアウト
５２ ＬＤチップ
５３ ｐ型クラッド層の凸条
５４、６４、６５ バー
５５ バー端面
５６ ＬＤ
６０ スクライブを入れる位置
６３ ＬＤチップどうしの境界
７０、７３、７５ インゴット
７１、７４ 種基板
７８、７９、８０ 基板
８２、８３ ＧａＮ基板
８４ レーザ照射装置
８５ レーザ光
８６ ＸＲＤ装置の吸着ステージ
８７ 吸着ステージ上の基準線
８８ 結晶方位［１−１００］を測定する入射Ｘ線
８９ 結晶方位［１−１００］の回折Ｘ線
９０ ＸＲＤ装置の基準角度を示す仮想線
９１ 回折スペクトル
９２ ［１−１００］と方位識別線のずれ量
９３ 方位識別線
９４ ＧａＮ基板

Claims (5)

  1. ｛０００１｝面からなる主面を有し、所定の結晶方位を基準にへき開されるＩＩＩ族窒化物半導体基板であり、
    平面視したときに前記主面の端部に位置する第１方位識別線と、
    前記所定の結晶方位に対する角度ずれが、前記第１方位識別線と比べて小である第２方位識別線と、
    前記第２方位識別線を識別するためのしるしと、
    を有するＩＩＩ族窒化物半導体基板。
  2. 前記第２方位識別線とは別の位置に、オリエンテーションフラット、またはノッチをさらに有する、請求項１に記載のＩＩＩ族窒化物半導体基板。
  3. ＩＩＩ族窒化物半導体からなり、かつ｛０００１｝面からなる主面を有する基板を準備する工程と、
    前記基板の主面を平面視したときの端部に、第１方位識別線をレーザで形成する工程と、
    前記第１方位識別線の、前記基板の所定の結晶方位に対する角度ずれを測定する工程と、
    前記第１方位識別線よりも、前記基板の前記所定の結晶方位に対する角度ずれが小となるように第２方位識別線をレーザで形成する工程と、
    前記第２方位識別線を識別するためのしるしを付与する工程と、
    を備えた、ＩＩＩ族窒化物半導体基板の製造方法。
  4. 前記ＩＩＩ族窒化物半導体基板に、オリエンテーションフラットまたはノッチを形成する工程をさらに備え、
    前記第２方位識別線を、前記オリエンテーションフラット及び前記ノッチと異なる位置に形成する、
    請求項３に記載のＩＩＩ族窒化物半導体基板の製造方法。
  5. 前記第１方位識別線、前記第２方位識別線、および前記しるしを形成するレーザの波長が５３２ｎｍである、
    請求項３または４に記載のＩＩＩ族窒化物半導体基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022145247A (ja) * 2021-03-19 2022-10-03 Ｄｏｗａエレクトロニクス株式会社 ＧａＡｓウエハの製造方法およびＧａＡｓウエハ群

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335645A (ja) * 2003-05-06 2004-11-25 Sumitomo Electric Ind Ltd ＧａＮ基板
JP2006290697A (ja) * 2005-04-14 2006-10-26 Hitachi Cable Ltd 窒化物半導体基板及びその製造方法
JP2015202986A (ja) * 2014-04-14 2015-11-16 三菱化学株式会社 窒化物半導体基板、基板ロットおよびオリエンテーション・フラットの形成方法
JP2018024538A (ja) * 2016-08-08 2018-02-15 三菱ケミカル株式会社 ＧａＮ単結晶およびＧａＮ単結晶製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339431A (ja) * 2005-06-02 2006-12-14 Hitachi Cable Ltd 窒化物半導体基板の加工方法
EP1806770A4 (en) * 2005-07-21 2009-02-25 Sumitomo Electric Industries GALLIUMNITRIDWAFER
JP2007073761A (ja) * 2005-09-07 2007-03-22 Sumitomo Electric Ind Ltd 窒化物半導体基板及び窒化物半導体基板の加工方法
KR20070042594A (ko) * 2005-10-19 2007-04-24 삼성코닝 주식회사 편평한 측면을 갖는 ａ면 질화물 반도체 단결정 기판
CN107680918B (zh) * 2012-09-19 2021-02-23 应用材料公司 接合基板的方法
JP6315579B2 (ja) * 2014-07-28 2018-04-25 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
JP6425606B2 (ja) * 2015-04-06 2018-11-21 株式会社ディスコ ウエーハの生成方法
JP6690983B2 (ja) * 2016-04-11 2020-04-28 株式会社ディスコ ウエーハ生成方法及び実第２のオリエンテーションフラット検出方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335645A (ja) * 2003-05-06 2004-11-25 Sumitomo Electric Ind Ltd ＧａＮ基板
JP2006290697A (ja) * 2005-04-14 2006-10-26 Hitachi Cable Ltd 窒化物半導体基板及びその製造方法
JP2015202986A (ja) * 2014-04-14 2015-11-16 三菱化学株式会社 窒化物半導体基板、基板ロットおよびオリエンテーション・フラットの形成方法
JP2018024538A (ja) * 2016-08-08 2018-02-15 三菱ケミカル株式会社 ＧａＮ単結晶およびＧａＮ単結晶製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022145247A (ja) * 2021-03-19 2022-10-03 Ｄｏｗａエレクトロニクス株式会社 ＧａＡｓウエハの製造方法およびＧａＡｓウエハ群
JP7146988B1 (ja) 2021-03-19 2022-10-04 Ｄｏｗａエレクトロニクス株式会社 ＧａＡｓウエハの製造方法およびＧａＡｓウエハ群

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