JP2003022988A - 化合物半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 150000001875 compounds Chemical class 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 16
- 235000012431 wafers Nutrition 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000003776 cleavage reaction Methods 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 5
- 230000007017 scission Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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Abstract
(57)【要約】
【課題】 ウェハのオリエンテーションフラットを［０
１バー１バー］方向に形成し、オリエンテーションフラ
ットと垂直、水平方向にダイシングすると、切断時のチ
ッピングが多発しており、半導体素子の収率の低下や、
ダイシングスピードを落として作業するため、作業効率
が向上しないなどの問題があった。 【解決手段】 オリエンテーションフラットを、［０１
バー０］、［００１バー］、［００１］、［０１０］の
いずれかの方向に形成したウェハにパターンを形成する
ことで、［０１バー１バー］方向に対して４５度に交差
するように各チップが配列され、ダイシングできる。チ
ッピングが大幅に低減するので、チップサイズのシュリ
ンク、ウェハ収率の向上、作業効率の向上が実現する。
１バー１バー］方向に形成し、オリエンテーションフラ
ットと垂直、水平方向にダイシングすると、切断時のチ
ッピングが多発しており、半導体素子の収率の低下や、
ダイシングスピードを落として作業するため、作業効率
が向上しないなどの問題があった。 【解決手段】 オリエンテーションフラットを、［０１
バー０］、［００１バー］、［００１］、［０１０］の
いずれかの方向に形成したウェハにパターンを形成する
ことで、［０１バー１バー］方向に対して４５度に交差
するように各チップが配列され、ダイシングできる。チ
ッピングが大幅に低減するので、チップサイズのシュリ
ンク、ウェハ収率の向上、作業効率の向上が実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波デバイスに
採用される化合物半導体装置の製造方法に関し、特にチ
ッピングを防止し、更にチップサイズの小型化を実現し
た化合物半導体装置の製造方法に関する。
採用される化合物半導体装置の製造方法に関し、特にチ
ッピングを防止し、更にチップサイズの小型化を実現し
た化合物半導体装置の製造方法に関する。
【０００２】
【従来の技術】世界的な携帯電話市場の拡大に加え、デ
ジタル衛星放送受信機向けの需要が高まるに伴い高周波
デバイスの需要が急伸している。その素子としては、高
周波を扱うことからガリウム・砒素（ＧａＡｓ）を用い
た電界効果トランジスタ（以下ＦＥＴという）を使用す
る事が多く、これに伴って前記スイッチ回路自体を集積
化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
や、局部発振用ＦＥＴの開発が進められている。
ジタル衛星放送受信機向けの需要が高まるに伴い高周波
デバイスの需要が急伸している。その素子としては、高
周波を扱うことからガリウム・砒素（ＧａＡｓ）を用い
た電界効果トランジスタ（以下ＦＥＴという）を使用す
る事が多く、これに伴って前記スイッチ回路自体を集積
化したモノリシックマイクロ波集積回路（ＭＭＩＣ）
や、局部発振用ＦＥＴの開発が進められている。
【０００３】半導体の一連の製造工程において、所定の
化合物半導体素子が形成され、ウェハプロセスが終了し
た半導体ウェハは半導体素子毎に切断され、個々に分割
される。従来、このように半導体ウェハを半導体素子に
分割する方法としてダイシングソーによって半導体ウェ
ハを切断するダイシングソー法が知られている（例えば
特公昭６０−３４８２７号参照）。
化合物半導体素子が形成され、ウェハプロセスが終了し
た半導体ウェハは半導体素子毎に切断され、個々に分割
される。従来、このように半導体ウェハを半導体素子に
分割する方法としてダイシングソーによって半導体ウェ
ハを切断するダイシングソー法が知られている（例えば
特公昭６０−３４８２７号参照）。
【０００４】図６に、従来の化合物半導体装置の製造方
法をＧａＡｓＦＥＴを一例に示す。
法をＧａＡｓＦＥＴを一例に示す。
【０００５】図は、例えばＧａＡｓＦＥＴの半導体素子
領域を形成するためのパターンを形成したマスク１１の
一例である。ウェハ１２のオリエンテーションフラット
ＯＦにマスク１１を合わせて露光し、（１００）面を有
するウェハ１２上に化合物半導体素子領域を形成する。
このとき、オリエンテーションフラットＯＦはウェハメ
ーカーにより一般的に［０１バー１バー］方向に形成さ
れている。ここで、［０１バー１バー］とは結晶方向で
あり、図６の矢印に示す方向である。
領域を形成するためのパターンを形成したマスク１１の
一例である。ウェハ１２のオリエンテーションフラット
ＯＦにマスク１１を合わせて露光し、（１００）面を有
するウェハ１２上に化合物半導体素子領域を形成する。
このとき、オリエンテーションフラットＯＦはウェハメ
ーカーにより一般的に［０１バー１バー］方向に形成さ
れている。ここで、［０１バー１バー］とは結晶方向で
あり、図６の矢印に示す方向である。
【０００６】つまり、マスク１１辺とウェハ１２のオリ
エンテーションフラットＯＦを同一方向、または互いに
直交する方向に揃えてパターニングし、マスク１１辺に
対してほぼ垂直水平方向に各チップ１３が配列してい
る。
エンテーションフラットＯＦを同一方向、または互いに
直交する方向に揃えてパターニングし、マスク１１辺に
対してほぼ垂直水平方向に各チップ１３が配列してい
る。
【０００７】このウェハ１２をダイシングする場合に
は、ウェハ１２のスクライブライン１４とダイシングブ
レードを位置あわせし、ダイシングブレードによってウ
ェハ１２の主面をスクライブライン１４に沿って任意の
深さに切断する。スクライブラインはチッピングを防止
するためのマージンを考慮して５０μｍとし、このとき
のダイシングの条件は、切削速度６ｍｍ／秒、ダイシン
グブレードの回転数３００００〜３５０００rpmであ
る。その後、ウェハ１２は純水による洗浄ならびに乾燥
に付された後、次のダイボンディング工程に移送され
る。
は、ウェハ１２のスクライブライン１４とダイシングブ
レードを位置あわせし、ダイシングブレードによってウ
ェハ１２の主面をスクライブライン１４に沿って任意の
深さに切断する。スクライブラインはチッピングを防止
するためのマージンを考慮して５０μｍとし、このとき
のダイシングの条件は、切削速度６ｍｍ／秒、ダイシン
グブレードの回転数３００００〜３５０００rpmであ
る。その後、ウェハ１２は純水による洗浄ならびに乾燥
に付された後、次のダイボンディング工程に移送され
る。
【０００８】
【発明が解決しようとする課題】従来のマスクを用いて
パターン形成を行うと、ウェハ１２の［０１バー１バ
ー］方向に対して垂直方向および水平方向にダイシング
することになる。
パターン形成を行うと、ウェハ１２の［０１バー１バ
ー］方向に対して垂直方向および水平方向にダイシング
することになる。
【０００９】ＧａＡｓＦＥＴ等の化合物半導体装置で、
（１００）面がウェハ面であってオリエンテーションフ
ラットＯＦが［０１バー１バー］であるウェハ１２にお
いては、［０１バー１バー］方向に対して水平、垂直方
向が完全へき開方向となる。この方向にダイシングする
場合、高速回転するダイシングソーが半導体ウェハ１２
表面に接触した時に加わる機械的歪み等により、［０１
バー１バー］方向およびその１８０度反対の方向ではチ
ッピング（半導体ウェハのかけ）が多量に発生し、歩留
まりの低下を招くことになる。
（１００）面がウェハ面であってオリエンテーションフ
ラットＯＦが［０１バー１バー］であるウェハ１２にお
いては、［０１バー１バー］方向に対して水平、垂直方
向が完全へき開方向となる。この方向にダイシングする
場合、高速回転するダイシングソーが半導体ウェハ１２
表面に接触した時に加わる機械的歪み等により、［０１
バー１バー］方向およびその１８０度反対の方向ではチ
ッピング（半導体ウェハのかけ）が多量に発生し、歩留
まりの低下を招くことになる。
【００１０】このため、チッピングを防止するためにマ
ージンを多くとって必要以上にダイシングストリートの
幅を設定したり、切削速度を大幅に下げなければなら
ず、作業速度の低下やウェハ上の半導体素子の収率を上
げられないなどの問題があった。
ージンを多くとって必要以上にダイシングストリートの
幅を設定したり、切削速度を大幅に下げなければなら
ず、作業速度の低下やウェハ上の半導体素子の収率を上
げられないなどの問題があった。
【００１１】また、完全へき開方向に対して４５度で交
差する方向にダイシングするとチッピングが大幅に抑制
できることが知られており、例えばマスク辺に対して４
５度に交差する方向にチップを配列したパターンのマス
クを用いて、一括露光によりウェハにパターンを形成す
る方法もある。しかし、化合物半導体装置では高精度の
微細加工が要求され、例えば、ＧａＡｓＦＥＴでは特に
ゲート電極とその近傍において、ウエファ全面に渡っ
て、サブミクロンのゲート長をバラツキなく形成すると
共に、Ｎ＋ソース、ドレイン領域とゲート電極の位置を
精度良く整合する必要がある。一括露光でパターンを形
成する場合には、プロセス設計上、サブミクロンのゲー
ト長の形成と、Ｎ＋ソース、ドレイン領域とゲート電極
の位置の高精度な整合のために、レジストをＯ2プラズ
マで細線化するダミーゲートプロセスなどの採用を余儀
なくされてしまう。
差する方向にダイシングするとチッピングが大幅に抑制
できることが知られており、例えばマスク辺に対して４
５度に交差する方向にチップを配列したパターンのマス
クを用いて、一括露光によりウェハにパターンを形成す
る方法もある。しかし、化合物半導体装置では高精度の
微細加工が要求され、例えば、ＧａＡｓＦＥＴでは特に
ゲート電極とその近傍において、ウエファ全面に渡っ
て、サブミクロンのゲート長をバラツキなく形成すると
共に、Ｎ＋ソース、ドレイン領域とゲート電極の位置を
精度良く整合する必要がある。一括露光でパターンを形
成する場合には、プロセス設計上、サブミクロンのゲー
ト長の形成と、Ｎ＋ソース、ドレイン領域とゲート電極
の位置の高精度な整合のために、レジストをＯ2プラズ
マで細線化するダミーゲートプロセスなどの採用を余儀
なくされてしまう。
【００１２】また、一括露光でパターン形成する場合に
は、ウェハ周端部での加工精度が低下することもあり、
チップ収率の低下や製造工程が増えてしまう問題がある
ため、Ｉ線ステッパーによるパターン形成が望ましい。
は、ウェハ周端部での加工精度が低下することもあり、
チップ収率の低下や製造工程が増えてしまう問題がある
ため、Ｉ線ステッパーによるパターン形成が望ましい。
【００１３】ところが、Ｉ線ステッパー等の縮小装置で
は、ウェハのオリエンテーションフラットＯＦに沿って
投影露光の移動方向を水平および垂直にしかできないた
め、オリエンテーションフラットＯＦが［０１バー１バ
ー］方向であれば各チップもオリエンテーションフラッ
トＯＦに対して垂直水平方向に配列することになる。つ
まり、［０１バー１バー］方向とその反対方向にダイシ
ングすることになり、チッピングが避けられない問題が
あった。
は、ウェハのオリエンテーションフラットＯＦに沿って
投影露光の移動方向を水平および垂直にしかできないた
め、オリエンテーションフラットＯＦが［０１バー１バ
ー］方向であれば各チップもオリエンテーションフラッ
トＯＦに対して垂直水平方向に配列することになる。つ
まり、［０１バー１バー］方向とその反対方向にダイシ
ングすることになり、チッピングが避けられない問題が
あった。
【００１４】現在ではシリコン半導体チップの性能の向
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。例えばｆT（遮断周波数）が２５ＧＨｚ以上の
シリコン半導体のトランジスタを使用した局部発振回路
は応用回路を工夫することでＧａＡｓＦＥＴを使用した
局部発振回路に近い性能を出すことが可能になってい
る。従来ではシリコンチップは高周波帯での利用は難し
く、高価な化合物半導体チップが利用されていたが、シ
リコン半導体チップの性能が高まり、利用の可能性がで
れば、当然ウエファ自体も高価な化合物半導体チップは
価格競争で負けてしまう。つまり、ウェハ収率の低下に
よるチップ価格の高騰は抑える必要があり、チップサイ
ズの低減や不良チップの抑制などによってウェハ収率を
向上させることが要求されている。
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。例えばｆT（遮断周波数）が２５ＧＨｚ以上の
シリコン半導体のトランジスタを使用した局部発振回路
は応用回路を工夫することでＧａＡｓＦＥＴを使用した
局部発振回路に近い性能を出すことが可能になってい
る。従来ではシリコンチップは高周波帯での利用は難し
く、高価な化合物半導体チップが利用されていたが、シ
リコン半導体チップの性能が高まり、利用の可能性がで
れば、当然ウエファ自体も高価な化合物半導体チップは
価格競争で負けてしまう。つまり、ウェハ収率の低下に
よるチップ価格の高騰は抑える必要があり、チップサイ
ズの低減や不良チップの抑制などによってウェハ収率を
向上させることが要求されている。
【００１５】
【課題を解決するための手段】本発明は、かかる課題に
鑑みてなされ、化合物半導体基板の（１００）面を表面
とし、前記基板のオリエンテーションフラットを［０１
バー０］、［００１バー］、［００１］、［０１０］の
いずれかの方向に形成した化合物半導体基板を用いてパ
ターンを形成する工程と、前記基板をダイシングする工
程とを具備することを特徴とし、Ｉ線ステッパー装置を
用いて完全へき開方向から４５度の方向にダイシングで
きるものである。これにより、チッピングが防止できる
ので、ダイシングストリートのマージンを従来より縮小
でき、ウェハ収率および作業速度を向上できる化合物半
導体装置の製造方法を提供できる。
鑑みてなされ、化合物半導体基板の（１００）面を表面
とし、前記基板のオリエンテーションフラットを［０１
バー０］、［００１バー］、［００１］、［０１０］の
いずれかの方向に形成した化合物半導体基板を用いてパ
ターンを形成する工程と、前記基板をダイシングする工
程とを具備することを特徴とし、Ｉ線ステッパー装置を
用いて完全へき開方向から４５度の方向にダイシングで
きるものである。これにより、チッピングが防止できる
ので、ダイシングストリートのマージンを従来より縮小
でき、ウェハ収率および作業速度を向上できる化合物半
導体装置の製造方法を提供できる。
【００１６】
【発明の実施の形態】図１から図５に、本発明の実施の
形態を詳細に示す。
形態を詳細に示す。
【００１７】本発明の半導体装置の製造方法は、化合物
半導体基板の（１００）面を表面とし、実質的に前記基
板の［０１バー１バー］方向に対して斜め方向に各チッ
プが配置されるステッパーレチクルを用いて縮小投影露
光してパターンを形成する工程と、前記基板を［０１バ
ー１バー］方向に対して斜め方向にダイシングする工程
とから構成される。
半導体基板の（１００）面を表面とし、実質的に前記基
板の［０１バー１バー］方向に対して斜め方向に各チッ
プが配置されるステッパーレチクルを用いて縮小投影露
光してパターンを形成する工程と、前記基板を［０１バ
ー１バー］方向に対して斜め方向にダイシングする工程
とから構成される。
【００１８】本発明の第１の工程は図１に示す如く、化
合物半導体基板の（１００）面を表面とし、実質的に基
板の［０１バー１バー］方向に対して斜め方向に各チッ
プ３が配置されるステッパーレチクルを用いて縮小投影
露光してパターンを形成することにある。
合物半導体基板の（１００）面を表面とし、実質的に基
板の［０１バー１バー］方向に対して斜め方向に各チッ
プ３が配置されるステッパーレチクルを用いて縮小投影
露光してパターンを形成することにある。
【００１９】例えばＧａＡｓＦＥＴ等の化合物半導体素
子領域をウェハ２上に縮小投影露光装置（Ｉ線ステッパ
ー装置）でパターニングする場合、ＣＡＤデータからス
テッパーレチクルを形成して、図１のマスク１中の太線
で示す如く１ショットずつ縮小投影露光する。この露光
ではウェハ２のオリエンテーションフラットＯＦに対し
て水平および垂直方向に移動しながら露光するので、ウ
ェハ２周端部での不良が一括露光に比べて少なくなる。
また、例えばＧａＡｓＦＥＴのゲート電極部などチップ
３内のパターンの微細加工精度も非常に高いものが得ら
れる。
子領域をウェハ２上に縮小投影露光装置（Ｉ線ステッパ
ー装置）でパターニングする場合、ＣＡＤデータからス
テッパーレチクルを形成して、図１のマスク１中の太線
で示す如く１ショットずつ縮小投影露光する。この露光
ではウェハ２のオリエンテーションフラットＯＦに対し
て水平および垂直方向に移動しながら露光するので、ウ
ェハ２周端部での不良が一括露光に比べて少なくなる。
また、例えばＧａＡｓＦＥＴのゲート電極部などチップ
３内のパターンの微細加工精度も非常に高いものが得ら
れる。
【００２０】図２には、ＧａＡｓ結晶の概略図を示す。
図２（Ａ）は上面図であり、図２（Ｂ）は斜視図であ
る。ウェハの結晶方向とは結晶の側面の方向であり、図
２（Ａ）の如く８方向ある。
図２（Ａ）は上面図であり、図２（Ｂ）は斜視図であ
る。ウェハの結晶方向とは結晶の側面の方向であり、図
２（Ａ）の如く８方向ある。
【００２１】本発明の特徴としては、ウェハ２は（１０
０）面をウェハ面とし、［０１バー１バー］方向に対し
て４５度で交差する方向（［０１バー０］方向）のウェ
ハ２の周端部をカットしてオリエンテーションフラット
ＯＦとすることにある。ここで、結晶方向である［０１
バー１バー］方向は、図１および図２の矢印ａに示す方
向であり、［０１バー０］方向とは図１および図２の矢
印ｂに示す方向である。
０）面をウェハ面とし、［０１バー１バー］方向に対し
て４５度で交差する方向（［０１バー０］方向）のウェ
ハ２の周端部をカットしてオリエンテーションフラット
ＯＦとすることにある。ここで、結晶方向である［０１
バー１バー］方向は、図１および図２の矢印ａに示す方
向であり、［０１バー０］方向とは図１および図２の矢
印ｂに示す方向である。
【００２２】これにより、マスク１の辺とウェハ２のオ
リエンテーションフラットＯＦは同一方向に揃えて縮小
投影露光されるので、［０１バー１バー］方向に対して
４５度で交差する方向に各チップ３が配置されることに
なる。
リエンテーションフラットＯＦは同一方向に揃えて縮小
投影露光されるので、［０１バー１バー］方向に対して
４５度で交差する方向に各チップ３が配置されることに
なる。
【００２３】本発明の第２の工程は、基板２を［０１バ
ー１バー］方向に対して斜め方向にダイシングすること
にある。
ー１バー］方向に対して斜め方向にダイシングすること
にある。
【００２４】図１のウェハ２をダイシングする場合に
は、テープカットリングにセットされたダイシングシー
トにウェハ２を貼り付け、ウェハ２のスクライブライン
４とダイシングブレードの位置合わせが行われた後、高
速回転するダイシングブレードによって半導体ウェハの
主面がスクライブライン４、つまり、［０１バー１バ
ー］方向に対して４５度で交差する方向に沿って任意の
深さに切断される。この方向では、チップのいずれの辺
に対してもチッピングが大幅に抑制できるため、従来に
比べてスクライブライン４のマージンを１０μｍ縮小で
き、その幅は４０μｍとなっている。
は、テープカットリングにセットされたダイシングシー
トにウェハ２を貼り付け、ウェハ２のスクライブライン
４とダイシングブレードの位置合わせが行われた後、高
速回転するダイシングブレードによって半導体ウェハの
主面がスクライブライン４、つまり、［０１バー１バ
ー］方向に対して４５度で交差する方向に沿って任意の
深さに切断される。この方向では、チップのいずれの辺
に対してもチッピングが大幅に抑制できるため、従来に
比べてスクライブライン４のマージンを１０μｍ縮小で
き、その幅は４０μｍとなっている。
【００２５】更に、ダイシング条件は、切削速度３０〜
４０ｍｍ／秒、ダイシングブレードの回転数３００００
〜３５０００rpmであり、従来と比較して５〜６倍のス
ピードでダイシングできる。この切削速度はシリコン半
導体ウェハの切削速度とほとんど変わらない速度であ
る。その後、ウェハ２はされダイシングシートの引き延
ばしにより完全に個々のチップ毎に分離され、純水によ
る洗浄ならびに乾燥に付された後、次のダイボンディン
グ工程に移送される。
４０ｍｍ／秒、ダイシングブレードの回転数３００００
〜３５０００rpmであり、従来と比較して５〜６倍のス
ピードでダイシングできる。この切削速度はシリコン半
導体ウェハの切削速度とほとんど変わらない速度であ
る。その後、ウェハ２はされダイシングシートの引き延
ばしにより完全に個々のチップ毎に分離され、純水によ
る洗浄ならびに乾燥に付された後、次のダイボンディン
グ工程に移送される。
【００２６】このように、（１００）面をウェハ面と
し、［０１バー１バー］方向に対して４５度で交差する
方向にダイシングすると、各チップ３のいずれの辺に対
してもダメージが大幅に低減でき、不良チップの低下と
スクライブライン４の低減によりウェハ収率を向上させ
ることができる。
し、［０１バー１バー］方向に対して４５度で交差する
方向にダイシングすると、各チップ３のいずれの辺に対
してもダメージが大幅に低減でき、不良チップの低下と
スクライブライン４の低減によりウェハ収率を向上させ
ることができる。
【００２７】また、オリエンテーションフラットＯＦの
形成位置は、［０１バー１バー］方向に対して４５度で
交差する方向であればよく（図２ｃ、ｄ、ｅ参照）、図
３に示す［００１バー］方向（矢印ｃ）、図４に示す
［００１］方向（矢印ｄ）、図５に示す［０１０］方向
（矢印ｅ）であっても同等の効果が得られる。
形成位置は、［０１バー１バー］方向に対して４５度で
交差する方向であればよく（図２ｃ、ｄ、ｅ参照）、図
３に示す［００１バー］方向（矢印ｃ）、図４に示す
［００１］方向（矢印ｄ）、図５に示す［０１０］方向
（矢印ｅ）であっても同等の効果が得られる。
【００２８】本発明の実施の形態で示した、結晶の完全
へき開方向に対して４５度の方向にダイシングするとチ
ッピングが抑制できるという特性は、ＧａＡｓ半導体基
板のダイシングにおいて特有な性質と考えられる。つま
り、ＧａＡｓＦＥＴに限らず、ＭＭＩＣやショットキバ
リアダイオードなど、ＧａＡｓ半導体基板上に形成され
る全てのデバイスに対して、チッピングを防止し、作業
効率およびウェハ収率を向上させるのに大変効果があ
る。
へき開方向に対して４５度の方向にダイシングするとチ
ッピングが抑制できるという特性は、ＧａＡｓ半導体基
板のダイシングにおいて特有な性質と考えられる。つま
り、ＧａＡｓＦＥＴに限らず、ＭＭＩＣやショットキバ
リアダイオードなど、ＧａＡｓ半導体基板上に形成され
る全てのデバイスに対して、チッピングを防止し、作業
効率およびウェハ収率を向上させるのに大変効果があ
る。
【００２９】
【発明の効果】以上に詳述した如く、本発明に依れば以
下の数々の効果が得られる。
下の数々の効果が得られる。
【００３０】第１に、結晶の完全へき開方向となる［０
１バー１バー］方向に対して４５度に交差する方向にダ
イシングできるので、チッピングによるチップの不良率
が大幅に低減でき、ウェハ収率が向上する。
１バー１バー］方向に対して４５度に交差する方向にダ
イシングできるので、チッピングによるチップの不良率
が大幅に低減でき、ウェハ収率が向上する。
【００３１】第２に、チッピング防止のためのダイシン
グストリートのマージンを低減できるので、チップサイ
ズがシュリンクできる。具体的には、従来５０μｍであ
ったスクライブラインの幅を４０μｍにでき、チップサ
イズのシュリンクが可能となるので、これによってもウ
ェハ収率の向上に寄与できる。
グストリートのマージンを低減できるので、チップサイ
ズがシュリンクできる。具体的には、従来５０μｍであ
ったスクライブラインの幅を４０μｍにでき、チップサ
イズのシュリンクが可能となるので、これによってもウ
ェハ収率の向上に寄与できる。
【００３２】ウェハ収率が向上すれば、化合物半導体チ
ップを低価格で提供することができる。例えば、ｆTが
２５ＧＨｚ程度の超高周波シリコン半導体のトランジス
タを使用した局部発振回路は、応用回路を工夫すること
でＧａＡｓＦＥＴを使用した局部発振回路に近い性能を
出すことが可能になってきており、従来はＧａＡｓＦＥ
Ｔは超高周波シリコントランジスタに比べ価格において
不利であるとされていた。しかし、本発明の製造方法に
おいて製造されたＧａＡｓＦＥＴでは、コストが低減で
きるため、この超高周波シリコントランジスタと比較し
て大幅に下回る価格で提供できることになる。
ップを低価格で提供することができる。例えば、ｆTが
２５ＧＨｚ程度の超高周波シリコン半導体のトランジス
タを使用した局部発振回路は、応用回路を工夫すること
でＧａＡｓＦＥＴを使用した局部発振回路に近い性能を
出すことが可能になってきており、従来はＧａＡｓＦＥ
Ｔは超高周波シリコントランジスタに比べ価格において
不利であるとされていた。しかし、本発明の製造方法に
おいて製造されたＧａＡｓＦＥＴでは、コストが低減で
きるため、この超高周波シリコントランジスタと比較し
て大幅に下回る価格で提供できることになる。
【００３３】第３に、従来はチッピング防止のために低
速で行っていたダイシングスピードを５〜６倍に向上さ
せることができるので、作業効率が向上する。具体的に
はダイシングブレードの回転数３００００〜３５０００
rpmで３０〜４０ｍｍ／秒で切削でき、シリコン半導体
ウェハとほぼ同程度のダイシングスピードで作業ができ
る。
速で行っていたダイシングスピードを５〜６倍に向上さ
せることができるので、作業効率が向上する。具体的に
はダイシングブレードの回転数３００００〜３５０００
rpmで３０〜４０ｍｍ／秒で切削でき、シリコン半導体
ウェハとほぼ同程度のダイシングスピードで作業ができ
る。
【図１】本発明の半導体装置の製造方法を説明するため
の上面図である
の上面図である
【図２】本発明の半導体装置の製造方法を説明するため
の（Ａ）上面図、（Ｂ）斜視図である
の（Ａ）上面図、（Ｂ）斜視図である
【図３】本発明の半導体装置の製造方法を説明するため
の上面図である
の上面図である
【図４】本発明の半導体装置の製造方法を説明するため
の上面図である
の上面図である
【図５】本発明の半導体装置の製造方法を説明するため
の上面図である
の上面図である
【図６】従来の半導体装置の製造方法を説明するための
上面図である。
上面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 平田 耕一
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
(72)発明者 榊原 幹人
大阪府守口市京阪本通２丁目５番５号 三
洋電機株式会社内
Claims (3)
- 【請求項１】化合物半導体基板の（１００）面を表面と
し、前記基板のオリエンテーションフラットを［０１バ
ー０］、［００１バー］、［００１］、［０１０］のい
ずれかの方向に形成した化合物半導体基板を用いてパタ
ーンを形成する工程と、 前記基板をダイシングする工程とを具備することを特徴
とする化合物半導体装置の製造方法。 - 【請求項２】化合物半導体基板の（１００）面を表面と
し、実質的に前記基板の［０１バー１バー］方向に対し
て斜め方向に各チップが配置されるステッパーレチクル
を用いて縮小投影露光してパターンを形成する工程と、 前記基板を［０１バー１バー］方向に対して斜め方向に
ダイシングする工程とを具備することを特徴とする請求
項１に記載の化合物半導体装置の製造方法。 - 【請求項３】 化合物半導体基板の（１００）面を表面
とし、実質的に前記基板の［０１バー１バー］方向に対
して３０度から６０度で交差する方向に各チップが配置
されるステッパーレチクルを用いて縮小投影露光してパ
ターンを形成する工程と、 前記基板を［０１バー１バー］方向に対して３０度から
６０度で交差する方向にダイシングする工程とを具備す
ることを特徴とする請求項１に記載の化合物半導体装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207652A JP2003022988A (ja) | 2001-07-09 | 2001-07-09 | 化合物半導体装置の製造方法 |
| TW091111653A TW548854B (en) | 2001-07-09 | 2002-05-31 | Method for making a chemical compound semiconductor device |
| KR1020020039289A KR20030007048A (ko) | 2001-07-09 | 2002-07-08 | 화합물 반도체 장치의 제조 방법 |
| US10/189,734 US20030013240A1 (en) | 2001-07-09 | 2002-07-08 | Manufacturing method of compound semiconductor device |
| CN02140904.8A CN1396633A (zh) | 2001-07-09 | 2002-07-09 | 化合物半导体装置的制造方法 |
| EP02014978A EP1278235A1 (en) | 2001-07-09 | 2002-07-09 | Manufacturing method of compound semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001207652A JP2003022988A (ja) | 2001-07-09 | 2001-07-09 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003022988A true JP2003022988A (ja) | 2003-01-24 |
Family
ID=19043606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001207652A Pending JP2003022988A (ja) | 2001-07-09 | 2001-07-09 | 化合物半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20030013240A1 (ja) |
| EP (1) | EP1278235A1 (ja) |
| JP (1) | JP2003022988A (ja) |
| KR (1) | KR20030007048A (ja) |
| CN (1) | CN1396633A (ja) |
| TW (1) | TW548854B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026863A (ja) * | 2007-07-18 | 2009-02-05 | Nippon Inter Electronics Corp | 半導体ウェハの印刷方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4947248B2 (ja) * | 2001-09-14 | 2012-06-06 | Ｄｏｗａエレクトロニクス株式会社 | ノッチ付き化合物半導体ウエハ |
| JP3580311B1 (ja) * | 2003-03-28 | 2004-10-20 | 住友電気工業株式会社 | 表裏識別した矩形窒化物半導体基板 |
| CN103824799B (zh) * | 2014-03-05 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 对准结构及晶圆 |
| KR102306671B1 (ko) * | 2015-06-16 | 2021-09-29 | 삼성전자주식회사 | 발광 소자 패키지 |
| CN107180790B (zh) * | 2017-06-29 | 2020-07-17 | 华进半导体封装先导技术研发中心有限公司 | 一种晶圆切割时间计算方法及装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH022606A (ja) * | 1988-06-15 | 1990-01-08 | Nec Corp | 半導体装置の製造方法 |
| US5182233A (en) * | 1989-08-02 | 1993-01-26 | Kabushiki Kaisha Toshiba | Compound semiconductor pellet, and method for dicing compound semiconductor wafer |
| JPH03218050A (ja) * | 1990-01-23 | 1991-09-25 | Matsushita Electric Ind Co Ltd | ガリウムヒ素ダイオード |
-
2001
- 2001-07-09 JP JP2001207652A patent/JP2003022988A/ja active Pending
-
2002
- 2002-05-31 TW TW091111653A patent/TW548854B/zh active
- 2002-07-08 KR KR1020020039289A patent/KR20030007048A/ko not_active Application Discontinuation
- 2002-07-08 US US10/189,734 patent/US20030013240A1/en not_active Abandoned
- 2002-07-09 EP EP02014978A patent/EP1278235A1/en not_active Withdrawn
- 2002-07-09 CN CN02140904.8A patent/CN1396633A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009026863A (ja) * | 2007-07-18 | 2009-02-05 | Nippon Inter Electronics Corp | 半導体ウェハの印刷方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW548854B (en) | 2003-08-21 |
| CN1396633A (zh) | 2003-02-12 |
| EP1278235A1 (en) | 2003-01-22 |
| US20030013240A1 (en) | 2003-01-16 |
| KR20030007048A (ko) | 2003-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
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