JP2003083932A - センサアレイ - Google Patents
センサアレイInfo
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- JP2003083932A JP2003083932A JP2001273751A JP2001273751A JP2003083932A JP 2003083932 A JP2003083932 A JP 2003083932A JP 2001273751 A JP2001273751 A JP 2001273751A JP 2001273751 A JP2001273751 A JP 2001273751A JP 2003083932 A JP2003083932 A JP 2003083932A
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- Investigating Or Analysing Materials By The Use Of Chemical Reactions (AREA)
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Abstract
(57)【要約】
【課題】 大気中や水中に微生物、細菌、ウイルス、花
粉等が共存している場合において、その種類の同定をし
つつ安定した定量的な測定が可能なセンサアレイを提供
する。 【解決手段】 検出素子（ｐｎ接合ダイオード）Ｄj,i
を配置しているダイアフラム部１が、第１支持脚２ａと
第２支持脚２ｂにより中空状態でアレイ分離領域３に支
持されている。アノード領域５１，カソード領域５２及
びカソードコンタクト領域５３からなる検出素子（ｐｎ
接合ダイオード）Ｄj,iが、微小空洞領域Ｃi,jの蓋若し
くは屋根となるダイアフラム部１の内部に収納されてい
る。微小空洞領域Ｃj,iの内部の底部には層状の反応物
である固定化酵素４１が配置されている。
粉等が共存している場合において、その種類の同定をし
つつ安定した定量的な測定が可能なセンサアレイを提供
する。 【解決手段】 検出素子（ｐｎ接合ダイオード）Ｄj,i
を配置しているダイアフラム部１が、第１支持脚２ａと
第２支持脚２ｂにより中空状態でアレイ分離領域３に支
持されている。アノード領域５１，カソード領域５２及
びカソードコンタクト領域５３からなる検出素子（ｐｎ
接合ダイオード）Ｄj,iが、微小空洞領域Ｃi,jの蓋若し
くは屋根となるダイアフラム部１の内部に収納されてい
る。微小空洞領域Ｃj,iの内部の底部には層状の反応物
である固定化酵素４１が配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、空気中又は水中の
微生物、細胞、病原菌、細菌、ウイルス、プランクト
ン、微生物等を検出して空気（屋外、室内）或いは水質
（水道水中の病原性原虫クリプトスポリジウム、川の
水、海水）をモニタリングするバイオセンサに関する。
微生物、細胞、病原菌、細菌、ウイルス、プランクト
ン、微生物等を検出して空気（屋外、室内）或いは水質
（水道水中の病原性原虫クリプトスポリジウム、川の
水、海水）をモニタリングするバイオセンサに関する。
【０００２】
【従来の技術】従来、酵素センサ、微生物センサ及び免
疫センサ等のバイオセンサが知られている。酵素は生体
内に多数存在している物質であるが、センサとして利用
されるものは酸化還元型酵素、転移酵素、加水分解酵素
である。例えば、酵素を特殊な電極と組み合わせて、生
成された化学物質を電極で計測し、その結果から元の化
学物質を測定することが出来る。酵素センサの一つであ
るグリコースセンサではグリコースオキシターゼという
酸化酵素を用い、血液中のグリコース（ブドウ糖）を酸
化してグルコノラクトンという物質と過酸化水素を生成
する。この反応で消費される酵素消費量を酵素電極で測
定すれば、グルコース濃度が測定出来る。
疫センサ等のバイオセンサが知られている。酵素は生体
内に多数存在している物質であるが、センサとして利用
されるものは酸化還元型酵素、転移酵素、加水分解酵素
である。例えば、酵素を特殊な電極と組み合わせて、生
成された化学物質を電極で計測し、その結果から元の化
学物質を測定することが出来る。酵素センサの一つであ
るグリコースセンサではグリコースオキシターゼという
酸化酵素を用い、血液中のグリコース（ブドウ糖）を酸
化してグルコノラクトンという物質と過酸化水素を生成
する。この反応で消費される酵素消費量を酵素電極で測
定すれば、グルコース濃度が測定出来る。
【０００３】微生物センサは、酵素の代わりに微生物を
固定し、微生物の代謝する物質を酵素電極で測定するも
のが知られている。又、免疫センサは抗原抗体反応を利
用するもので、例えば高分子膜に赤血球から取り出した
抗原を固定して、抗原が付着すると反応して膜電位が変
動するので電位信号として対象物を検知することが出来
る。
固定し、微生物の代謝する物質を酵素電極で測定するも
のが知られている。又、免疫センサは抗原抗体反応を利
用するもので、例えば高分子膜に赤血球から取り出した
抗原を固定して、抗原が付着すると反応して膜電位が変
動するので電位信号として対象物を検知することが出来
る。
【０００４】以上のようにバイオセンサは主として生物
化学反応を利用したものであり、測定対象物に応じて様
々な生体関連物質を使用している。
化学反応を利用したものであり、測定対象物に応じて様
々な生体関連物質を使用している。
【０００５】
【発明が解決しようとする課題】このようにバイオセン
サは高感度で対象とする特定物質を検出出来る反面、大
気中や水中に微生物、細菌、ウイルス、花粉等が共存し
ている場合には測定が複雑になり、種類の同定や安定し
た定量的な測定が困難である。
サは高感度で対象とする特定物質を検出出来る反面、大
気中や水中に微生物、細菌、ウイルス、花粉等が共存し
ている場合には測定が複雑になり、種類の同定や安定し
た定量的な測定が困難である。
【０００６】上記問題点を鑑み、本発明は、大気中や水
中に微生物、細菌、ウイルス、花粉等が共存している場
合において、その種類の同定をしつつ安定した定量的な
測定が可能なセンサアレイを提供することを目的とす
る。
中に微生物、細菌、ウイルス、花粉等が共存している場
合において、その種類の同定をしつつ安定した定量的な
測定が可能なセンサアレイを提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、（イ）基板と、（ロ）この基板上、若し
くはこの基板の内部にアレイとして配列された複数の微
小空洞領域と、（ハ）この複数の微小空洞領域のそれぞ
れの上部を覆うように配置されたダイアフラム部と、
（ニ）このダイアフラム部を囲むアレイ分離領域と、
（ホ）このアレイ分離領域とダイアフラム部とを接続す
る支持脚と、（ヘ）ダイアフラム部の内部にそれぞれ配
置され、微小空洞領域内の状態を検出する検出素子と、
（ト）検出素子のそれぞれからの電気信号を流す複数の
ビット線とを含むセンサアレイであることを要旨とす
る。ここで、ダイアフラム部とアレイ分離領域との間に
は、検知対象物を通過させる間隙部を設けている。後述
の説明から、理解出来るように、「微小空洞領域内の状
態を検出する」とは、微小空洞領域内に発生した光、温
度等の物理的特徴量の測定や、微小空洞領域内における
溶液のＰＨ等の化学的特徴量を測定するという意味であ
る。アレイとしては、Ｘ−Ｙマトリクス状にピクセルを
配置したエリアアレイ（２次元アレイ）でも、リニアア
レイ（１次元アレイ）でも構わない。又、「基板」とし
ては、半導体基板や絶縁性基板が採用可能である。絶縁
性基板としては、酸化膜（ＳｉＯ2）基板、即ちガラス
基板の他、アルミナ（Ａｌ2Ｏ3）基板、窒化アルミニウ
ム（ＡｌＮ）基板等が採用可能である。一方、半導体基
板にはＳＯＩ基板も含まれる。例えば、半導体基板上に
微小空洞領域のアレイを形成し、その上部に、各微小空
洞領域内の状態をセンシングするための検出素子（セン
サ）を形成した構造となる。更に各微小空洞領域の状態
をセンシングした信号を増幅或いは転送出力するための
電子回路部分等が、同一の半導体基板上に一体的に集積
化されていることが好ましいことは勿論である。
に、本発明は、（イ）基板と、（ロ）この基板上、若し
くはこの基板の内部にアレイとして配列された複数の微
小空洞領域と、（ハ）この複数の微小空洞領域のそれぞ
れの上部を覆うように配置されたダイアフラム部と、
（ニ）このダイアフラム部を囲むアレイ分離領域と、
（ホ）このアレイ分離領域とダイアフラム部とを接続す
る支持脚と、（ヘ）ダイアフラム部の内部にそれぞれ配
置され、微小空洞領域内の状態を検出する検出素子と、
（ト）検出素子のそれぞれからの電気信号を流す複数の
ビット線とを含むセンサアレイであることを要旨とす
る。ここで、ダイアフラム部とアレイ分離領域との間に
は、検知対象物を通過させる間隙部を設けている。後述
の説明から、理解出来るように、「微小空洞領域内の状
態を検出する」とは、微小空洞領域内に発生した光、温
度等の物理的特徴量の測定や、微小空洞領域内における
溶液のＰＨ等の化学的特徴量を測定するという意味であ
る。アレイとしては、Ｘ−Ｙマトリクス状にピクセルを
配置したエリアアレイ（２次元アレイ）でも、リニアア
レイ（１次元アレイ）でも構わない。又、「基板」とし
ては、半導体基板や絶縁性基板が採用可能である。絶縁
性基板としては、酸化膜（ＳｉＯ2）基板、即ちガラス
基板の他、アルミナ（Ａｌ2Ｏ3）基板、窒化アルミニウ
ム（ＡｌＮ）基板等が採用可能である。一方、半導体基
板にはＳＯＩ基板も含まれる。例えば、半導体基板上に
微小空洞領域のアレイを形成し、その上部に、各微小空
洞領域内の状態をセンシングするための検出素子（セン
サ）を形成した構造となる。更に各微小空洞領域の状態
をセンシングした信号を増幅或いは転送出力するための
電子回路部分等が、同一の半導体基板上に一体的に集積
化されていることが好ましいことは勿論である。
【０００８】一般に微生物の生態は複雑で、増殖する環
境は様々である。しかしながら、寸法に関しては微生物
固有の特徴を持つ。例えば、クリプトスポリジウム（病
原性原虫）〜５μｍ、大腸菌〜３μｍ、ブドウ球菌〜１
μｍ、ウイルス〜０．１μｍである。本発明の特徴によ
れば、半導体基板の表面に特定の開口寸法を有する空間
フィルタを半導体プロセスで形成して、その下に微小空
洞領域を形成して、検知対象物を通過させる間隙部をフ
ィルタとして、微生物を選別しながら誘導することが可
能である。
境は様々である。しかしながら、寸法に関しては微生物
固有の特徴を持つ。例えば、クリプトスポリジウム（病
原性原虫）〜５μｍ、大腸菌〜３μｍ、ブドウ球菌〜１
μｍ、ウイルス〜０．１μｍである。本発明の特徴によ
れば、半導体基板の表面に特定の開口寸法を有する空間
フィルタを半導体プロセスで形成して、その下に微小空
洞領域を形成して、検知対象物を通過させる間隙部をフ
ィルタとして、微生物を選別しながら誘導することが可
能である。
【０００９】本発明の特徴において、微小空洞領域内
に、微生物のアデノシン三リン酸（ＡＴＰ）と反応する
発光基質及び発光酵素が配置しておくことが好ましい。
微小空洞領域内に、あらかじめ発光基質及び発光酵素が
配置し、酵素或いは培養成分を供給しておけば、誘導さ
れた微生物は、そこで増殖し発光（バイオルミネッセン
ス）或いは温度上昇（増殖サーモグラム）を誘起する。
これらを、検出素子で測定すれば良い。検出素子は発光
を検出するｐｎ接合ダイオード（フォトダイオード）、
或いは、Ｉ／Ｖ特性変調型で温度上昇を検出するｐｎ接
合ダイオード等が好ましい。或いは、ＰＨを検出するイ
オン検出ＦＥＴでも良い。このようにしておけば、空中
或いは水中に存在する微生物の種類を同定しながら、リ
アルタイムで、微生物の種類に対応させて微生物の存在
密度をマトリクス表現等により可視化することが可能に
なる。
に、微生物のアデノシン三リン酸（ＡＴＰ）と反応する
発光基質及び発光酵素が配置しておくことが好ましい。
微小空洞領域内に、あらかじめ発光基質及び発光酵素が
配置し、酵素或いは培養成分を供給しておけば、誘導さ
れた微生物は、そこで増殖し発光（バイオルミネッセン
ス）或いは温度上昇（増殖サーモグラム）を誘起する。
これらを、検出素子で測定すれば良い。検出素子は発光
を検出するｐｎ接合ダイオード（フォトダイオード）、
或いは、Ｉ／Ｖ特性変調型で温度上昇を検出するｐｎ接
合ダイオード等が好ましい。或いは、ＰＨを検出するイ
オン検出ＦＥＴでも良い。このようにしておけば、空中
或いは水中に存在する微生物の種類を同定しながら、リ
アルタイムで、微生物の種類に対応させて微生物の存在
密度をマトリクス表現等により可視化することが可能に
なる。
【００１０】本発明の特徴において、複数のビット線に
対応してそれぞれ走行し、ビット線に接続された検出素
子が配置された微小空洞領域内の温度をそれぞれ制御す
るためのヒータ配線を更に具備することが好ましい。更
に微小空洞領域の温度をヒータ配線で制御することによ
り、微生物を選別することが可能である。
対応してそれぞれ走行し、ビット線に接続された検出素
子が配置された微小空洞領域内の温度をそれぞれ制御す
るためのヒータ配線を更に具備することが好ましい。更
に微小空洞領域の温度をヒータ配線で制御することによ
り、微生物を選別することが可能である。
【００１１】更に、本発明の特徴において、間隙部の上
方を覆うフリンジ部と、ダイアフラム部のそれぞれの頂
部に底部が接続され、フリンジ部を支持する支持部とか
らなるキャップ層を更に具備するようにしても良い。こ
のキャップ層の支持部は、ダイアフラム部のそれぞれの
頂部に底部が接続された中央部と、フリンジ部と中央部
とを接続するスカート部とから構成される。キャップ層
の中央部はスカート部に囲まれた凹部の底を構成するの
で、この中央部に微生物の培養物質を配置することによ
り、増殖サーモグラムを測定することも可能である。フ
リンジ部に所定の口径の空孔を設けておけば、この空孔
を浮遊粒子のサイズを分類するフィルタとして使用出来
る。そして、フリンジ部の底部に設けられた上部電極
と、この上部電極に対向してアレイ分離領域の頂部に設
けられた下部電極とを更に具備するようにすれば、上部
電極と下部電極に印加する電圧により、フリンジ部とア
レイ分離領域の頂部との間隔を制御することが可能にな
る。
方を覆うフリンジ部と、ダイアフラム部のそれぞれの頂
部に底部が接続され、フリンジ部を支持する支持部とか
らなるキャップ層を更に具備するようにしても良い。こ
のキャップ層の支持部は、ダイアフラム部のそれぞれの
頂部に底部が接続された中央部と、フリンジ部と中央部
とを接続するスカート部とから構成される。キャップ層
の中央部はスカート部に囲まれた凹部の底を構成するの
で、この中央部に微生物の培養物質を配置することによ
り、増殖サーモグラムを測定することも可能である。フ
リンジ部に所定の口径の空孔を設けておけば、この空孔
を浮遊粒子のサイズを分類するフィルタとして使用出来
る。そして、フリンジ部の底部に設けられた上部電極
と、この上部電極に対向してアレイ分離領域の頂部に設
けられた下部電極とを更に具備するようにすれば、上部
電極と下部電極に印加する電圧により、フリンジ部とア
レイ分離領域の頂部との間隔を制御することが可能にな
る。
【００１２】
【発明の実施の形態】次に、図面を参照して、本発明の
第１乃至第４の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分には同一又は類似の符
号を付している。但し、図面は模式的なものであり、厚
みと平面寸法との関係、各層の厚みの比率等は現実のも
のとは異なることに留意すべきである。したがって、具
体的な厚みや寸法は以下の説明を参酌して判断すべきも
のである。又図面相互間においても互いの寸法の関係や
比率が異なる部分が含まれていることは勿論である。
第１乃至第４の実施の形態を説明する。以下の図面の記
載において、同一又は類似の部分には同一又は類似の符
号を付している。但し、図面は模式的なものであり、厚
みと平面寸法との関係、各層の厚みの比率等は現実のも
のとは異なることに留意すべきである。したがって、具
体的な厚みや寸法は以下の説明を参酌して判断すべきも
のである。又図面相互間においても互いの寸法の関係や
比率が異なる部分が含まれていることは勿論である。
【００１３】（第１の実施の形態）本発明の第１の実施
の形態に係るセンサアレイは、図１に示すように、複数
のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と、この複数のビ
ット線Ｂi-1，Ｂi，Ｂi+1，・・・・・に対し垂直方向に伸延
する複数のワード線Ｗj-1，Ｗj，Ｗj+1，・・・・・により構
成された格子の内部に、それぞれ画素（ピクセル）を構
成する微小空洞領域Ｃj,i-1，Ｃj,i，Ｃj,i+1，Ｃ
j+1,i-1，Ｃj+1,i，Ｃj+1,i+1，・・・・・が２次元配置され
ている。微小空洞領域Ｃj,i-1，Ｃj,i，Ｃj,i+1，Ｃ
j+1,i-1，Ｃj+1,i ，Ｃj+1,i+1，・・・・・の内部には、検出
対象となる微生物に応じて反応物Ｘj,i-1 ，Ｘj,i，Ｘ
j,i+1，Ｘj+1,i-1，Ｘj+1,i，Ｘj+1,i+1，・・・・・が配置
されている。複数のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・
のそれぞれの一端は、電源Ｖ0に接続されている。複数
のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・のそれぞれの他端
は、水平スイッチトランジスタＱi-1，Ｑi，Ｑi+1，・・・
・・の第１主電極（ドレイン電極）に接続されている。水
平スイッチトランジスタＱi-1，Ｑi，Ｑi+1，・・・・・のそ
れぞれの制御電極（ゲート電極）は水平シフトレジスタ
１０２に接続されている。水平スイッチトランジスタＱ
i-1，Ｑi，Ｑi+1，・・・・・の第２主電極（ソース電極）
は、水平信号線１０４に接続されている。複数のワード
線Ｗj-1，Ｗj，Ｗj+ 1，・・・・・は、それぞれ垂直シフトレ
ジスタ１０１に接続されている。
の形態に係るセンサアレイは、図１に示すように、複数
のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と、この複数のビ
ット線Ｂi-1，Ｂi，Ｂi+1，・・・・・に対し垂直方向に伸延
する複数のワード線Ｗj-1，Ｗj，Ｗj+1，・・・・・により構
成された格子の内部に、それぞれ画素（ピクセル）を構
成する微小空洞領域Ｃj,i-1，Ｃj,i，Ｃj,i+1，Ｃ
j+1,i-1，Ｃj+1,i，Ｃj+1,i+1，・・・・・が２次元配置され
ている。微小空洞領域Ｃj,i-1，Ｃj,i，Ｃj,i+1，Ｃ
j+1,i-1，Ｃj+1,i ，Ｃj+1,i+1，・・・・・の内部には、検出
対象となる微生物に応じて反応物Ｘj,i-1 ，Ｘj,i，Ｘ
j,i+1，Ｘj+1,i-1，Ｘj+1,i，Ｘj+1,i+1，・・・・・が配置
されている。複数のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・
のそれぞれの一端は、電源Ｖ0に接続されている。複数
のビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・のそれぞれの他端
は、水平スイッチトランジスタＱi-1，Ｑi，Ｑi+1，・・・
・・の第１主電極（ドレイン電極）に接続されている。水
平スイッチトランジスタＱi-1，Ｑi，Ｑi+1，・・・・・のそ
れぞれの制御電極（ゲート電極）は水平シフトレジスタ
１０２に接続されている。水平スイッチトランジスタＱ
i-1，Ｑi，Ｑi+1，・・・・・の第２主電極（ソース電極）
は、水平信号線１０４に接続されている。複数のワード
線Ｗj-1，Ｗj，Ｗj+ 1，・・・・・は、それぞれ垂直シフトレ
ジスタ１０１に接続されている。
【００１４】微小空洞領域Ｃj,i-1，Ｃj,i，Ｃj,i+1，
Ｃj+1,i-1，Ｃj+1,i，Ｃj+1,i+1，・・・・・のそれぞれの内
部には、検出素子（ｐｎ接合ダイオード）Ｄj,i-1，Ｄ
j,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・
が配置されている。ｐｎ接合ダイオードＤj,i-1，Ｄ
j,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・
は、それぞれ対応する垂直スイッチングトランジスタＴ
j,i-1，Ｔj,i，Ｔj,i+1 ，Ｔj+1,i-1，Ｔj+1,i，Ｔ
j+1,i+1，・・・・・の第１主電極（ドレイン電極）に接続さ
れている。ビット線Ｂi-1に隣接した列（コラム）に属
する垂直スイッチングトランジスタＴj,i-1，
Ｔj+1,i-1，・・・・・の第２主電極（ソース電極）は、ビッ
ト線Ｂi-1に接続されている。ビット線Ｂiに隣接した列
（コラム）に属する垂直スイッチングトランジスタＴ
j,i，Ｔj+1,i，・・・・・の第２主電極（ソース電極）は、
ビット線Ｂiに接続されている。更に、ビット線Ｂi+1に
隣接した列（コラム）に属する垂直スイッチングトラン
ジスタＴj,i+1，Ｔj+1,i+1，・・・・・の第２主電極（ソー
ス電極）は、ビット線Ｂi+1に接続されている。ワード
線Ｗjに隣接した行に属する垂直スイッチングトランジ
スタＴj,i-1，Ｔj,i，Ｔj,i+1，・・・・・の制御電極（ゲー
ト電極）は、ワード線Ｗjに接続されている。又、ワー
ド線Ｗj+1に隣接した行に属する垂直スイッチングトラ
ンジスタＴj+1,i-1，Ｔj+1,i，Ｔj+ 1,i+1，・・・・・の制御
電極（ゲート電極）は、ワード線Ｗj+1に接続されてい
る。
Ｃj+1,i-1，Ｃj+1,i，Ｃj+1,i+1，・・・・・のそれぞれの内
部には、検出素子（ｐｎ接合ダイオード）Ｄj,i-1，Ｄ
j,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・
が配置されている。ｐｎ接合ダイオードＤj,i-1，Ｄ
j,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・
は、それぞれ対応する垂直スイッチングトランジスタＴ
j,i-1，Ｔj,i，Ｔj,i+1 ，Ｔj+1,i-1，Ｔj+1,i，Ｔ
j+1,i+1，・・・・・の第１主電極（ドレイン電極）に接続さ
れている。ビット線Ｂi-1に隣接した列（コラム）に属
する垂直スイッチングトランジスタＴj,i-1，
Ｔj+1,i-1，・・・・・の第２主電極（ソース電極）は、ビッ
ト線Ｂi-1に接続されている。ビット線Ｂiに隣接した列
（コラム）に属する垂直スイッチングトランジスタＴ
j,i，Ｔj+1,i，・・・・・の第２主電極（ソース電極）は、
ビット線Ｂiに接続されている。更に、ビット線Ｂi+1に
隣接した列（コラム）に属する垂直スイッチングトラン
ジスタＴj,i+1，Ｔj+1,i+1，・・・・・の第２主電極（ソー
ス電極）は、ビット線Ｂi+1に接続されている。ワード
線Ｗjに隣接した行に属する垂直スイッチングトランジ
スタＴj,i-1，Ｔj,i，Ｔj,i+1，・・・・・の制御電極（ゲー
ト電極）は、ワード線Ｗjに接続されている。又、ワー
ド線Ｗj+1に隣接した行に属する垂直スイッチングトラ
ンジスタＴj+1,i-1，Ｔj+1,i，Ｔj+ 1,i+1，・・・・・の制御
電極（ゲート電極）は、ワード線Ｗj+1に接続されてい
る。
【００１５】更に、ビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・
と平行して、線幅Δi-1，Δi，Δi+ 1，・・・・・の垂直ヒー
タ線Ｖi-1，Ｖi，Ｖi+1，・・・・・が走行している。垂直ヒ
ータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・の一端は、水平ヒータ
線Ｖtに集合され、ヒータ用電源１０３に接続されてい
る。垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・の他端は、
水平ヒータ線Ｖｂに集合され、接地されている。垂直ヒ
ータ線Ｖi-1，Ｖi，Ｖ i+1，・・・・・のそれぞれの線幅を ・・・・・＞Δi-1＞Δi＞Δi+1＞・・・・・ ・・・・・（１） とすることで、垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・
のそれぞれの抵抗値は、 ・・・・・＜ｒi-1＜ｒi＜ｒi+1＜・・・・・ ・・・・・（２） となる。したがって、ヒータ線の発熱量Ｐiは、ヒータ
用電源１０３の電圧をＶhとすれば、 Ｐi＝（Ｖh）2／ｒi ・・・・・（３） で与えられるので、垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・
・・・・のそれぞれの温度は、 ・・・・・＞Ｔi-1＞Ｔi＞Ｔi+1＞・・・・・ ・・・・・（４） となる。
と平行して、線幅Δi-1，Δi，Δi+ 1，・・・・・の垂直ヒー
タ線Ｖi-1，Ｖi，Ｖi+1，・・・・・が走行している。垂直ヒ
ータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・の一端は、水平ヒータ
線Ｖtに集合され、ヒータ用電源１０３に接続されてい
る。垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・の他端は、
水平ヒータ線Ｖｂに集合され、接地されている。垂直ヒ
ータ線Ｖi-1，Ｖi，Ｖ i+1，・・・・・のそれぞれの線幅を ・・・・・＞Δi-1＞Δi＞Δi+1＞・・・・・ ・・・・・（１） とすることで、垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・
のそれぞれの抵抗値は、 ・・・・・＜ｒi-1＜ｒi＜ｒi+1＜・・・・・ ・・・・・（２） となる。したがって、ヒータ線の発熱量Ｐiは、ヒータ
用電源１０３の電圧をＶhとすれば、 Ｐi＝（Ｖh）2／ｒi ・・・・・（３） で与えられるので、垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・
・・・・のそれぞれの温度は、 ・・・・・＞Ｔi-1＞Ｔi＞Ｔi+1＞・・・・・ ・・・・・（４） となる。
【００１６】図２は、微小空洞領域Ｃj,iを有するピク
セルの上面図（平面図）である。本発明の第１の実施の
形態に係るセンサアレイのピクセルは、微小空洞領域Ｃ
j,iの上部を覆うように配置されたダイアフラム部１
と、このダイアフラム部１を囲むアレイ分離領域３と、
このアレイ分離領域３とダイアフラム部１とを接続する
第１支持脚２ａ，第２支持脚２ｂと、ダイアフラム部１
の内部にそれぞれ配置され、微小空洞領域Ｃj,i内の状
態を検出する（ｐｎ接合ダイオード）Ｄj,iと、ダイア
フラム部１に隣接し、微小空洞領域Ｃj,iのそれぞれに
設けられた間隙部４７ａ，４７ｂ，４７ｃ，４７ｄとを
有している。図２に示すように、検出素子Ｄ j,iを、中
空状態でアレイ分離領域３に支持することにより、ピク
セルの基体となる半導体基板の温度から熱的に分離し、
検出素子Ｄj,iによる正確な温度測定を可能になる。図
２の微小空洞領域Ｃj,iを覗く溝部４７ａと溝部４７ｃ
とが結合するコーナ部の正方形（間隙部）の一辺の寸法
Ｒjと、溝部４７ｂと溝部４７ｄとが結合するコーナ部
の正方形（間隙部）の一辺の寸法Ｒjとが、検知対象物
のサイズを考慮して寸法が決定された微生物選択フィル
タの開口寸法となる。
セルの上面図（平面図）である。本発明の第１の実施の
形態に係るセンサアレイのピクセルは、微小空洞領域Ｃ
j,iの上部を覆うように配置されたダイアフラム部１
と、このダイアフラム部１を囲むアレイ分離領域３と、
このアレイ分離領域３とダイアフラム部１とを接続する
第１支持脚２ａ，第２支持脚２ｂと、ダイアフラム部１
の内部にそれぞれ配置され、微小空洞領域Ｃj,i内の状
態を検出する（ｐｎ接合ダイオード）Ｄj,iと、ダイア
フラム部１に隣接し、微小空洞領域Ｃj,iのそれぞれに
設けられた間隙部４７ａ，４７ｂ，４７ｃ，４７ｄとを
有している。図２に示すように、検出素子Ｄ j,iを、中
空状態でアレイ分離領域３に支持することにより、ピク
セルの基体となる半導体基板の温度から熱的に分離し、
検出素子Ｄj,iによる正確な温度測定を可能になる。図
２の微小空洞領域Ｃj,iを覗く溝部４７ａと溝部４７ｃ
とが結合するコーナ部の正方形（間隙部）の一辺の寸法
Ｒjと、溝部４７ｂと溝部４７ｄとが結合するコーナ部
の正方形（間隙部）の一辺の寸法Ｒjとが、検知対象物
のサイズを考慮して寸法が決定された微生物選択フィル
タの開口寸法となる。
【００１７】図３は、図２のＡ−Ａ方向に沿った断面図
で、基板（半導体基板）２９と、この基板（半導体基
板）２９上にアレイとして配列された微小空洞領域Ｃ
i,jと、この微小空洞領域Ｃi,jの上部を覆うように配置
されたダイアフラム部１と、このダイアフラム部１を囲
むアレイ分離領域３と、このアレイ分離領域３とダイア
フラム部１とを接続する支持脚２ａ，２ｂと、ダイアフ
ラム部１の内部にそれぞれ配置され、微小空洞領域Ｃ
i,j内の状態を検出する検出素子（５１，５２，５３）
と、ダイアフラム部１に隣接し、微小空洞領域Ｃi,jの
それぞれに設けられ、検知対象物のサイズを考慮して寸
法が決定された、検知対象物を通過させる間隙部とから
なるピクセルの構造を示している。アノード領域５１，
カソード領域５２及びカソードコンタクト領域５３から
なる検出素子（ｐｎ接合ダイオード）Ｄj,iが、微小空
洞領域Ｃi,jの蓋若しくは屋根となるダイアフラム部１
の内部に収納されていることを示す。微小空洞領域Ｃ
j,iの内部の底部には層状の反応物Ｘj,iである固定化酵
素４１が配置されている。反応物Ｘj,iは、検出対象と
なる微生物に応じて選択される。微小空洞領域Ｃ
i,jは、ｐ型半導体基板（シリコン基板）２９の表面に
配置された基体絶縁膜３１の一部を選択的に除去した凹
部として構成されている。図３は、ｐｎ接合ダイオード
Ｄj,iのアノード領域５１，カソード領域５２及びカソ
ードコンタクト領域５３は、それぞれ不純物をドープし
たポリシリコン（以下において「ドープドポリシリコ
ン」という。）から構成された場合を示している。な
お、後述するように、ＳＯＩ基板等を用いれば、ドープ
ドポリシリコンの代わりに単結晶半導体層（単結晶シリ
コン層）で検出素子（ｐｎ接合ダイオード）Ｄj,iを構
成することが可能である。垂直スイッチングトランジス
タＴj,i（７１，７２，７３）は、図３に示す例では、
ｐ型半導体基板（シリコン基板）２９の内部の表面近傍
に配置されているが、検出素子Ｄj,iと同一水平レベル
に構成することも可能である。
で、基板（半導体基板）２９と、この基板（半導体基
板）２９上にアレイとして配列された微小空洞領域Ｃ
i,jと、この微小空洞領域Ｃi,jの上部を覆うように配置
されたダイアフラム部１と、このダイアフラム部１を囲
むアレイ分離領域３と、このアレイ分離領域３とダイア
フラム部１とを接続する支持脚２ａ，２ｂと、ダイアフ
ラム部１の内部にそれぞれ配置され、微小空洞領域Ｃ
i,j内の状態を検出する検出素子（５１，５２，５３）
と、ダイアフラム部１に隣接し、微小空洞領域Ｃi,jの
それぞれに設けられ、検知対象物のサイズを考慮して寸
法が決定された、検知対象物を通過させる間隙部とから
なるピクセルの構造を示している。アノード領域５１，
カソード領域５２及びカソードコンタクト領域５３から
なる検出素子（ｐｎ接合ダイオード）Ｄj,iが、微小空
洞領域Ｃi,jの蓋若しくは屋根となるダイアフラム部１
の内部に収納されていることを示す。微小空洞領域Ｃ
j,iの内部の底部には層状の反応物Ｘj,iである固定化酵
素４１が配置されている。反応物Ｘj,iは、検出対象と
なる微生物に応じて選択される。微小空洞領域Ｃ
i,jは、ｐ型半導体基板（シリコン基板）２９の表面に
配置された基体絶縁膜３１の一部を選択的に除去した凹
部として構成されている。図３は、ｐｎ接合ダイオード
Ｄj,iのアノード領域５１，カソード領域５２及びカソ
ードコンタクト領域５３は、それぞれ不純物をドープし
たポリシリコン（以下において「ドープドポリシリコ
ン」という。）から構成された場合を示している。な
お、後述するように、ＳＯＩ基板等を用いれば、ドープ
ドポリシリコンの代わりに単結晶半導体層（単結晶シリ
コン層）で検出素子（ｐｎ接合ダイオード）Ｄj,iを構
成することが可能である。垂直スイッチングトランジス
タＴj,i（７１，７２，７３）は、図３に示す例では、
ｐ型半導体基板（シリコン基板）２９の内部の表面近傍
に配置されているが、検出素子Ｄj,iと同一水平レベル
に構成することも可能である。
【００１８】即ち、垂直スイッチングトランジスタＴ
j,iは、ｐ型半導体基板（シリコン基板）２９の内部の
表面近傍に配置されたｎ型ソース領域７１、ｎ型ドレイ
ン領域７２、これらのｎ型ソース領域７１とｎ型ドレイ
ン領域７２との間のｐ型半導体基板２９の表面のゲート
酸化膜、ゲート酸化膜の上のポリシリコンゲート電極７
３から構成されている。この垂直スイッチングトランジ
スタＴj,iのポリシリコンゲート電極７３は、同時にワ
ード線Ｗjとして機能している。したがって、隣接する
ピクセルには、同様に、垂直スイッチングトランジスタ
Ｔj-1,i，Ｔj+1,i，・・・・・のポリシリコンゲート電極で
あるワード線Ｗj-1，Ｗj+1，・・・・・が走行している。
j,iは、ｐ型半導体基板（シリコン基板）２９の内部の
表面近傍に配置されたｎ型ソース領域７１、ｎ型ドレイ
ン領域７２、これらのｎ型ソース領域７１とｎ型ドレイ
ン領域７２との間のｐ型半導体基板２９の表面のゲート
酸化膜、ゲート酸化膜の上のポリシリコンゲート電極７
３から構成されている。この垂直スイッチングトランジ
スタＴj,iのポリシリコンゲート電極７３は、同時にワ
ード線Ｗjとして機能している。したがって、隣接する
ピクセルには、同様に、垂直スイッチングトランジスタ
Ｔj-1,i，Ｔj+1,i，・・・・・のポリシリコンゲート電極で
あるワード線Ｗj-1，Ｗj+1，・・・・・が走行している。
【００１９】そして、この垂直スイッチングトランジス
タＴj-1,i，Ｔj,i，Ｔj+1,i，・・・・・の上部に、層間絶縁
膜として機能する基体絶縁膜３１が配置されている。前
述したように、この基体絶縁膜３１の一部が、選択的に
除去され、その除去されたスペースが、本発明の第１の
実施の形態に係る微小空洞領域Ｃi,jを構成している。
なお、微小空洞領域Ｃi,jの側壁側に位置する基体絶縁
膜３１には、複数の第１層コンタクトプラグ５９ｃ，５
９ｄ，・・・・・（接続導体）５９ｃ，５９ｄ，・・・・・が、基
体絶縁膜３１を貫通するように埋め込まれている。複数
の第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・・は、
垂直スイッチングトランジスタＴj,iを構成するｎ型ソ
ース領域７１、ｎ型ドレイン領域７２、或いは周辺回路
を構成する他のトランジスタ等に接続される基体絶縁膜
３１に埋め込まれた接続導体である。
タＴj-1,i，Ｔj,i，Ｔj+1,i，・・・・・の上部に、層間絶縁
膜として機能する基体絶縁膜３１が配置されている。前
述したように、この基体絶縁膜３１の一部が、選択的に
除去され、その除去されたスペースが、本発明の第１の
実施の形態に係る微小空洞領域Ｃi,jを構成している。
なお、微小空洞領域Ｃi,jの側壁側に位置する基体絶縁
膜３１には、複数の第１層コンタクトプラグ５９ｃ，５
９ｄ，・・・・・（接続導体）５９ｃ，５９ｄ，・・・・・が、基
体絶縁膜３１を貫通するように埋め込まれている。複数
の第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・・は、
垂直スイッチングトランジスタＴj,iを構成するｎ型ソ
ース領域７１、ｎ型ドレイン領域７２、或いは周辺回路
を構成する他のトランジスタ等に接続される基体絶縁膜
３１に埋め込まれた接続導体である。
【００２０】微小空洞領域Ｃi,jの上部には、埋込絶縁
膜３２が、微小空洞領域Ｃi,jの蓋若しくは屋根として
配置されている。埋込絶縁膜３２は、図３の断面図上で
は、あたかも中央のダイアフラム部１，ダイアフラム部
１の両側の支持脚部２ａ，２ｂ、支持脚部２ａ，２ｂの
両側のアレイ分離領域３に分割されているかのように示
されている。しかし、図２に明らかなように、平面パタ
ーンとしては、ダイアフラム部１、支持脚部２ａ，２
ｂ、及びアレイ分離領域３は連続した一体の領域であ
る。埋込絶縁膜３２には、溝部が設けられ、この溝部の
内部には多結晶半導体層（ｐ＋型ドープドポリシリコ
ン）３３が埋め込まれている。中央のダイアフラム部１
の埋込絶縁膜３２の内部に埋め込まれたｐ＋型ドープド
ポリシリコンは、検出素子（ｐｎ接合ダイオード）Ｄ
j,iのアノード領域５１であり、ｎ型ドープドポリシリ
コンからなるカソード領域５２がアノード領域５１の表
面に選択的に配置され、ｐｎ接合を構成している。更に
ｎ＋型ドープドポリシリコンからなるカソードコンタク
ト領域５３がカソード領域５２の表面に選択的に配置さ
れ、アノード領域５１、カソード領域５２及びカソード
コンタクト領域５３とで、ｐｎ接合ダイオードＤj,iを
構成している。なお、アレイ分離領域３の埋込絶縁膜３
２の内部には、複数の第２層コンタクトプラグ６０ｃ，
６０ｄ，・・・・・（接続導体）が、埋込絶縁膜３２を貫通
して埋め込まれている。第２層コンタクトプラグ６０
ｃ，６０ｄ，・・・・・は、第１層コンタクトプラグ５９
ｃ，５９ｄ，・・・・・を介して、ｎ型ソース領域７１及び
ｎ型ドレイン領域７２等にそれぞれ電気的に接続されて
いる。
膜３２が、微小空洞領域Ｃi,jの蓋若しくは屋根として
配置されている。埋込絶縁膜３２は、図３の断面図上で
は、あたかも中央のダイアフラム部１，ダイアフラム部
１の両側の支持脚部２ａ，２ｂ、支持脚部２ａ，２ｂの
両側のアレイ分離領域３に分割されているかのように示
されている。しかし、図２に明らかなように、平面パタ
ーンとしては、ダイアフラム部１、支持脚部２ａ，２
ｂ、及びアレイ分離領域３は連続した一体の領域であ
る。埋込絶縁膜３２には、溝部が設けられ、この溝部の
内部には多結晶半導体層（ｐ＋型ドープドポリシリコ
ン）３３が埋め込まれている。中央のダイアフラム部１
の埋込絶縁膜３２の内部に埋め込まれたｐ＋型ドープド
ポリシリコンは、検出素子（ｐｎ接合ダイオード）Ｄ
j,iのアノード領域５１であり、ｎ型ドープドポリシリ
コンからなるカソード領域５２がアノード領域５１の表
面に選択的に配置され、ｐｎ接合を構成している。更に
ｎ＋型ドープドポリシリコンからなるカソードコンタク
ト領域５３がカソード領域５２の表面に選択的に配置さ
れ、アノード領域５１、カソード領域５２及びカソード
コンタクト領域５３とで、ｐｎ接合ダイオードＤj,iを
構成している。なお、アレイ分離領域３の埋込絶縁膜３
２の内部には、複数の第２層コンタクトプラグ６０ｃ，
６０ｄ，・・・・・（接続導体）が、埋込絶縁膜３２を貫通
して埋め込まれている。第２層コンタクトプラグ６０
ｃ，６０ｄ，・・・・・は、第１層コンタクトプラグ５９
ｃ，５９ｄ，・・・・・を介して、ｎ型ソース領域７１及び
ｎ型ドレイン領域７２等にそれぞれ電気的に接続されて
いる。
【００２１】カソードコンタクト領域５３、カソード領
域５２、ｐ＋型ドープドポリシリコン３３及びこれらに
挟まれて露出した埋込絶縁膜３２の上部には第１層間絶
縁膜３４が配置されている。第１層間絶縁膜３４の上に
は第１金属配線層６２ａ，６２ｂ，・・・・・，６２ｆが配
置されている。第１金属配線層６２ｃとカソードコンタ
クト領域５３とは、第１層間絶縁膜３４を貫通する第３
層コンタクトプラグ６１ａにより接続されている。第１
金属配線層６２ｄとアノード領域５１とは、第１層間絶
縁膜３４を貫通する第３層コンタクトプラグ６１ｂによ
り接続されている。なお、アノード領域５１を比較的低
不純物密度のｐ型ドープドポリシリコン領域とし、第３
層コンタクトプラグ６１ｂとは、アノード領域５１の一
部に選択的に形成された比較的高不純物密度のｐ＋型ド
ープドポリシリコンからなるアノードコンタクト領域を
介して接続するようにしても良い。更に第３層コンタク
トプラグ６１ｄ，第２層コンタクトプラグ６０ｄ，及び
第１層コンタクトプラグ５５９ｄを介して、第１金属配
線層６２ｆと垂直スイッチングトランジスタＴj,iのｎ
型ドレイン領域７２とが電気的に接続されている。図３
の断面図上では、第１金属配線層６２ｃ，６２ｅ，６２
ｆはあたかも独立した配線のように示されているが、平
面パターン上では、第１金属配線層６２ｃ，６２ｅ，６
２ｆは連続した１本の電気配線である。したがって、第
１金属配線層６２ｃ，６２ｅ，６２ｆ、第３層コンタク
トプラグ６１ｄ、第２層コンタクトプラグ６０ｄ及び第
１層コンタクトプラグ５９ｄを介して、ｐｎ接合ダイオ
ードＤj,iのカソードコンタクト領域５３と垂直スイッ
チングトランジスタＴj,iのｎ型ドレイン領域７２とが
電気的に接続されている（図１の等価回路参照。）。
域５２、ｐ＋型ドープドポリシリコン３３及びこれらに
挟まれて露出した埋込絶縁膜３２の上部には第１層間絶
縁膜３４が配置されている。第１層間絶縁膜３４の上に
は第１金属配線層６２ａ，６２ｂ，・・・・・，６２ｆが配
置されている。第１金属配線層６２ｃとカソードコンタ
クト領域５３とは、第１層間絶縁膜３４を貫通する第３
層コンタクトプラグ６１ａにより接続されている。第１
金属配線層６２ｄとアノード領域５１とは、第１層間絶
縁膜３４を貫通する第３層コンタクトプラグ６１ｂによ
り接続されている。なお、アノード領域５１を比較的低
不純物密度のｐ型ドープドポリシリコン領域とし、第３
層コンタクトプラグ６１ｂとは、アノード領域５１の一
部に選択的に形成された比較的高不純物密度のｐ＋型ド
ープドポリシリコンからなるアノードコンタクト領域を
介して接続するようにしても良い。更に第３層コンタク
トプラグ６１ｄ，第２層コンタクトプラグ６０ｄ，及び
第１層コンタクトプラグ５５９ｄを介して、第１金属配
線層６２ｆと垂直スイッチングトランジスタＴj,iのｎ
型ドレイン領域７２とが電気的に接続されている。図３
の断面図上では、第１金属配線層６２ｃ，６２ｅ，６２
ｆはあたかも独立した配線のように示されているが、平
面パターン上では、第１金属配線層６２ｃ，６２ｅ，６
２ｆは連続した１本の電気配線である。したがって、第
１金属配線層６２ｃ，６２ｅ，６２ｆ、第３層コンタク
トプラグ６１ｄ、第２層コンタクトプラグ６０ｄ及び第
１層コンタクトプラグ５９ｄを介して、ｐｎ接合ダイオ
ードＤj,iのカソードコンタクト領域５３と垂直スイッ
チングトランジスタＴj,iのｎ型ドレイン領域７２とが
電気的に接続されている（図１の等価回路参照。）。
【００２２】更に、第１金属配線層６２ａ，６２ｂ，・・
・・・，６２ｆの上部には、第２層間絶縁膜３５が配置さ
れている。第２層間絶縁膜３５の上には、第２金属配線
層６３が配置されている。図３においては、第２金属配
線層６３があたかも紙面に垂直方向に走行しているよう
に描かれているが、実際は、紙面と平行方向のビット線
Ｂiのパターンとなる。即ち、ビット線Ｂiは、ポリシリ
コンゲート電極７３（ワード線Ｗj）と直交する方向に
走行している。又、第２層間絶縁膜３５の内部には、第
２層間絶縁膜３５を貫通する第４層コンタクトプラグ６
４ｃが埋め込まれている（図示省略）。第４層コンタク
トプラグ６４ｃは、第３層コンタクトプラグ６１ｃの頂
部に接続されている。したがって、第２金属配線層６３
（ビット線Ｂi）は、第４層コンタクトプラグ６４ｃ、
第３層コンタクトプラグ６１ｃ、第２層コンタクトプラ
グ６０ｃ、第１層コンタクトプラグ５９ｃを介して、垂
直スイッチングトランジスタＴj,iのｎ型ソース領域７
１に電気的に接続されている。図示を省略しているが、
隣接するピクセルにも、ビット線Ｂi-1，Ｂi+1，・・・・・
が第２金属配線層により形成され、走行している。ビッ
ト線Ｂi-1，Ｂi，Ｂi +1，・・・・・と平行して、線幅
Δi-1，Δi，Δi+1，・・・・・の第２金属配線層として、垂
直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・が走行している
が、図３の断面図には、現れていない（紙面の手前、及
び奥を、紙面に平行に走行している。）。なお、ヒータ
線Ｖi-1，Ｖi，Ｖi+1，・・・・・を第１金属配線層６２ａ〜
６２ｆと同一レベルの配線を用いて、紙面に平行に走行
しても構わない。そして、第２金属配線層６３の上部
に、パッシベーション膜３６が配置されている。
・・・，６２ｆの上部には、第２層間絶縁膜３５が配置さ
れている。第２層間絶縁膜３５の上には、第２金属配線
層６３が配置されている。図３においては、第２金属配
線層６３があたかも紙面に垂直方向に走行しているよう
に描かれているが、実際は、紙面と平行方向のビット線
Ｂiのパターンとなる。即ち、ビット線Ｂiは、ポリシリ
コンゲート電極７３（ワード線Ｗj）と直交する方向に
走行している。又、第２層間絶縁膜３５の内部には、第
２層間絶縁膜３５を貫通する第４層コンタクトプラグ６
４ｃが埋め込まれている（図示省略）。第４層コンタク
トプラグ６４ｃは、第３層コンタクトプラグ６１ｃの頂
部に接続されている。したがって、第２金属配線層６３
（ビット線Ｂi）は、第４層コンタクトプラグ６４ｃ、
第３層コンタクトプラグ６１ｃ、第２層コンタクトプラ
グ６０ｃ、第１層コンタクトプラグ５９ｃを介して、垂
直スイッチングトランジスタＴj,iのｎ型ソース領域７
１に電気的に接続されている。図示を省略しているが、
隣接するピクセルにも、ビット線Ｂi-1，Ｂi+1，・・・・・
が第２金属配線層により形成され、走行している。ビッ
ト線Ｂi-1，Ｂi，Ｂi +1，・・・・・と平行して、線幅
Δi-1，Δi，Δi+1，・・・・・の第２金属配線層として、垂
直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・・・・・が走行している
が、図３の断面図には、現れていない（紙面の手前、及
び奥を、紙面に平行に走行している。）。なお、ヒータ
線Ｖi-1，Ｖi，Ｖi+1，・・・・・を第１金属配線層６２ａ〜
６２ｆと同一レベルの配線を用いて、紙面に平行に走行
しても構わない。そして、第２金属配線層６３の上部
に、パッシベーション膜３６が配置されている。
【００２３】微小空洞領域Ｃi,jの上部の、埋込絶縁膜
３２、検出素子（ｐｎ接合ダイオード）Ｄj,i（５１，
５２，５３）、第１層間絶縁膜３４、第１金属配線層
（６２ｃ，６２ｄ）、第２層間絶縁膜３５及びパッシベ
ーション膜３６とで、ダイアフラム部１を構成してい
る。ダイアフラム部１の熱容量Ｃは、例えば、Ｃ＝０．
０１〜０．１μＪ／Ｋ程度に選定すれば良い。そして、
このダイアフラム部１は、中空状態の支持脚６２ａ，６
２ｂによって、アレイ分離領域３に固定されている。微
小空洞領域Ｃi,jの底部には、ルシフェリン・ルシフェ
ラーゼ等の酵素が、高分子材料に包み込まれた固定化酵
素４１の形態で、反応物Ｘi,jとして配置されている。
３２、検出素子（ｐｎ接合ダイオード）Ｄj,i（５１，
５２，５３）、第１層間絶縁膜３４、第１金属配線層
（６２ｃ，６２ｄ）、第２層間絶縁膜３５及びパッシベ
ーション膜３６とで、ダイアフラム部１を構成してい
る。ダイアフラム部１の熱容量Ｃは、例えば、Ｃ＝０．
０１〜０．１μＪ／Ｋ程度に選定すれば良い。そして、
このダイアフラム部１は、中空状態の支持脚６２ａ，６
２ｂによって、アレイ分離領域３に固定されている。微
小空洞領域Ｃi,jの底部には、ルシフェリン・ルシフェ
ラーゼ等の酵素が、高分子材料に包み込まれた固定化酵
素４１の形態で、反応物Ｘi,jとして配置されている。
【００２４】一般に微生物は、その種類に対応して、固
有の寸法を持つ。例えば、クリプトスポリジウム（病原
性原虫）は〜５μｍ、大腸菌は〜３μｍ、ブドウ球菌は
〜１μｍ、ウイルスは〜０．１μｍである。したがっ
て、図２に示すように、半導体基板２９の表面に特定の
開口寸法Ｒjを有する空間フィルタを設けておけば、そ
の下の微小空洞領域Ｃi,jに、この空間フィルタで微生
物の寸法を選別しながら誘導出来る。微小空洞領域Ｃ
i,j内には図３に示すように、あらかじめ、特定の微生
物に対応した固定化酵素（或いは培養成分）４１等の反
応物Ｘi,jが配置されているので、誘導された微生物は
反応物Ｘi,jで増殖し、発光（バイオルミネッセンス）
或いは温度上昇（増殖サーモグラム）する。
有の寸法を持つ。例えば、クリプトスポリジウム（病原
性原虫）は〜５μｍ、大腸菌は〜３μｍ、ブドウ球菌は
〜１μｍ、ウイルスは〜０．１μｍである。したがっ
て、図２に示すように、半導体基板２９の表面に特定の
開口寸法Ｒjを有する空間フィルタを設けておけば、そ
の下の微小空洞領域Ｃi,jに、この空間フィルタで微生
物の寸法を選別しながら誘導出来る。微小空洞領域Ｃ
i,j内には図３に示すように、あらかじめ、特定の微生
物に対応した固定化酵素（或いは培養成分）４１等の反
応物Ｘi,jが配置されているので、誘導された微生物は
反応物Ｘi,jで増殖し、発光（バイオルミネッセンス）
或いは温度上昇（増殖サーモグラム）する。
【００２５】例えば、反応物Ｘi,jとして、ルシフェリ
ン・ルシフェラーゼ（発光基質・発光酵素）が固定され
ている場合で説明する。この場合、検知対象は空中の微
生物であり、αをルシフェリン・ルシフェラーゼ（発光
基質・発光酵素）、βを微生物が出すＡＴＰ（アデノシ
ン三リン酸）、ｈνを可視発光とすれば、 α＋β⇒ｈν ・・・・・（５） の反応式により、その発光ｈνを、ダイアフラムの下側
表面付近に形成されているｐｎ接合ダイオードＤ
j,i-1，Ｄj,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i
+1，・・・・・をフォトダイオード（光センサ）として機能
させ、ｐｎ接合ダイオードＤj,i-1，Ｄj,i，Ｄj,i+1，
Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・により発光ｈν
を電流に変換する。この電流（電気信号）は、垂直シフ
トレジスタ１０１及び水平シフトレジスタ１０２でラン
ダムアクセスされ、図１に示す水平スイッチトランジス
タＱi-1，Ｑi，Ｑi+1，・・・・・を介して水平信号線１０４
に読み出すことが出来る。
ン・ルシフェラーゼ（発光基質・発光酵素）が固定され
ている場合で説明する。この場合、検知対象は空中の微
生物であり、αをルシフェリン・ルシフェラーゼ（発光
基質・発光酵素）、βを微生物が出すＡＴＰ（アデノシ
ン三リン酸）、ｈνを可視発光とすれば、 α＋β⇒ｈν ・・・・・（５） の反応式により、その発光ｈνを、ダイアフラムの下側
表面付近に形成されているｐｎ接合ダイオードＤ
j,i-1，Ｄj,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i
+1，・・・・・をフォトダイオード（光センサ）として機能
させ、ｐｎ接合ダイオードＤj,i-1，Ｄj,i，Ｄj,i+1，
Ｄj+1,i-1，Ｄj+1,i，Ｄj+1,i+1，・・・・・により発光ｈν
を電流に変換する。この電流（電気信号）は、垂直シフ
トレジスタ１０１及び水平シフトレジスタ１０２でラン
ダムアクセスされ、図１に示す水平スイッチトランジス
タＱi-1，Ｑi，Ｑi+1，・・・・・を介して水平信号線１０４
に読み出すことが出来る。
【００２６】例えば、開口寸法Ｒjを５μｍに設定して
おけば、そのサイズ以下の空中菌（赤カビ病菌、イモチ
病菌、肺炎球菌、ブドウ球菌等）が検出出来る。各ピク
セルセルからの電流信号は、図１に示す垂直シフトレジ
スタ１０１及び水平シフトレジスタ１０２でランダムア
クセスすることにより、通常のＣＭＯＳイメージセンサ
と同様な方式で、画像化を行うことが可能である。画像
化を行うことにより、どの程度の気中密度で空中菌が存
在するかを判定出来る。即ち、微小空洞領域内に空中菌
が入り込む確率的な現象を定量的に測定可能である。
おけば、そのサイズ以下の空中菌（赤カビ病菌、イモチ
病菌、肺炎球菌、ブドウ球菌等）が検出出来る。各ピク
セルセルからの電流信号は、図１に示す垂直シフトレジ
スタ１０１及び水平シフトレジスタ１０２でランダムア
クセスすることにより、通常のＣＭＯＳイメージセンサ
と同様な方式で、画像化を行うことが可能である。画像
化を行うことにより、どの程度の気中密度で空中菌が存
在するかを判定出来る。即ち、微小空洞領域内に空中菌
が入り込む確率的な現象を定量的に測定可能である。
【００２７】特に、空中菌は、様々なサイズが存在する
だけでなく、増殖するための最適環境に温度依存性があ
る。したがって、図４（ｂ）に示すように、画素（ピク
セル）を構成する微小空洞領域Ｃ11，Ｃ12，・・・・・，Ｃ
21，・・・・・，ＣMNの測定温度Ｔ 1 ，Ｔ2 ，Ｔ3 ，・・・・・，
ＴN と開口寸法Ｒ1 ，Ｒ2 ，Ｒ3 ，・・・・・，ＲM をマト
リクス状に組み合わせておけば、空中菌を測定温度
Ｔ1 ，Ｔ2 ，Ｔ3 ，・・・・・，ＴN と開口寸法Ｒ1 ，
Ｒ2 ，Ｒ3 ，・・・・・，ＲM とで分類しながら、同時計測
して、その分類を２次元画像化することが可能である。
だけでなく、増殖するための最適環境に温度依存性があ
る。したがって、図４（ｂ）に示すように、画素（ピク
セル）を構成する微小空洞領域Ｃ11，Ｃ12，・・・・・，Ｃ
21，・・・・・，ＣMNの測定温度Ｔ 1 ，Ｔ2 ，Ｔ3 ，・・・・・，
ＴN と開口寸法Ｒ1 ，Ｒ2 ，Ｒ3 ，・・・・・，ＲM をマト
リクス状に組み合わせておけば、空中菌を測定温度
Ｔ1 ，Ｔ2 ，Ｔ3 ，・・・・・，ＴN と開口寸法Ｒ1 ，
Ｒ2 ，Ｒ3 ，・・・・・，ＲM とで分類しながら、同時計測
して、その分類を２次元画像化することが可能である。
【００２８】図４（ａ）は、空中菌を４種類に分類しな
がら同時計測して２次元画像化した例を示す。図４
（ａ）において、領域Ａは寸法が１μｍ以下でＡＴＰ放
出型細菌、領域Ｂは寸法が５μｍ以下でＡＴＰ放出型細
菌、領域Ｃは寸法が１μｍ以下で合成培養液Ｓ増殖型細
菌、領域Ｄは寸法が５μｍ以下で合成培養液Ｓ増殖型細
菌として、分類表示される。領域Ａ及び領域Ｂには、反
応物Ｘi,jとして発光酵素Ｒ又は発光基質Ｒが配置され
る。領域Ａと領域Ｂに対してはバイオルミネッセンス測
定のためにｐｎ接合ダイオードj,iを光センサとして動
作させ、又領域Ｃと領域Ｄに対しては増殖サーモグラム
測定のためにｐｎ接合ダイオードＤj,iを温度センサ
（ＩＶ特性変調型ダイオード）として動作させる。
がら同時計測して２次元画像化した例を示す。図４
（ａ）において、領域Ａは寸法が１μｍ以下でＡＴＰ放
出型細菌、領域Ｂは寸法が５μｍ以下でＡＴＰ放出型細
菌、領域Ｃは寸法が１μｍ以下で合成培養液Ｓ増殖型細
菌、領域Ｄは寸法が５μｍ以下で合成培養液Ｓ増殖型細
菌として、分類表示される。領域Ａ及び領域Ｂには、反
応物Ｘi,jとして発光酵素Ｒ又は発光基質Ｒが配置され
る。領域Ａと領域Ｂに対してはバイオルミネッセンス測
定のためにｐｎ接合ダイオードj,iを光センサとして動
作させ、又領域Ｃと領域Ｄに対しては増殖サーモグラム
測定のためにｐｎ接合ダイオードＤj,iを温度センサ
（ＩＶ特性変調型ダイオード）として動作させる。
【００２９】典型的な微生物の物質代謝熱は１個当たり
１０ｐＪであるので、１０００個の微生物が増殖中であ
れば、発生エネルギーＳはＳ＝０．０１μＪとなる。こ
れを熱容量Ｃ＝０．１μＪ／Ｋのダイアフラム上で観測
すると、温度変化ΔＴは、 ΔＴ＝Ｓ／Ｃ＝０．１Ｋ ・・・・・（６） 程度の値になるので、ｐｎ接合ダイオードＤj,iで容易
に検出可能な温度変化ΔＴである。
１０ｐＪであるので、１０００個の微生物が増殖中であ
れば、発生エネルギーＳはＳ＝０．０１μＪとなる。こ
れを熱容量Ｃ＝０．１μＪ／Ｋのダイアフラム上で観測
すると、温度変化ΔＴは、 ΔＴ＝Ｓ／Ｃ＝０．１Ｋ ・・・・・（６） 程度の値になるので、ｐｎ接合ダイオードＤj,iで容易
に検出可能な温度変化ΔＴである。
【００３０】以上のように、本発明の第１の実施の形態
に係るセンサアレイによって、従来は困難であった空中
或いは水中に存在する微生物の種類を同定しながらリア
ルタイムにその微生物の寸法で分類した存在密度を２次
元画像として可視化することが可能になる。更に、微生
物の活性度や増殖状態の時間的変化を、２次元画像上で
イメージ化して測定可能となる。
に係るセンサアレイによって、従来は困難であった空中
或いは水中に存在する微生物の種類を同定しながらリア
ルタイムにその微生物の寸法で分類した存在密度を２次
元画像として可視化することが可能になる。更に、微生
物の活性度や増殖状態の時間的変化を、２次元画像上で
イメージ化して測定可能となる。
【００３１】図５〜図７を用いて、微小空洞領域Ｃi,j
のピクセルに着目して、本発明の第１の実施の形態に係
るセンサアレイの製造方法を説明する。なお、以下に述
べるセンサアレイの製造方法は、一例であり、この変形
例を含めて、これ以外の種々の製造方法により、実現可
能であることは勿論である。
のピクセルに着目して、本発明の第１の実施の形態に係
るセンサアレイの製造方法を説明する。なお、以下に述
べるセンサアレイの製造方法は、一例であり、この変形
例を含めて、これ以外の種々の製造方法により、実現可
能であることは勿論である。
【００３２】（イ）まず、半導体基板２９として、０．
１〜３Ωｃｍ程度の（１００）面を主表面とするｐ型シ
リコンウェハを用意する。この半導体基板２９の主表面
にシフトレジスタやセンス増幅器等のセンサアレイの周
辺回路を形成する。これは通常の標準的なＭＯＳ集積回
路の製造方法によれば良い。詳細は省略するが、反転防
止層（チャネルストップ領域）、素子分離領域等の標準
的なＭＯＳ集積回路に必要な領域を形成した後、半導体
基板２９の表面を熱酸化して、厚さ５０ｎｍ〜１００ｎ
ｍのゲート酸化膜４２を形成する。この際Ｖｔｈ制御イ
オン注入を加えても良い。次に、ゲート酸化膜４２の上
の全面にＣＶＤ法によりポリシリコン膜４３を３００ｎ
ｍ〜６００ｎｍ程度、例えば４００ｎｍ堆積する。次に
フォトレジスト膜（以下において、単に「フォトレジス
ト」という。）２０１をポリシリコン膜４３の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、図５（ａ）に示すように、フォトレジスト２０１を
パターニングする。そして、このフォトレジスト２０１
をマスクとして、反応性イオンエッチング（ＲＩＥ）等
によりポリシリコン膜４３をエッチングして、ゲート電
極７３及びポリシリコン配線（図示しない）を形成す
る。その後、フォトレジスト２０１を除去し、新たなフ
ォトレジストをゲート電極７３の表面にスピン塗布す
る。そして、次に、フォトリソグラフィー技術を用い
て、ＭＯＳトランジスタ形成領域にイオン注入用開口部
を形成し、ポリシリコンゲート電極７３を露出させる。
そして、露出したポリシリコンゲート電極７３と新たな
フォトレジストをマスクとして、自己整合的に、ヒ素イ
オン（75Ａｓ＋）をドーズ量１０１５ｃｍ−２のオーダ
ーでイオン注入する。この時、ポリシリコンゲート電極
７３にもヒ素（75Ａｓ＋）がイオン注入される。新たな
フォトレジストを除去してから、半導体基板２９を熱処
理し、注入した不純物イオンを活性化及び拡散し、図５
（ｂ）に示すように半導体基板２９にｎ型ソース領域７
１及びｎ型ドレイン領域７２を形成し、この結果、垂直
スイッチングトランジスタＴj,iが形成される。垂直ス
イッチングトランジスタＴj,iのポリシリコンゲート電
極７３は、ワード線Ｗjとして機能する。したがって、
隣接するピクセルには、同様に、垂直スイッチングトラ
ンジスタＴj- 1,i，Ｔj+1,i，・・・・・のポリシリコンゲー
ト電極であるワード線Ｗj-1，Ｗj+1，・・・・・が走行して
いる。
１〜３Ωｃｍ程度の（１００）面を主表面とするｐ型シ
リコンウェハを用意する。この半導体基板２９の主表面
にシフトレジスタやセンス増幅器等のセンサアレイの周
辺回路を形成する。これは通常の標準的なＭＯＳ集積回
路の製造方法によれば良い。詳細は省略するが、反転防
止層（チャネルストップ領域）、素子分離領域等の標準
的なＭＯＳ集積回路に必要な領域を形成した後、半導体
基板２９の表面を熱酸化して、厚さ５０ｎｍ〜１００ｎ
ｍのゲート酸化膜４２を形成する。この際Ｖｔｈ制御イ
オン注入を加えても良い。次に、ゲート酸化膜４２の上
の全面にＣＶＤ法によりポリシリコン膜４３を３００ｎ
ｍ〜６００ｎｍ程度、例えば４００ｎｍ堆積する。次に
フォトレジスト膜（以下において、単に「フォトレジス
ト」という。）２０１をポリシリコン膜４３の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、図５（ａ）に示すように、フォトレジスト２０１を
パターニングする。そして、このフォトレジスト２０１
をマスクとして、反応性イオンエッチング（ＲＩＥ）等
によりポリシリコン膜４３をエッチングして、ゲート電
極７３及びポリシリコン配線（図示しない）を形成す
る。その後、フォトレジスト２０１を除去し、新たなフ
ォトレジストをゲート電極７３の表面にスピン塗布す
る。そして、次に、フォトリソグラフィー技術を用い
て、ＭＯＳトランジスタ形成領域にイオン注入用開口部
を形成し、ポリシリコンゲート電極７３を露出させる。
そして、露出したポリシリコンゲート電極７３と新たな
フォトレジストをマスクとして、自己整合的に、ヒ素イ
オン（75Ａｓ＋）をドーズ量１０１５ｃｍ−２のオーダ
ーでイオン注入する。この時、ポリシリコンゲート電極
７３にもヒ素（75Ａｓ＋）がイオン注入される。新たな
フォトレジストを除去してから、半導体基板２９を熱処
理し、注入した不純物イオンを活性化及び拡散し、図５
（ｂ）に示すように半導体基板２９にｎ型ソース領域７
１及びｎ型ドレイン領域７２を形成し、この結果、垂直
スイッチングトランジスタＴj,iが形成される。垂直ス
イッチングトランジスタＴj,iのポリシリコンゲート電
極７３は、ワード線Ｗjとして機能する。したがって、
隣接するピクセルには、同様に、垂直スイッチングトラ
ンジスタＴj- 1,i，Ｔj+1,i，・・・・・のポリシリコンゲー
ト電極であるワード線Ｗj-1，Ｗj+1，・・・・・が走行して
いる。
【００３３】（ロ）次に、図５（ｂ）に示すように、垂
直スイッチングトランジスタＴj-1, i，Ｔj,i，
Ｔj+1,i，・・・・・や周辺回路のＭＯＳ集積回路に対しては
層間絶縁膜として機能する基体絶縁膜３１を、厚さ１μ
ｍ程度に堆積する。この基体絶縁膜３１は、ＣＶＤ法に
より堆積された膜厚０．５μｍ程度の酸化膜と、この酸
化膜の上の膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ
膜の２層構造から構成された複合膜である。この複合膜
の上層のＢＰＳＧ膜は、リフローされて基体絶縁膜３１
の表面が平坦化される。
直スイッチングトランジスタＴj-1, i，Ｔj,i，
Ｔj+1,i，・・・・・や周辺回路のＭＯＳ集積回路に対しては
層間絶縁膜として機能する基体絶縁膜３１を、厚さ１μ
ｍ程度に堆積する。この基体絶縁膜３１は、ＣＶＤ法に
より堆積された膜厚０．５μｍ程度の酸化膜と、この酸
化膜の上の膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ
膜の２層構造から構成された複合膜である。この複合膜
の上層のＢＰＳＧ膜は、リフローされて基体絶縁膜３１
の表面が平坦化される。
【００３４】（ハ）次に、基体絶縁膜３１の上に、フォ
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、基体絶縁膜３１をＲＩＥでエッチングし、図示しな
い、ｎ型ソース領域７１及びｎ型ドレイン領域７２に対
するコンタクトホールを開口する。更に、コンタクトホ
ール開口に用いたフォトレジストを除去し、基体絶縁膜
３１の上に、新たなフォトレジストをスピン塗布する。
そして、フォトリソグラフィー技術により新たなフォト
レジストをパターニングする。このパターニングされた
新たなフォトレジストをマスクとして、基体絶縁膜３１
を等方性エッチングでエッチングし、微小空洞領域Ｃ
i,jを形成する。微小空洞領域Ｃi,jの底部には、１００
ｎｍ程度の基体絶縁膜３１を残存させる。そして、コン
タクトホール及び微小空洞領域Ｃi,jを埋めるように、
厚さ１．２〜１．５μｍの空洞材料（ポリシリコン）４
４をＣＶＤ法を用いて堆積する。ＣＶＤ法を用いてポリ
シリコン４４を堆積する際、ソースガスのモノシラン
（ＳｉＨ4）と同時に、水素ガスで希釈したジボラン
（Ｂ2Ｈ6）を、マスフローコントローラで制御しながら
添加しｐ＋型ドープドポリシリコン４４を堆積する。或
いは、ノンドープポリシリコン４４を堆積の後、イオン
注入若しくは気相拡散（プレでポジション）により、ボ
ロン（Ｂ）等のｐ型不純物を拡散して、ｐ＋型ドープド
ポリシリコン４４にしても良い。そして、化学的機械研
磨（ＣＭＰ）を用いて、空洞材料（ｐ＋型ドープドポリ
シリコン）４４の表面を基体絶縁膜３１が露出するまで
平坦化させ、空洞材料（ｐ＋型ドープドポリシリコン）
４４をコンタクトホール及び微小空洞領域Ｃi,jの内部
に埋め込む。コンタクトホールの内部に埋め込められた
ｐ＋型ドープドポリシリコン４４は、ｎ型ソース領域７
１及びｎ型ドレイン領域７２に対する第１層コンタクト
プラグ（接続導体）５９ｃ，５９ｄ，・・・・・として機能
する。その後、図５（ｃ）に示すように、埋込絶縁膜３
２を厚さ１μｍ程度に堆積する。この埋込絶縁膜３２と
しては、ＣＶＤ法により酸化膜を堆積すれば良い。
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、基体絶縁膜３１をＲＩＥでエッチングし、図示しな
い、ｎ型ソース領域７１及びｎ型ドレイン領域７２に対
するコンタクトホールを開口する。更に、コンタクトホ
ール開口に用いたフォトレジストを除去し、基体絶縁膜
３１の上に、新たなフォトレジストをスピン塗布する。
そして、フォトリソグラフィー技術により新たなフォト
レジストをパターニングする。このパターニングされた
新たなフォトレジストをマスクとして、基体絶縁膜３１
を等方性エッチングでエッチングし、微小空洞領域Ｃ
i,jを形成する。微小空洞領域Ｃi,jの底部には、１００
ｎｍ程度の基体絶縁膜３１を残存させる。そして、コン
タクトホール及び微小空洞領域Ｃi,jを埋めるように、
厚さ１．２〜１．５μｍの空洞材料（ポリシリコン）４
４をＣＶＤ法を用いて堆積する。ＣＶＤ法を用いてポリ
シリコン４４を堆積する際、ソースガスのモノシラン
（ＳｉＨ4）と同時に、水素ガスで希釈したジボラン
（Ｂ2Ｈ6）を、マスフローコントローラで制御しながら
添加しｐ＋型ドープドポリシリコン４４を堆積する。或
いは、ノンドープポリシリコン４４を堆積の後、イオン
注入若しくは気相拡散（プレでポジション）により、ボ
ロン（Ｂ）等のｐ型不純物を拡散して、ｐ＋型ドープド
ポリシリコン４４にしても良い。そして、化学的機械研
磨（ＣＭＰ）を用いて、空洞材料（ｐ＋型ドープドポリ
シリコン）４４の表面を基体絶縁膜３１が露出するまで
平坦化させ、空洞材料（ｐ＋型ドープドポリシリコン）
４４をコンタクトホール及び微小空洞領域Ｃi,jの内部
に埋め込む。コンタクトホールの内部に埋め込められた
ｐ＋型ドープドポリシリコン４４は、ｎ型ソース領域７
１及びｎ型ドレイン領域７２に対する第１層コンタクト
プラグ（接続導体）５９ｃ，５９ｄ，・・・・・として機能
する。その後、図５（ｃ）に示すように、埋込絶縁膜３
２を厚さ１μｍ程度に堆積する。この埋込絶縁膜３２と
しては、ＣＶＤ法により酸化膜を堆積すれば良い。
【００３５】（ニ）次に、この埋込絶縁膜３２の上にフ
ォトレジストをスピン塗布し、フォトリソグラフィー技
術によりフォトレジストをパターニングする。このパタ
ーニングされたフォトレジストをマスクとして、埋込絶
縁膜３２をＲＩＥでエッチングし、第１層コンタクトプ
ラグ５９ｃ，５９ｄ，・・・・・にそれぞれ接続する第１層
バイアホール（図示省略）を開口する。更に、第１層バ
イアホールの開口に用いたフォトレジストを除去し、埋
込絶縁膜３２の上に、新たなフォトレジスト２０２をス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジスト２０２をパターニングする。このパ
ターニングされたフォトレジスト２０２をマスクとし
て、埋込絶縁膜３２をＲＩＥでエッチングし、図５
（ｄ）に示すように、埋込絶縁膜３２に対して、溝部４
５ａ，４５ｂ，・・・・・，４５ｆを形成する。溝部４５
ａ，４５ｂ，・・・・・，４５ｆのそれぞれの底部には、１
００ｎｍ程度の埋込絶縁膜３２を残存させる。
ォトレジストをスピン塗布し、フォトリソグラフィー技
術によりフォトレジストをパターニングする。このパタ
ーニングされたフォトレジストをマスクとして、埋込絶
縁膜３２をＲＩＥでエッチングし、第１層コンタクトプ
ラグ５９ｃ，５９ｄ，・・・・・にそれぞれ接続する第１層
バイアホール（図示省略）を開口する。更に、第１層バ
イアホールの開口に用いたフォトレジストを除去し、埋
込絶縁膜３２の上に、新たなフォトレジスト２０２をス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジスト２０２をパターニングする。このパ
ターニングされたフォトレジスト２０２をマスクとし
て、埋込絶縁膜３２をＲＩＥでエッチングし、図５
（ｄ）に示すように、埋込絶縁膜３２に対して、溝部４
５ａ，４５ｂ，・・・・・，４５ｆを形成する。溝部４５
ａ，４５ｂ，・・・・・，４５ｆのそれぞれの底部には、１
００ｎｍ程度の埋込絶縁膜３２を残存させる。
【００３６】（ホ）そして、溝部４５ａ，４５ｂ，・・・・
・，４５ｆ、及びｎ型ソース領域７１及びｎ型ドレイン
領域７２に接続する第１層バイアホール（図示省略）を
埋めるように、ＣＶＤ法を用いて、厚さ１．０〜１．５
μｍの多結晶半導体層（ポリシリコン）３３を堆積す
る。ＣＶＤ法を用いてポリシリコン３３を堆積する際、
前述と同様に、ＳｉＨ4と同時に、Ｂ2Ｈ6を添加しｐ＋
型ドープドポリシリコン３３をインシツ(in-situ)で堆
積しても良く、ノンドープポリシリコン３３を堆積の
後、ｐ型不純物を拡散して、ｐ＋型ドープドポリシリコ
ン３３にしても良い。更に、ＣＭＰを用いて、図６
（ｅ）に示すように、ｐ＋型ドープドポリシリコン３３
の表面を埋込絶縁膜３２が露出するまで平坦化させ、ｐ
＋型ドープドポリシリコン３３を溝部４５ａ，４５ｂ，
・・・・・，４５ｆ及び図示を省略した第１層バイアホール
のそれぞれの内部に埋め込む。第１層バイアホールの内
部に埋め込められたｐ＋型ドープドポリシリコン３３
は、ｎ型ソース領域７１及びｎ型ドレイン領域７２に対
する第２層コンタクトプラグ６０ｃ，６０ｄとして機能
する。
・，４５ｆ、及びｎ型ソース領域７１及びｎ型ドレイン
領域７２に接続する第１層バイアホール（図示省略）を
埋めるように、ＣＶＤ法を用いて、厚さ１．０〜１．５
μｍの多結晶半導体層（ポリシリコン）３３を堆積す
る。ＣＶＤ法を用いてポリシリコン３３を堆積する際、
前述と同様に、ＳｉＨ4と同時に、Ｂ2Ｈ6を添加しｐ＋
型ドープドポリシリコン３３をインシツ(in-situ)で堆
積しても良く、ノンドープポリシリコン３３を堆積の
後、ｐ型不純物を拡散して、ｐ＋型ドープドポリシリコ
ン３３にしても良い。更に、ＣＭＰを用いて、図６
（ｅ）に示すように、ｐ＋型ドープドポリシリコン３３
の表面を埋込絶縁膜３２が露出するまで平坦化させ、ｐ
＋型ドープドポリシリコン３３を溝部４５ａ，４５ｂ，
・・・・・，４５ｆ及び図示を省略した第１層バイアホール
のそれぞれの内部に埋め込む。第１層バイアホールの内
部に埋め込められたｐ＋型ドープドポリシリコン３３
は、ｎ型ソース領域７１及びｎ型ドレイン領域７２に対
する第２層コンタクトプラグ６０ｃ，６０ｄとして機能
する。
【００３７】（ヘ）次に、このｐ＋型ドープドポリシリ
コン３３の上に、フォトレジスト２０３をスピン塗布す
る。そして、フォトリソグラフィー技術により、フォト
レジスト２０３をパターニングし、パターニングされた
フォトレジスト２０３をマスクとして、リンイオン（31
Ｐ＋）等のｎ型不純物イオンを、図６（ｆ）に示すよう
にイオン注入する。ドーズ量は、ｐ＋型ドープドポリシ
リコン３３をタイプ反転可能な量に選定する。フォトレ
ジスト２０３を除去後、熱処理し、ｎ型不純物イオンを
活性化し、カソード領域５２をｐ＋型ドープドポリシリ
コン３３の表面に選択的に形成する。そして、カソード
領域５２及びｐ＋型ドープドポリシリコン３３の上に、
新たなフォトレジスト２０４をスピン塗布し、フォトリ
ソグラフィー技術により、フォトレジスト２０４をパタ
ーニングする。パターニングされたフォトレジスト２０
４をマスクとして、図６（ｇ）に示すように、ヒ素イオ
ン（75Ａｓ＋）等のｎ型不純物イオンを２×１０１５ｃ
ｍ−２程度のドーズ量でイオン注入する。フォトレジス
ト２０４を除去後、熱処理し、ｎ型不純物イオンを活性
化し、カソードコンタクト領域５３を、カソード領域５
２の表面に選択的に形成する。アノード領域５１、カソ
ード領域５２及びカソードコンタクト領域５３とで、ｐ
ｎ接合ダイオードＤj,iを構成している。
コン３３の上に、フォトレジスト２０３をスピン塗布す
る。そして、フォトリソグラフィー技術により、フォト
レジスト２０３をパターニングし、パターニングされた
フォトレジスト２０３をマスクとして、リンイオン（31
Ｐ＋）等のｎ型不純物イオンを、図６（ｆ）に示すよう
にイオン注入する。ドーズ量は、ｐ＋型ドープドポリシ
リコン３３をタイプ反転可能な量に選定する。フォトレ
ジスト２０３を除去後、熱処理し、ｎ型不純物イオンを
活性化し、カソード領域５２をｐ＋型ドープドポリシリ
コン３３の表面に選択的に形成する。そして、カソード
領域５２及びｐ＋型ドープドポリシリコン３３の上に、
新たなフォトレジスト２０４をスピン塗布し、フォトリ
ソグラフィー技術により、フォトレジスト２０４をパタ
ーニングする。パターニングされたフォトレジスト２０
４をマスクとして、図６（ｇ）に示すように、ヒ素イオ
ン（75Ａｓ＋）等のｎ型不純物イオンを２×１０１５ｃ
ｍ−２程度のドーズ量でイオン注入する。フォトレジス
ト２０４を除去後、熱処理し、ｎ型不純物イオンを活性
化し、カソードコンタクト領域５３を、カソード領域５
２の表面に選択的に形成する。アノード領域５１、カソ
ード領域５２及びカソードコンタクト領域５３とで、ｐ
ｎ接合ダイオードＤj,iを構成している。
【００３８】（ト）カソードコンタクト領域５３、カソ
ード領域５２、ｐ＋型ドープドポリシリコン３３及びこ
れらに挟まれて露出した埋込絶縁膜３２の上部に、厚さ
０．３μｍ〜０．８μｍの第１層間絶縁膜３４を、ＣＶ
Ｄ法により堆積する。この第１層間絶縁膜３４は、酸化
膜（ＮＳＧ膜）、ＰＳＧ膜若しくはＢＰＳＧ膜、又はこ
れらの内の２層以上の組み合わせから構成された複合膜
でも良い。この第１層間絶縁膜３４の上に、フォトレジ
スト２０５をスピン塗布し、フォトリソグラフィー技術
により、フォトレジスト２０５をパターニングする。こ
のパターニングされたフォトレジスト２０５をマスクと
して、第１層間絶縁膜３４をＲＩＥでエッチングし、図
６（ｈ）に示すように、コンタクトホール４６ａ，４６
ｂ、及び第２層コンタクトプラグ６０ｃ，６０ｄに接続
される第２層バイアホール４６ｃ，４６ｄを開口する。
フォトレジスト２０５を除去後、第１層間絶縁膜３４の
上に、プラグ用導電膜を堆積する。そして、ＣＭＰを用
いて、プラグ用導電膜の表面を第１層間絶縁膜３４が露
出するまで平坦化させ、第３層コンタクトプラグ６１
ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・をコンタクトホー
ル４６ａ，４６ｂ，４６ｃ，４６ｄの内部に埋め込む。
第３層コンタクトプラグ６１ｃ及び６１ｄは、それぞれ
図示しない第２層バイアホールの内部に埋め込まれ、第
２層コンタクトプラグ６０ｃ及び６０ｄ及び第１層コン
タクトプラグ５９ｃ及び５９ｄを介して、垂直スイッチ
ングトランジスタＴj,iのｎ型ソース領域７１及びドレ
イン領域７２に電気的に接続される。第３層コンタクト
プラグ６１ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・用のプ
ラグ用導電膜としては、タングステン（Ｗ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これら
のシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等
をＣＶＤ法、真空蒸着法、スパッタリング法等で堆積す
れば良い。或いはこれらのシリサイドを用いたポリサイ
ドをＣＶＤ法で堆積して形成しても良い。
ード領域５２、ｐ＋型ドープドポリシリコン３３及びこ
れらに挟まれて露出した埋込絶縁膜３２の上部に、厚さ
０．３μｍ〜０．８μｍの第１層間絶縁膜３４を、ＣＶ
Ｄ法により堆積する。この第１層間絶縁膜３４は、酸化
膜（ＮＳＧ膜）、ＰＳＧ膜若しくはＢＰＳＧ膜、又はこ
れらの内の２層以上の組み合わせから構成された複合膜
でも良い。この第１層間絶縁膜３４の上に、フォトレジ
スト２０５をスピン塗布し、フォトリソグラフィー技術
により、フォトレジスト２０５をパターニングする。こ
のパターニングされたフォトレジスト２０５をマスクと
して、第１層間絶縁膜３４をＲＩＥでエッチングし、図
６（ｈ）に示すように、コンタクトホール４６ａ，４６
ｂ、及び第２層コンタクトプラグ６０ｃ，６０ｄに接続
される第２層バイアホール４６ｃ，４６ｄを開口する。
フォトレジスト２０５を除去後、第１層間絶縁膜３４の
上に、プラグ用導電膜を堆積する。そして、ＣＭＰを用
いて、プラグ用導電膜の表面を第１層間絶縁膜３４が露
出するまで平坦化させ、第３層コンタクトプラグ６１
ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・をコンタクトホー
ル４６ａ，４６ｂ，４６ｃ，４６ｄの内部に埋め込む。
第３層コンタクトプラグ６１ｃ及び６１ｄは、それぞれ
図示しない第２層バイアホールの内部に埋め込まれ、第
２層コンタクトプラグ６０ｃ及び６０ｄ及び第１層コン
タクトプラグ５９ｃ及び５９ｄを介して、垂直スイッチ
ングトランジスタＴj,iのｎ型ソース領域７１及びドレ
イン領域７２に電気的に接続される。第３層コンタクト
プラグ６１ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・用のプ
ラグ用導電膜としては、タングステン（Ｗ）、チタン
（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これら
のシリサイド（ＷＳｉ２，ＴｉＳｉ２，ＭｏＳｉ２）等
をＣＶＤ法、真空蒸着法、スパッタリング法等で堆積す
れば良い。或いはこれらのシリサイドを用いたポリサイ
ドをＣＶＤ法で堆積して形成しても良い。
【００３９】（チ）次に、第３層コンタクトプラグ６１
ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・及び第１層間絶縁
膜３４の上に、厚さ０．３μｍ〜１μｍの第１層金属膜
６２をＣＶＤ法、真空蒸着法、スパッタリング法等で堆
積する。第１層金属膜６２としては、Ｗ、Ｔｉ、Ｍｏ等
の高融点金属の他アルミニウム（Ａｌ）等が使用可能で
ある。この第１層金属膜６２の上に、フォトレジスト２
０６をスピン塗布し、フォトリソグラフィー技術によ
り、フォトレジスト２０６を図６（ｉ）に示すように、
パターニングする。
ａ，６１ｂ，６１ｃ，６１ｄ，・・・・・及び第１層間絶縁
膜３４の上に、厚さ０．３μｍ〜１μｍの第１層金属膜
６２をＣＶＤ法、真空蒸着法、スパッタリング法等で堆
積する。第１層金属膜６２としては、Ｗ、Ｔｉ、Ｍｏ等
の高融点金属の他アルミニウム（Ａｌ）等が使用可能で
ある。この第１層金属膜６２の上に、フォトレジスト２
０６をスピン塗布し、フォトリソグラフィー技術によ
り、フォトレジスト２０６を図６（ｉ）に示すように、
パターニングする。
【００４０】（リ）このパターニングされたフォトレジ
スト２０６をマスクとして、第１層金属膜６２をＲＩＥ
でエッチングし、第１金属配線層６２ａ，６２ｂ，・・・・
・，６２ｆをパターニングする。図７（ｊ）の断面図上
では、第１金属配線層６２ｃ，６２ｅ，６２ｆはあたか
も独立した配線のように示されているが、平面パターン
上では、第１金属配線層６２ｃ，６２ｅ，６２ｆは連続
した１本の電気配線である。第１金属配線層６２ｃ，６
２ｅ，６２ｆにより、ｐｎ接合ダイオードＤj, iのカソ
ードコンタクト領域５３と垂直スイッチングトランジス
タＴj,iのｎ型ドレイン領域７２とが、第３層コンタク
トプラグ６１ｄ、第２層コンタクトプラグ６０ｄ及び第
１層コンタクトプラグ５９ｄを介して電気的に接続され
る。そして、第１金属配線層６２ａ，６２ｂ，・・・・・，
６２ｆの上部に、厚さ０．８μｍ〜１．５μｍの第２層
間絶縁膜３５を、図７（ｊ）に示すように、ＣＶＤ法に
より堆積する。この第２層間絶縁膜３５は、ＮＳＧ膜、
ＰＳＧ膜若しくはＢＰＳＧ膜、又はこれらの内の２層以
上の組み合わせから構成された複合膜でも良い。この第
２層間絶縁膜３５の上に、フォトレジストをスピン塗布
し、フォトリソグラフィー技術により、フォトレジスト
をパターニングする。このパターニングされたフォトレ
ジストをマスクとして、第２層間絶縁膜３５をＲＩＥで
エッチングし、第３層コンタクトプラグ６１ｃに接続さ
れる第３層バイアホール（図示省略）を開口する。第３
層バイアホールは、第３層コンタクトプラグ６１ｃの頂
部を露出するように開口される。フォトレジストを除去
後、第４層コンタクトプラグ６４ｃ用導電膜として、
Ｗ、Ｔｉ、Ｍｏ等の高融点金属を堆積する。そして、Ｃ
ＭＰを用いて、第２層間絶縁膜３５の表面を図７（ｊ）
に示すように、平坦化し、第４層コンタクトプラグ６４
ｃを第３層バイアホールに埋め込む。
スト２０６をマスクとして、第１層金属膜６２をＲＩＥ
でエッチングし、第１金属配線層６２ａ，６２ｂ，・・・・
・，６２ｆをパターニングする。図７（ｊ）の断面図上
では、第１金属配線層６２ｃ，６２ｅ，６２ｆはあたか
も独立した配線のように示されているが、平面パターン
上では、第１金属配線層６２ｃ，６２ｅ，６２ｆは連続
した１本の電気配線である。第１金属配線層６２ｃ，６
２ｅ，６２ｆにより、ｐｎ接合ダイオードＤj, iのカソ
ードコンタクト領域５３と垂直スイッチングトランジス
タＴj,iのｎ型ドレイン領域７２とが、第３層コンタク
トプラグ６１ｄ、第２層コンタクトプラグ６０ｄ及び第
１層コンタクトプラグ５９ｄを介して電気的に接続され
る。そして、第１金属配線層６２ａ，６２ｂ，・・・・・，
６２ｆの上部に、厚さ０．８μｍ〜１．５μｍの第２層
間絶縁膜３５を、図７（ｊ）に示すように、ＣＶＤ法に
より堆積する。この第２層間絶縁膜３５は、ＮＳＧ膜、
ＰＳＧ膜若しくはＢＰＳＧ膜、又はこれらの内の２層以
上の組み合わせから構成された複合膜でも良い。この第
２層間絶縁膜３５の上に、フォトレジストをスピン塗布
し、フォトリソグラフィー技術により、フォトレジスト
をパターニングする。このパターニングされたフォトレ
ジストをマスクとして、第２層間絶縁膜３５をＲＩＥで
エッチングし、第３層コンタクトプラグ６１ｃに接続さ
れる第３層バイアホール（図示省略）を開口する。第３
層バイアホールは、第３層コンタクトプラグ６１ｃの頂
部を露出するように開口される。フォトレジストを除去
後、第４層コンタクトプラグ６４ｃ用導電膜として、
Ｗ、Ｔｉ、Ｍｏ等の高融点金属を堆積する。そして、Ｃ
ＭＰを用いて、第２層間絶縁膜３５の表面を図７（ｊ）
に示すように、平坦化し、第４層コンタクトプラグ６４
ｃを第３層バイアホールに埋め込む。
【００４１】（ヌ）次に、第２層間絶縁膜３５の上に、
厚さ０．３μｍ〜１μｍの第２層金属膜を、真空蒸着
法、スパッタリング法等で堆積する。第２層金属膜とし
ては、Ａｌ若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ）等が使用可能である。この第２層金属
膜の上に、フォトレジストをスピン塗布し、フォトリソ
グラフィー技術により、パターニングする。このパター
ニングされたフォトレジストをマスクとして、第２層金
属膜をＲＩＥでエッチングし、第２金属配線層６３をパ
ターニングする。図７（ｋ）においては、第２金属配線
層６３があたかも紙面に垂直方向に走行しているように
描かれているが、実際は、紙面と平行方向のビット線Ｂ
iのパターンとなる。即ち、ビット線Ｂiは、ポリシリコ
ンゲート電極７３（ワード線Ｗj）と直交する方向に走
行している。そして、第２金属配線層６３（ビット線Ｂ
i）は第４層コンタクトプラグ６４ｃ、第３層コンタク
トプラグ６１ｃ、第２層コンタクトプラグ６０ｃ、第１
層コンタクトプラグ５９ｃを介して、垂直スイッチング
トランジスタＴj,iのｎ型ソース領域７１に電気的に接
続される。図示を省略しているが、隣接するピクセルに
も、ビット線Ｂi-1，Ｂi+1，・・・・・が第２金属配線層に
より、形成されている。図３の断面図には現れていない
が、ビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と平行して、第
２金属配線層として垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・
・・・・がビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と同一工程
で、パターニングされる。垂直ヒータ線Ｖi-1，Ｖi，Ｖ
i+1，・・・・・は、紙面の手前、及び奥を紙面に平行に走行
している。そして、第２金属配線層６３の上部に、厚さ
０．８μｍ〜１．５μｍのパッシベーション膜３６を、
図７（ｋ）に示すように、ＣＶＤ法により堆積する。こ
のパッシベーション膜３６としてはシリコン窒化膜（Ｓ
ｉ3Ｎ4膜）が使用可能である。そして、ＣＭＰを用い
て、パッシベーション膜３６の表面を図７（ｋ）に示す
ように、平坦化する。
厚さ０．３μｍ〜１μｍの第２層金属膜を、真空蒸着
法、スパッタリング法等で堆積する。第２層金属膜とし
ては、Ａｌ若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａ
ｌ−Ｃｕ−Ｓｉ）等が使用可能である。この第２層金属
膜の上に、フォトレジストをスピン塗布し、フォトリソ
グラフィー技術により、パターニングする。このパター
ニングされたフォトレジストをマスクとして、第２層金
属膜をＲＩＥでエッチングし、第２金属配線層６３をパ
ターニングする。図７（ｋ）においては、第２金属配線
層６３があたかも紙面に垂直方向に走行しているように
描かれているが、実際は、紙面と平行方向のビット線Ｂ
iのパターンとなる。即ち、ビット線Ｂiは、ポリシリコ
ンゲート電極７３（ワード線Ｗj）と直交する方向に走
行している。そして、第２金属配線層６３（ビット線Ｂ
i）は第４層コンタクトプラグ６４ｃ、第３層コンタク
トプラグ６１ｃ、第２層コンタクトプラグ６０ｃ、第１
層コンタクトプラグ５９ｃを介して、垂直スイッチング
トランジスタＴj,iのｎ型ソース領域７１に電気的に接
続される。図示を省略しているが、隣接するピクセルに
も、ビット線Ｂi-1，Ｂi+1，・・・・・が第２金属配線層に
より、形成されている。図３の断面図には現れていない
が、ビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と平行して、第
２金属配線層として垂直ヒータ線Ｖi-1，Ｖi，Ｖi+1，・
・・・・がビット線Ｂi-1，Ｂi，Ｂi+1，・・・・・と同一工程
で、パターニングされる。垂直ヒータ線Ｖi-1，Ｖi，Ｖ
i+1，・・・・・は、紙面の手前、及び奥を紙面に平行に走行
している。そして、第２金属配線層６３の上部に、厚さ
０．８μｍ〜１．５μｍのパッシベーション膜３６を、
図７（ｋ）に示すように、ＣＶＤ法により堆積する。こ
のパッシベーション膜３６としてはシリコン窒化膜（Ｓ
ｉ3Ｎ4膜）が使用可能である。そして、ＣＭＰを用い
て、パッシベーション膜３６の表面を図７（ｋ）に示す
ように、平坦化する。
【００４２】（ル）このパッシベーション膜３６の上
に、フォトレジスト２０７をスピン塗布し、フォトリソ
グラフィー技術により、フォトレジスト２０７をパター
ニングする。このパターニングされたフォトレジスト２
０７をマスクとして、パッシベーション膜３６，第２層
間絶縁膜３５，第１層間絶縁膜３４，埋め込み絶縁膜３
２をＲＩＥでエッチングし、図７（ｌ）に示すように、
溝部４７ａ，４７ｂ，４７ｃ，４７ｄを開口する。そし
て、この溝部４７ａ，４７ｂ，４７ｃ，４７ｄの底部に
露出した空洞材料（ｐ＋型ドープドポリシリコン）４４
をシリコンエッチング液で除去すれば、図３に示す微小
空洞領域Ｃi,jが形成される。
に、フォトレジスト２０７をスピン塗布し、フォトリソ
グラフィー技術により、フォトレジスト２０７をパター
ニングする。このパターニングされたフォトレジスト２
０７をマスクとして、パッシベーション膜３６，第２層
間絶縁膜３５，第１層間絶縁膜３４，埋め込み絶縁膜３
２をＲＩＥでエッチングし、図７（ｌ）に示すように、
溝部４７ａ，４７ｂ，４７ｃ，４７ｄを開口する。そし
て、この溝部４７ａ，４７ｂ，４７ｃ，４７ｄの底部に
露出した空洞材料（ｐ＋型ドープドポリシリコン）４４
をシリコンエッチング液で除去すれば、図３に示す微小
空洞領域Ｃi,jが形成される。
【００４３】（ヲ）次に、ビニルポリマー等の寒天のよ
うな網目構造を持つ高分子材料を加熱し、ゾル状にし、
これにルシフェリン・ルシフェラーゼ等の酵素を混ぜた
液を用意する。そして、この酵素を混ぜた液を、半導体
基板２９の上から、溝部４７ａ，４７ｂ，４７ｃ，４７
ｄに向かって滴下する。滴下された酵素を混ぜた液は、
溝部４７ａ，４７ｂ，４７ｃ，４７ｄの内部を毛細管現
象により浸透し、微小空洞領域Ｃi,jに注入される。溝
部４７ａ，４７ｂ，４７ｃ，４７ｄの間隙にも、酵素を
混ぜた液が残留するが、溝部４７ａ，４７ｂ，４７ｃ，
４７ｄに対して、ヘリウム・ネオン（Ｈｅ−Ｎｅ）レー
ザ等のレーザビームをスキャンすることにより、微小空
洞領域Ｃi,jの底部の高分子材料からなる固定化酵素４
１に影響を与えることなく、溝部４７ａ，４７ｂ，４７
ｃ，４７ｄの間隙の高分子材料を蒸発させることが出来
る。この結果、図３に示すような、本発明の第１の実施
の形態に係るセンサアレイが完成する。
うな網目構造を持つ高分子材料を加熱し、ゾル状にし、
これにルシフェリン・ルシフェラーゼ等の酵素を混ぜた
液を用意する。そして、この酵素を混ぜた液を、半導体
基板２９の上から、溝部４７ａ，４７ｂ，４７ｃ，４７
ｄに向かって滴下する。滴下された酵素を混ぜた液は、
溝部４７ａ，４７ｂ，４７ｃ，４７ｄの内部を毛細管現
象により浸透し、微小空洞領域Ｃi,jに注入される。溝
部４７ａ，４７ｂ，４７ｃ，４７ｄの間隙にも、酵素を
混ぜた液が残留するが、溝部４７ａ，４７ｂ，４７ｃ，
４７ｄに対して、ヘリウム・ネオン（Ｈｅ−Ｎｅ）レー
ザ等のレーザビームをスキャンすることにより、微小空
洞領域Ｃi,jの底部の高分子材料からなる固定化酵素４
１に影響を与えることなく、溝部４７ａ，４７ｂ，４７
ｃ，４７ｄの間隙の高分子材料を蒸発させることが出来
る。この結果、図３に示すような、本発明の第１の実施
の形態に係るセンサアレイが完成する。
【００４４】図８は、本発明の第１の実施の形態の変形
例に係るセンサアレイのピクセルを微小空洞領域Ｃi,j
を中心にして示す断面図である。この断面図は、図２の
Ａ−Ａ方向に沿った図に相当する。図３では、微小空洞
領域Ｃi,jは、ｐ型半導体基板（シリコン基板）２９の
表面に配置された基体絶縁膜３１の一部を選択的に除去
した凹部として構成されていたが、第１の実施の形態の
変形例に係るセンサアレイでは、ｐ型半導体基板（シリ
コン基板）２９自身の表面の凹部として構成されている
点が異なる。図３と同様に、アノード領域５１，カソー
ド領域５２及びカソードコンタクト領域５３からなる検
出素子（ｐｎ接合ダイオード）Ｄj,iが、微小空洞領域
Ｃi,jの蓋若しくは屋根となるダイアフラム部１の内部
にドープドポリシリコン層を用いて構成されている。図
１に示す垂直スイッチングトランジスタＴj-1,i，
Ｔj,i，Ｔj+1,i，・・・・・は、図３ではｐ型半導体基板
（シリコン基板）２９の内部の表面近傍に配置されてい
たが、第１の実施の形態の変形例に係るセンサアレイで
は、検出素子（ｐｎ接合ダイオード）Ｄj,iと同一水平
レベルのドープドポリシリコン層３３を用いて構成され
ている。即ち、ドープドポリシリコン層３３の表面のｎ
型ソース領域７５、ｎ型ドレイン領域７６、及びこれら
のｎ型ソース領域７５とｎ型ドレイン領域７６との間の
ｐ型ドープドポリシリコン層３３の表面のゲート酸化
膜、ゲート酸化膜の上のポリシリコンゲート電極７７か
ら構成されている。図３では、微小空洞領域Ｃi,jの側
壁側に位置する基体絶縁膜３１には、第１層コンタクト
プラグ５９ｃ，５９ｄ，・・・・・（接続導体）が、基体絶
縁膜３１を貫通するように埋め込まれていると説明した
が、第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・・
は、ｎ型ソース領域７１、ｎ型ドレイン領域７２に対す
る接続導体であるので、図８に示す構造では不要であ
る。同様に、図３では、アレイ分離領域３の埋込絶縁膜
３２の内部に第２層コンタクトプラグ６０ｃ，６０ｄ，
・・・・・（接続導体）が埋め込まれていると説明したが、
第２層コンタクトプラグ６０ｃ，６０ｄ，・・・・・は第１
層コンタクトプラグ５９ｃ，５９ｄ，・・・・・を介してｎ
型ソース領域７１及びｎ型ドレイン領域７２にそれぞれ
電気的に接続されているのであるから、図８に示す構造
では不要である。その代わり、コンタクトプラグ６１ｅ
及び６１ｆが、ｎ型ソース領域７５及びｎ型ドレイン領
域７６にそれぞれ接続されている。微小空洞領域Ｃj,i
の内部の底部には、図３と同様に、層状の反応物Ｘj,i
である固定化酵素４１が配置され、この反応物Ｘ
j,iは、検出対象となる微生物に応じて選択される。他
の詳細は、基本的に図３に示した第１の実施の形態と同
様であるので、重複した説明を省略する。
例に係るセンサアレイのピクセルを微小空洞領域Ｃi,j
を中心にして示す断面図である。この断面図は、図２の
Ａ−Ａ方向に沿った図に相当する。図３では、微小空洞
領域Ｃi,jは、ｐ型半導体基板（シリコン基板）２９の
表面に配置された基体絶縁膜３１の一部を選択的に除去
した凹部として構成されていたが、第１の実施の形態の
変形例に係るセンサアレイでは、ｐ型半導体基板（シリ
コン基板）２９自身の表面の凹部として構成されている
点が異なる。図３と同様に、アノード領域５１，カソー
ド領域５２及びカソードコンタクト領域５３からなる検
出素子（ｐｎ接合ダイオード）Ｄj,iが、微小空洞領域
Ｃi,jの蓋若しくは屋根となるダイアフラム部１の内部
にドープドポリシリコン層を用いて構成されている。図
１に示す垂直スイッチングトランジスタＴj-1,i，
Ｔj,i，Ｔj+1,i，・・・・・は、図３ではｐ型半導体基板
（シリコン基板）２９の内部の表面近傍に配置されてい
たが、第１の実施の形態の変形例に係るセンサアレイで
は、検出素子（ｐｎ接合ダイオード）Ｄj,iと同一水平
レベルのドープドポリシリコン層３３を用いて構成され
ている。即ち、ドープドポリシリコン層３３の表面のｎ
型ソース領域７５、ｎ型ドレイン領域７６、及びこれら
のｎ型ソース領域７５とｎ型ドレイン領域７６との間の
ｐ型ドープドポリシリコン層３３の表面のゲート酸化
膜、ゲート酸化膜の上のポリシリコンゲート電極７７か
ら構成されている。図３では、微小空洞領域Ｃi,jの側
壁側に位置する基体絶縁膜３１には、第１層コンタクト
プラグ５９ｃ，５９ｄ，・・・・・（接続導体）が、基体絶
縁膜３１を貫通するように埋め込まれていると説明した
が、第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・・
は、ｎ型ソース領域７１、ｎ型ドレイン領域７２に対す
る接続導体であるので、図８に示す構造では不要であ
る。同様に、図３では、アレイ分離領域３の埋込絶縁膜
３２の内部に第２層コンタクトプラグ６０ｃ，６０ｄ，
・・・・・（接続導体）が埋め込まれていると説明したが、
第２層コンタクトプラグ６０ｃ，６０ｄ，・・・・・は第１
層コンタクトプラグ５９ｃ，５９ｄ，・・・・・を介してｎ
型ソース領域７１及びｎ型ドレイン領域７２にそれぞれ
電気的に接続されているのであるから、図８に示す構造
では不要である。その代わり、コンタクトプラグ６１ｅ
及び６１ｆが、ｎ型ソース領域７５及びｎ型ドレイン領
域７６にそれぞれ接続されている。微小空洞領域Ｃj,i
の内部の底部には、図３と同様に、層状の反応物Ｘj,i
である固定化酵素４１が配置され、この反応物Ｘ
j,iは、検出対象となる微生物に応じて選択される。他
の詳細は、基本的に図３に示した第１の実施の形態と同
様であるので、重複した説明を省略する。
【００４５】図８に示すように、半導体基板２９の表面
に微小空洞領域Ｃi,jを形成するのは、以下のように簡
単に出来る。即ち、図７（ｌ）に示すように溝部４７
ａ，４７ｂ，４７ｃ，４７ｄを開口した後、この溝部４
７ａ，４７ｂ，４７ｃ，４７ｄの底部に露出した半導体
基板２９を、異方性シリコンエッチング液で除去すれば
良い。この異方性シリコンエッチング液のエッチングの
とき、ｐ＋型ドープドポリシリコン３３は、ｐ＋型ドー
プドポリシリコン３３を保護する埋込絶縁膜で被覆され
ているのでエッチングされることはない。異方性シリコ
ンエッチング液としては、水酸化カリウム（ＫＯＨ）等
のアルカリ系エッチング液や、エチレンジアミンピロカ
テコール水溶液、ヒドラジン水溶液等が周知である。
に微小空洞領域Ｃi,jを形成するのは、以下のように簡
単に出来る。即ち、図７（ｌ）に示すように溝部４７
ａ，４７ｂ，４７ｃ，４７ｄを開口した後、この溝部４
７ａ，４７ｂ，４７ｃ，４７ｄの底部に露出した半導体
基板２９を、異方性シリコンエッチング液で除去すれば
良い。この異方性シリコンエッチング液のエッチングの
とき、ｐ＋型ドープドポリシリコン３３は、ｐ＋型ドー
プドポリシリコン３３を保護する埋込絶縁膜で被覆され
ているのでエッチングされることはない。異方性シリコ
ンエッチング液としては、水酸化カリウム（ＫＯＨ）等
のアルカリ系エッチング液や、エチレンジアミンピロカ
テコール水溶液、ヒドラジン水溶液等が周知である。
【００４６】又、図８に示す構造において、垂直スイッ
チングトランジスタＴj,iをｐ＋型ドープドポリシリコ
ン３３の表面に形成するには、以下のようにすれば良
い。
チングトランジスタＴj,iをｐ＋型ドープドポリシリコ
ン３３の表面に形成するには、以下のようにすれば良
い。
【００４７】（イ）まず、図６（ｆ）に示すようにイオ
ン注入により、ｐ＋型ドープドポリシリコン３３の表面
にカソード領域５２を形成するためのｎ型不純物イオン
をイオン注入する。イオン注入のマスクとして用いたフ
ォトレジスト２０３を除去後、酸化性雰囲気で熱処理
し、ｐ＋型ドープドポリシリコン３３の表面に厚さ５０
ｎｍ〜１００ｎｍのゲート酸化膜を形成する。このゲー
ト酸化膜を形成する熱処理で、注入されたｎ型不純物イ
オンが活性化し、カソード領域５２が形成される。
ン注入により、ｐ＋型ドープドポリシリコン３３の表面
にカソード領域５２を形成するためのｎ型不純物イオン
をイオン注入する。イオン注入のマスクとして用いたフ
ォトレジスト２０３を除去後、酸化性雰囲気で熱処理
し、ｐ＋型ドープドポリシリコン３３の表面に厚さ５０
ｎｍ〜１００ｎｍのゲート酸化膜を形成する。このゲー
ト酸化膜を形成する熱処理で、注入されたｎ型不純物イ
オンが活性化し、カソード領域５２が形成される。
【００４８】（ロ）次に、ゲート酸化膜の上の全面にＣ
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を４００ｎｍ程度堆積
する。次にフォトレジストをゲート電極材料の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジストをパターニングする。そして、この
フォトレジストをマスクとして、ＲＩＥ等によりゲート
電極材料をエッチングして、ゲート電極７７及び必要な
配線のパターンをゲート電極材料で形成する。
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を４００ｎｍ程度堆積
する。次にフォトレジストをゲート電極材料の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジストをパターニングする。そして、この
フォトレジストをマスクとして、ＲＩＥ等によりゲート
電極材料をエッチングして、ゲート電極７７及び必要な
配線のパターンをゲート電極材料で形成する。
【００４９】（ハ）そして、図６（ｇ）に示すカソード
コンタクト領域５３を形成するための新たなフォトレジ
スト２０４をパターニングする際に、同時に、垂直スイ
ッチングトランジスタＴj,i用の開口部をゲート電極７
７の部分に形成する。
コンタクト領域５３を形成するための新たなフォトレジ
スト２０４をパターニングする際に、同時に、垂直スイ
ッチングトランジスタＴj,i用の開口部をゲート電極７
７の部分に形成する。
【００５０】（ニ）そして、パターニングされたフォト
レジスト２０４をマスクとして、図６（ｇ）に示すよう
に、ヒ素イオン（75Ａｓ＋）等のｎ型不純物イオンを２
×１０１５ｃｍ−２程度のドーズ量でイオン注入すれ
ば、ゲート電極７７をマスクとして自己整合的にソース
／ドレイン形成予定のｐ＋型ドープドポリシリコン３３
の表面にもイオン注入される。その後、フォトレジスト
２０４を除去後、熱処理しｎ型不純物イオンを活性化す
れば、カソードコンタクト領域５３がカソード領域５２
の表面に形成されると同時に、ｎ型ソース領域７５及び
ｎ型ドレイン領域７６が形成され、垂直スイッチングト
ランジスタＴj,iが形成される。垂直スイッチングトラ
ンジスタＴj,iのゲート電極７７は、ワード線Ｗjとして
機能することは、図３の場合と同様である。したがっ
て、隣接するピクセルには、同様に、垂直スイッチング
トランジスタＴj-1,i，Ｔj+1,i，・・・・・のゲート電極で
あるワード線Ｗj-1，Ｗj+1，・・・・・が走行する。
レジスト２０４をマスクとして、図６（ｇ）に示すよう
に、ヒ素イオン（75Ａｓ＋）等のｎ型不純物イオンを２
×１０１５ｃｍ−２程度のドーズ量でイオン注入すれ
ば、ゲート電極７７をマスクとして自己整合的にソース
／ドレイン形成予定のｐ＋型ドープドポリシリコン３３
の表面にもイオン注入される。その後、フォトレジスト
２０４を除去後、熱処理しｎ型不純物イオンを活性化す
れば、カソードコンタクト領域５３がカソード領域５２
の表面に形成されると同時に、ｎ型ソース領域７５及び
ｎ型ドレイン領域７６が形成され、垂直スイッチングト
ランジスタＴj,iが形成される。垂直スイッチングトラ
ンジスタＴj,iのゲート電極７７は、ワード線Ｗjとして
機能することは、図３の場合と同様である。したがっ
て、隣接するピクセルには、同様に、垂直スイッチング
トランジスタＴj-1,i，Ｔj+1,i，・・・・・のゲート電極で
あるワード線Ｗj-1，Ｗj+1，・・・・・が走行する。
【００５１】なお、ＳＯＩ構造の基板を用いれば、図８
に示す第１の実施の形態の変形例に係るセンサアレイの
ピクセルの検出素子（ｐｎ接合ダイオード）Ｄj,i及び
垂直スイッチングトランジスタＴj,iを、微小空洞領域
Ｃi,jの蓋（屋根）となるダイアフラム部１の内部に、
ｐ型単結晶シリコン層を用いて構成することが可能であ
る。図８に示す構造において、検出素子（ｐｎ接合ダイ
オード）Ｄj,i及び垂直スイッチングトランジスタＴj,i
をｐ型単結晶シリコン層の表面に形成するには、以下の
ようにすれば良い。
に示す第１の実施の形態の変形例に係るセンサアレイの
ピクセルの検出素子（ｐｎ接合ダイオード）Ｄj,i及び
垂直スイッチングトランジスタＴj,iを、微小空洞領域
Ｃi,jの蓋（屋根）となるダイアフラム部１の内部に、
ｐ型単結晶シリコン層を用いて構成することが可能であ
る。図８に示す構造において、検出素子（ｐｎ接合ダイ
オード）Ｄj,i及び垂直スイッチングトランジスタＴj,i
をｐ型単結晶シリコン層の表面に形成するには、以下の
ようにすれば良い。
【００５２】（イ）まず、半導体基板２９の上に埋込絶
縁膜３２を介してｐ型単結晶シリコン層が形成されたＳ
ＯＩ基板を用意する。そして、このｐ型単結晶シリコン
層の上にフォトレジストをスピン塗布し、フォトリソグ
ラフィー技術によりフォトレジストをパターニングす
る。このパターニングされたフォトレジストをマスクと
して、ｐ型単結晶シリコン層を埋込絶縁膜３２が露出す
るまで、ＲＩＥで選択的にエッチングする。このＲＩＥ
で、図７（ｌ）に示す溝部４７ａ，４７ｂ，４７ｃ，４
７ｄの位置にそれぞれ分離溝を形成する。この分離溝の
幅は、溝部４７ａ，４７ｂ，４７ｃ，４７ｄよりも、
０．６μｍ〜３μｍ広く形成する。ＲＩＥのエッチング
に用いたフォトレジストを除去する。
縁膜３２を介してｐ型単結晶シリコン層が形成されたＳ
ＯＩ基板を用意する。そして、このｐ型単結晶シリコン
層の上にフォトレジストをスピン塗布し、フォトリソグ
ラフィー技術によりフォトレジストをパターニングす
る。このパターニングされたフォトレジストをマスクと
して、ｐ型単結晶シリコン層を埋込絶縁膜３２が露出す
るまで、ＲＩＥで選択的にエッチングする。このＲＩＥ
で、図７（ｌ）に示す溝部４７ａ，４７ｂ，４７ｃ，４
７ｄの位置にそれぞれ分離溝を形成する。この分離溝の
幅は、溝部４７ａ，４７ｂ，４７ｃ，４７ｄよりも、
０．６μｍ〜３μｍ広く形成する。ＲＩＥのエッチング
に用いたフォトレジストを除去する。
【００５３】（ロ）そして、この分離溝を埋めるよう
に、ＣＶＤ法により酸化膜を堆積する。更に、ＣＭＰを
用いてｐ型単結晶シリコン層が露出するまで平坦化し、
ｐ型単結晶シリコン層保護用絶縁膜を形成する。そし
て、このｐ型単結晶シリコン層保護用絶縁膜で区切られ
たｐ型単結晶シリコン層の上にフォトレジスト２０３を
スピン塗布し、フォトリソグラフィー技術によりフォト
レジスト２０３をパターニングする。このパターニング
されたフォトレジスト２０３をマスクとして、図６
（ｆ）と同様に、ｐ型単結晶シリコン層の表面にカソー
ド領域５２を形成するためのｎ型不純物イオンをイオン
注入する。イオン注入のマスクとして用いたフォトレジ
スト２０３を除去後、酸化性雰囲気で熱処理し、ｐ型単
結晶シリコン層の表面に厚さ５０ｎｍ〜１００ｎｍのゲ
ート酸化膜を形成する。このゲート酸化膜を形成する熱
処理で、注入されたｎ型不純物イオンが活性化し、カソ
ード領域５２が形成される。
に、ＣＶＤ法により酸化膜を堆積する。更に、ＣＭＰを
用いてｐ型単結晶シリコン層が露出するまで平坦化し、
ｐ型単結晶シリコン層保護用絶縁膜を形成する。そし
て、このｐ型単結晶シリコン層保護用絶縁膜で区切られ
たｐ型単結晶シリコン層の上にフォトレジスト２０３を
スピン塗布し、フォトリソグラフィー技術によりフォト
レジスト２０３をパターニングする。このパターニング
されたフォトレジスト２０３をマスクとして、図６
（ｆ）と同様に、ｐ型単結晶シリコン層の表面にカソー
ド領域５２を形成するためのｎ型不純物イオンをイオン
注入する。イオン注入のマスクとして用いたフォトレジ
スト２０３を除去後、酸化性雰囲気で熱処理し、ｐ型単
結晶シリコン層の表面に厚さ５０ｎｍ〜１００ｎｍのゲ
ート酸化膜を形成する。このゲート酸化膜を形成する熱
処理で、注入されたｎ型不純物イオンが活性化し、カソ
ード領域５２が形成される。
【００５４】（ハ）次に、ゲート酸化膜の上の全面にＣ
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を４００ｎｍ程度堆積
する。次にフォトレジストをゲート電極材料の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジストをパターニングする。そして、この
フォトレジストをマスクとして、ＲＩＥ等によりゲート
電極材料をエッチングして、ゲート電極７７（図８参
照。）及び必要な配線のパターンをゲート電極材料で形
成する。
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を４００ｎｍ程度堆積
する。次にフォトレジストをゲート電極材料の表面にス
ピン塗布する。そして、フォトリソグラフィー技術によ
り、フォトレジストをパターニングする。そして、この
フォトレジストをマスクとして、ＲＩＥ等によりゲート
電極材料をエッチングして、ゲート電極７７（図８参
照。）及び必要な配線のパターンをゲート電極材料で形
成する。
【００５５】（ニ）そして、図６（ｇ）に示すカソード
コンタクト領域５３を形成するための新たなフォトレジ
スト２０４をパターニングする際に、同時に、垂直スイ
ッチングトランジスタＴj,i用の開口部をゲート電極７
７の部分に形成する。
コンタクト領域５３を形成するための新たなフォトレジ
スト２０４をパターニングする際に、同時に、垂直スイ
ッチングトランジスタＴj,i用の開口部をゲート電極７
７の部分に形成する。
【００５６】（ホ）そして、パターニングされたフォト
レジスト２０４をマスクとして、図６（ｇ）と同様に、
ヒ素イオン（75Ａｓ＋）等のｎ型不純物イオンをイオン
注入すれば、ゲート電極７７をマスクとして自己整合的
にソース／ドレイン形成予定のｐ型単結晶シリコン層の
表面にもイオン注入される。その後、フォトレジスト２
０４を除去後、熱処理しｎ型不純物イオンを活性化すれ
ば、カソードコンタクト領域５３がカソード領域５２の
表面に形成されると同時に、ｎ型ソース領域７５及びｎ
型ドレイン領域７６が形成され（図８参照。）、垂直ス
イッチングトランジスタＴj,iが形成される。この後の
工程は、図６（ｈ）以降に示す工程と基本的に同様であ
るので、重複した記載を省略する。但し、図７（ｌ）に
示すと同様に、溝部４７ａ，４７ｂ，４７ｃ，４７ｄを
開口した後、この溝部４７ａ，４７ｂ，４７ｃ，４７ｄ
の底部に露出した半導体基板２９を、異方性シリコンエ
ッチング液で除去することは、前述した通りである。こ
の異方性シリコンエッチング液のエッチングのとき、ｐ
型単結晶シリコン層は、ｐ型単結晶シリコン層保護用絶
縁膜で側面を、埋込絶縁膜３２で底面を被覆されている
のでエッチングされることはない。
レジスト２０４をマスクとして、図６（ｇ）と同様に、
ヒ素イオン（75Ａｓ＋）等のｎ型不純物イオンをイオン
注入すれば、ゲート電極７７をマスクとして自己整合的
にソース／ドレイン形成予定のｐ型単結晶シリコン層の
表面にもイオン注入される。その後、フォトレジスト２
０４を除去後、熱処理しｎ型不純物イオンを活性化すれ
ば、カソードコンタクト領域５３がカソード領域５２の
表面に形成されると同時に、ｎ型ソース領域７５及びｎ
型ドレイン領域７６が形成され（図８参照。）、垂直ス
イッチングトランジスタＴj,iが形成される。この後の
工程は、図６（ｈ）以降に示す工程と基本的に同様であ
るので、重複した記載を省略する。但し、図７（ｌ）に
示すと同様に、溝部４７ａ，４７ｂ，４７ｃ，４７ｄを
開口した後、この溝部４７ａ，４７ｂ，４７ｃ，４７ｄ
の底部に露出した半導体基板２９を、異方性シリコンエ
ッチング液で除去することは、前述した通りである。こ
の異方性シリコンエッチング液のエッチングのとき、ｐ
型単結晶シリコン層は、ｐ型単結晶シリコン層保護用絶
縁膜で側面を、埋込絶縁膜３２で底面を被覆されている
のでエッチングされることはない。
【００５７】（第２の実施の形態）図９は、本発明の第
２の実施の形態に係るセンサアレイのピクセルを微小空
洞領域Ｃi,jを中心にして示す断面図である。この断面
図は、図２のＡ−Ａ方向に沿った図に相当する。第１の
実施の形態では、アノード領域５１，カソード領域５２
及びカソードコンタクト領域５３からなるｐｎ接合ダイ
オードが検出素子Ｄ j,iとして、微小空洞領域Ｃi,jの蓋
となるダイアフラム部１の内部に構成されていた。しか
し、第２の実施の形態に係るセンサアレイのピクセルで
は、ｐｎ接合ダイオードの代わりに、イオン検出ＦＥＴ
（Ion Sensitive FET：以下に置いて「ＩＳＦＥＴ」と
いう。）が用いられている点が、第１の実施の形態と異
なる。ＩＳＦＥＴは、溶液中のイオンを検出しＰＨを測
定する検出素子Ｄj,iである。ＰＨを測定するのである
から、第１の実施の形態とは異なり、微小空洞領域Ｃj,
iの内部の底部には、層状の反応物Ｘj,iを配置すること
は必ずしも必要ではない。
２の実施の形態に係るセンサアレイのピクセルを微小空
洞領域Ｃi,jを中心にして示す断面図である。この断面
図は、図２のＡ−Ａ方向に沿った図に相当する。第１の
実施の形態では、アノード領域５１，カソード領域５２
及びカソードコンタクト領域５３からなるｐｎ接合ダイ
オードが検出素子Ｄ j,iとして、微小空洞領域Ｃi,jの蓋
となるダイアフラム部１の内部に構成されていた。しか
し、第２の実施の形態に係るセンサアレイのピクセルで
は、ｐｎ接合ダイオードの代わりに、イオン検出ＦＥＴ
（Ion Sensitive FET：以下に置いて「ＩＳＦＥＴ」と
いう。）が用いられている点が、第１の実施の形態と異
なる。ＩＳＦＥＴは、溶液中のイオンを検出しＰＨを測
定する検出素子Ｄj,iである。ＰＨを測定するのである
から、第１の実施の形態とは異なり、微小空洞領域Ｃj,
iの内部の底部には、層状の反応物Ｘj,iを配置すること
は必ずしも必要ではない。
【００５８】図９に示すように、ダイアフラム部１に位
置する埋込絶縁膜３２に溝部が形成され、溝部のそれぞ
れの底部には、ＩＳＦＥＴのゲート絶縁膜となる厚さ５
０ｎｍ〜１００ｎｍ程度の埋込絶縁膜３２が残存してい
る。そしてこの溝部にＩＳＦＥＴのチャネル領域となる
ｎ型ドープドポリシリコン３３が埋め込まれている。更
に、チャネル領域５７を挟んで、ｐ型ソース領域５５及
びｐ型ドレイン領域５６が形成され、ＩＳＦＥＴＤj,i
が構成されている。ｎ型チャネル領域５７の上部には第
１層間絶縁膜３４が配置されている。第１層間絶縁膜３
４の上には第１金属配線層６２ａ，６２ｂ，・・・・・，６
２ｆが配置されている。第１金属配線層６２ｄとｐ型ド
レイン領域５６とは、第１層間絶縁膜３４を貫通する第
３層コンタクトプラグ６１ｃ，６１ｄ，・・・・・６１ｂに
より接続されている。第１金属配線層６２ｃとｐ型ソー
ス領域５５とは、第１層間絶縁膜３４を貫通する第３層
コンタクトプラグ６１ｃ，６１ｄ，・・・・・６１ａにより
接続されている。更に第３層コンタクトプラグ６１ｃ，
６１ｄ，・・・・・、第２層コンタクトプラグ６０ｃ，６０
ｄ，・・・・・及び第１層コンタクトプラグ５９ｃ，５９
ｄ，・・・・・を介して、第１金属配線層６２ｆと垂直スイ
ッチングトランジスタＴj,iのｎ型ドレイン領域７２と
が電気的に接続されている。図９の断面図上では、第１
金属配線層６２ｄ，６２ｅ，６２ｆはあたかも独立した
配線のように示されているが、平面パターン上では、第
１金属配線層６２ｄ，６２ｅ，６２ｆは連続した１本の
電気配線である。したがって、第１金属配線層６２ｄ，
６２ｅ，６２ｆ、第３層コンタクトプラグ６１ｃ，６１
ｄ，・・・・・、第２層コンタクトプラグ６０ｃ，６０ｄ，・
・・・・及び第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・
・を介して、ＩＳＦＥＴＤj,iのｐ型ドレイン領域５６と
垂直スイッチングトランジスタＴj,iのｎ型ドレイン領
域７２とが電気的に接続されている（図１の等価回路参
照。）。
置する埋込絶縁膜３２に溝部が形成され、溝部のそれぞ
れの底部には、ＩＳＦＥＴのゲート絶縁膜となる厚さ５
０ｎｍ〜１００ｎｍ程度の埋込絶縁膜３２が残存してい
る。そしてこの溝部にＩＳＦＥＴのチャネル領域となる
ｎ型ドープドポリシリコン３３が埋め込まれている。更
に、チャネル領域５７を挟んで、ｐ型ソース領域５５及
びｐ型ドレイン領域５６が形成され、ＩＳＦＥＴＤj,i
が構成されている。ｎ型チャネル領域５７の上部には第
１層間絶縁膜３４が配置されている。第１層間絶縁膜３
４の上には第１金属配線層６２ａ，６２ｂ，・・・・・，６
２ｆが配置されている。第１金属配線層６２ｄとｐ型ド
レイン領域５６とは、第１層間絶縁膜３４を貫通する第
３層コンタクトプラグ６１ｃ，６１ｄ，・・・・・６１ｂに
より接続されている。第１金属配線層６２ｃとｐ型ソー
ス領域５５とは、第１層間絶縁膜３４を貫通する第３層
コンタクトプラグ６１ｃ，６１ｄ，・・・・・６１ａにより
接続されている。更に第３層コンタクトプラグ６１ｃ，
６１ｄ，・・・・・、第２層コンタクトプラグ６０ｃ，６０
ｄ，・・・・・及び第１層コンタクトプラグ５９ｃ，５９
ｄ，・・・・・を介して、第１金属配線層６２ｆと垂直スイ
ッチングトランジスタＴj,iのｎ型ドレイン領域７２と
が電気的に接続されている。図９の断面図上では、第１
金属配線層６２ｄ，６２ｅ，６２ｆはあたかも独立した
配線のように示されているが、平面パターン上では、第
１金属配線層６２ｄ，６２ｅ，６２ｆは連続した１本の
電気配線である。したがって、第１金属配線層６２ｄ，
６２ｅ，６２ｆ、第３層コンタクトプラグ６１ｃ，６１
ｄ，・・・・・、第２層コンタクトプラグ６０ｃ，６０ｄ，・
・・・・及び第１層コンタクトプラグ５９ｃ，５９ｄ，・・・・
・を介して、ＩＳＦＥＴＤj,iのｐ型ドレイン領域５６と
垂直スイッチングトランジスタＴj,iのｎ型ドレイン領
域７２とが電気的に接続されている（図１の等価回路参
照。）。
【００５９】図９に示すように、ＩＳＦＥＴのゲート絶
縁膜３２に陰イオンが集まると、ゲート絶縁膜３２の近
傍のＩＳＦＥＴのチャネル領域の底部には、正孔（ホー
ル）が蓄積されｐ型チャネルが形成され、ＩＳＦＥＴの
ｐ型ソース領域５５及びｐ型ドレイン領域５６の間に電
流が流れるので、各ピクセルの微小空洞領域Ｃj,iの内
部のＰＨを測定出来る。
縁膜３２に陰イオンが集まると、ゲート絶縁膜３２の近
傍のＩＳＦＥＴのチャネル領域の底部には、正孔（ホー
ル）が蓄積されｐ型チャネルが形成され、ＩＳＦＥＴの
ｐ型ソース領域５５及びｐ型ドレイン領域５６の間に電
流が流れるので、各ピクセルの微小空洞領域Ｃj,iの内
部のＰＨを測定出来る。
【００６０】なお、ｎ型ドープドポリシリコン３３では
なく、ＳＯＩ構造を構成するｎ型単結晶半導体層を用い
て、ＩＳＦＥＴを構成出来ることは勿論である。又、図
９では、垂直スイッチングトランジスタＴj,iが、ｐ型
半導体基板（シリコン基板）２９の内部の表面近傍に配
置されているが、ＩＳＦＥＴＤj,iと同一水平レベルの
半導体層（ポリシリコン層若しくは単結晶シリコン層）
を用いてｐチャネルＭＯＳＦＥＴを構成すれば、工程が
簡略されて好ましい。ＣＭＯＳの工程と同様に、ＩＳＦ
ＥＴＤj,iをｐチャネルＭＯＳＦＥＴで、垂直スイッチ
ングトランジスタＴj,iをｎチャネルＭＯＳＦＥＴで構
成しても良い。又、導電型を全部逆にして、垂直スイッ
チングトランジスタＴj,i及びＩＳＦＥＴＤj,iをエンハ
ンスメント型ｎチャネルＭＯＳＦＥＴを構成することも
可能である。他の詳細は、基本的に図３に示した第１の
実施の形態と同様であるので、重複した説明を省略す
る。
なく、ＳＯＩ構造を構成するｎ型単結晶半導体層を用い
て、ＩＳＦＥＴを構成出来ることは勿論である。又、図
９では、垂直スイッチングトランジスタＴj,iが、ｐ型
半導体基板（シリコン基板）２９の内部の表面近傍に配
置されているが、ＩＳＦＥＴＤj,iと同一水平レベルの
半導体層（ポリシリコン層若しくは単結晶シリコン層）
を用いてｐチャネルＭＯＳＦＥＴを構成すれば、工程が
簡略されて好ましい。ＣＭＯＳの工程と同様に、ＩＳＦ
ＥＴＤj,iをｐチャネルＭＯＳＦＥＴで、垂直スイッチ
ングトランジスタＴj,iをｎチャネルＭＯＳＦＥＴで構
成しても良い。又、導電型を全部逆にして、垂直スイッ
チングトランジスタＴj,i及びＩＳＦＥＴＤj,iをエンハ
ンスメント型ｎチャネルＭＯＳＦＥＴを構成することも
可能である。他の詳細は、基本的に図３に示した第１の
実施の形態と同様であるので、重複した説明を省略す
る。
【００６１】詳細な工程断面図を省略するが、本発明の
第２の実施の形態に係るセンサアレイは、以下に述べる
ような製造方法により実現出来る。以下は、一例であ
り、この変形例を含めて、これ以外の種々の製造方法に
より、実現可能であることは勿論である。図５（ｃ）ま
では、第１の実施の形態に係るセンサアレイの製造方法
と同様であるので、重複した記載を省略する。ここで
は、図５（ｃ）と同様に、埋込絶縁膜３２を厚さ１μｍ
程度にＣＶＤ法により堆積した工程の後から、順に説明
する。
第２の実施の形態に係るセンサアレイは、以下に述べる
ような製造方法により実現出来る。以下は、一例であ
り、この変形例を含めて、これ以外の種々の製造方法に
より、実現可能であることは勿論である。図５（ｃ）ま
では、第１の実施の形態に係るセンサアレイの製造方法
と同様であるので、重複した記載を省略する。ここで
は、図５（ｃ）と同様に、埋込絶縁膜３２を厚さ１μｍ
程度にＣＶＤ法により堆積した工程の後から、順に説明
する。
【００６２】（イ）即ち、図５（ｃ）に示す工程の後、
図５（ｃ）の埋込絶縁膜３２の上にフォトレジストをス
ピン塗布し、フォトリソグラフィー技術によりフォトレ
ジストをパターニングする。このパターニングされたフ
ォトレジスト２０２をマスクとして、埋込絶縁膜３２を
ＲＩＥでエッチングし、図５（ｄ）と同様に、埋込絶縁
膜３２に対して、溝部４５ａ，４５ｂ，・・・・・，４５ｆ
を形成する。溝部４５ａ，４５ｂ，・・・・・，４５ｆのそ
れぞれの底部には、５０ｎｍ〜１００ｎｍ程度の埋込絶
縁膜３２を残存させる。
図５（ｃ）の埋込絶縁膜３２の上にフォトレジストをス
ピン塗布し、フォトリソグラフィー技術によりフォトレ
ジストをパターニングする。このパターニングされたフ
ォトレジスト２０２をマスクとして、埋込絶縁膜３２を
ＲＩＥでエッチングし、図５（ｄ）と同様に、埋込絶縁
膜３２に対して、溝部４５ａ，４５ｂ，・・・・・，４５ｆ
を形成する。溝部４５ａ，４５ｂ，・・・・・，４５ｆのそ
れぞれの底部には、５０ｎｍ〜１００ｎｍ程度の埋込絶
縁膜３２を残存させる。
【００６３】（ロ）そして、溝部４５ａ，４５ｂ，・・・・
・，４５ｆ、及び図示しないｎ型ソース領域７１及びｎ
型ドレイン領域７２に接続する第１層バイアホールを埋
めるように、ＣＶＤ法を用いて、厚さ１．０〜１．５μ
ｍの多結晶半導体層（ポリシリコン）３３を堆積する。
ＣＶＤ法を用いてポリシリコン３３を堆積する際、前述
と同様に、ＳｉＨ4と同時に、フォスフィン（ＰＨ3）を
添加し、ｎ型ドープドポリシリコン３３をインシツで堆
積しても良く、ノンドープポリシリコン３３を堆積の
後、ｎ型不純物を拡散して、ｎ型ドープドポリシリコン
３３にしても良い。更に、ＣＭＰを用いて、図６（ｅ）
と同様に、ｎ型ドープドポリシリコン３３の表面を埋込
絶縁膜３２が露出するまで平坦化させ、ｎ型ドープドポ
リシリコン３３を溝部４５ａ，４５ｂ，・・・・・，４５ｆ
及び図示を省略した第１層バイアホールのそれぞれの内
部に埋め込む。
・，４５ｆ、及び図示しないｎ型ソース領域７１及びｎ
型ドレイン領域７２に接続する第１層バイアホールを埋
めるように、ＣＶＤ法を用いて、厚さ１．０〜１．５μ
ｍの多結晶半導体層（ポリシリコン）３３を堆積する。
ＣＶＤ法を用いてポリシリコン３３を堆積する際、前述
と同様に、ＳｉＨ4と同時に、フォスフィン（ＰＨ3）を
添加し、ｎ型ドープドポリシリコン３３をインシツで堆
積しても良く、ノンドープポリシリコン３３を堆積の
後、ｎ型不純物を拡散して、ｎ型ドープドポリシリコン
３３にしても良い。更に、ＣＭＰを用いて、図６（ｅ）
と同様に、ｎ型ドープドポリシリコン３３の表面を埋込
絶縁膜３２が露出するまで平坦化させ、ｎ型ドープドポ
リシリコン３３を溝部４５ａ，４５ｂ，・・・・・，４５ｆ
及び図示を省略した第１層バイアホールのそれぞれの内
部に埋め込む。
【００６４】（ハ）次に、フォトレジストをｎ型ドープ
ドポリシリコン３３の表面にスピン塗布する。そして、
フォトリソグラフィー技術により、フォトレジストをパ
ターニングし、このフォトレジストをマスクとして、ボ
ロンイオン（11Ｂ＋）等のｐ型不純物イオンを２×１０
１５ｃｍ−２程度のドーズ量で、ソース／ドレイン形成
予定領域のｎ型ドープドポリシリコン３３の表面にもイ
オン注入する。その後、フォトレジスト２０４を除去
後、熱処理しｐ型不純物イオンを活性化すれば、ｐ型ソ
ース領域５５及びｐ型ドレイン領域５６が形成され、Ｉ
ＳＦＥＴＤj,iが形成される。この後は、図６（ｈ）以
降に示す工程と、実質的に同様であるので、重複した説
明を省略する。
ドポリシリコン３３の表面にスピン塗布する。そして、
フォトリソグラフィー技術により、フォトレジストをパ
ターニングし、このフォトレジストをマスクとして、ボ
ロンイオン（11Ｂ＋）等のｐ型不純物イオンを２×１０
１５ｃｍ−２程度のドーズ量で、ソース／ドレイン形成
予定領域のｎ型ドープドポリシリコン３３の表面にもイ
オン注入する。その後、フォトレジスト２０４を除去
後、熱処理しｐ型不純物イオンを活性化すれば、ｐ型ソ
ース領域５５及びｐ型ドレイン領域５６が形成され、Ｉ
ＳＦＥＴＤj,iが形成される。この後は、図６（ｈ）以
降に示す工程と、実質的に同様であるので、重複した説
明を省略する。
【００６５】又、図９に示す構造において、検出素子
（ＩＳＦＥＴ）Ｄj,i及びｐチャネル垂直スイッチング
トランジスタＴj,iを単結晶シリコン層を用いて形成す
るには、以下のようにすれば良い。ここで、単結晶シリ
コン層とは、微小空洞領域Ｃi, jの蓋（屋根）となるダ
イアフラム部１の内部に形成される単結晶半導体層（Ｓ
ＯＩ層）の意味である。
（ＩＳＦＥＴ）Ｄj,i及びｐチャネル垂直スイッチング
トランジスタＴj,iを単結晶シリコン層を用いて形成す
るには、以下のようにすれば良い。ここで、単結晶シリ
コン層とは、微小空洞領域Ｃi, jの蓋（屋根）となるダ
イアフラム部１の内部に形成される単結晶半導体層（Ｓ
ＯＩ層）の意味である。
【００６６】（イ）まず、半導体基板２９の上に埋込絶
縁膜３２を介してｎ型単結晶シリコン層（ＳＯＩ層）が
形成されたＳＯＩ基板を用意する。そして、このｎ型単
結晶シリコン層の上にフォトレジストをスピン塗布し、
フォトリソグラフィー技術によりフォトレジストをパタ
ーニングする。このパターニングされたフォトレジスト
をマスクとして、ｎ型単結晶シリコン層を埋込絶縁膜３
２が露出するまで、ＲＩＥで選択的にエッチングする。
このＲＩＥで、図７（ｌ）に示す溝部４７ａ，４７ｂ，
４７ｃ，４７ｄの位置にそれぞれ分離溝を形成する。こ
の分離溝の幅は、溝部４７ａ，４７ｂ，４７ｃ，４７ｄ
よりも、広く形成する。その後、ＲＩＥのエッチングに
用いたフォトレジストを除去する。
縁膜３２を介してｎ型単結晶シリコン層（ＳＯＩ層）が
形成されたＳＯＩ基板を用意する。そして、このｎ型単
結晶シリコン層の上にフォトレジストをスピン塗布し、
フォトリソグラフィー技術によりフォトレジストをパタ
ーニングする。このパターニングされたフォトレジスト
をマスクとして、ｎ型単結晶シリコン層を埋込絶縁膜３
２が露出するまで、ＲＩＥで選択的にエッチングする。
このＲＩＥで、図７（ｌ）に示す溝部４７ａ，４７ｂ，
４７ｃ，４７ｄの位置にそれぞれ分離溝を形成する。こ
の分離溝の幅は、溝部４７ａ，４７ｂ，４７ｃ，４７ｄ
よりも、広く形成する。その後、ＲＩＥのエッチングに
用いたフォトレジストを除去する。
【００６７】（ロ）そして、この分離溝を埋めるよう
に、ＣＶＤ法により酸化膜を堆積する。更に、ＣＭＰを
用いてｎ型単結晶シリコン層が露出するまで平坦化し、
分離溝の内部に、ｎ型単結晶シリコン層保護用絶縁膜を
形成する。そして、このｎ型単結晶シリコン層保護用絶
縁膜で区切られたｎ型単結晶シリコン層の表面を熱酸化
して、ｎ型単結晶シリコン層の表面に厚さ５０ｎｍ〜１
００ｎｍのゲート酸化膜を形成する。
に、ＣＶＤ法により酸化膜を堆積する。更に、ＣＭＰを
用いてｎ型単結晶シリコン層が露出するまで平坦化し、
分離溝の内部に、ｎ型単結晶シリコン層保護用絶縁膜を
形成する。そして、このｎ型単結晶シリコン層保護用絶
縁膜で区切られたｎ型単結晶シリコン層の表面を熱酸化
して、ｎ型単結晶シリコン層の表面に厚さ５０ｎｍ〜１
００ｎｍのゲート酸化膜を形成する。
【００６８】（ハ）次に、ゲート酸化膜の上の全面にＣ
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を３００ｎｍ〜６００
ｎｍ程度堆積する。次にフォトレジストをゲート電極材
料の表面にスピン塗布し、フォトリソグラフィー技術に
より、フォトレジストをパターニングする。そして、こ
のフォトレジストをマスクとして、ＲＩＥ等によりゲー
ト電極材料をエッチングして、ゲート電極及び必要な配
線のパターンをゲート電極材料で形成する。
ＶＤ法によりポリシリコン膜、若しくはＷ膜，Ｍｏ膜等
の高融点金属等のゲート電極材料を３００ｎｍ〜６００
ｎｍ程度堆積する。次にフォトレジストをゲート電極材
料の表面にスピン塗布し、フォトリソグラフィー技術に
より、フォトレジストをパターニングする。そして、こ
のフォトレジストをマスクとして、ＲＩＥ等によりゲー
ト電極材料をエッチングして、ゲート電極及び必要な配
線のパターンをゲート電極材料で形成する。
【００６９】（ニ）ゲート電極のパターニングに用いた
フォトレジストを除去して、新たなフォトレジストをゲ
ート酸化膜の表面にスピン塗布する。そして、フォトリ
ソグラフィー技術により、フォトレジストをパターニン
グし、このフォトレジストをマスクとして、ボロンイオ
ン（11Ｂ＋）等のｐ型不純物イオンを２×１０１５ｃｍ
−２程度のドーズ量で、ＩＳＦＥＴＤj,i及び垂直スイ
ッチングトランジスタＴj,iのソース／ドレイン形成予
定領域のｎ型単結晶シリコン層の表面にイオン注入す
る。その後、フォトレジスト２０４を除去後、熱処理
し、ｐ型不純物イオンを活性化すれば、ＩＳＦＥＴＤ
j,iのｐ型ソース領域５５及びｐ型ドレイン領域５６と
共に、垂直スイッチングトランジスタＴj,iのｐ型ソー
ス領域及びｐ型ドレイン領域が形成される。この後の工
程は、図６（ｈ）以降に示す工程と基本的に同様であ
る。但し、図７（ｌ）に示すと同様に、溝部４７ａ，４
７ｂ，４７ｃ，４７ｄを開口した後、この溝部４７ａ，
４７ｂ，４７ｃ，４７ｄの底部に露出した半導体基板２
９を、異方性シリコンエッチング液で除去することは、
前述した通りである。この異方性シリコンエッチング液
のエッチングのとき、ｎ型単結晶シリコン層は、ｎ型単
結晶シリコン層保護用絶縁膜で側面を、埋込絶縁膜３２
で底面を被覆されているのでエッチングされることはな
い。
フォトレジストを除去して、新たなフォトレジストをゲ
ート酸化膜の表面にスピン塗布する。そして、フォトリ
ソグラフィー技術により、フォトレジストをパターニン
グし、このフォトレジストをマスクとして、ボロンイオ
ン（11Ｂ＋）等のｐ型不純物イオンを２×１０１５ｃｍ
−２程度のドーズ量で、ＩＳＦＥＴＤj,i及び垂直スイ
ッチングトランジスタＴj,iのソース／ドレイン形成予
定領域のｎ型単結晶シリコン層の表面にイオン注入す
る。その後、フォトレジスト２０４を除去後、熱処理
し、ｐ型不純物イオンを活性化すれば、ＩＳＦＥＴＤ
j,iのｐ型ソース領域５５及びｐ型ドレイン領域５６と
共に、垂直スイッチングトランジスタＴj,iのｐ型ソー
ス領域及びｐ型ドレイン領域が形成される。この後の工
程は、図６（ｈ）以降に示す工程と基本的に同様であ
る。但し、図７（ｌ）に示すと同様に、溝部４７ａ，４
７ｂ，４７ｃ，４７ｄを開口した後、この溝部４７ａ，
４７ｂ，４７ｃ，４７ｄの底部に露出した半導体基板２
９を、異方性シリコンエッチング液で除去することは、
前述した通りである。この異方性シリコンエッチング液
のエッチングのとき、ｎ型単結晶シリコン層は、ｎ型単
結晶シリコン層保護用絶縁膜で側面を、埋込絶縁膜３２
で底面を被覆されているのでエッチングされることはな
い。
【００７０】（第３の実施の形態）図１０及び１１は、
本発明の第３の実施の形態に係るセンサアレイのピクセ
ルを微小空洞領域Ｃi,jを中心にして示す断面図であ
る。この断面図は、図２のＡ−Ａ方向に沿った図に相当
する。本発明の第３の実施の形態に係るセンサアレイの
ピクセルは、第１の実施の形態のピクセルの上部に、空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ55付きのキャップ層３７が付加された構造であ
る。キャップ層３７は、アレイ分離領域３とダイアフラ
ム部１の間に設けられた間隙部の上方を覆うフリンジ部
（端部）３７ｃと、ダイアフラム部１のそれぞれの頂部
に中央部の底部が接続され、フリンジ部３７ｃを片持ち
梁構造で支持する支持部（３７ａ，３７ｂ）とからな
る。支持部（３７ａ，３７ｂ）は、ダイアフラム部１の
それぞれの頂部に底部が接続された中央部３７ａと、フ
リンジ部３７ｃと中央部３７ａとを接続するスカート部
３７ｂとから構成されている。フリンジ部３７ｃに設け
られた空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ3
4，・・・・・，ｈ55は浮遊粒子のサイズを分類するフィルタ
として使用出来る。キャップ層３７の端部（フリンジ
部）３７ｃとパッシベーション膜３６の間の隙間が、空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ5の直径より厚い場合は、微生物がキャップ層３７
の端部（フリンジ部）３７ｃとパッシベーション膜３６
の間の隙間から微小空洞領域Ｃi,jに導入されうる。こ
の隙間を埋める若しくは、空孔ｈ11，ｈ12，・・・・・，ｈ
31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ55の直径より薄くし
て、空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，
ｈ34，・・・・・，ｈ55を微生物の分類フィルタとして用い
ても良い。なお、図１０に示すように、アノード領域５
１，カソード領域５２及びカソードコンタクト領域５３
からなるｐｎ接合ダイオードが検出素子Ｄj,iとして、
微小空洞領域Ｃi,jの蓋となるダイアフラム部１の内部
に構成されている。又、図示を省略しているが、微小空
洞領域Ｃj,iの内部の底部には、層状の反応物Ｘj,iが配
置されている。このように、他の構造は、第１の実施の
形態と実質的に同様であるので、重複した説明を省略す
る。
本発明の第３の実施の形態に係るセンサアレイのピクセ
ルを微小空洞領域Ｃi,jを中心にして示す断面図であ
る。この断面図は、図２のＡ−Ａ方向に沿った図に相当
する。本発明の第３の実施の形態に係るセンサアレイの
ピクセルは、第１の実施の形態のピクセルの上部に、空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ55付きのキャップ層３７が付加された構造であ
る。キャップ層３７は、アレイ分離領域３とダイアフラ
ム部１の間に設けられた間隙部の上方を覆うフリンジ部
（端部）３７ｃと、ダイアフラム部１のそれぞれの頂部
に中央部の底部が接続され、フリンジ部３７ｃを片持ち
梁構造で支持する支持部（３７ａ，３７ｂ）とからな
る。支持部（３７ａ，３７ｂ）は、ダイアフラム部１の
それぞれの頂部に底部が接続された中央部３７ａと、フ
リンジ部３７ｃと中央部３７ａとを接続するスカート部
３７ｂとから構成されている。フリンジ部３７ｃに設け
られた空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ3
4，・・・・・，ｈ55は浮遊粒子のサイズを分類するフィルタ
として使用出来る。キャップ層３７の端部（フリンジ
部）３７ｃとパッシベーション膜３６の間の隙間が、空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ5の直径より厚い場合は、微生物がキャップ層３７
の端部（フリンジ部）３７ｃとパッシベーション膜３６
の間の隙間から微小空洞領域Ｃi,jに導入されうる。こ
の隙間を埋める若しくは、空孔ｈ11，ｈ12，・・・・・，ｈ
31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ55の直径より薄くし
て、空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，
ｈ34，・・・・・，ｈ55を微生物の分類フィルタとして用い
ても良い。なお、図１０に示すように、アノード領域５
１，カソード領域５２及びカソードコンタクト領域５３
からなるｐｎ接合ダイオードが検出素子Ｄj,iとして、
微小空洞領域Ｃi,jの蓋となるダイアフラム部１の内部
に構成されている。又、図示を省略しているが、微小空
洞領域Ｃj,iの内部の底部には、層状の反応物Ｘj,iが配
置されている。このように、他の構造は、第１の実施の
形態と実質的に同様であるので、重複した説明を省略す
る。
【００７１】図１０に示すように、キャップ層３７の支
持部の中央部３７ａはスカート部３７ｂに囲まれた凹部
の底を構成しているので、この中央部３７ａ（凹部の
底）に微生物の培養物質を配置することにより、増殖サ
ーモグラムを測定することも可能である。この場合、バ
イオルミネッセンスと増殖サーモグラムとを区別するた
め、隣接するピクセルには、バイオルミネッセンスの測
定を目的とし、培養物質を配置しない様なトポロジーを
採用し、隣接するピクセル間の信号量の比較をすること
も有効である。
持部の中央部３７ａはスカート部３７ｂに囲まれた凹部
の底を構成しているので、この中央部３７ａ（凹部の
底）に微生物の培養物質を配置することにより、増殖サ
ーモグラムを測定することも可能である。この場合、バ
イオルミネッセンスと増殖サーモグラムとを区別するた
め、隣接するピクセルには、バイオルミネッセンスの測
定を目的とし、培養物質を配置しない様なトポロジーを
採用し、隣接するピクセル間の信号量の比較をすること
も有効である。
【００７２】図示を省略するが、本発明の第３の実施の
形態に係るセンサアレイは、以下に述べるセンサアレイ
の製造方法を用いて実現可能である。但し、一例であ
り、この変形例を含めて、これ以外の種々の方法によ
り、製造可能であることは勿論である。図７（ｌ）まで
は、第１の実施の形態に係るセンサアレイの製造方法と
同様であるので、重複した記載を省略する。ここでは、
図７（ｌ）と同様に、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口した工程の後から、順に説明する。
形態に係るセンサアレイは、以下に述べるセンサアレイ
の製造方法を用いて実現可能である。但し、一例であ
り、この変形例を含めて、これ以外の種々の方法によ
り、製造可能であることは勿論である。図７（ｌ）まで
は、第１の実施の形態に係るセンサアレイの製造方法と
同様であるので、重複した記載を省略する。ここでは、
図７（ｌ）と同様に、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口した工程の後から、順に説明する。
【００７３】（イ）即ち、図７（ｌ）に示すように、溝
部４７ａ，４７ｂ，４７ｃ，４７ｄを開口した後、これ
らの溝部４７ａ，４７ｂ，４７ｃ，４７ｄを埋め、更に
パッシベーション膜３６の上部に一定の厚さ、例えば
０．８μｍ〜２μｍの厚さが確保出来るようにアモルフ
ァスシリコンを堆積する。そして、ＣＭＰにより、アモ
ルファスシリコンの表面を平坦化する。
部４７ａ，４７ｂ，４７ｃ，４７ｄを開口した後、これ
らの溝部４７ａ，４７ｂ，４７ｃ，４７ｄを埋め、更に
パッシベーション膜３６の上部に一定の厚さ、例えば
０．８μｍ〜２μｍの厚さが確保出来るようにアモルフ
ァスシリコンを堆積する。そして、ＣＭＰにより、アモ
ルファスシリコンの表面を平坦化する。
【００７４】（ロ）次に、アモルファスシリコンの上
に、フォトレジストをスピン塗布する。そして、フォト
リソグラフィー技術によりフォトレジストをパターニン
グし、このパターニングされたフォトレジストをマスク
として、アモルファスシリコンを等方性エッチングでエ
ッチングし、凹部を形成する。
に、フォトレジストをスピン塗布する。そして、フォト
リソグラフィー技術によりフォトレジストをパターニン
グし、このパターニングされたフォトレジストをマスク
として、アモルファスシリコンを等方性エッチングでエ
ッチングし、凹部を形成する。
【００７５】（ハ）フォトレジストを除去後、キャップ
層用絶縁膜を厚さ０．３μｍ〜１μｍ程度にＣＶＤ法に
より堆積する。キャップ層用絶縁膜としては、ＮＳＧ
膜、ＰＳＧ膜又はＢＰＳＧ膜が使用可能である。次に、
キャップ層用絶縁膜の上にフォトレジストをスピン塗布
する。そして、フォトリソグラフィー技術によりフォト
レジストをパターニングし、このパターニングされたフ
ォトレジストをマスクとして、キャップ層用絶縁膜をＲ
ＩＥでエッチングし、図１０及び図１１に示すような空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ55を有する矩形形状にパターニングする。
層用絶縁膜を厚さ０．３μｍ〜１μｍ程度にＣＶＤ法に
より堆積する。キャップ層用絶縁膜としては、ＮＳＧ
膜、ＰＳＧ膜又はＢＰＳＧ膜が使用可能である。次に、
キャップ層用絶縁膜の上にフォトレジストをスピン塗布
する。そして、フォトリソグラフィー技術によりフォト
レジストをパターニングし、このパターニングされたフ
ォトレジストをマスクとして、キャップ層用絶縁膜をＲ
ＩＥでエッチングし、図１０及び図１１に示すような空
孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・
・，ｈ55を有する矩形形状にパターニングする。
【００７６】（ニ）そして、空孔ｈ11，ｈ12，・・・・・，
ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ 55を介してアモル
ファスシリコンをシリコンエッチング液でエッチングす
れば、溝部４７ａ，４７ｂ，４７ｃ，４７ｄが再び開口
される。更に、この溝部４７ａ，４７ｂ，４７ｃ，４７
ｄの底部に露出した空洞材料（ｐ＋型ドープドポリシリ
コン）４４も除去され、図１０に示す微小空洞領域Ｃ
i,jが形成される。
ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ 55を介してアモル
ファスシリコンをシリコンエッチング液でエッチングす
れば、溝部４７ａ，４７ｂ，４７ｃ，４７ｄが再び開口
される。更に、この溝部４７ａ，４７ｂ，４７ｃ，４７
ｄの底部に露出した空洞材料（ｐ＋型ドープドポリシリ
コン）４４も除去され、図１０に示す微小空洞領域Ｃ
i,jが形成される。
【００７７】図１２は、本発明の第３の実施の形態の変
形例に係るセンサアレイのピクセルを微小空洞領域Ｃ
i,jを中心にして示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。本発明の第３の
実施の形態の変形例に係るセンサアレイのピクセルは、
図１０に示す第３の実施の形態に係るのピクセルの上部
に設けられたキャップ層３７の庇（フリンジ部）３７ｃ
の裏に、金属薄膜からなる上部電極８２が配置され、こ
の上部電極８２に対向してアレイ分離領域３の頂部とな
るパッシベーション膜３６の上部に下部電極８１が配置
されている構造である。
形例に係るセンサアレイのピクセルを微小空洞領域Ｃ
i,jを中心にして示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。本発明の第３の
実施の形態の変形例に係るセンサアレイのピクセルは、
図１０に示す第３の実施の形態に係るのピクセルの上部
に設けられたキャップ層３７の庇（フリンジ部）３７ｃ
の裏に、金属薄膜からなる上部電極８２が配置され、こ
の上部電極８２に対向してアレイ分離領域３の頂部とな
るパッシベーション膜３６の上部に下部電極８１が配置
されている構造である。
【００７８】図１２に示す構造によれば、静電力を用い
て、フリンジ部３７ｃの裏とアレイ分離領域３の頂部と
なるパッシベーション膜３６の表面との間の距離を制御
することが可能である。例えば、上部電極８２に正の電
位を与え、下部電極８１に負の電位を与え、静電引力を
用いてフリンジ部３７ｃの裏とパッシベーション膜３６
の表面との間の距離を狭く出来る。一方、上部電極８２
に正の電位を与え、下部電極８１に正の電位を与えれ
ば、静電斥力により、フリンジ部３７ｃの裏とパッシベ
ーション膜３６の表面との間の距離を広く出来る。或い
は、狭くし、上部電極８２に負の電位を与え、下部電極
８１に負の電位を与えて、フリンジ部３７ｃの裏とパッ
シベーション膜３６の表面との間の距離を広くしても良
い。このように、静電力を用いて、フリンジ部３７ｃの
裏とパッシベーション膜３６の表面との間の距離を制御
することで、浮遊粒子や微生物のサイズを分類する可変
フィルタとして使用出来る。図１２では、キャップ層３
７に空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，
ｈ34，・・・・・，ｈ55を設けた構造であるが、空孔ｈ11，
ｈ1 2，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ55の
ない構造とした方が、可変フィルタの特性はシャープに
なる。他の構造は、図１０に示す第３の実施の形態に係
るピクセルと実質的に同様であるので、重複した説明を
省略する。
て、フリンジ部３７ｃの裏とアレイ分離領域３の頂部と
なるパッシベーション膜３６の表面との間の距離を制御
することが可能である。例えば、上部電極８２に正の電
位を与え、下部電極８１に負の電位を与え、静電引力を
用いてフリンジ部３７ｃの裏とパッシベーション膜３６
の表面との間の距離を狭く出来る。一方、上部電極８２
に正の電位を与え、下部電極８１に正の電位を与えれ
ば、静電斥力により、フリンジ部３７ｃの裏とパッシベ
ーション膜３６の表面との間の距離を広く出来る。或い
は、狭くし、上部電極８２に負の電位を与え、下部電極
８１に負の電位を与えて、フリンジ部３７ｃの裏とパッ
シベーション膜３６の表面との間の距離を広くしても良
い。このように、静電力を用いて、フリンジ部３７ｃの
裏とパッシベーション膜３６の表面との間の距離を制御
することで、浮遊粒子や微生物のサイズを分類する可変
フィルタとして使用出来る。図１２では、キャップ層３
７に空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，
ｈ34，・・・・・，ｈ55を設けた構造であるが、空孔ｈ11，
ｈ1 2，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，ｈ55の
ない構造とした方が、可変フィルタの特性はシャープに
なる。他の構造は、図１０に示す第３の実施の形態に係
るピクセルと実質的に同様であるので、重複した説明を
省略する。
【００７９】図示を省略するが、本発明の第３の実施の
形態の変形例に係るセンサアレイは、以下のような製造
方法を用いて実現可能である。途中までは、第１の実施
の形態に係るセンサアレイの製造方法と同様である。
形態の変形例に係るセンサアレイは、以下のような製造
方法を用いて実現可能である。途中までは、第１の実施
の形態に係るセンサアレイの製造方法と同様である。
【００８０】（イ）即ち、第１の実施の形態で説明した
図７（ｌ）に示すように、溝部４７ａ，４７ｂ，４７
ｃ，４７ｄを開口した後、これらの溝部４７ａ，４７
ｂ，４７ｃ，４７ｄの内部に侵入するようにアモルファ
スシリコンを堆積する。そして、パッシベーション膜３
６が露出するまでＣＭＰを行い、溝部４７ａ，４７ｂ，
４７ｃ，４７ｄをアモルファスシリコンで埋め込む。こ
の後、パッシベーション膜３６の上に、Ｗ、Ｔｉ、Ｍｏ
等の下部電極用金属膜をＣＶＤ法、真空蒸着法、スパッ
タリング法等で堆積する。この下部電極用金属膜の上
に、フォトレジストをスピン塗布し、フォトリソグラフ
ィー技術により、フォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、下部電極用金属膜をＲＩＥでエッチングし、下部電
極８１をパターニングする。そして、下部電極８１をパ
ターニングしたフォトレジストを除去する。
図７（ｌ）に示すように、溝部４７ａ，４７ｂ，４７
ｃ，４７ｄを開口した後、これらの溝部４７ａ，４７
ｂ，４７ｃ，４７ｄの内部に侵入するようにアモルファ
スシリコンを堆積する。そして、パッシベーション膜３
６が露出するまでＣＭＰを行い、溝部４７ａ，４７ｂ，
４７ｃ，４７ｄをアモルファスシリコンで埋め込む。こ
の後、パッシベーション膜３６の上に、Ｗ、Ｔｉ、Ｍｏ
等の下部電極用金属膜をＣＶＤ法、真空蒸着法、スパッ
タリング法等で堆積する。この下部電極用金属膜の上
に、フォトレジストをスピン塗布し、フォトリソグラフ
ィー技術により、フォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、下部電極用金属膜をＲＩＥでエッチングし、下部電
極８１をパターニングする。そして、下部電極８１をパ
ターニングしたフォトレジストを除去する。
【００８１】（ロ）更に、下部電極８１の上部、及び露
出したパッシベーション膜３６の上部にアモルファスシ
リコンを堆積する。そして、ＣＭＰにより、アモルファ
スシリコンの表面を平坦化し、アモルファスシリコンの
上に、フォトレジストをスピン塗布する。そして、フォ
トリソグラフィー技術によりフォトレジストをパターニ
ングし、このパターニングされたフォトレジストをマス
クとして、アモルファスシリコンを等方性エッチングで
エッチングし、凹部を形成する。
出したパッシベーション膜３６の上部にアモルファスシ
リコンを堆積する。そして、ＣＭＰにより、アモルファ
スシリコンの表面を平坦化し、アモルファスシリコンの
上に、フォトレジストをスピン塗布する。そして、フォ
トリソグラフィー技術によりフォトレジストをパターニ
ングし、このパターニングされたフォトレジストをマス
クとして、アモルファスシリコンを等方性エッチングで
エッチングし、凹部を形成する。
【００８２】（ハ）フォトレジストを除去後、この後、
アモルファスシリコンの上に、Ｗ、Ｔｉ、Ｍｏ等の上部
電極用金属膜をＣＶＤ法、真空蒸着法、スパッタリング
法等で堆積する。更に、上部電極用金属膜の上に、キャ
ップ層用絶縁膜をＣＶＤ法により堆積する。次に、キャ
ップ層用絶縁膜の上にフォトレジストをスピン塗布す
る。そして、フォトリソグラフィー技術によりフォトレ
ジストをパターニングし、このパターニングされたフォ
トレジストをマスクとして、キャップ層用絶縁膜、及び
上部電極用金属膜をＲＩＥでエッチングし、図１２に示
すような矩形形状にパターニングする。
アモルファスシリコンの上に、Ｗ、Ｔｉ、Ｍｏ等の上部
電極用金属膜をＣＶＤ法、真空蒸着法、スパッタリング
法等で堆積する。更に、上部電極用金属膜の上に、キャ
ップ層用絶縁膜をＣＶＤ法により堆積する。次に、キャ
ップ層用絶縁膜の上にフォトレジストをスピン塗布す
る。そして、フォトリソグラフィー技術によりフォトレ
ジストをパターニングし、このパターニングされたフォ
トレジストをマスクとして、キャップ層用絶縁膜、及び
上部電極用金属膜をＲＩＥでエッチングし、図１２に示
すような矩形形状にパターニングする。
【００８３】（ニ）そして、キャップ層用絶縁膜の端部
（即ちフリンジ部３７ｃとアレイ分離領域３の頂部との
間）若しくは、空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，
ｈ33，ｈ34，・・・・・，ｈ55が形成されていれば空孔を介
して、アモルファスシリコンをシリコンエッチング液で
エッチングすれば、溝部４７ａ，４７ｂ，４７ｃ，４７
ｄが再び開口される。更に、この溝部４７ａ，４７ｂ，
４７ｃ，４７ｄの底部に露出した空洞材料４４も除去さ
れ、図１２に示す微小空洞領域Ｃi,jが形成される。
（即ちフリンジ部３７ｃとアレイ分離領域３の頂部との
間）若しくは、空孔ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，
ｈ33，ｈ34，・・・・・，ｈ55が形成されていれば空孔を介
して、アモルファスシリコンをシリコンエッチング液で
エッチングすれば、溝部４７ａ，４７ｂ，４７ｃ，４７
ｄが再び開口される。更に、この溝部４７ａ，４７ｂ，
４７ｃ，４７ｄの底部に露出した空洞材料４４も除去さ
れ、図１２に示す微小空洞領域Ｃi,jが形成される。
【００８４】（第４の実施の形態）近年、マイクロマシ
ニング技術を用いて基板上に高精度な微細加工を施すこ
とによって、送液・混合・反応・分析等の一連の機能を
一枚の半導体基板（チップ）上に集積するＬＯＣ（Labo
ratory on a Chip）やμ−ＴＡＳ(Micro Total Analysi
s Systems)等が試みられている。これらの試作には、半
導体集積回路の製造方法で採用されているフォトリソグ
ラフィーやＲＩＥ等の微細加工技術を応用することによ
り、半導体基板や絶縁性基板上に高精度な三次元一括加
工を行う技術が採用されている。
ニング技術を用いて基板上に高精度な微細加工を施すこ
とによって、送液・混合・反応・分析等の一連の機能を
一枚の半導体基板（チップ）上に集積するＬＯＣ（Labo
ratory on a Chip）やμ−ＴＡＳ(Micro Total Analysi
s Systems)等が試みられている。これらの試作には、半
導体集積回路の製造方法で採用されているフォトリソグ
ラフィーやＲＩＥ等の微細加工技術を応用することによ
り、半導体基板や絶縁性基板上に高精度な三次元一括加
工を行う技術が採用されている。
【００８５】図１３は、本発明の第４の実施の形態に係
るピクセル間の送液・混合・反応・分析等が可能なセン
サアレイの構造を示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。本発明の第４の
実施の形態に係るセンサアレイのピクセルは、微小空洞
領域Ｃi,jを構成している基体絶縁膜３１に、半導体基
板２９の表面と平行方向に走行する微細配管（横穴）４
２が設けられている点が、第１の実施の形態のピクセル
とは異なる点である。図１３に示す微細配管４２を介し
て、微小空洞領域Ｃi,への酵素、タンパク質、生体細胞
等の注入や排出を行うことが出来る。即ち、図示を省略
しているが、微細配管４２を介して、微小空洞領域Ｃ
j,iの内部に、反応物Ｘj,iとしての酵素、タンパク質、
生体細胞等を配置することが可能になる。他の構造は、
第１の実施の形態と実質的に同様であるので、重複した
説明を省略する。
るピクセル間の送液・混合・反応・分析等が可能なセン
サアレイの構造を示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。本発明の第４の
実施の形態に係るセンサアレイのピクセルは、微小空洞
領域Ｃi,jを構成している基体絶縁膜３１に、半導体基
板２９の表面と平行方向に走行する微細配管（横穴）４
２が設けられている点が、第１の実施の形態のピクセル
とは異なる点である。図１３に示す微細配管４２を介し
て、微小空洞領域Ｃi,への酵素、タンパク質、生体細胞
等の注入や排出を行うことが出来る。即ち、図示を省略
しているが、微細配管４２を介して、微小空洞領域Ｃ
j,iの内部に、反応物Ｘj,iとしての酵素、タンパク質、
生体細胞等を配置することが可能になる。他の構造は、
第１の実施の形態と実質的に同様であるので、重複した
説明を省略する。
【００８６】本発明の第４の実施の形態に係るセンサア
レイのピクセルによれば、微小空洞領域Ｃj,iの内部に
配置された酵素、タンパク質、生体細胞等が消耗若しく
は疲弊した場合、微細配管４２を介して、微小空洞領域
Ｃj,iの内部に、酵素、タンパク質、生体細胞等を搬送
することが出来るので、センサ機能の回復が可能であ
る。又、微小空洞領域Ｃj,iに捕獲された微生物を、微
細配管４２を介して隣接する他のピクセルへ搬送し、他
の手法で分析する、若しくは、より詳細に分析する等の
マルチ分析が可能になる。このため、第４の実施の形態
に係るセンサアレイは、ＬＯＣやμ−ＴＡＳ等の、「化
学集積回路」としての動作が可能になる。したがって、
図示を省略しているが、微小空洞領域Ｃi,jを構成して
いる基体絶縁膜３１の内部、或いは、半導体基板２９の
内部に、微細配管４２に接続されるマイクロバルブ、送
液用アクチュエータ（マイクロポンプ）、マイクロミキ
サー、マイクロリアクター、分離部、検出部などを集積
化しても良い。
レイのピクセルによれば、微小空洞領域Ｃj,iの内部に
配置された酵素、タンパク質、生体細胞等が消耗若しく
は疲弊した場合、微細配管４２を介して、微小空洞領域
Ｃj,iの内部に、酵素、タンパク質、生体細胞等を搬送
することが出来るので、センサ機能の回復が可能であ
る。又、微小空洞領域Ｃj,iに捕獲された微生物を、微
細配管４２を介して隣接する他のピクセルへ搬送し、他
の手法で分析する、若しくは、より詳細に分析する等の
マルチ分析が可能になる。このため、第４の実施の形態
に係るセンサアレイは、ＬＯＣやμ−ＴＡＳ等の、「化
学集積回路」としての動作が可能になる。したがって、
図示を省略しているが、微小空洞領域Ｃi,jを構成して
いる基体絶縁膜３１の内部、或いは、半導体基板２９の
内部に、微細配管４２に接続されるマイクロバルブ、送
液用アクチュエータ（マイクロポンプ）、マイクロミキ
サー、マイクロリアクター、分離部、検出部などを集積
化しても良い。
【００８７】本発明の第４の実施の形態に係るセンサア
レイは、図１４に示す工程断面図に従って製造可能であ
る。但し、図１４に係る製造方法は一例であり、この変
形例を含めて、これ以外の種々の方法により、製造可能
であることは勿論である。
レイは、図１４に示す工程断面図に従って製造可能であ
る。但し、図１４に係る製造方法は一例であり、この変
形例を含めて、これ以外の種々の方法により、製造可能
であることは勿論である。
【００８８】（イ）図１４（ａ）に示す工程断面図は、
第１の実施の形態に係るセンサアレイの製造方法で説明
した図５（ａ）と、ほぼ類似している。ここでは、図５
（ａ）に係る説明と同様に、ゲート酸化膜４２の上の全
面にＣＶＤ法によりポリシリコン膜４３を堆積する。次
にフォトレジスト２０１をポリシリコン膜４３の表面に
スピン塗布する。そして、フォトリソグラフィー技術に
より、図１４（ａ）に示すように、フォトレジスト２０
１をパターニングする。そして、このフォトレジスト２
０１をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）等によりポリシリコン膜４３をエッチングして、図
１４（ｂ）に示すように、ゲート電極７３、配管用ポリ
シリコン配線７４，及びポリシリコン配線（図示しな
い）を形成する。その後、フォトレジスト２０１を除去
し、新たなフォトレジストをゲート電極７３、配管用ポ
リシリコン配線７４等の表面にスピン塗布する。そし
て、フォトリソグラフィー技術を用いて、ＭＯＳトラン
ジスタ形成領域にイオン注入用開口部を形成し、ポリシ
リコンゲート電極７３を露出させる。この露出したポリ
シリコンゲート電極７３と新たなフォトレジストをマス
クとして、自己整合的に、ヒ素イオン（75Ａｓ＋）をド
ーズ量１０１５ｃｍ−２のオーダーでイオン注入する。
この時、露出したポリシリコンゲート電極７３にもヒ素
（75Ａｓ＋）がイオン注入される。新たなフォトレジス
トを除去してから、半導体基板２９を熱処理し、注入し
た不純物イオンを活性化及び拡散し、図１４（ｂ）に示
すように半導体基板２９にｎ型ソース領域７１及びｎ型
ドレイン領域７２を形成し、この結果、垂直スイッチン
グトランジスタＴj,iが形成される。
第１の実施の形態に係るセンサアレイの製造方法で説明
した図５（ａ）と、ほぼ類似している。ここでは、図５
（ａ）に係る説明と同様に、ゲート酸化膜４２の上の全
面にＣＶＤ法によりポリシリコン膜４３を堆積する。次
にフォトレジスト２０１をポリシリコン膜４３の表面に
スピン塗布する。そして、フォトリソグラフィー技術に
より、図１４（ａ）に示すように、フォトレジスト２０
１をパターニングする。そして、このフォトレジスト２
０１をマスクとして、反応性イオンエッチング（ＲＩ
Ｅ）等によりポリシリコン膜４３をエッチングして、図
１４（ｂ）に示すように、ゲート電極７３、配管用ポリ
シリコン配線７４，及びポリシリコン配線（図示しな
い）を形成する。その後、フォトレジスト２０１を除去
し、新たなフォトレジストをゲート電極７３、配管用ポ
リシリコン配線７４等の表面にスピン塗布する。そし
て、フォトリソグラフィー技術を用いて、ＭＯＳトラン
ジスタ形成領域にイオン注入用開口部を形成し、ポリシ
リコンゲート電極７３を露出させる。この露出したポリ
シリコンゲート電極７３と新たなフォトレジストをマス
クとして、自己整合的に、ヒ素イオン（75Ａｓ＋）をド
ーズ量１０１５ｃｍ−２のオーダーでイオン注入する。
この時、露出したポリシリコンゲート電極７３にもヒ素
（75Ａｓ＋）がイオン注入される。新たなフォトレジス
トを除去してから、半導体基板２９を熱処理し、注入し
た不純物イオンを活性化及び拡散し、図１４（ｂ）に示
すように半導体基板２９にｎ型ソース領域７１及びｎ型
ドレイン領域７２を形成し、この結果、垂直スイッチン
グトランジスタＴj,iが形成される。
【００８９】（ロ）次に、図１４（ｂ）に示すように、
垂直スイッチングトランジスタＴj- 1,i，Ｔj,i，Ｔ
j+1,i，・・・・・や周辺回路のＭＯＳ集積回路に対しては層
間絶縁膜として機能する基体絶縁膜３１を、ゲート電極
７３及び配管用ポリシリコン配線７４等の上に，厚さ１
μｍ程度に堆積する。この基体絶縁膜３１は、ＮＳＧ膜
とＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複
合膜とし、上層のＢＰＳＧ膜は、リフローされて、図１
４（ｂ）に示すように、基体絶縁膜３１の表面が平坦化
される。
垂直スイッチングトランジスタＴj- 1,i，Ｔj,i，Ｔ
j+1,i，・・・・・や周辺回路のＭＯＳ集積回路に対しては層
間絶縁膜として機能する基体絶縁膜３１を、ゲート電極
７３及び配管用ポリシリコン配線７４等の上に，厚さ１
μｍ程度に堆積する。この基体絶縁膜３１は、ＮＳＧ膜
とＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複
合膜とし、上層のＢＰＳＧ膜は、リフローされて、図１
４（ｂ）に示すように、基体絶縁膜３１の表面が平坦化
される。
【００９０】（ハ）次に、基体絶縁膜３１の上に、フォ
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、基体絶縁膜３１をＲＩＥでエッチングし、ｎ型ソー
ス領域７１及びｎ型ドレイン領域７２に対するコンタク
トホール（図示省略）を開口する。更に、コンタクトホ
ール開口に用いたフォトレジストを除去し、基体絶縁膜
３１の上に、新たなフォトレジストをスピン塗布する。
そして、フォトリソグラフィー技術により新たなフォト
レジストをパターニングする。このパターニングされた
新たなフォトレジストをマスクとして、基体絶縁膜３１
を等方性エッチングでエッチングし、微小空洞領域Ｃ
i,jを形成する。そして、コンタクトホール及び微小空
洞領域Ｃi,jを埋めるように、空洞材料（ドープドポリ
シリコン）４４をＣＶＤ法を用いて堆積する。そして、
ＣＭＰを用いて、空洞材料４４の表面を基体絶縁膜３１
が露出するまで平坦化させ、空洞材料４４をコンタクト
ホール及び微小空洞領域Ｃi,jの内部に埋め込む。コン
タクトホールの内部に埋め込められたドープドポリシリ
コン４４は、ｎ型ソース領域７１及びｎ型ドレイン領域
７２に対する第１層コンタクトプラグ５９ｃ，５９ｄ，
・・・・・として機能する。その後、図１４（ｃ）に示すよ
うに、埋込絶縁膜３２を堆積する。
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、基体絶縁膜３１をＲＩＥでエッチングし、ｎ型ソー
ス領域７１及びｎ型ドレイン領域７２に対するコンタク
トホール（図示省略）を開口する。更に、コンタクトホ
ール開口に用いたフォトレジストを除去し、基体絶縁膜
３１の上に、新たなフォトレジストをスピン塗布する。
そして、フォトリソグラフィー技術により新たなフォト
レジストをパターニングする。このパターニングされた
新たなフォトレジストをマスクとして、基体絶縁膜３１
を等方性エッチングでエッチングし、微小空洞領域Ｃ
i,jを形成する。そして、コンタクトホール及び微小空
洞領域Ｃi,jを埋めるように、空洞材料（ドープドポリ
シリコン）４４をＣＶＤ法を用いて堆積する。そして、
ＣＭＰを用いて、空洞材料４４の表面を基体絶縁膜３１
が露出するまで平坦化させ、空洞材料４４をコンタクト
ホール及び微小空洞領域Ｃi,jの内部に埋め込む。コン
タクトホールの内部に埋め込められたドープドポリシリ
コン４４は、ｎ型ソース領域７１及びｎ型ドレイン領域
７２に対する第１層コンタクトプラグ５９ｃ，５９ｄ，
・・・・・として機能する。その後、図１４（ｃ）に示すよ
うに、埋込絶縁膜３２を堆積する。
【００９１】（ニ）この後は、第１の実施の形態に係る
センサアレイの製造方法で説明した図５（ｄ）〜図７
（ｌ）に示す製造方法と実質的に同様であるので、説明
を省略する。そして、図７（ｌ）と同様に、図１４
（ｄ）に示すように、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口する。そして、この溝部４７ａ，４７ｂ，４
７ｃ，４７ｄの底部に露出した空洞材料４４及び配管用
ポリシリコン配線７４をシリコンエッチング液で除去す
れば、図１３に示すように、微細配管４２が微小空洞領
域Ｃi,jと同時に形成される。
センサアレイの製造方法で説明した図５（ｄ）〜図７
（ｌ）に示す製造方法と実質的に同様であるので、説明
を省略する。そして、図７（ｌ）と同様に、図１４
（ｄ）に示すように、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口する。そして、この溝部４７ａ，４７ｂ，４
７ｃ，４７ｄの底部に露出した空洞材料４４及び配管用
ポリシリコン配線７４をシリコンエッチング液で除去す
れば、図１３に示すように、微細配管４２が微小空洞領
域Ｃi,jと同時に形成される。
【００９２】（ホ）この後、微細配管４２を介して、微
小空洞領域Ｃi,への酵素、タンパク質、生体細胞等の注
入すれば良い。
小空洞領域Ｃi,への酵素、タンパク質、生体細胞等の注
入すれば良い。
【００９３】図１５は、本発明の第４の実施の形態の変
形例に係るセンサアレイのピクセルを微小空洞領域Ｃ
i,jを中心にして示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。図１３では、微
小空洞領域Ｃi,jは、ｐ型半導体基板（シリコン基板）
２９の表面に配置された基体絶縁膜３１の一部を選択的
に除去した凹部として構成されていたが、第４の実施の
形態の変形例に係るセンサアレイでは、半導体基板２９
自身の表面の凹部として構成されており、微細配管４２
も半導体基板２９の内部に形成されている点が異なる。
図１３と同様に、アノード領域５１，カソード領域５２
及びカソードコンタクト領域５３からなる検出素子（ｐ
ｎ接合ダイオード）Ｄj,iが、微小空洞領域Ｃi,jの蓋若
しくは屋根となるダイアフラム部１の内部にドープドポ
リシリコン層を用いて構成されている。垂直スイッチン
グトランジスタＴj,iは、図１３では半導体基板２９の
内部の表面近傍に配置されていたが、第４の実施の形態
の変形例に係るセンサアレイでは、検出素子Ｄj,iと同
一水平レベルのドープドポリシリコン層を用いて構成さ
れている。他の詳細は、基本的に図１３に示した第４の
実施の形態と同様であるので、重複した説明を省略す
る。
形例に係るセンサアレイのピクセルを微小空洞領域Ｃ
i,jを中心にして示す断面図である。この断面図は、図
２のＡ−Ａ方向に沿った図に相当する。図１３では、微
小空洞領域Ｃi,jは、ｐ型半導体基板（シリコン基板）
２９の表面に配置された基体絶縁膜３１の一部を選択的
に除去した凹部として構成されていたが、第４の実施の
形態の変形例に係るセンサアレイでは、半導体基板２９
自身の表面の凹部として構成されており、微細配管４２
も半導体基板２９の内部に形成されている点が異なる。
図１３と同様に、アノード領域５１，カソード領域５２
及びカソードコンタクト領域５３からなる検出素子（ｐ
ｎ接合ダイオード）Ｄj,iが、微小空洞領域Ｃi,jの蓋若
しくは屋根となるダイアフラム部１の内部にドープドポ
リシリコン層を用いて構成されている。垂直スイッチン
グトランジスタＴj,iは、図１３では半導体基板２９の
内部の表面近傍に配置されていたが、第４の実施の形態
の変形例に係るセンサアレイでは、検出素子Ｄj,iと同
一水平レベルのドープドポリシリコン層を用いて構成さ
れている。他の詳細は、基本的に図１３に示した第４の
実施の形態と同様であるので、重複した説明を省略す
る。
【００９４】図１５に示すように、半導体基板２９の表
面に微細配管４２を形成するのは、以下のように簡単に
出来る。
面に微細配管４２を形成するのは、以下のように簡単に
出来る。
【００９５】（イ）即ち、第１の実施の形態で説明した
図７（ｌ）と同様に、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口した後、この溝部４７ａ，４７ｂ，４７ｃ，
４７ｄの底部に露出した半導体基板２９を異方性シリコ
ンエッチング液で除去すれば、微小空洞領域Ｃi,jが形
成される。この後、パッシベーション膜３６上に、フォ
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、パッシベーション膜３６，第２層間絶縁膜３５，第
１層間絶縁膜３４，埋め込み絶縁膜３２貫通し、更に半
導体基板２９の一部を選択的に除去するように、ＲＩＥ
でエッチングし、図１６（ａ）に示すように、微細配管
形成用井戸４３ａ，４３ｂ，４３ｃ，４３ｄを開口す
る。
図７（ｌ）と同様に、溝部４７ａ，４７ｂ，４７ｃ，４
７ｄを開口した後、この溝部４７ａ，４７ｂ，４７ｃ，
４７ｄの底部に露出した半導体基板２９を異方性シリコ
ンエッチング液で除去すれば、微小空洞領域Ｃi,jが形
成される。この後、パッシベーション膜３６上に、フォ
トレジストをスピン塗布する。そして、フォトリソグラ
フィー技術によりフォトレジストをパターニングする。
このパターニングされたフォトレジストをマスクとし
て、パッシベーション膜３６，第２層間絶縁膜３５，第
１層間絶縁膜３４，埋め込み絶縁膜３２貫通し、更に半
導体基板２９の一部を選択的に除去するように、ＲＩＥ
でエッチングし、図１６（ａ）に示すように、微細配管
形成用井戸４３ａ，４３ｂ，４３ｃ，４３ｄを開口す
る。
【００９６】（ロ）微細配管形成用井戸４３ａ，４３
ｂ，４３ｃ，４３ｄを開口後、半導体基板２９を水素等
の還元性雰囲気中で熱処理すれば、微細配管形成用井戸
４３ａ，４３ｂ，４３ｃ，４３ｄの底部が膨張するよう
にエッチングが進行し、図１６（ｂ）に示すように連結
部４８が出来る。
ｂ，４３ｃ，４３ｄを開口後、半導体基板２９を水素等
の還元性雰囲気中で熱処理すれば、微細配管形成用井戸
４３ａ，４３ｂ，４３ｃ，４３ｄの底部が膨張するよう
にエッチングが進行し、図１６（ｂ）に示すように連結
部４８が出来る。
【００９７】（ハ）更に、還元性雰囲気中での熱処理を
継続すれば、連結部４８が成長し、図１６（ｃ）に示す
ように微細配管４２が開通する。
継続すれば、連結部４８が成長し、図１６（ｃ）に示す
ように微細配管４２が開通する。
【００９８】なお、深さの異なる微細配管形成用井戸４
３ａ，４３ｂ，４３ｃ，４３ｄの組（一群）を複数組設
けることにより、立体交差した複数の微細配管を設ける
ことが可能である。
３ａ，４３ｂ，４３ｃ，４３ｄの組（一群）を複数組設
けることにより、立体交差した複数の微細配管を設ける
ことが可能である。
【００９９】（センサアレイのパッケージ）第１乃至第
４の実施の形態において説明したセンサアレイは、図１
７に示すようなパッケージに収納して稼働することが好
ましい。図１７に示すようなパッケージは、金属若しく
は樹脂性のパッケージ容器１２の内部に第１乃至第４の
実施の形態において説明したセンサアレイを集積化した
センサチップ１１が収納されている。パッケージ容器１
２の底部には、複数のピン１５が配置されている。そし
て、パッケージ容器１２の頂部は、金属メッシュ１３で
構成され、金属メッシュ１３を介して、浮遊粒子や微生
物がセンサチップ１１の表面に到達出来る構造である。
パッケージ容器１２の底部近傍には排出口が設けられ、
金属メッシュ１３から流入した大気等の流体が、排出さ
れる。
４の実施の形態において説明したセンサアレイは、図１
７に示すようなパッケージに収納して稼働することが好
ましい。図１７に示すようなパッケージは、金属若しく
は樹脂性のパッケージ容器１２の内部に第１乃至第４の
実施の形態において説明したセンサアレイを集積化した
センサチップ１１が収納されている。パッケージ容器１
２の底部には、複数のピン１５が配置されている。そし
て、パッケージ容器１２の頂部は、金属メッシュ１３で
構成され、金属メッシュ１３を介して、浮遊粒子や微生
物がセンサチップ１１の表面に到達出来る構造である。
パッケージ容器１２の底部近傍には排出口が設けられ、
金属メッシュ１３から流入した大気等の流体が、排出さ
れる。
【０１００】図１７（ｂ）の断面図に示されるように、
パッケージ容器１２の内部には、複数枚の多孔板１４
ａ，１４ｂ，１４ｃが、孔の位置が互いにずれるような
トポロジーで、積層されている。多孔板１４ａ，１４
ｂ，１４ｃが積層されていることにより、金属メッシュ
１３を介して強い気流等の流体流が導入されても、流速
が緩和され、センサチップ１１の表面が機械的に破損す
るのが保護される。
パッケージ容器１２の内部には、複数枚の多孔板１４
ａ，１４ｂ，１４ｃが、孔の位置が互いにずれるような
トポロジーで、積層されている。多孔板１４ａ，１４
ｂ，１４ｃが積層されていることにより、金属メッシュ
１３を介して強い気流等の流体流が導入されても、流速
が緩和され、センサチップ１１の表面が機械的に破損す
るのが保護される。
【０１０１】（その他の実施の形態）上記のように、本
発明は第１乃至第４の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
発明は第１乃至第４の実施の形態によって記載したが、
この開示の一部をなす論述及び図面はこの発明を限定す
るものであると理解すべきではない。この開示から当業
者には様々な代替実施の形態、実施例及び運用技術が明
らかとなろう。
【０１０２】例えば、第１乃至第４の実施の形態におい
て説明したセンサアレイのピクセルが、微生物、タンパ
ク質、血液などを扱う場合は、微小空洞領域Ｃi,jへの
導入をスムーズに行う必要がある。この際は、ピクセル
を構成している各材料の表面を親水性にすることが好ま
しい。例えば、水溶性ビニルモノマーで表面処理をし
て、高分子鎖を形成し、表面を親水性にすれば良い。
て説明したセンサアレイのピクセルが、微生物、タンパ
ク質、血液などを扱う場合は、微小空洞領域Ｃi,jへの
導入をスムーズに行う必要がある。この際は、ピクセル
を構成している各材料の表面を親水性にすることが好ま
しい。例えば、水溶性ビニルモノマーで表面処理をし
て、高分子鎖を形成し、表面を親水性にすれば良い。
【０１０３】微小空洞領域Ｃj,iの内部に導入・配置さ
れる反応物Ｘj,iとしては、放射線と相互作用して蛍光
を発する沃化セシウム(ＣsＩ:Ｔl)や酸硫化ガドリニウ
ム(Ｇd ２Ｏ２Ｓ:Ｔb)等の蛍光体を固定化し、放射性同
位元素でラベルした空中菌、或いは放射能を含む空中の
ダスト量を測定しても良い。この場合は、バイオセンサ
と放射線センサの両方の機能を備えたセンサアレイとみ
なすことが可能である。
れる反応物Ｘj,iとしては、放射線と相互作用して蛍光
を発する沃化セシウム(ＣsＩ:Ｔl)や酸硫化ガドリニウ
ム(Ｇd ２Ｏ２Ｓ:Ｔb)等の蛍光体を固定化し、放射性同
位元素でラベルした空中菌、或いは放射能を含む空中の
ダスト量を測定しても良い。この場合は、バイオセンサ
と放射線センサの両方の機能を備えたセンサアレイとみ
なすことが可能である。
【０１０４】図１では、Ｘ−Ｙマトリクス状にピクセル
を配置したエリアアレイ（２次元アレイ）を示したが、
リニアアレイ（１次元アレイ）にしても良いことは勿論
である。
を配置したエリアアレイ（２次元アレイ）を示したが、
リニアアレイ（１次元アレイ）にしても良いことは勿論
である。
【０１０５】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。
【０１０６】
【発明の効果】本発明のセンサアレイによれば、空中或
いは水中に存在する微生物の種類を同定しながら、リア
ルタイムで、その存在密度を可視化することが可能にな
る。
いは水中に存在する微生物の種類を同定しながら、リア
ルタイムで、その存在密度を可視化することが可能にな
る。
【図１】本発明の第１の実施の形態に係るセンサアレイ
の等価回路である。
の等価回路である。
【図２】本発明の第１の実施の形態に係るセンサアレイ
のピクセルの上面図（平面図）である。
のピクセルの上面図（平面図）である。
【図３】本発明の第１の実施の形態に係るセンサアレイ
のピクセルの断面図である。
のピクセルの断面図である。
【図４】図４（ａ）は、４種類の空中微生物をイメージ
ングするための領域分割方法を示す図で、図４（ｂ）
は、セルの設定温度と開口寸法をマトリクスで組み合わ
せて空中菌の同定を詳細に行う場合の説明図である。
ングするための領域分割方法を示す図で、図４（ｂ）
は、セルの設定温度と開口寸法をマトリクスで組み合わ
せて空中菌の同定を詳細に行う場合の説明図である。
【図５】本発明の第１の実施の形態に係るセンサアレイ
の製造方法を説明する工程断面図である（その１）。
の製造方法を説明する工程断面図である（その１）。
【図６】本発明の第１の実施の形態に係るセンサアレイ
の製造方法を説明する工程断面図である（その２）。
の製造方法を説明する工程断面図である（その２）。
【図７】本発明の第１の実施の形態に係るセンサアレイ
の製造方法を説明する工程断面図である（その３）。
の製造方法を説明する工程断面図である（その３）。
【図８】本発明の第１の実施の形態の変形例に係るセン
サアレイのピクセルの断面図である。
サアレイのピクセルの断面図である。
【図９】本発明の第２の実施の形態に係るセンサアレイ
のピクセルの断面図である。
のピクセルの断面図である。
【図１０】本発明の第３の実施の形態に係るセンサアレ
イのピクセルの断面図である。
イのピクセルの断面図である。
【図１１】図１０に示したピクセルの上面図である。
【図１２】本発明の第３の実施の形態の変形例に係るセ
ンサアレイのピクセルの断面図である。
ンサアレイのピクセルの断面図である。
【図１３】本発明の第４の実施の形態に係るセンサアレ
イのピクセルの断面図である。
イのピクセルの断面図である。
【図１４】本発明の第４の実施の形態に係るセンサアレ
イの製造方法を説明する工程断面図である。
イの製造方法を説明する工程断面図である。
【図１５】本発明の第４の実施の形態の変形例に係るセ
ンサアレイのピクセルの断面図である。
ンサアレイのピクセルの断面図である。
【図１６】本発明の第４の実施の形態の変形例に係るセ
ンサアレイの製造方法を説明する工程断面図である。
ンサアレイの製造方法を説明する工程断面図である。
【図１７】図１７（ａ）は、第１乃至第４の実施の形態
に係るセンサアレイを収納するパッケージの鳥瞰図で、
図１７（ｂ）は、その断面図である。
に係るセンサアレイを収納するパッケージの鳥瞰図で、
図１７（ｂ）は、その断面図である。
１ ダイアフラム部
２ａ 第１支持脚
２ｂ 第２支持脚
３ アレイ分離領域
１２ パッケージ容器
１３ 金属メッシュ
１４ａ，１４ｂ，１４ｃ 多孔板
１５ ピン
２９ ｐ型半導体基板（シリコン基板）
３１ 基体絶縁膜
３２ 埋込絶縁膜
３３ ｐ＋型ドープドポリシリコン
３４ 第１層間絶縁膜
３５ 第２層間絶縁膜
３６ パッシベーション膜
３７ キャップ層
３７ａ 支持部（中央部）
３７ｂ 支持部（スカート部）
３７ｃ フリンジ部３７ｃ
４１ 固定化酵素
４２ 微細配管
４３ ポリシリコン膜
４３ａ，４３ｂ，４３ｃ，４３ｄ 微細配管形成用井戸
４４ 空洞材料（ポリシリコン）
４５ａ，４５ｂ，・・・・・，４５ｆ 溝部
４６ａ，４６ｂ コンタクトホール
４７ａ〜４７ｄ 溝部
５１ アノード領域
５２ カソード領域
５３ カソードコンタクト領域
５５ ｐ型ソース領域
５６ ｐ型ドレイン領域
５７ チャネル領域
５９ｃ，５９ｄ 第１層コンタクトプラグ
６０ｃ，６０ｄ 第２層コンタクトプラグ
６１ａ〜６１ｄ 第３層コンタクトプラグ
６１ｅ，６１ｆ，６４ｄ コンタクトプラグ
６２ａ，６２ｂ，・・・・・，６２ｆ 第１金属配線層
６３ 第２金属配線層
６４ｃ 第４層コンタクトプラグ
７１，７５ ｎ型ソース領域
７２，７６ ｎ型ドレイン領域
７３， ポリシリコンゲート電極
７４ 配管用ポリシリコン配線
８１ 下部電極
８２ 上部電極
２０１〜２０７ フォトレジスト
Ｂi-1，Ｂi，Ｂi+1，・・・・・ ビット線
Ｃj,i-1，Ｃj,i，Ｃj,i+1，Ｃj+1,i-1，Ｃj+1,i，Ｃ
j+1,i+1，・・・・・ 微小空洞領域 Ｄj,i-1，Ｄj,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄ
j+1,i+1，・・・・・ 検出素子 ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，
ｈ55 空孔 Ｑi-1，Ｑi，Ｑi+1，・・・・・ 水平スイッチトランジスタ Ｔj,i-1，Ｔj,i，Ｔj,i+1，Ｔj+1,i-1，Ｔj+1,i，Ｔ
j+1,i+1，・・・・・ 垂直スイッチングトランジスタ Ｖi-1，Ｖi，Ｖi+1，・・・・・ 垂直ヒータ線 Ｖｂ，Ｖt 水平ヒータ線 Ｗj-1，Ｗj，Ｗj+1，・・・・・ ワード線
j+1,i+1，・・・・・ 微小空洞領域 Ｄj,i-1，Ｄj,i，Ｄj,i+1，Ｄj+1,i-1，Ｄj+1,i，Ｄ
j+1,i+1，・・・・・ 検出素子 ｈ11，ｈ12，・・・・・，ｈ31，ｈ32，ｈ33，ｈ34，・・・・・，
ｈ55 空孔 Ｑi-1，Ｑi，Ｑi+1，・・・・・ 水平スイッチトランジスタ Ｔj,i-1，Ｔj,i，Ｔj,i+1，Ｔj+1,i-1，Ｔj+1,i，Ｔ
j+1,i+1，・・・・・ 垂直スイッチングトランジスタ Ｖi-1，Ｖi，Ｖi+1，・・・・・ 垂直ヒータ線 Ｖｂ，Ｖt 水平ヒータ線 Ｗj-1，Ｗj，Ｗj+1，・・・・・ ワード線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｎ 33/18 Ｇ０１Ｎ 33/483 Ｆ
33/483 27/30 ３０１Ｒ
３０１Ｌ
３０１Ｗ
(72)発明者 舟木 英之
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
(72)発明者 藤原 郁夫
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
(72)発明者 真塩 尚哉
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
(72)発明者 飯田 義典
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
Ｆターム(参考） 2G045 CB01 CB21 DB03 DB22 FB01
FB05 FB11 FB13 FB15 GC15
JA04 JA07
2G054 AA01 AA02 CA03 CA20 CA28
CE02 EA02 GE09 JA01 JA04
4B029 AA07 FA11
Claims (7)
- 【請求項１】 基板と、 該基板上、若しくは該基板の内部にアレイ状に配列され
た複数の微小空洞領域と、 該複数の微小空洞領域のそれぞれの上部を覆うように配
置されたダイアフラム部と、 該ダイアフラム部を囲むアレイ分離領域と、 該アレイ分離領域と前記ダイアフラム部とを接続する支
持脚と、 前記ダイアフラム部の内部にそれぞれ配置され、前記微
小空洞領域内の状態を検出する検出素子と、 前記検出素子のそれぞれからの電気信号を流す複数のビ
ット線とを含み、前記ダイアフラム部と前記アレイ分離
領域との間に前記検知対象物を通過させる間隙部を設け
たことを特徴とするセンサアレイ。 - 【請求項２】 前記複数のビット線に対応してそれぞれ
走行し、前記ビット線に接続された検出素子が配置され
た前記微小空洞領域内の温度をそれぞれ制御するための
ヒータ配線を更に具備することを特徴とする請求項１記
載のセンサアレイ。 - 【請求項３】 前記検出素子は、前記微小空洞領域内に
発生した光、温度若しくは、前記微小空洞領域内での溶
液のＰＨの内のいずれかを測定することを特徴とする請
求項１又は２記載のセンサアレイ。 - 【請求項４】 前記間隙部の上方を覆うフリンジ部と、 前記ダイアフラム部のそれぞれの頂部に底部が接続さ
れ、前記フリンジ部を支持する支持部．とからなるキャ
ップ層を更に具備することを特徴とする請求項１〜３の
いずれか１項に記載のセンサアレイ。 - 【請求項５】 前記フリンジ部の底部に設けられた上部
電極と、 該上部電極に対向して前記アレイ分離領域の頂部に設け
られた下部電極とを更に具備し、前記上部電極と前記下
部電極に印加する電圧により、前記フリンジ部と前記ア
レイ分離領域の頂部との間隔を制御することを特徴とす
る請求項４に記載のセンサアレイ。 - 【請求項６】 前記検出素子はｐｎ接合ダイオード若し
くはイオン検出ＦＥＴであることを特徴とする請求項１
〜５のいずれか１項に記載のセンサアレイ。 - 【請求項７】 前記微小空洞領域内に、微生物のＡＴＰ
と反応する発光基質及び発光酵素が配置されていること
を特徴とする請求項１〜６のいずれか１項記載のセンサ
アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001273751A JP3688611B2 (ja) | 2001-09-10 | 2001-09-10 | センサアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001273751A JP3688611B2 (ja) | 2001-09-10 | 2001-09-10 | センサアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003083932A true JP2003083932A (ja) | 2003-03-19 |
| JP3688611B2 JP3688611B2 (ja) | 2005-08-31 |
Family
ID=19098922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001273751A Expired - Fee Related JP3688611B2 (ja) | 2001-09-10 | 2001-09-10 | センサアレイ |
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-
2001
- 2001-09-10 JP JP2001273751A patent/JP3688611B2/ja not_active Expired - Fee Related
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| JP2015503729A (ja) * | 2011-12-22 | 2015-02-02 | ベクトン・ディキンソン・アンド・カンパニーＢｅｃｔｏｎ， Ｄｉｃｋｉｎｓｏｎ Ａｎｄ Ｃｏｍｐａｎｙ | 感染性微生物の迅速な検出のための方法及び装置 |
| CN104487834A (zh) * | 2011-12-22 | 2015-04-01 | Bd公司 | 用于快速检测传染性微生物的方法和设备 |
| EP2795306A4 (en) * | 2011-12-22 | 2015-08-19 | Becton Dickinson Co | METHOD AND DEVICE FOR FAST DETECTION OF INFECTIOUS MICROORGANISMS |
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| US9970896B2 (en) | 2011-12-22 | 2018-05-15 | Becton, Dickinson And Company | Methods and apparatus for rapid detection of infectious microorganisms |
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