JP2003068734A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 例えば０．１３μｍ世代以下のデザインルー
ルであっても、隣接する配線層間の埋め込み性に優れた
層間絶縁層を有する半導体装置、およびその製造方法を
提供する。 【解決手段】 半導体装置１００は、基体１０上に所定
のパターンで配置された配線層１２と、基体１０上に所
定のパターンで配置された応力緩和層２２と、配線層１
２および応力緩和層２２を覆い、かつ、流動性絶縁体か
ら形成される平坦化絶縁層２６と、を有する。層間絶縁
層２０は、さらに、ベース絶縁層２４およびキャップ絶
縁層２８を有することができる。
ルであっても、隣接する配線層間の埋め込み性に優れた
層間絶縁層を有する半導体装置、およびその製造方法を
提供する。 【解決手段】 半導体装置１００は、基体１０上に所定
のパターンで配置された配線層１２と、基体１０上に所
定のパターンで配置された応力緩和層２２と、配線層１
２および応力緩和層２２を覆い、かつ、流動性絶縁体か
ら形成される平坦化絶縁層２６と、を有する。層間絶縁
層２０は、さらに、ベース絶縁層２４およびキャップ絶
縁層２８を有することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に配線層の間隔が狭い場合でも
配線層間に良好に絶縁層が埋め込まれた層間絶縁層を有
する半導体装置、およびその製造方法に関する。
その製造方法に関し、特に配線層の間隔が狭い場合でも
配線層間に良好に絶縁層が埋め込まれた層間絶縁層を有
する半導体装置、およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】ＬＳＩ
などの半導体装置においては、素子の微細化，高密度化
および多層化にともない、配線層の幅が小さくなり、ま
た配線層の間隔も小さくなっている。たとえば、０．１
３μｍ世代のデザインルールでは、一例を挙げると、金
属配線層の最小ライン幅は０．２０μｍであり、最小間
隔は０．２２μｍである。このような狭いスペースの配
線層の間では、ＣＶＤ法を用いた酸化シリコンで埋め込
みを行っても配線層の間隔が狭いため、埋め込んだ酸化
シリコン層にボイドが発生し、埋め込み不良を生じる。
などの半導体装置においては、素子の微細化，高密度化
および多層化にともない、配線層の幅が小さくなり、ま
た配線層の間隔も小さくなっている。たとえば、０．１
３μｍ世代のデザインルールでは、一例を挙げると、金
属配線層の最小ライン幅は０．２０μｍであり、最小間
隔は０．２２μｍである。このような狭いスペースの配
線層の間では、ＣＶＤ法を用いた酸化シリコンで埋め込
みを行っても配線層の間隔が狭いため、埋め込んだ酸化
シリコン層にボイドが発生し、埋め込み不良を生じる。
【０００３】ＳＯＧ（Spin On Glass）といわれる塗布
酸化シリコンは、有機溶媒中に溶解した絶縁膜材料をウ
エハ上に回転塗布し、その後の熱処理により硬化され
る。このようなＳＯＧは、流動性が高いために埋め込み
性に優れている。しかし、ＳＯＧは、キュアと呼ばれる
熱硬化のための熱処理を行うと、有機溶媒が蒸発する際
にＳＯＧ層の収縮が生じる。
酸化シリコンは、有機溶媒中に溶解した絶縁膜材料をウ
エハ上に回転塗布し、その後の熱処理により硬化され
る。このようなＳＯＧは、流動性が高いために埋め込み
性に優れている。しかし、ＳＯＧは、キュアと呼ばれる
熱硬化のための熱処理を行うと、有機溶媒が蒸発する際
にＳＯＧ層の収縮が生じる。
【０００４】本願発明者によれば、例えば０．１３μｍ
世代のデザインルールの配線層間に、層間絶縁層として
ＳＯＧ層を用いると、ＳＯＧ層の収縮によって配線層に
厚さ方向の圧縮力が作用し、特にアルミニウムなどの金
属配線層に変形を生じやすいことが確認されている。配
線層が変形すると、配線信頼性やマイグレーション耐性
が低下することがある。そして、配線層の変形は、特に
孤立したパターンの配線層に顕著に生じやすい。
世代のデザインルールの配線層間に、層間絶縁層として
ＳＯＧ層を用いると、ＳＯＧ層の収縮によって配線層に
厚さ方向の圧縮力が作用し、特にアルミニウムなどの金
属配線層に変形を生じやすいことが確認されている。配
線層が変形すると、配線信頼性やマイグレーション耐性
が低下することがある。そして、配線層の変形は、特に
孤立したパターンの配線層に顕著に生じやすい。
【０００５】本発明の目的は、例えば０．１３μｍ世代
以下のデザインルールであっても、隣接する配線層間の
埋め込み性に優れた層間絶縁層を有する半導体装置、お
よびその製造方法を提供することである。
以下のデザインルールであっても、隣接する配線層間の
埋め込み性に優れた層間絶縁層を有する半導体装置、お
よびその製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明にかかる半導体装
置は、基体上に所定のパターンで配置された配線層と、
前記基体上に所定のパターンで配置され、前記配線層と
同じ材質を有する応力緩和層と、前記配線層および前記
応力緩和層を覆い、かつ、流動性絶縁体から形成される
平坦化絶縁層を少なくとも有する層間絶縁層と、を含
む。
置は、基体上に所定のパターンで配置された配線層と、
前記基体上に所定のパターンで配置され、前記配線層と
同じ材質を有する応力緩和層と、前記配線層および前記
応力緩和層を覆い、かつ、流動性絶縁体から形成される
平坦化絶縁層を少なくとも有する層間絶縁層と、を含
む。
【０００７】本発明の半導体装置は、配線層の相互間に
所定のパターンの応力緩和層を有することにより、配線
層の相互間を埋める平坦化絶縁層によって配線層に圧縮
力が作用するとしても、この圧縮力が応力緩和層によっ
て吸収される。その結果、配線層に作用する圧縮力を相
対的に小さくすることができ、圧縮力による配線層の変
形を防止できる。すなわち、前記応力緩和層は、主とし
て、前記平坦化絶縁層による前記配線層への圧縮力を緩
和できるように配置されればよい。本発明は、圧縮力に
よって変形しやすい金属配線層が形成された層に好まし
く適用される。
所定のパターンの応力緩和層を有することにより、配線
層の相互間を埋める平坦化絶縁層によって配線層に圧縮
力が作用するとしても、この圧縮力が応力緩和層によっ
て吸収される。その結果、配線層に作用する圧縮力を相
対的に小さくすることができ、圧縮力による配線層の変
形を防止できる。すなわち、前記応力緩和層は、主とし
て、前記平坦化絶縁層による前記配線層への圧縮力を緩
和できるように配置されればよい。本発明は、圧縮力に
よって変形しやすい金属配線層が形成された層に好まし
く適用される。
【０００８】前記平坦化絶縁層は、塗布法あるいは流動
性ＣＶＤ法によって形成された、酸化シリコン層あるい
はそれ以外の低誘電率絶縁層で構成できる。ここで、
「低誘電率絶縁層」とは、比誘電率が典型的には３．０
以下の値を有する層をいう。
性ＣＶＤ法によって形成された、酸化シリコン層あるい
はそれ以外の低誘電率絶縁層で構成できる。ここで、
「低誘電率絶縁層」とは、比誘電率が典型的には３．０
以下の値を有する層をいう。
【０００９】前記応力緩和層は、前記平坦化絶縁層より
緻密で機械的強度が大きいことが望ましく、例えば前記
配線層と同一の工程で形成された導電層で構成できる。
また、前記応力緩和層は、少なくとも疎パターン領域に
配置されることができる。疎パターン領域では、密パタ
ーン領域に比べて、配線層が平坦化絶縁層の圧縮力の影
響を受けやすいことから、応力緩和層を設ける必要性が
高い。ここで、「密パターン領域」とは、例えば使用デ
ザインルールにおける配線層の最小間隔で配置された、
配線密度の大きい領域をいう。「疎パターン領域」と
は、例えば、配線層が孤立して存在する領域あるいは配
線密度が前記密パターン領域より小さい領域をいう。ま
た、本発明における「デザインルール」とは、ＩＴＲＳ
（International Technology Roadmap for Semicon
ductor）２０００で明記された各種デザインルールを意
味する。
緻密で機械的強度が大きいことが望ましく、例えば前記
配線層と同一の工程で形成された導電層で構成できる。
また、前記応力緩和層は、少なくとも疎パターン領域に
配置されることができる。疎パターン領域では、密パタ
ーン領域に比べて、配線層が平坦化絶縁層の圧縮力の影
響を受けやすいことから、応力緩和層を設ける必要性が
高い。ここで、「密パターン領域」とは、例えば使用デ
ザインルールにおける配線層の最小間隔で配置された、
配線密度の大きい領域をいう。「疎パターン領域」と
は、例えば、配線層が孤立して存在する領域あるいは配
線密度が前記密パターン領域より小さい領域をいう。ま
た、本発明における「デザインルール」とは、ＩＴＲＳ
（International Technology Roadmap for Semicon
ductor）２０００で明記された各種デザインルールを意
味する。
【００１０】前記応力緩和層は、使用デザインルールに
おいて、該応力緩和層が形成される配線層の最小ライン
幅および最小間隔を有することができる。また、前記応
力緩和層は、化学的機械研磨（ＣＭＰ）におけるディッ
シングの発生を防止するために設けられる、いわゆるダ
ミーパターンと異なるパターンを有することができる。
おいて、該応力緩和層が形成される配線層の最小ライン
幅および最小間隔を有することができる。また、前記応
力緩和層は、化学的機械研磨（ＣＭＰ）におけるディッ
シングの発生を防止するために設けられる、いわゆるダ
ミーパターンと異なるパターンを有することができる。
【００１１】前記層間絶縁層は、さらに、前記配線層お
よび前記応力緩和層の上に形成されたベース絶縁層と、
前記平坦化絶縁層の上に形成されたキャップ絶縁層を有
することができる。
よび前記応力緩和層の上に形成されたベース絶縁層と、
前記平坦化絶縁層の上に形成されたキャップ絶縁層を有
することができる。
【００１２】本発明にかかる半導体装置の製造方法は、
基体上に所定のパターンで配線層および応力緩和層が形
成される工程と、前記配線層および前記応力緩和層を覆
うように、流動性絶縁体から平坦化絶縁層が形成される
工程と、を含む。
基体上に所定のパターンで配線層および応力緩和層が形
成される工程と、前記配線層および前記応力緩和層を覆
うように、流動性絶縁体から平坦化絶縁層が形成される
工程と、を含む。
【００１３】この製造方法では、前記配線層と前記応力
緩和層とは、同じ工程で形成することができる。
緩和層とは、同じ工程で形成することができる。
【００１４】前記平坦化絶縁層が形成される工程は、塗
布法、あるいは流動性ＣＶＤ法によって行うことができ
る。
布法、あるいは流動性ＣＶＤ法によって行うことができ
る。
【００１５】本発明の製造方法は、さらに、前記配線層
および前記応力緩和層の上にベース絶縁層が形成される
工程と、前記平坦化絶縁の上にキャップ絶縁層が形成さ
れる工程と、を有することができる。
および前記応力緩和層の上にベース絶縁層が形成される
工程と、前記平坦化絶縁の上にキャップ絶縁層が形成さ
れる工程と、を有することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態の一例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１７】［デバイス］まず、本実施の形態に係る半
導体装置について説明する。図５は、本実施の形態に係
る半導体装置１００の要部を模式的に示す断面図であ
り、図２は、半導体装置１００の一部の層を模式的に示
す平面図である。
導体装置について説明する。図５は、本実施の形態に係
る半導体装置１００の要部を模式的に示す断面図であ
り、図２は、半導体装置１００の一部の層を模式的に示
す平面図である。
【００１８】半導体装置１００は、基体１０上に形成さ
れた、配線層１２（１２ａ，１２ｂ）と、配線層１２を
覆うように形成された層間絶縁層２０とを有する。ここ
で、「基体」とは、１つの層間絶縁層２０の下の構造体
を示す。たとえば、層間絶縁層２０が第２層目の層間絶
縁層の場合、基体１０は、図示しない、半導体基板と、
この半導体基板上に形成された、素子分離領域，ＭＯＳ
ＦＥＴなどの半導体素子および配線層と、第１層目の層
間絶縁層などから構成される。本発明が適用される層間
絶縁層２０は、どの位置の層間絶縁層であってもよい
が、特に、金属配線層を覆うための層間絶縁層に好まし
く適用することができる。
れた、配線層１２（１２ａ，１２ｂ）と、配線層１２を
覆うように形成された層間絶縁層２０とを有する。ここ
で、「基体」とは、１つの層間絶縁層２０の下の構造体
を示す。たとえば、層間絶縁層２０が第２層目の層間絶
縁層の場合、基体１０は、図示しない、半導体基板と、
この半導体基板上に形成された、素子分離領域，ＭＯＳ
ＦＥＴなどの半導体素子および配線層と、第１層目の層
間絶縁層などから構成される。本発明が適用される層間
絶縁層２０は、どの位置の層間絶縁層であってもよい
が、特に、金属配線層を覆うための層間絶縁層に好まし
く適用することができる。
【００１９】図５および図２に示す例では、密パターン
領域１４ａの配線層１２ａと、疎パターン領域１４ｂの
配線層１２ｂとを示している。配線層１２ａ，１２ｂ
は、たとえば、アルミニウム，アルミニウム合金，銅，
銅合金などを中心とした金属材料で構成することができ
る。
領域１４ａの配線層１２ａと、疎パターン領域１４ｂの
配線層１２ｂとを示している。配線層１２ａ，１２ｂ
は、たとえば、アルミニウム，アルミニウム合金，銅，
銅合金などを中心とした金属材料で構成することができ
る。
【００２０】応力緩和層２２は、基体１０上において、
配線層１２の間に所定のパターンで配置されている。応
力緩和層２２のパターンは、特に限定されず、たとえば
図２に示すように連続的であってもよく、あるいはブロ
ック状の層を不連続に配置したものでもよい。応力緩和
層２２は、応力の緩和機能を考慮すると、図２に示した
ように、少なくとも配線層１２が延びる方向（長さ方
向）に連続していることが好ましい。このように応力緩
和層２２を配置することで、応力を均一に吸収できる。
配線層１２の間に所定のパターンで配置されている。応
力緩和層２２のパターンは、特に限定されず、たとえば
図２に示すように連続的であってもよく、あるいはブロ
ック状の層を不連続に配置したものでもよい。応力緩和
層２２は、応力の緩和機能を考慮すると、図２に示した
ように、少なくとも配線層１２が延びる方向（長さ方
向）に連続していることが好ましい。このように応力緩
和層２２を配置することで、応力を均一に吸収できる。
【００２１】応力緩和層２２は、少なくとも、疎パター
ン領域１４ｂに形成される。ようするに応力緩和層２２
は、配線層１２の相互間に配置されることにより、平坦
化絶縁層２６の圧縮力が配線層１２に与える影響を抑
え、配線層１２の変形などを防止できる程度に配置され
る。また、応力緩和層２２は、使用デザインルールにお
ける配線層の最小間隔および最小ライン幅で形成するこ
とができる。例えば、０．１３μｍ世代のデザインルー
ルでは、一例を挙げると、金属配線層の最小ライン幅は
０．２０μｍであり、最小間隔は０．２２μｍである。
応力緩和層２２をこのようなルールによって形成するこ
とにより、平坦化絶縁層２６の圧縮力が配線層１２に与
える影響を最小限に抑えることができる、微細パターン
の応力緩和層を形成できる。
ン領域１４ｂに形成される。ようするに応力緩和層２２
は、配線層１２の相互間に配置されることにより、平坦
化絶縁層２６の圧縮力が配線層１２に与える影響を抑
え、配線層１２の変形などを防止できる程度に配置され
る。また、応力緩和層２２は、使用デザインルールにお
ける配線層の最小間隔および最小ライン幅で形成するこ
とができる。例えば、０．１３μｍ世代のデザインルー
ルでは、一例を挙げると、金属配線層の最小ライン幅は
０．２０μｍであり、最小間隔は０．２２μｍである。
応力緩和層２２をこのようなルールによって形成するこ
とにより、平坦化絶縁層２６の圧縮力が配線層１２に与
える影響を最小限に抑えることができる、微細パターン
の応力緩和層を形成できる。
【００２２】本発明の応力緩和層は、ＣＭＰでの平坦性
をよくするために形成されるいわゆるダミーパターン
と、以下の点で異なる。すなわち、ダミーパターンは、
基板全面の平坦度を上げたり、ＣＭＰでの基板全面の研
磨均一性を上げるために形成することから、このような
ダミーパターンはウェハの全面に規則性を持って配置さ
れる。これに対し、本発明の応力緩和層は、上述した応
力の緩和機能を達成するために特定の領域に設けること
ができ、ウェハ全面にわたって規則的に配置されなくと
もよい。
をよくするために形成されるいわゆるダミーパターン
と、以下の点で異なる。すなわち、ダミーパターンは、
基板全面の平坦度を上げたり、ＣＭＰでの基板全面の研
磨均一性を上げるために形成することから、このような
ダミーパターンはウェハの全面に規則性を持って配置さ
れる。これに対し、本発明の応力緩和層は、上述した応
力の緩和機能を達成するために特定の領域に設けること
ができ、ウェハ全面にわたって規則的に配置されなくと
もよい。
【００２３】また、本実施の形態では、必要に応じて、
図２に示すように、応力緩和層２２のパターンと異なる
パターンを有する、ＣＭＰのためのダミーパターン３０
を設けてもよい。ダミーパターン３０は、配線層１２お
よび応力緩和層２２と同じ材質であってもよい。この場
合、ダミーパターン３０は、配線層１２および応力緩和
層２２と同じ工程で形成することができる。図示の例で
は、ダミーパターン３０は、応力緩和層２２より大きい
幅を有し、例えば２．０μｍの径を有する矩形のパター
ンで、規則的に配置されている。
図２に示すように、応力緩和層２２のパターンと異なる
パターンを有する、ＣＭＰのためのダミーパターン３０
を設けてもよい。ダミーパターン３０は、配線層１２お
よび応力緩和層２２と同じ材質であってもよい。この場
合、ダミーパターン３０は、配線層１２および応力緩和
層２２と同じ工程で形成することができる。図示の例で
は、ダミーパターン３０は、応力緩和層２２より大きい
幅を有し、例えば２．０μｍの径を有する矩形のパター
ンで、規則的に配置されている。
【００２４】配線層１２および応力緩和層２２を覆う層
間絶縁層２０は、ベース絶縁層２４、平坦化絶縁層２６
およびキャップ絶縁層２８を有する。
間絶縁層２０は、ベース絶縁層２４、平坦化絶縁層２６
およびキャップ絶縁層２８を有する。
【００２５】ベース絶縁層２４は、配線層１２と平坦化
絶縁層２６とが直接接触することを避けるために形成さ
れる層である。後に詳述する平坦化絶縁層２６は、一般
的にポーラスな構造で吸湿性も高いため、配線層と直接
接触した場合には、配線が腐食したり、層自体の強度が
弱いために層間絶縁層にクラックなどが生ずることがあ
る。このような問題を避けるために、ベース絶縁層２４
は、通常、緻密で機械的強度の大きなシリコン酸化層に
よって形成することができる。このようなシリコン酸化
層は、たとえば、ＳｉＨ4−Ｏ2系の常圧ＣＶＤ、ＳｉＨ
4−Ｎ2Ｏ系，ＴＥＯＳ−Ｏ2系のプラズマＣＶＤ、Ｓｉ
Ｈ4−Ｏ2系の高密度プラズマＣＶＤなどのＣＶＤ法によ
って得られる、酸化シリコン層によって形成することが
できる。各ＣＶＤ法に用いられるガス種は、上記のもの
に限定されず、各種のガス種を用いることができる。ま
た、ベース絶縁層２４は、上述した機能を有する程度の
膜厚、たとえば１０〜５０ｎｍを有する。
絶縁層２６とが直接接触することを避けるために形成さ
れる層である。後に詳述する平坦化絶縁層２６は、一般
的にポーラスな構造で吸湿性も高いため、配線層と直接
接触した場合には、配線が腐食したり、層自体の強度が
弱いために層間絶縁層にクラックなどが生ずることがあ
る。このような問題を避けるために、ベース絶縁層２４
は、通常、緻密で機械的強度の大きなシリコン酸化層に
よって形成することができる。このようなシリコン酸化
層は、たとえば、ＳｉＨ4−Ｏ2系の常圧ＣＶＤ、ＳｉＨ
4−Ｎ2Ｏ系，ＴＥＯＳ−Ｏ2系のプラズマＣＶＤ、Ｓｉ
Ｈ4−Ｏ2系の高密度プラズマＣＶＤなどのＣＶＤ法によ
って得られる、酸化シリコン層によって形成することが
できる。各ＣＶＤ法に用いられるガス種は、上記のもの
に限定されず、各種のガス種を用いることができる。ま
た、ベース絶縁層２４は、上述した機能を有する程度の
膜厚、たとえば１０〜５０ｎｍを有する。
【００２６】平坦化絶縁層２６は、段差被覆性が優れた
流動性絶縁体から形成される。このような流動性絶縁体
としては、塗布法によって得られるＳＯＧと、流動性Ｃ
ＶＤによって得られる酸化シリコンとに大別される。平
坦化絶縁層２６の材質は、ＳＯＧあるいは流動性ＣＶＤ
法によって形成された酸化シリコンのいずれであっても
よいが、簡便な設備での成膜が可能であって経済性が高
いことから、ＳＯＧを好ましく用いることができる。
流動性絶縁体から形成される。このような流動性絶縁体
としては、塗布法によって得られるＳＯＧと、流動性Ｃ
ＶＤによって得られる酸化シリコンとに大別される。平
坦化絶縁層２６の材質は、ＳＯＧあるいは流動性ＣＶＤ
法によって形成された酸化シリコンのいずれであっても
よいが、簡便な設備での成膜が可能であって経済性が高
いことから、ＳＯＧを好ましく用いることができる。
【００２７】ＳＯＧあるいは流動性ＣＶＤによる酸化シ
リコンとしては、特に限定されず、一般的に用いられて
いるものを適用することができる。
リコンとしては、特に限定されず、一般的に用いられて
いるものを適用することができる。
【００２８】ＳＯＧは、絶縁膜材料を有機溶媒に溶解し
たものをウエハ上に回転塗布し、塗布後の熱処理工程に
より形成することができる。一般的な熱処理工程は、乾
燥，およびベイクと呼ばれる溶媒を除去するための熱処
理と、キュアと呼ばれる熱硬化を行うための熱処理とか
らなる。ＳＯＧは、無機ＳＯＧと有機ＳＯＧに大別さ
れ、無機ＳＯＧとしては、シリケート系，アルコキシシ
リケート系およびポリシラザン系などが挙げられる。
たものをウエハ上に回転塗布し、塗布後の熱処理工程に
より形成することができる。一般的な熱処理工程は、乾
燥，およびベイクと呼ばれる溶媒を除去するための熱処
理と、キュアと呼ばれる熱硬化を行うための熱処理とか
らなる。ＳＯＧは、無機ＳＯＧと有機ＳＯＧに大別さ
れ、無機ＳＯＧとしては、シリケート系，アルコキシシ
リケート系およびポリシラザン系などが挙げられる。
【００２９】流動性ＣＶＤにおいては、基体上に流動性
を有する反応中間体を堆積させ、その後熱処理などによ
り反応中間体を完全な酸化膜に変化させる。このような
流動性ＣＶＤとしては、以下に示すようないくつかの方
法が知られている。
を有する反応中間体を堆積させ、その後熱処理などによ
り反応中間体を完全な酸化膜に変化させる。このような
流動性ＣＶＤとしては、以下に示すようないくつかの方
法が知られている。
【００３０】（ａ）ＴＥＯＳとＯ3の熱ＣＶＤ（温度；
４００℃程度） （ｂ）Ｓｉ（ＣＨ3）4とＯ2のプラズマ反応（基板温
度；−２０〜−４０℃） （ｃ）ＴＥＯＳとＨ2Ｏのプラズマ反応（基板温度；６
０〜１２０℃） （ｄ）ＳｉＨ4とＯ2のプラズマ反応（基板温度；−８０
℃以下） （ｅ）ＳｉＨ4とＨ2Ｏ2の減圧下での熱処理反応（基板
温度；０℃付近） 流動性絶縁体から形成される平坦化絶縁層２６は、ＳＯ
Ｇにおいては流体の状態で、流動性ＣＶＤにおいては流
動性を有する反応中間体の状態で、それぞれ基体上に層
が形成されることから、非常に優れた段差被覆性を有す
る。その結果、たとえば０．１３μｍ世代以下の使用デ
ザインルールの最小間隔で配置された密パターン領域１
４ａの配線層１２ａ，１２ａの相互間においても、ボイ
ドを発生することなく良好な埋め込み性を有する絶縁層
を形成することができる。また、配線層１２の相互間の
みならず、配線層１２と応力緩和層２２との間、あるい
は応力緩和層２２の相互間においても優れた埋め込み性
を有する絶縁層を形成することができる。
４００℃程度） （ｂ）Ｓｉ（ＣＨ3）4とＯ2のプラズマ反応（基板温
度；−２０〜−４０℃） （ｃ）ＴＥＯＳとＨ2Ｏのプラズマ反応（基板温度；６
０〜１２０℃） （ｄ）ＳｉＨ4とＯ2のプラズマ反応（基板温度；−８０
℃以下） （ｅ）ＳｉＨ4とＨ2Ｏ2の減圧下での熱処理反応（基板
温度；０℃付近） 流動性絶縁体から形成される平坦化絶縁層２６は、ＳＯ
Ｇにおいては流体の状態で、流動性ＣＶＤにおいては流
動性を有する反応中間体の状態で、それぞれ基体上に層
が形成されることから、非常に優れた段差被覆性を有す
る。その結果、たとえば０．１３μｍ世代以下の使用デ
ザインルールの最小間隔で配置された密パターン領域１
４ａの配線層１２ａ，１２ａの相互間においても、ボイ
ドを発生することなく良好な埋め込み性を有する絶縁層
を形成することができる。また、配線層１２の相互間の
みならず、配線層１２と応力緩和層２２との間、あるい
は応力緩和層２２の相互間においても優れた埋め込み性
を有する絶縁層を形成することができる。
【００３１】キャップ絶縁層２８は、ベース絶縁層２４
と同様の理由により平坦化絶縁層２６に接して形成され
る。層間絶縁層２０がＣＭＰにより平坦化される場合に
は、キャップ絶縁層２８は、ＣＭＰによって研磨される
厚みを考慮して成膜される。また、キャップ絶縁層２８
の成膜方法および材質としては、ベース絶縁層２４と同
様のものを用いることができる。
と同様の理由により平坦化絶縁層２６に接して形成され
る。層間絶縁層２０がＣＭＰにより平坦化される場合に
は、キャップ絶縁層２８は、ＣＭＰによって研磨される
厚みを考慮して成膜される。また、キャップ絶縁層２８
の成膜方法および材質としては、ベース絶縁層２４と同
様のものを用いることができる。
【００３２】本発明の半導体装置によれば、以下のよう
な作用効果を有する。
な作用効果を有する。
【００３３】本実施の形態の半導体装置１００は、配線
層１２の相互間、特に、疎パターン領域１４ｂにおい
て、所定のパターンの応力緩和層２２を有する。このこ
とにより、配線層１２の相互間を埋める平坦化絶縁層２
６が圧縮力を有するとしても、この圧縮力が応力緩和層
２２によって吸収される。その結果、配線層１２に作用
する圧縮力を相対的に小さくすることができ、圧縮力に
よる配線層１２の変形を防止できるる。たとえば０．１
３μｍ世代以下のデザインルールであって、配線層の最
小間隔が０．１８〜０．２２μｍである配線層であって
も、本実施の形態によれば平坦化絶縁層２６の圧縮力に
よって配線層がつぶれるなどの変形を生ずることがな
い。
層１２の相互間、特に、疎パターン領域１４ｂにおい
て、所定のパターンの応力緩和層２２を有する。このこ
とにより、配線層１２の相互間を埋める平坦化絶縁層２
６が圧縮力を有するとしても、この圧縮力が応力緩和層
２２によって吸収される。その結果、配線層１２に作用
する圧縮力を相対的に小さくすることができ、圧縮力に
よる配線層１２の変形を防止できるる。たとえば０．１
３μｍ世代以下のデザインルールであって、配線層の最
小間隔が０．１８〜０．２２μｍである配線層であって
も、本実施の形態によれば平坦化絶縁層２６の圧縮力に
よって配線層がつぶれるなどの変形を生ずることがな
い。
【００３４】本実施の形態の半導体装置１００によれ
ば、大きい機械的強度が得にくい平坦化絶縁層２６を用
いていても、ある密度で応力緩和層２２が平坦化絶縁層
２６中に存在し、その収縮力（配線層１２および応力緩
和層２２に対しては圧縮力）を吸収するため、平坦化絶
縁層２６にクラックなどが生じない。
ば、大きい機械的強度が得にくい平坦化絶縁層２６を用
いていても、ある密度で応力緩和層２２が平坦化絶縁層
２６中に存在し、その収縮力（配線層１２および応力緩
和層２２に対しては圧縮力）を吸収するため、平坦化絶
縁層２６にクラックなどが生じない。
【００３５】また、応力緩和層２２は、ＣＭＰにおける
ディッシングと呼ばれる研磨不良を防止するためのダミ
ーパターンとしても機能することができる。
ディッシングと呼ばれる研磨不良を防止するためのダミ
ーパターンとしても機能することができる。
【００３６】［製造方法］つぎに、図５に示す半導体装
置１００を製造するための方法の一例について説明す
る。図１〜図４は、この製造方法の工程を模式的に示す
断面図であり、図２のＡ−Ａ線に沿った部分を示す。
置１００を製造するための方法の一例について説明す
る。図１〜図４は、この製造方法の工程を模式的に示す
断面図であり、図２のＡ−Ａ線に沿った部分を示す。
【００３７】（ａ）図１および図２に示すように、基体
１０上に、金属などからなる導電層を形成した後、一般
的に用いられるリソグラフィおよびエッチングを用いて
導電層をパターニングし、配線層１２および応力緩和層
２２を形成する。また、この工程では、図２に示すよう
に、必要に応じて、ＣＭＰにおけるディッシングを防止
するためのダミーパターン３０を形成することができ
る。図１に示す例では、密パターン領域１４ａでの配線
層１２を「１２ａ」と示し、疎パターン領域１４ｂでの
配線層１２を「１２ｂ」と示す。導電層を構成する金属
については、すでに述べたので、ここでは記載しない。
１０上に、金属などからなる導電層を形成した後、一般
的に用いられるリソグラフィおよびエッチングを用いて
導電層をパターニングし、配線層１２および応力緩和層
２２を形成する。また、この工程では、図２に示すよう
に、必要に応じて、ＣＭＰにおけるディッシングを防止
するためのダミーパターン３０を形成することができ
る。図１に示す例では、密パターン領域１４ａでの配線
層１２を「１２ａ」と示し、疎パターン領域１４ｂでの
配線層１２を「１２ｂ」と示す。導電層を構成する金属
については、すでに述べたので、ここでは記載しない。
【００３８】（ｂ）ついで、図３に示すように、配線層
１２（１２ａ，１２ｂ）および応力緩和層２２が形成さ
れた基体１０上に、ベース絶縁層２４を既に述べたＣＶ
Ｄ法によって全面的に形成する。
１２（１２ａ，１２ｂ）および応力緩和層２２が形成さ
れた基体１０上に、ベース絶縁層２４を既に述べたＣＶ
Ｄ法によって全面的に形成する。
【００３９】（ｃ）ついで、図４に示すように、ベース
絶縁層２４上に、流動性絶縁体からなる平坦化絶縁層２
６を形成する。平坦化絶縁層２６は、少なくともベース
絶縁層２４を覆い、かつ、配線層１２の相互間、配線層
１２と応力緩和層２２との間、ならびに応力緩和層２２
の相互間を絶縁層によって充填するように形成される。
絶縁層２４上に、流動性絶縁体からなる平坦化絶縁層２
６を形成する。平坦化絶縁層２６は、少なくともベース
絶縁層２４を覆い、かつ、配線層１２の相互間、配線層
１２と応力緩和層２２との間、ならびに応力緩和層２２
の相互間を絶縁層によって充填するように形成される。
【００４０】（ｄ）ついで、図５に示すように、平坦化
絶縁層２６上に、キャップ絶縁層２８を全面的に形成す
る。このキャップ絶縁層２８は、平坦化絶縁層２６の表
面の凹凸を十分に埋め、さらに必要に応じて用いられる
ＣＭＰによって研磨される厚さを有する。図５に示す例
では、キャップ絶縁層２８は、ＣＭＰによってその上面
が平坦化された状態を示す。
絶縁層２６上に、キャップ絶縁層２８を全面的に形成す
る。このキャップ絶縁層２８は、平坦化絶縁層２６の表
面の凹凸を十分に埋め、さらに必要に応じて用いられる
ＣＭＰによって研磨される厚さを有する。図５に示す例
では、キャップ絶縁層２８は、ＣＭＰによってその上面
が平坦化された状態を示す。
【００４１】上記工程（ｂ），（ｃ），（ｄ）で形成さ
れた、ベース絶縁層２４，平坦化絶縁層２６およびキャ
ップ絶縁層２８によって層間絶縁層２０が構成される。
れた、ベース絶縁層２４，平坦化絶縁層２６およびキャ
ップ絶縁層２８によって層間絶縁層２０が構成される。
【００４２】以上、本発明の一実施の形態について述べ
たが、本発明はこれに限定されず、発明の要旨の範囲内
で各種の態様を取りうる。例えば、本発明は、例えば、
塗布法あるいは流動性ＣＶＤ法を用いて形成される低誘
電率絶縁層を層間絶縁層として用いる場合にも適用でき
る。
たが、本発明はこれに限定されず、発明の要旨の範囲内
で各種の態様を取りうる。例えば、本発明は、例えば、
塗布法あるいは流動性ＣＶＤ法を用いて形成される低誘
電率絶縁層を層間絶縁層として用いる場合にも適用でき
る。
【図１】本発明の実施の形態にかかる半導体装置の製造
方法の一工程を模式的に示す断面図である。
方法の一工程を模式的に示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造
方法の一工程を模式的に示す平面図である。
方法の一工程を模式的に示す平面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造
方法の一工程を模式的に示す断面図である。
方法の一工程を模式的に示す断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造
方法の一工程を模式的に示す断面図である。
方法の一工程を模式的に示す断面図である。
【図５】本発明の実施の形態にかかる半導体装置を模式
的に示す断面図である。
的に示す断面図である。
１０ 基体
１２，１２ａ，１２ｂ 配線層
１４ａ 密パターン領域
１４ｂ 疎パターン領域
２０ 層間絶縁層
２２ 応力緩和層
２４ ベース絶縁層
２６ 平坦化絶縁層
２８ キャップ絶縁層
３０ ダミーパターン
１００ 半導体装置
Claims (10)
- 【請求項１】 基体上に所定のパターンで配置された配
線層と、 前記基体上に所定のパターンで配置され、前記配線層と
同じ材質を有する応力緩和層と、 前記配線層および前記応力緩和層を覆い、かつ、流動性
絶縁体から形成される平坦化絶縁層を少なくとも有する
層間絶縁層と、を含む半導体装置。 - 【請求項２】 請求項１において、 前記平坦化絶縁層は、塗布法によって形成された、酸化
シリコン層あるいはそれ以外の低誘電率絶縁層である、
半導体装置。 - 【請求項３】 請求項１において、 前記平坦化絶縁層は、流動性ＣＶＤ法によって形成され
た、酸化シリコン層あるいはそれ以外の低誘電率絶縁層
である、半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記応力緩和層は、少なくとも疎パターン領域に配置さ
れる、半導体装置。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記応力緩和層は、使用デザインルールにおける配線層
の最小ライン幅および最小間隔を有する、半導体装置。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 前記層間絶縁層は、さらに、前記配線層および前記応力
緩和層の上に形成されたベース絶縁層と、前記平坦化絶
縁層の上に形成されたキャップ絶縁層を有する、半導体
装置。 - 【請求項７】 基体上に所定のパターンで配線層および
応力緩和層が形成される工程と、 前記配線層および前記応力緩和層を覆うように、流動性
絶縁体から平坦化絶縁層が形成される工程と、を含む半
導体装置の製造方法。 - 【請求項８】 請求項７において、 前記平坦化絶縁層が形成される工程は、塗布法によって
行われる、半導体装置の製造方法。 - 【請求項９】 請求項７において、 前記平坦化絶縁層が形成される工程は、流動性ＣＶＤ法
によって行われる、半導体装置の製造方法。 - 【請求項１０】 請求項７ないし９のいずれかにおい
て、 さらに、前記配線層および前記応力緩和層の上にベース
絶縁層が形成される工程と、前記平坦化絶縁層の上にキ
ャップ絶縁層が形成される工程と、を有する、半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252729A JP2003068734A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置およびその製造方法 |
| US10/226,654 US20030052411A1 (en) | 2001-08-23 | 2002-08-23 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001252729A JP2003068734A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003068734A true JP2003068734A (ja) | 2003-03-07 |
Family
ID=19081156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001252729A Pending JP2003068734A (ja) | 2001-08-23 | 2001-08-23 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030052411A1 (ja) |
| JP (1) | JP2003068734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081241A (ja) * | 2005-09-15 | 2007-03-29 | Sharp Corp | アライメントマークの形成方法 |
| JP2009111333A (ja) * | 2007-10-12 | 2009-05-21 | Panasonic Corp | 半導体装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
| EP0457449A1 (en) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Semiconductor device having via hole and method of producing the same |
| US5597668A (en) * | 1995-07-19 | 1997-01-28 | Vlsi Technology, Inc. | Patterned filled photo mask generation for integrated circuit manufacturing |
| US5798298A (en) * | 1996-02-09 | 1998-08-25 | United Microelectronics Corporation | Method of automatically generating dummy metals for multilevel interconnection |
| US5902752A (en) * | 1996-05-16 | 1999-05-11 | United Microelectronics Corporation | Active layer mask with dummy pattern |
| US5885856A (en) * | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| US5790417A (en) * | 1996-09-25 | 1998-08-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of automatic dummy layout generation |
| JP3428556B2 (ja) * | 2000-03-15 | 2003-07-22 | セイコーエプソン株式会社 | マスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
| JP3539337B2 (ja) * | 2000-03-17 | 2004-07-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法ならびにマスクデータの生成方法、マスクおよびコンピュータ読み取り可能な記録媒体 |
-
2001
- 2001-08-23 JP JP2001252729A patent/JP2003068734A/ja active Pending
-
2002
- 2002-08-23 US US10/226,654 patent/US20030052411A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081241A (ja) * | 2005-09-15 | 2007-03-29 | Sharp Corp | アライメントマークの形成方法 |
| JP4630778B2 (ja) * | 2005-09-15 | 2011-02-09 | シャープ株式会社 | アライメントマークの形成方法 |
| JP2009111333A (ja) * | 2007-10-12 | 2009-05-21 | Panasonic Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030052411A1 (en) | 2003-03-20 |
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