JP2003051739A - 起動回路 - Google Patents
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Abstract
(57)【要約】
【課題】 本体回路が何らかの原因で正常動作をしなか
ったり、正常動作後に動作停止をしたときにも、本体回
路を再起動する起動回路を提供する。 【解決手段】 スタンバイ信号が待機レベルのときは本
体回路２０の動作を停止する停止信号を供給し、スタン
バイ信号が待機レベルから起動レベルに変化したときは
本体回路２０の回路起動ノード２２に起動信号を供給す
ると共に停止信号の供給を停止する起動信号供給手段１
１と、スタンバイ信号が起動レベルの状態であって、本
体回路２０の電圧モニターノード２１の電圧が所定の値
に達したとき、起動信号供給手段１１に対して起動信号
の供給を停止する起動制御手段１２と、スタンバイ信号
が起動レベルの状態であって、本体回路２０の電圧モニ
ターノード２１の電圧が異常値に変動したときに、本体
回路２０の回路起動ノード２２に再起動信号を供給する
ための再起動信号生成手段１３を設けた起動回路。
ったり、正常動作後に動作停止をしたときにも、本体回
路を再起動する起動回路を提供する。 【解決手段】 スタンバイ信号が待機レベルのときは本
体回路２０の動作を停止する停止信号を供給し、スタン
バイ信号が待機レベルから起動レベルに変化したときは
本体回路２０の回路起動ノード２２に起動信号を供給す
ると共に停止信号の供給を停止する起動信号供給手段１
１と、スタンバイ信号が起動レベルの状態であって、本
体回路２０の電圧モニターノード２１の電圧が所定の値
に達したとき、起動信号供給手段１１に対して起動信号
の供給を停止する起動制御手段１２と、スタンバイ信号
が起動レベルの状態であって、本体回路２０の電圧モニ
ターノード２１の電圧が異常値に変動したときに、本体
回路２０の回路起動ノード２２に再起動信号を供給する
ための再起動信号生成手段１３を設けた起動回路。
Description
【０００１】
【発明の属する技術分野】本発明は、本体回路、例えば
バンドギャップ基準電圧回路に組み込み、本体回路起動
時および異常動作時に動作することにより、本体回路を
確実に起動および再起動させる起動回路に関する。
バンドギャップ基準電圧回路に組み込み、本体回路起動
時および異常動作時に動作することにより、本体回路を
確実に起動および再起動させる起動回路に関する。
【０００２】
【従来の技術】従来、演算増幅器（Operational Amplif
ier、以下「オペアンプ」と略称する）の帰還を利用し
たバンドギャップ基準電圧回路のように、回路起動時に
オペアンプの帰還ループ内に何らかの信号を与えなけれ
ば正常に動作を開始しない回路においては、回路構成が
簡単で、かつ確実に回路を起動させることができる起動
回路が必要とされている。
ier、以下「オペアンプ」と略称する）の帰還を利用し
たバンドギャップ基準電圧回路のように、回路起動時に
オペアンプの帰還ループ内に何らかの信号を与えなけれ
ば正常に動作を開始しない回路においては、回路構成が
簡単で、かつ確実に回路を起動させることができる起動
回路が必要とされている。
【０００３】図８は従来の起動回路の一例（以下従来例
１という）を示し、図９はこの起動回路で起動される本
体回路の例であるバンドギャップ基準電圧回路の例を示
している。
１という）を示し、図９はこの起動回路で起動される本
体回路の例であるバンドギャップ基準電圧回路の例を示
している。
【０００４】図８に示すように、従来例１の起動回路１
０ｕは、インバータＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲー
トＮＡ１、遅延回路Ｄ１０１およびｐＭＯＳトランジス
タＰＴ２，ＰＴ３により構成されている。インバータＩ
ＮＶ１，ＩＮＶ２および遅延回路Ｄ１０１の入力側は、
ノードＮＤ２に接続されており、インバータＩＮＶ１の
出力側ノードＮＤ５はｐＭＯＳトランジスタＰＴ３のゲ
ートに接続されている。インバータＩＮＶ２の出力側ノ
ードＮＤ４と遅延回路Ｄ１０１の出力側ノードＮＤ７は
それぞれＮＡＮＤゲートＮＡ１の入力側に接続され、Ｎ
ＡＮＤゲートＮＡ１の出力側ノードＮＤ６はｐＭＯＳト
ランジスタＰＴ２のゲートに接続されている。ｐＭＯＳ
トランジスタＰＴ２およびＰＴ３のドレイン側は、それ
ぞれ出力端子ＯＵＴ１および信号端子ＳＮ１として、次
に述べるバンドギャップ基準電圧回路２０ｕの電圧監視
ポイントであるノードｎ２に接続される端子Ｔn2および
トランジスタＴ１０１，Ｔ１０２，Ｔ１０３の共通ゲー
トであるノードｎ３に接続される端子Ｔn3にそれぞれ接
続される。
０ｕは、インバータＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲー
トＮＡ１、遅延回路Ｄ１０１およびｐＭＯＳトランジス
タＰＴ２，ＰＴ３により構成されている。インバータＩ
ＮＶ１，ＩＮＶ２および遅延回路Ｄ１０１の入力側は、
ノードＮＤ２に接続されており、インバータＩＮＶ１の
出力側ノードＮＤ５はｐＭＯＳトランジスタＰＴ３のゲ
ートに接続されている。インバータＩＮＶ２の出力側ノ
ードＮＤ４と遅延回路Ｄ１０１の出力側ノードＮＤ７は
それぞれＮＡＮＤゲートＮＡ１の入力側に接続され、Ｎ
ＡＮＤゲートＮＡ１の出力側ノードＮＤ６はｐＭＯＳト
ランジスタＰＴ２のゲートに接続されている。ｐＭＯＳ
トランジスタＰＴ２およびＰＴ３のドレイン側は、それ
ぞれ出力端子ＯＵＴ１および信号端子ＳＮ１として、次
に述べるバンドギャップ基準電圧回路２０ｕの電圧監視
ポイントであるノードｎ２に接続される端子Ｔn2および
トランジスタＴ１０１，Ｔ１０２，Ｔ１０３の共通ゲー
トであるノードｎ３に接続される端子Ｔn3にそれぞれ接
続される。
【０００５】バンドギャップ基準電圧回路２０ｕは、図
９に示すように、オペアンプＯＰＡ１、ｐＭＯＳトラン
ジスタＴ１０１，Ｔ１０２，Ｔ１０３およびダイオード
接続されているｎｐｎトランジスタＢ１０１，Ｂ１０
２，Ｂ１０３により構成されている。トランジスタＴ１
０１、抵抗素子Ｒ１０１およびダイオード接続されてい
るトランジスタＢ１０１は電源電圧ＶCCの供給線と基準
電位、例えば、接地電位ＧＮＤの供給線との間に直列接
続され、トランジスタＴ１０２とダイオード接続されて
いるトランジスタＢ１０２は電源電圧ＶCCの供給線と接
地電位ＧＮＤ間に直列接続され、トランジスタＴ１０
３、抵抗素子Ｒ１０２およびダイオード接続されている
トランジスタＢ１０３は電源電圧ＶCCの供給線と接地電
位ＧＮＤ間に直列接続されている。トランジスタＴ１０
１，Ｔ１０２，Ｔ１０３はゲート同士がともにオペアン
プＯＰＡ１の出力端子ｎ３に接続されている。
９に示すように、オペアンプＯＰＡ１、ｐＭＯＳトラン
ジスタＴ１０１，Ｔ１０２，Ｔ１０３およびダイオード
接続されているｎｐｎトランジスタＢ１０１，Ｂ１０
２，Ｂ１０３により構成されている。トランジスタＴ１
０１、抵抗素子Ｒ１０１およびダイオード接続されてい
るトランジスタＢ１０１は電源電圧ＶCCの供給線と基準
電位、例えば、接地電位ＧＮＤの供給線との間に直列接
続され、トランジスタＴ１０２とダイオード接続されて
いるトランジスタＢ１０２は電源電圧ＶCCの供給線と接
地電位ＧＮＤ間に直列接続され、トランジスタＴ１０
３、抵抗素子Ｒ１０２およびダイオード接続されている
トランジスタＢ１０３は電源電圧ＶCCの供給線と接地電
位ＧＮＤ間に直列接続されている。トランジスタＴ１０
１，Ｔ１０２，Ｔ１０３はゲート同士がともにオペアン
プＯＰＡ１の出力端子ｎ３に接続されている。
【０００６】オペアンプＯＰＡ１の非反転入力端子
（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１と
の接続中点からなるノードｎ１に接続され、その反転入
力端子（−）は、トランジスタＴ１０２とトランジスタ
Ｂ１０２との接続中点からなるノードｎ２に接続されて
いる。一方、オペアンプＯＰＡ１の出力信号は、トラン
ジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートにそ
れぞれ印加されている。このためオペアンプＯＰＡ１に
より帰還ループが形成され、当該帰還ループにより、正
常動作時に、ノードｎ１とｎ２の電圧が等しくなるよう
に、トランジスタＴ１０１，Ｔ１０２およびＴ１０３の
電流Ｉ１，Ｉ２およびＩ３が制御される。その結果、出
力端子Ｔoutから電源電圧ＶCCおよび温度依存性のない
安定した電圧Ｖoutが出力される。
（＋）は、トランジスタＴ１０１と抵抗素子Ｒ１０１と
の接続中点からなるノードｎ１に接続され、その反転入
力端子（−）は、トランジスタＴ１０２とトランジスタ
Ｂ１０２との接続中点からなるノードｎ２に接続されて
いる。一方、オペアンプＯＰＡ１の出力信号は、トラン
ジスタＴ１０１，Ｔ１０２およびＴ１０３のゲートにそ
れぞれ印加されている。このためオペアンプＯＰＡ１に
より帰還ループが形成され、当該帰還ループにより、正
常動作時に、ノードｎ１とｎ２の電圧が等しくなるよう
に、トランジスタＴ１０１，Ｔ１０２およびＴ１０３の
電流Ｉ１，Ｉ２およびＩ３が制御される。その結果、出
力端子Ｔoutから電源電圧ＶCCおよび温度依存性のない
安定した電圧Ｖoutが出力される。
【０００７】以上は、バンドギャップ基準電圧回路２０
ｕが正常動作をする場合の動作を説明したものである
が、起動回路１０ｕがない単独のバンドギャップ基準電
圧回路２０ｕでは、起動時の電圧上昇のばらつきによ
り、ノードｎ１の電圧Ｖn1がノードｎ２の電圧Ｖn2より
高くなる場合、即ち、Ｖn1＞Ｖn2となる場合がある。そ
のような場合、オペアンプＯＰＡ１は、非反転入力端子
（＋）に入力された信号電圧がその反転入力端子（−）
に印加される信号電圧より高いので、ハイレベルの信号
を出力し続けて、トランジスタＴ１０１，Ｔ１０２およ
びＴ１０３がオフのままとなる。このような状態では、
バンドギャップ基準電圧回路２０ｕは正常に動作できな
い。
ｕが正常動作をする場合の動作を説明したものである
が、起動回路１０ｕがない単独のバンドギャップ基準電
圧回路２０ｕでは、起動時の電圧上昇のばらつきによ
り、ノードｎ１の電圧Ｖn1がノードｎ２の電圧Ｖn2より
高くなる場合、即ち、Ｖn1＞Ｖn2となる場合がある。そ
のような場合、オペアンプＯＰＡ１は、非反転入力端子
（＋）に入力された信号電圧がその反転入力端子（−）
に印加される信号電圧より高いので、ハイレベルの信号
を出力し続けて、トランジスタＴ１０１，Ｔ１０２およ
びＴ１０３がオフのままとなる。このような状態では、
バンドギャップ基準電圧回路２０ｕは正常に動作できな
い。
【０００８】そこで起動回路１０ｕにより、起動時にノ
ードｎ２の電圧Ｖn2をノードｎ１の電圧Ｖn1よりも強制
的に高くして、バンドギャップ基準電圧回路２０ｕが正
常動作状態となるようにし、その間はトランジスタＴ１
０１，Ｔ１０２およびＴ１０３がオフになるようにす
る。バンドギャップ基準電圧回路２０ｕが正常動作状態
となれば、トランジスタＴ１０１，Ｔ１０２およびＴ１
０３のオフ状態を解除する。
ードｎ２の電圧Ｖn2をノードｎ１の電圧Ｖn1よりも強制
的に高くして、バンドギャップ基準電圧回路２０ｕが正
常動作状態となるようにし、その間はトランジスタＴ１
０１，Ｔ１０２およびＴ１０３がオフになるようにす
る。バンドギャップ基準電圧回路２０ｕが正常動作状態
となれば、トランジスタＴ１０１，Ｔ１０２およびＴ１
０３のオフ状態を解除する。
【０００９】図８に示した従来の起動回路１０ｕでは、
起動回路１０ｕの入力端子ＩＮ１にスタンバイ（動作停
止）状態でハイレベル、電圧供給状態でローレベルにな
るスタンバイ信号ＳＴＢが入力される。スタンバイ信号
ＳＴＢがハイレベルであるときは、インバータＩＮＶ２
の出力端子ＮＤ４はローレベルとなり、遅延回路Ｄ１０
１の出力端子ＮＤ７は定常状態ではハイレベルである。
したがって、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ
６の電圧はハイレベルとなる。そうすると、ｐＭＯＳト
ランジスタＰＴ２がオフになり、ｐＭＯＳトランジスタ
ＰＴ２のドレイン−ソース間はハイインピーダンスとな
る。同時に、スタンバイ信号ＳＴＢがハイレベルである
ので、インバータＩＮＶ１の出力側のノードＮＤ５はロ
ーレベル、ｐＭＯＳトランジスタＰＴ３はオン状態とな
るため、信号端子ＳＮ１がハイレベルとなり、バンドギ
ャップ基準電圧回路２０ｕのトランジスタＴ１０１，Ｔ
１０２およびＴ１０３はオフ状態となって、出力トラン
ジスタＴ１０３のソース側に電流は流れず、出力端子Ｔ
OUTには定電圧出力は出ない。
起動回路１０ｕの入力端子ＩＮ１にスタンバイ（動作停
止）状態でハイレベル、電圧供給状態でローレベルにな
るスタンバイ信号ＳＴＢが入力される。スタンバイ信号
ＳＴＢがハイレベルであるときは、インバータＩＮＶ２
の出力端子ＮＤ４はローレベルとなり、遅延回路Ｄ１０
１の出力端子ＮＤ７は定常状態ではハイレベルである。
したがって、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ
６の電圧はハイレベルとなる。そうすると、ｐＭＯＳト
ランジスタＰＴ２がオフになり、ｐＭＯＳトランジスタ
ＰＴ２のドレイン−ソース間はハイインピーダンスとな
る。同時に、スタンバイ信号ＳＴＢがハイレベルである
ので、インバータＩＮＶ１の出力側のノードＮＤ５はロ
ーレベル、ｐＭＯＳトランジスタＰＴ３はオン状態とな
るため、信号端子ＳＮ１がハイレベルとなり、バンドギ
ャップ基準電圧回路２０ｕのトランジスタＴ１０１，Ｔ
１０２およびＴ１０３はオフ状態となって、出力トラン
ジスタＴ１０３のソース側に電流は流れず、出力端子Ｔ
OUTには定電圧出力は出ない。
【００１０】入力端子ＩＮ１に入力される信号の電圧が
ハイレベルからローレベルに転じると、インバータＩＮ
Ｖ１の出力側ノードＮＤ５がハイレベルとなり、ｐＭＯ
ＳトランジスタＰＴ３がオフとなるため、バンドギャッ
プ基準電圧回路２０ｕのノードｎ３の電位はオペアンプ
ＯＰＡ１の出力電圧となる。一方、インバータＩＮＶ２
の出力側ノードＮＤ４はハイレベルとなり、遅延回路Ｄ
１０１の出力側ノードＮＤ７は遅延時間Δｔdの間はハ
イレベルとなる。したがってＮＡＮＤゲートＮＡ１の出
力側ノードＮＤ６の電位はローレベルとなる。そうする
と、ｐＭＯＳトランジスタＰＴ２はオンになり、ＯＵＴ
１端子がハイレベルになる。これにより、ノードｎ２の
電位が強制的にＶCCのレベル近くまで引き上げられる。
オペアンプＯＰＡ１の反転入力端子（−）に印加される
電圧がハイレベルになるため、オペアンプＯＡ１の出力
側のノードｎ３がローレベルになり、３つのトランジス
タＴ１０１，Ｔ１０２，Ｔ１０３は作動状態となる。遅
延時間Δｔdの後、遅延回路Ｄ１０１の出力はローレベ
ルとなるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮ
Ｄ６はハイレベルとなり、ｐＭＯＳトランジスタＰＴ２
はオフになって、バンドギャップ基準電圧回路２０ｕと
は切り離され、バンドギャップ基準電圧回路２０ｕが単
独で動作開始する。
ハイレベルからローレベルに転じると、インバータＩＮ
Ｖ１の出力側ノードＮＤ５がハイレベルとなり、ｐＭＯ
ＳトランジスタＰＴ３がオフとなるため、バンドギャッ
プ基準電圧回路２０ｕのノードｎ３の電位はオペアンプ
ＯＰＡ１の出力電圧となる。一方、インバータＩＮＶ２
の出力側ノードＮＤ４はハイレベルとなり、遅延回路Ｄ
１０１の出力側ノードＮＤ７は遅延時間Δｔdの間はハ
イレベルとなる。したがってＮＡＮＤゲートＮＡ１の出
力側ノードＮＤ６の電位はローレベルとなる。そうする
と、ｐＭＯＳトランジスタＰＴ２はオンになり、ＯＵＴ
１端子がハイレベルになる。これにより、ノードｎ２の
電位が強制的にＶCCのレベル近くまで引き上げられる。
オペアンプＯＰＡ１の反転入力端子（−）に印加される
電圧がハイレベルになるため、オペアンプＯＡ１の出力
側のノードｎ３がローレベルになり、３つのトランジス
タＴ１０１，Ｔ１０２，Ｔ１０３は作動状態となる。遅
延時間Δｔdの後、遅延回路Ｄ１０１の出力はローレベ
ルとなるので、ＮＡＮＤゲートＮＡ１の出力側ノードＮ
Ｄ６はハイレベルとなり、ｐＭＯＳトランジスタＰＴ２
はオフになって、バンドギャップ基準電圧回路２０ｕと
は切り離され、バンドギャップ基準電圧回路２０ｕが単
独で動作開始する。
【００１１】上述した従来のバンドギャップ基準電圧回
路２０ｕは、回路起動後、起動回路１０ｕによりトラン
ジスタＰＴ３をオフさせ、且つある一定時間だけトラン
ジスタＰＴ２をオンさせた後、オフさせるような制御に
より、停止しているときのノードｎ１とｎ２の電圧にか
かわらず、正常に起動可能となる。ここで、トランジス
タＰＴ２がオンのままだと、オペアンプＯＰＡ１からな
る帰還ループが正常に動作できず、オペアンプＯＰＡ１
はトランジスタＴ１０１，Ｔ０１２およびＴ１０３を制
御できないため、遅延回路Ｄ１０１の遅延時間によりト
ランジスタＰＴ２のオン時間を制御する制御信号Ｓ１を
発生する。
路２０ｕは、回路起動後、起動回路１０ｕによりトラン
ジスタＰＴ３をオフさせ、且つある一定時間だけトラン
ジスタＰＴ２をオンさせた後、オフさせるような制御に
より、停止しているときのノードｎ１とｎ２の電圧にか
かわらず、正常に起動可能となる。ここで、トランジス
タＰＴ２がオンのままだと、オペアンプＯＰＡ１からな
る帰還ループが正常に動作できず、オペアンプＯＰＡ１
はトランジスタＴ１０１，Ｔ０１２およびＴ１０３を制
御できないため、遅延回路Ｄ１０１の遅延時間によりト
ランジスタＰＴ２のオン時間を制御する制御信号Ｓ１を
発生する。
【００１２】しかし、この従来の起動回路１０ｕにおい
ては、信号Ｓ１のレベルの切り換えはバンドギャップ基
準電圧回路２０ｕの動作状態を確認してから行われるの
ではなく、遅延時間が経験的に設定されるものであるた
め、かならずしも最適な値に設定されているわけではな
い。この切り換えの時間が長すぎると、バンドギャップ
基準電圧回路２０ｕの立ち上がり時間が必要以上に延び
て、立ち上がり特性が悪化し、また短すぎるとノードｎ
２の電圧Ｖn2が十分高くなる前に起動回路１０ｕが停止
してしまい、バンドギャップ基準電圧回路２０ｕが正常
に起動しない可能性がある。したがって、この起動回路
１０ｕは設計時に細心な注意が必要であり、しかも、製
造時のバラツキ、回路動作条件の変動に影響されやすい
という不利益がある。
ては、信号Ｓ１のレベルの切り換えはバンドギャップ基
準電圧回路２０ｕの動作状態を確認してから行われるの
ではなく、遅延時間が経験的に設定されるものであるた
め、かならずしも最適な値に設定されているわけではな
い。この切り換えの時間が長すぎると、バンドギャップ
基準電圧回路２０ｕの立ち上がり時間が必要以上に延び
て、立ち上がり特性が悪化し、また短すぎるとノードｎ
２の電圧Ｖn2が十分高くなる前に起動回路１０ｕが停止
してしまい、バンドギャップ基準電圧回路２０ｕが正常
に起動しない可能性がある。したがって、この起動回路
１０ｕは設計時に細心な注意が必要であり、しかも、製
造時のバラツキ、回路動作条件の変動に影響されやすい
という不利益がある。
【００１３】このような図８に示した従来例１の起動回
路１０ｕの問題点に対し、本願出願人は、特開２０００
−２６７７４９号公報に開示されているような、遅延時
間によらず、バンドギャップ基準電圧回路が安定したこ
とを確認してからバンドギャップ基準電圧回路と切り離
すようにした起動回路（以下従来例２という）を発明し
た。図１０はその従来例２の構成を示す回路図である。
路１０ｕの問題点に対し、本願出願人は、特開２０００
−２６７７４９号公報に開示されているような、遅延時
間によらず、バンドギャップ基準電圧回路が安定したこ
とを確認してからバンドギャップ基準電圧回路と切り離
すようにした起動回路（以下従来例２という）を発明し
た。図１０はその従来例２の構成を示す回路図である。
【００１４】図示のように、この従来例２の起動回路１
０ｖは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ
３、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶ
１，ＩＮＶ２およびＮＡＮＤゲートＮＡ１により構成さ
れている。
０ｖは、ｐＭＯＳトランジスタＰＴ１，ＰＴ２，ＰＴ
３、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶ
１，ＩＮＶ２およびＮＡＮＤゲートＮＡ１により構成さ
れている。
【００１５】ｐＭＯＳトランジスタＰＴ１とｎＭＯＳト
ランジスタＮＴ１は、電源電圧ＶCCの供給線と接地電位
ＧＮＤ間に直列接続されている。トランジスタＰＴ１の
ゲートは信号端子ＳＮ１に接続され、トランジスタＮＴ
１のゲートは入力端子ＩＮ１に接続されている。トラン
ジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノー
ドＮＤ１に接続されている。インバータＩＮＶ１の入力
端子は入力端子ＩＮ１に接続され、インバータＩＮＶ２
の入力端子はノードＮＤ１に接続されている。ＮＡＮＤ
ゲートＮＡ１の両方の入力端子はそれぞれインバータＩ
ＮＶ１とＩＮＶ２の出力端子に接続されている。トラン
ジスタＰＴ２のゲートはＮＡＮＤゲートＮＡ１の出力端
子に接続され、そのソースは電源電圧ＶCCの供給線に接
続され、ドレインは出力端子ＯＵＴ１に接続されてい
る。トランジスタＰＴ３のゲートはインバータＩＮＶ１
の出力端子に接続され、そのソースは電源電圧ＶCCの供
給線に接続され、ドレインは信号端子ＳＮ１に接続され
ている。出力端子ＯＵＴ１は、従来例１と同様に、本体
回路、例えば図９のバンドギャップ基準電圧回路２０ｕ
において、起動するために一時的に電圧を上げる必要の
ある動作ノードｎ２に接続され、信号端子ＳＮ１は、動
作停止時に電源電圧ＶCCの電圧に固定され、動作開始後
電源電圧ＶCCからｐＭＯＳトランジスタＴ１０１，Ｔ１
０２，Ｔ１０３をオンさせるのに十分な電圧まで低下さ
せる必要のある動作ノードｎ３に接続されている。
ランジスタＮＴ１は、電源電圧ＶCCの供給線と接地電位
ＧＮＤ間に直列接続されている。トランジスタＰＴ１の
ゲートは信号端子ＳＮ１に接続され、トランジスタＮＴ
１のゲートは入力端子ＩＮ１に接続されている。トラン
ジスタＰＴ１とＮＴ１のドレイン同士の接続点は、ノー
ドＮＤ１に接続されている。インバータＩＮＶ１の入力
端子は入力端子ＩＮ１に接続され、インバータＩＮＶ２
の入力端子はノードＮＤ１に接続されている。ＮＡＮＤ
ゲートＮＡ１の両方の入力端子はそれぞれインバータＩ
ＮＶ１とＩＮＶ２の出力端子に接続されている。トラン
ジスタＰＴ２のゲートはＮＡＮＤゲートＮＡ１の出力端
子に接続され、そのソースは電源電圧ＶCCの供給線に接
続され、ドレインは出力端子ＯＵＴ１に接続されてい
る。トランジスタＰＴ３のゲートはインバータＩＮＶ１
の出力端子に接続され、そのソースは電源電圧ＶCCの供
給線に接続され、ドレインは信号端子ＳＮ１に接続され
ている。出力端子ＯＵＴ１は、従来例１と同様に、本体
回路、例えば図９のバンドギャップ基準電圧回路２０ｕ
において、起動するために一時的に電圧を上げる必要の
ある動作ノードｎ２に接続され、信号端子ＳＮ１は、動
作停止時に電源電圧ＶCCの電圧に固定され、動作開始後
電源電圧ＶCCからｐＭＯＳトランジスタＴ１０１，Ｔ１
０２，Ｔ１０３をオンさせるのに十分な電圧まで低下さ
せる必要のある動作ノードｎ３に接続されている。
【００１６】図１１は、図１０に示す従来例２における
起動回路１０ｖの起動時の動作を示すタイミングチャー
トである。以下、図１１および図１０ならびに本体回路
の例として示した図９のバンドギャップ基準電圧回路２
０ｕを参照しつつ、従来例２の起動回路１０ｖの動作を
説明する。
起動回路１０ｖの起動時の動作を示すタイミングチャー
トである。以下、図１１および図１０ならびに本体回路
の例として示した図９のバンドギャップ基準電圧回路２
０ｕを参照しつつ、従来例２の起動回路１０ｖの動作を
説明する。
【００１７】図１１（ａ）に示すように、起動回路１０
ｖの入力端子ＩＮ１には、スタンバイ時（停止時）にハ
イレベル、時刻ｔ0からの動作開始後にローレベルに切
り替わるスタンバイ信号ＳＴＢが印加される。
ｖの入力端子ＩＮ１には、スタンバイ時（停止時）にハ
イレベル、時刻ｔ0からの動作開始後にローレベルに切
り替わるスタンバイ信号ＳＴＢが印加される。
【００１８】スタンバイ状態においては、入力端子ＩＮ
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。
【００１９】図１１（ａ）に示すように、時刻ｔ0でス
タンバイ信号ＳＴＢがハイレベルからローレベルに切り
換わると、同図（ｂ）に示すように、スタンバイ信号Ｓ
ＴＢの立ち下がりから少し遅れて（時刻ｔ1）、インバ
ータＩＮＶ１の出力側ノードＮＤ５の電位がローレベル
からハイレベルに切り換わる。これに伴い、トランジス
タＰＴ３がオフするが、信号端子ＳＮ１から新たな信号
が入ってこない限り当該信号端子ＳＮ１はハイレベルの
ままに保持される。
タンバイ信号ＳＴＢがハイレベルからローレベルに切り
換わると、同図（ｂ）に示すように、スタンバイ信号Ｓ
ＴＢの立ち下がりから少し遅れて（時刻ｔ1）、インバ
ータＩＮＶ１の出力側ノードＮＤ５の電位がローレベル
からハイレベルに切り換わる。これに伴い、トランジス
タＰＴ３がオフするが、信号端子ＳＮ１から新たな信号
が入ってこない限り当該信号端子ＳＮ１はハイレベルの
ままに保持される。
【００２０】前記のように、スタンバイ信号ＳＴＢがロ
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なり、ノードＮＤ１はハイインピーダンス状態となる。
したがって、図１１（ｃ）に示すように、ノードＮＤ１
の電圧は変化せず、ローレベルに保持されたままとな
る。
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なり、ノードＮＤ１はハイインピーダンス状態となる。
したがって、図１１（ｃ）に示すように、ノードＮＤ１
の電圧は変化せず、ローレベルに保持されたままとな
る。
【００２１】このとき、ＮＡＮＤゲートＮＡ１の両方の
入力端子がともにハイレベルにあるので、図１１（ｅ）
に示すように、ＮＡＮＤゲートＮＡ１の出力側ノードＮ
Ｄ５がローレベルに保持される。これに応じてトランジ
スタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩST
が供給される。出力端子ＯＵＴ１から供給された電流Ｉ
STに応じて、例えば、図９に示すバンドギャップ基準電
圧回路２０ｕが動作し始める。図１１（ｇ）は、ノード
ｎ１とｎ２の電圧Ｖn1，Ｖn2に応じてオペアンプＯＰＡ
１の出力電圧、即ち、ノードｎ３の電圧を示している。
図示のように、ノードｎ２の電圧Ｖn2の上昇に伴い、図
１１（ｇ）に示すように、ノードｎ３の電圧すなわち信
号端子ＳＮ１の電圧が低下し始める。これに伴い、ｐＭ
ＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減
少し始め、図１１（ｃ）に示すようにノードＮＤ１の電
位が時刻ｔ2の時点から上昇する。
入力端子がともにハイレベルにあるので、図１１（ｅ）
に示すように、ＮＡＮＤゲートＮＡ１の出力側ノードＮ
Ｄ５がローレベルに保持される。これに応じてトランジ
スタＰＴ２がオンし、出力端子ＯＵＴ１に起動電流ＩST
が供給される。出力端子ＯＵＴ１から供給された電流Ｉ
STに応じて、例えば、図９に示すバンドギャップ基準電
圧回路２０ｕが動作し始める。図１１（ｇ）は、ノード
ｎ１とｎ２の電圧Ｖn1，Ｖn2に応じてオペアンプＯＰＡ
１の出力電圧、即ち、ノードｎ３の電圧を示している。
図示のように、ノードｎ２の電圧Ｖn2の上昇に伴い、図
１１（ｇ）に示すように、ノードｎ３の電圧すなわち信
号端子ＳＮ１の電圧が低下し始める。これに伴い、ｐＭ
ＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が減
少し始め、図１１（ｃ）に示すようにノードＮＤ１の電
位が時刻ｔ2の時点から上昇する。
【００２２】ノードＮＤ１の電圧がインバータＩＮＶ２
のロジックしきい値Ｖtを越えると、図１１（ｄ）に示
すようにｔ3の時点でインバータＩＮＶ２の出力端子が
ハイレベルからローレベルに切り換わり、これに少し遅
れたｔ4の時点で、同図（ｅ）に示すように、ＮＡＮＤ
ゲートＮＡ１の出力端子がローレベルからハイレベルに
切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２
がオフになり、同図（ｆ）に示すようにバンドギャップ
基準電圧回路２０ｕのノードｎ２の電圧Ｖn2が降下し、
オペアンプＯＰＡ１の反転入力であるＶn2と非反転入力
であるＶn1の電位が同レベルとなった時点（ｔ5）でオ
ペアンプＯＰＡ１の動作による基準電圧発生の正常動作
に復帰する（同図（ｇ）、（ｈ））。
のロジックしきい値Ｖtを越えると、図１１（ｄ）に示
すようにｔ3の時点でインバータＩＮＶ２の出力端子が
ハイレベルからローレベルに切り換わり、これに少し遅
れたｔ4の時点で、同図（ｅ）に示すように、ＮＡＮＤ
ゲートＮＡ１の出力端子がローレベルからハイレベルに
切り換わる。これにより、ｐＭＯＳトランジスタＰＴ２
がオフになり、同図（ｆ）に示すようにバンドギャップ
基準電圧回路２０ｕのノードｎ２の電圧Ｖn2が降下し、
オペアンプＯＰＡ１の反転入力であるＶn2と非反転入力
であるＶn1の電位が同レベルとなった時点（ｔ5）でオ
ペアンプＯＰＡ１の動作による基準電圧発生の正常動作
に復帰する（同図（ｇ）、（ｈ））。
【００２３】このように、図１０に示す従来例２に係る
起動回路１０ｖによれば、予め設定された遅延時間によ
らず、バンドギャップ基準電圧回路２０ｕの要監視ノー
ドの電圧が所定の値に納まったことを確認してから起動
回路１０ｖの動作を完了するので、確実な起動が行われ
るようになった。
起動回路１０ｖによれば、予め設定された遅延時間によ
らず、バンドギャップ基準電圧回路２０ｕの要監視ノー
ドの電圧が所定の値に納まったことを確認してから起動
回路１０ｖの動作を完了するので、確実な起動が行われ
るようになった。
【００２４】
【発明が解決しようとする課題】ところで、図１０に示
す従来例２では、回路動作停止時にハイレベルで、回路
動作開始時にローレベルとなるスタンバイ信号ＳＴＢを
起動時に起動回路１０ｖに与えることで前記の動作を行
うようにしている。
す従来例２では、回路動作停止時にハイレベルで、回路
動作開始時にローレベルとなるスタンバイ信号ＳＴＢを
起動時に起動回路１０ｖに与えることで前記の動作を行
うようにしている。
【００２５】しかしながら、バンドギャップ基準電圧な
どの本体回路においては、電源投入時に正常動作を開始
しない場合、あるいは本体回路が正常動作時に何らかの
原因で動作を停止する場合もあり得る。
どの本体回路においては、電源投入時に正常動作を開始
しない場合、あるいは本体回路が正常動作時に何らかの
原因で動作を停止する場合もあり得る。
【００２６】図１２は、その状態を示すタイムチャート
である。同図（ａ）は端子ＩＮ１に与えられているスタ
ンバイ信号ＳＴＢを示すもので、起動後はローレベルが
保持されている。したがって、同図（ｂ）に示すよう
に、インバータＩＮＶ１の出力側ノードＮＤ５の電位は
ハイレベルである。また同図（ｃ）に示すように、ｎＭ
ＯＳトランジスタＮＴ１の出力側ノードＮＤ１の電位は
ｎＭＯＳトランジスタＮＴ１がオフでありそのソース−
ドレイン間のインピーダンスが高いのでハイレベルであ
る。したがって、同図（ｄ）に示すようにインバータＩ
ＮＶ２の出力側ノードＮＤ４はローレベルであり、ＮＡ
ＮＤゲートＮＡ１の出力側ノードＮＤ６の電位は同図
（ｅ）に示すようにハイレベルである。この状態では、
ｐＭＯＳトランジスタＰＴ２もＰＴ３もオフであり、図
９に示すバンドギャップ基準電圧回路２０ｕのノードｎ
１，ｎ２，ｎ３の電位は図１２（ｆ），（ｇ）に示すよ
うに正常動作をしており、出力電圧ＶOUTは同図（ｈ）
に示すように所定の一定電圧を出力している。
である。同図（ａ）は端子ＩＮ１に与えられているスタ
ンバイ信号ＳＴＢを示すもので、起動後はローレベルが
保持されている。したがって、同図（ｂ）に示すよう
に、インバータＩＮＶ１の出力側ノードＮＤ５の電位は
ハイレベルである。また同図（ｃ）に示すように、ｎＭ
ＯＳトランジスタＮＴ１の出力側ノードＮＤ１の電位は
ｎＭＯＳトランジスタＮＴ１がオフでありそのソース−
ドレイン間のインピーダンスが高いのでハイレベルであ
る。したがって、同図（ｄ）に示すようにインバータＩ
ＮＶ２の出力側ノードＮＤ４はローレベルであり、ＮＡ
ＮＤゲートＮＡ１の出力側ノードＮＤ６の電位は同図
（ｅ）に示すようにハイレベルである。この状態では、
ｐＭＯＳトランジスタＰＴ２もＰＴ３もオフであり、図
９に示すバンドギャップ基準電圧回路２０ｕのノードｎ
１，ｎ２，ｎ３の電位は図１２（ｆ），（ｇ）に示すよ
うに正常動作をしており、出力電圧ＶOUTは同図（ｈ）
に示すように所定の一定電圧を出力している。
【００２７】この正常動作状態において、時刻ｔ10にお
いて何らかの原因でトランジスタＴ１０１，Ｔ１０２が
異常動作し、図１２（ｆ）に示すようにバンドギャップ
基準電圧回路２０ｕのオペアンプＯＰＡ１の非反転入力
側ノードｎ１の電圧と反転入力側ノードｎ２の電圧に差
が生じ、ノードｎ２側がｎ１側よりも低電圧になった場
合、同図（ｇ）に示すようにオペアンプＯＰＡ１がその
偏差電圧を増幅して最大電圧である電源電圧ＶCC近くま
で達することになる。そうすると、トランジスタＴ１０
１，Ｔ１０２，Ｔ１０３がオフ状態になって、オペアン
プＯＰＡ１によるフィードバックが行われなくなり、図
１２（ｈ）に示すように、出力電圧ＶOU Tが所定の定電
圧にならなくなる。
いて何らかの原因でトランジスタＴ１０１，Ｔ１０２が
異常動作し、図１２（ｆ）に示すようにバンドギャップ
基準電圧回路２０ｕのオペアンプＯＰＡ１の非反転入力
側ノードｎ１の電圧と反転入力側ノードｎ２の電圧に差
が生じ、ノードｎ２側がｎ１側よりも低電圧になった場
合、同図（ｇ）に示すようにオペアンプＯＰＡ１がその
偏差電圧を増幅して最大電圧である電源電圧ＶCC近くま
で達することになる。そうすると、トランジスタＴ１０
１，Ｔ１０２，Ｔ１０３がオフ状態になって、オペアン
プＯＰＡ１によるフィードバックが行われなくなり、図
１２（ｈ）に示すように、出力電圧ＶOU Tが所定の定電
圧にならなくなる。
【００２８】バンドギャップ基準電圧回路２０ｕがこの
ような異常状態になっても、起動回路１０ｖはｐＭＯＳ
トランジスタＰＴ２，ＰＴ３がオフ状態であるので、バ
ンドギャップ基準電圧回路２０ｕに対して何らの作用も
生じさせない。
ような異常状態になっても、起動回路１０ｖはｐＭＯＳ
トランジスタＰＴ２，ＰＴ３がオフ状態であるので、バ
ンドギャップ基準電圧回路２０ｕに対して何らの作用も
生じさせない。
【００２９】このように、起動時のみにスタンバイ信号
ＳＴＢで動作開始する従来の起動回路では、起動後に本
体回路が異常動作状態になった場合には、再起動動作を
行うことができないという問題があった。
ＳＴＢで動作開始する従来の起動回路では、起動後に本
体回路が異常動作状態になった場合には、再起動動作を
行うことができないという問題があった。
【００３０】そこで本発明が解決しようとする課題は、
予め設定された遅延時間によらずに本体回路の迅速な起
動を行うことのできる従来例２の利点に加え、バンドギ
ャップ基準電圧回路等の本体回路が何らかの原因で正常
動作をしなかったり、正常動作後に動作停止をしたとき
にも、本体回路の再起動動作を行うことのできる起動回
路を提供することにある。
予め設定された遅延時間によらずに本体回路の迅速な起
動を行うことのできる従来例２の利点に加え、バンドギ
ャップ基準電圧回路等の本体回路が何らかの原因で正常
動作をしなかったり、正常動作後に動作停止をしたとき
にも、本体回路の再起動動作を行うことのできる起動回
路を提供することにある。
【００３１】
【課題を解決するための手段】前記課題を解決するた
め、本発明の起動回路は、本体回路における所定の電圧
モニターノードと所定の回路起動ノードに接続される起
動回路であって、起動時に待機レベルから起動レベルに
電圧が二値的に変化するスタンバイ信号を受けて、この
スタンバイ信号が待機レベルのときは前記本体回路の動
作を停止する停止信号を供給し、前記スタンバイ信号が
待機レベルから起動レベルに変化したときは前記本体回
路の前記回路起動ノードに起動信号を供給すると共に前
記停止信号の供給を停止する起動信号供給手段と、前記
スタンバイ信号が起動レベルの状態であって、前記本体
回路の前記電圧モニターノードの電圧が所定の値に達し
たとき、前記起動信号供給手段に対して前記起動信号の
供給を停止する起動制御手段とを備え、かつ、前記スタ
ンバイ信号が起動レベルの状態であって、前記本体回路
の前記電圧モニターノードの電圧が前記所定の値から異
常値に変動したときに、前記本体回路の前記回路起動ノ
ードに再起動信号を供給するための再起動信号生成手段
を設けている。
め、本発明の起動回路は、本体回路における所定の電圧
モニターノードと所定の回路起動ノードに接続される起
動回路であって、起動時に待機レベルから起動レベルに
電圧が二値的に変化するスタンバイ信号を受けて、この
スタンバイ信号が待機レベルのときは前記本体回路の動
作を停止する停止信号を供給し、前記スタンバイ信号が
待機レベルから起動レベルに変化したときは前記本体回
路の前記回路起動ノードに起動信号を供給すると共に前
記停止信号の供給を停止する起動信号供給手段と、前記
スタンバイ信号が起動レベルの状態であって、前記本体
回路の前記電圧モニターノードの電圧が所定の値に達し
たとき、前記起動信号供給手段に対して前記起動信号の
供給を停止する起動制御手段とを備え、かつ、前記スタ
ンバイ信号が起動レベルの状態であって、前記本体回路
の前記電圧モニターノードの電圧が前記所定の値から異
常値に変動したときに、前記本体回路の前記回路起動ノ
ードに再起動信号を供給するための再起動信号生成手段
を設けている。
【００３２】この発明においては、上記構成の再起動信
号生成手段を備えたことにより、もし、本体回路が正常
動作を開始しない場合、あるいは本体回路が正常動作時
に何らかの原因で動作を停止した場合、本体回路の電圧
モニターノードの電圧が異常値になるので、再起動信号
生成手段が作動し、本体回路の回路起動ノードに再起動
信号を供給し、本体回路を再起動する。本体回路の電圧
モニターノードの電圧が所定の値に達すれば、再起動信
号が停止し、本体回路は正常動作状態になる。
号生成手段を備えたことにより、もし、本体回路が正常
動作を開始しない場合、あるいは本体回路が正常動作時
に何らかの原因で動作を停止した場合、本体回路の電圧
モニターノードの電圧が異常値になるので、再起動信号
生成手段が作動し、本体回路の回路起動ノードに再起動
信号を供給し、本体回路を再起動する。本体回路の電圧
モニターノードの電圧が所定の値に達すれば、再起動信
号が停止し、本体回路は正常動作状態になる。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００３４】＜第１の実施形態＞図１は本発明の第１実
施形態を示す機能ブロック図である。本実施形態の起動
回路１０は、起動信号供給手段１１と、起動制御手段１
２と、再起動信号生成手段１３とから構成されている。
起動回路１０に接続される本体回路２０は、電圧モニタ
ーノード２１と、回路起動ノード２２と、出力端子Ｔ
OUTを有している。
施形態を示す機能ブロック図である。本実施形態の起動
回路１０は、起動信号供給手段１１と、起動制御手段１
２と、再起動信号生成手段１３とから構成されている。
起動回路１０に接続される本体回路２０は、電圧モニタ
ーノード２１と、回路起動ノード２２と、出力端子Ｔ
OUTを有している。
【００３５】起動信号供給手段１１は、起動時に待機レ
ベルから起動レベルに電圧が二値的に変化するスタンバ
イ信号を受けて、このスタンバイ信号が待機レベルのと
きは本体回路２０の動作を停止する停止信号を供給し、
スタンバイ信号が待機レベルから起動レベルに変化した
ときは本体回路２０の回路起動ノード２２に起動信号を
供給し、同時に停止信号の供給を停止する。
ベルから起動レベルに電圧が二値的に変化するスタンバ
イ信号を受けて、このスタンバイ信号が待機レベルのと
きは本体回路２０の動作を停止する停止信号を供給し、
スタンバイ信号が待機レベルから起動レベルに変化した
ときは本体回路２０の回路起動ノード２２に起動信号を
供給し、同時に停止信号の供給を停止する。
【００３６】起動制御手段１２は、スタンバイ信号が起
動レベルの状態になった後、本体回路２０の電圧モニタ
ーノード２１の電圧が所定の値に達したとき、起動信号
供給手段１１に対して起動信号の供給を停止する。
動レベルの状態になった後、本体回路２０の電圧モニタ
ーノード２１の電圧が所定の値に達したとき、起動信号
供給手段１１に対して起動信号の供給を停止する。
【００３７】再起動信号生成手段１３は、スタンバイ信
号が起動レベルの状態になった後、本体回路２０の電圧
モニターノード２１の電圧が所定の値から異常値に変動
したときに、起動信号供給手段１１を介して本体回路２
０の回路起動ノード２２に再起動信号を供給する。
号が起動レベルの状態になった後、本体回路２０の電圧
モニターノード２１の電圧が所定の値から異常値に変動
したときに、起動信号供給手段１１を介して本体回路２
０の回路起動ノード２２に再起動信号を供給する。
【００３８】これにより、スタンバイ信号が待機レベル
から起動レベルに変化した後において、本体回路２０が
正常動作を開始しない場合、あるいは本体回路２０が正
常動作時に何らかの原因で動作を停止した場合、本体回
路２０の電圧モニターノード２１の電圧が異常値になる
ので、再起動信号生成手段１３が作動し、本体回路２０
の回路起動ノード２２に再起動信号を供給し、本体回路
２０を再起動する。本体回路２０の電圧モニターノード
２１の電圧が所定の値に達すれば、再起動信号生成手段
１３がこれを検出して再起動信号が停止し、本体回路２
０は正常動作状態になって、出力端子ＴOUTから所定の
電圧を出力する。
から起動レベルに変化した後において、本体回路２０が
正常動作を開始しない場合、あるいは本体回路２０が正
常動作時に何らかの原因で動作を停止した場合、本体回
路２０の電圧モニターノード２１の電圧が異常値になる
ので、再起動信号生成手段１３が作動し、本体回路２０
の回路起動ノード２２に再起動信号を供給し、本体回路
２０を再起動する。本体回路２０の電圧モニターノード
２１の電圧が所定の値に達すれば、再起動信号生成手段
１３がこれを検出して再起動信号が停止し、本体回路２
０は正常動作状態になって、出力端子ＴOUTから所定の
電圧を出力する。
【００３９】＜第２の実施形態＞図２は本発明の第２の
実施形態に係る起動回路を示すものである。この起動回
路１０ａは、起動信号供給手段１１を構成するインバー
タＩＮＶ１，ＮＡＮＤゲートＮＡ１，ｐＭＯＳトランジ
スタＰＴ２およびＰＴ３と、起動制御手段１２を構成す
るｐＭＯＳトランジスタＰＴ１，ｎＭＯＳトランジスタ
ＮＴ１，インバータＩＮＶ２と、再起動信号生成手段１
３を構成するＮＴ２とからなっている。これらのトラン
ジスタは、電界効果トランジスタ、特にＭＯＳ（金属酸
化物・半導体）電界効果トランジスタとすることによ
り、低消費電力の回路を実現することができる。
実施形態に係る起動回路を示すものである。この起動回
路１０ａは、起動信号供給手段１１を構成するインバー
タＩＮＶ１，ＮＡＮＤゲートＮＡ１，ｐＭＯＳトランジ
スタＰＴ２およびＰＴ３と、起動制御手段１２を構成す
るｐＭＯＳトランジスタＰＴ１，ｎＭＯＳトランジスタ
ＮＴ１，インバータＩＮＶ２と、再起動信号生成手段１
３を構成するＮＴ２とからなっている。これらのトラン
ジスタは、電界効果トランジスタ、特にＭＯＳ（金属酸
化物・半導体）電界効果トランジスタとすることによ
り、低消費電力の回路を実現することができる。
【００４０】トランジスタＰＴ１とＮＴ１は、電源電圧
ＶCCの供給線と接地電位ＧＮＤ間に直列接続されてい
る。トランジスタＰＴ１のゲートは信号端子ＳＮ１に接
続され、トランジスタＮＴ１のゲートは入力端子ＩＮ１
に接続されている。トランジスタＰＴ１とＮＴ１のドレ
イン同士の接続点は、ノードＮＤ１に接続されている。
インバータＩＮＶ１の入力端子は入力端子ＩＮ１に接続
され、インバータＩＮＶ２の入力端子はノードＮＤ１に
接続されている。ＮＡＮＤゲートＮＡ１の両方の入力端
子はそれぞれインバータＩＮＶ１とＩＮＶ２の出力端子
に接続されている。トランジスタＰＴ２のゲートはＮＡ
ＮＤゲートＮＡ１の出力端子に接続され、そのソースは
電源電圧ＶCCの供給線に接続され、ドレインは出力端子
ＯＵＴ１に接続されている。トランジスタＰＴ３のゲー
トはインバータＩＮＶ１の出力端子に接続され、そのソ
ースは電源電圧ＶCCの供給線に接続され、ドレインは信
号端子ＳＮ１に接続されている。ノードＮＤ１と接地電
位ＧＮＤ間にはｎＭＯＳトランジスタＮＴ２のドレイン
とソースが接続され、そのゲートは信号端子ＩＮ１に接
続されている。
ＶCCの供給線と接地電位ＧＮＤ間に直列接続されてい
る。トランジスタＰＴ１のゲートは信号端子ＳＮ１に接
続され、トランジスタＮＴ１のゲートは入力端子ＩＮ１
に接続されている。トランジスタＰＴ１とＮＴ１のドレ
イン同士の接続点は、ノードＮＤ１に接続されている。
インバータＩＮＶ１の入力端子は入力端子ＩＮ１に接続
され、インバータＩＮＶ２の入力端子はノードＮＤ１に
接続されている。ＮＡＮＤゲートＮＡ１の両方の入力端
子はそれぞれインバータＩＮＶ１とＩＮＶ２の出力端子
に接続されている。トランジスタＰＴ２のゲートはＮＡ
ＮＤゲートＮＡ１の出力端子に接続され、そのソースは
電源電圧ＶCCの供給線に接続され、ドレインは出力端子
ＯＵＴ１に接続されている。トランジスタＰＴ３のゲー
トはインバータＩＮＶ１の出力端子に接続され、そのソ
ースは電源電圧ＶCCの供給線に接続され、ドレインは信
号端子ＳＮ１に接続されている。ノードＮＤ１と接地電
位ＧＮＤ間にはｎＭＯＳトランジスタＮＴ２のドレイン
とソースが接続され、そのゲートは信号端子ＩＮ１に接
続されている。
【００４１】このように構成されている起動回路１０ａ
は、ハイレベルで動作を停止し、ローレベルで動作を開
始するスタンバイ信号ＳＴＢが入力端子ＩＮ１に与えら
れ、図９のバンドギャップ基準電圧回路２０ｕのような
本体回路を起動させるために、一時的に電圧を上げるポ
イントであるノードｎ２に出力端子ＯＵＴ１が接続さ
れ、本体回路の中で動作停止時は電源電圧ＶCCに固定さ
れていて本体回路が動き出すとその電圧が電源電圧ＶCC
からｐＭＯＳトランジスタＰＴ１をオンさせるのに十分
な電圧まで下降するポイントであるノードｎ３に信号端
子ＳＮ１が接続されている。
は、ハイレベルで動作を停止し、ローレベルで動作を開
始するスタンバイ信号ＳＴＢが入力端子ＩＮ１に与えら
れ、図９のバンドギャップ基準電圧回路２０ｕのような
本体回路を起動させるために、一時的に電圧を上げるポ
イントであるノードｎ２に出力端子ＯＵＴ１が接続さ
れ、本体回路の中で動作停止時は電源電圧ＶCCに固定さ
れていて本体回路が動き出すとその電圧が電源電圧ＶCC
からｐＭＯＳトランジスタＰＴ１をオンさせるのに十分
な電圧まで下降するポイントであるノードｎ３に信号端
子ＳＮ１が接続されている。
【００４２】次に、この起動回路１０ａの起動時の動作
について説明する。まず、起動回路１０ａの入力端子に
は、スタンバイ時（回路動作停止時）にハイレベル、動
作開始後にローレベルになるスタンバイ信号ＳＴＢが与
えられる。
について説明する。まず、起動回路１０ａの入力端子に
は、スタンバイ時（回路動作停止時）にハイレベル、動
作開始後にローレベルになるスタンバイ信号ＳＴＢが与
えられる。
【００４３】スタンバイ状態においては、入力端子ＩＮ
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮ
Ｔ２はオン状態にある。
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮ
Ｔ２はオン状態にある。
【００４４】スタンバイ信号ＳＴＢがハイレベルからロ
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこない限り当該
信号端子ＳＮ１はハイレベルのままに保持される。
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこない限り当該
信号端子ＳＮ１はハイレベルのままに保持される。
【００４５】前記のように、スタンバイ信号ＳＴＢがロ
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なる。一方、信号端子ＳＮ１がハイレベルのままである
ので、トランジスタＮＴ２はオン状態であり同トランジ
スタのソース−ゲート間は低インピーダンス状態であ
り、したがって、ノードＮＤ１の電圧は変化せず、ロー
レベルに保持されたままとなる。
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なる。一方、信号端子ＳＮ１がハイレベルのままである
ので、トランジスタＮＴ２はオン状態であり同トランジ
スタのソース−ゲート間は低インピーダンス状態であ
り、したがって、ノードＮＤ１の電圧は変化せず、ロー
レベルに保持されたままとなる。
【００４６】このとき、ＮＡＮＤゲートＮＡ１の両方の
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵ
Ｔ１から供給された電流ＩSTに応じて、本体回路、例え
ば図９に示すバンドギャップ基準電圧回路２０ｕが動作
し始める。本体回路が正常動作状態になると、信号端子
ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０
ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐ
ＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が
減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２の
ソース−ドレイン間抵抗が増加し始める。これにより、
ノードＮＤ１の電位が上昇し、ある時点でインバータＩ
ＮＶ２の出力端子ＮＤ４がハイレベルからローレベルに
切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がローレ
ベルからハイレベルに切り換わる。これにより、ｐＭＯ
ＳトランジスタＰＴ２がオフになり、本体回路、例えば
バンドギャップ基準電圧回路２０ｕが正常動作に復帰す
る。
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵ
Ｔ１から供給された電流ＩSTに応じて、本体回路、例え
ば図９に示すバンドギャップ基準電圧回路２０ｕが動作
し始める。本体回路が正常動作状態になると、信号端子
ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０
ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐ
ＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が
減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２の
ソース−ドレイン間抵抗が増加し始める。これにより、
ノードＮＤ１の電位が上昇し、ある時点でインバータＩ
ＮＶ２の出力端子ＮＤ４がハイレベルからローレベルに
切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がローレ
ベルからハイレベルに切り換わる。これにより、ｐＭＯ
ＳトランジスタＰＴ２がオフになり、本体回路、例えば
バンドギャップ基準電圧回路２０ｕが正常動作に復帰す
る。
【００４７】次に、本体回路が正常動作している状態か
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ａ
の動作について説明する。
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ａ
の動作について説明する。
【００４８】まずスタンバイ端子ＩＮ１がローレベルで
本体回路が正常動作している時、ノードＮＤ２はローレ
ベル、ノードＮＤ５はハイレベルである。また信号端子
ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタ
ＰＴ１をオンさせるのに十分な電圧まで下降するポイン
ト（ｎ３）に接続されているので、ノードＮＤ３はｐＭ
ＯＳトランジスタＰＴ１がオンするのに十分な電圧まで
下がっている。このとき、ｐＭＯＳトランジスタＰＴ３
はノードＮＤ５がハイレベルであるためオフである。
本体回路が正常動作している時、ノードＮＤ２はローレ
ベル、ノードＮＤ５はハイレベルである。また信号端子
ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタ
ＰＴ１をオンさせるのに十分な電圧まで下降するポイン
ト（ｎ３）に接続されているので、ノードＮＤ３はｐＭ
ＯＳトランジスタＰＴ１がオンするのに十分な電圧まで
下がっている。このとき、ｐＭＯＳトランジスタＰＴ３
はノードＮＤ５がハイレベルであるためオフである。
【００４９】また、ノードＮＤ３がローレベルであるの
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮ
Ｔ２はこの時ゲート電圧であるノードＮＤ３がローレベ
ルであるので、ハイレベルのときと比べゲート−ソース
間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵
抗が大きく見える領域であり、ノードＮＤ１はハイレベ
ルである。よってインバータＩＮＶ２の出力側のノード
ＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１
の出力側ノードＮＤ６はハイレベルであり、したがっ
て、ｐＭＯＳトランジスタＰＴ２はオフである。
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮ
Ｔ２はこの時ゲート電圧であるノードＮＤ３がローレベ
ルであるので、ハイレベルのときと比べゲート−ソース
間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵
抗が大きく見える領域であり、ノードＮＤ１はハイレベ
ルである。よってインバータＩＮＶ２の出力側のノード
ＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１
の出力側ノードＮＤ６はハイレベルであり、したがっ
て、ｐＭＯＳトランジスタＰＴ２はオフである。
【００５０】次に、スタンバイ信号ＳＴＢはローレベル
のままで、本体回路が正常動作時から、何らかの原因で
動作を停止したとき、入力端子ＩＮ１のノードＮＤ２は
ローレベルのまま、インバータＩＮＶ１の出力側ノード
ＮＤ５はハイレベルのまま、したがってｐＭＯＳトラン
ジスタＰＴ３もオフのままである。一方、信号端子ＳＮ
１は本体回路が動作停止時、異常状態を表すハイレベル
となる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭ
ＯＳトランジスタＮＴ１はともにオフ、ｎＭＯＳトラン
ジスタＮＴ２はゲート電圧がハイレベルであるのでオン
になる。ここで、ｎＭＯＳトランジスタＮＴ２のゲート
−ソース間電圧Ｖgsが大きいので、同トランジスタのオ
ン抵抗が小さく見えることになり、ノードＮＤ１はロー
レベルとなる。よってインバータＩＮＶ２の出力側ノー
ドＮＤ４はハイレベルとなり、ＮＡＮＤゲートＮＡ１の
出力側ノードＮＤ６はローレベルとなる。したがって、
ｐＭＯＳトランジスタＰＴ２はオンし、出力端子ＯＵＴ
１から端子Ｔn2を介して本体回路、例えばバンドギャッ
プ基準電圧回路２０ｕに起動電流ＩSTを流し、本体回路
を動作を開始する。
のままで、本体回路が正常動作時から、何らかの原因で
動作を停止したとき、入力端子ＩＮ１のノードＮＤ２は
ローレベルのまま、インバータＩＮＶ１の出力側ノード
ＮＤ５はハイレベルのまま、したがってｐＭＯＳトラン
ジスタＰＴ３もオフのままである。一方、信号端子ＳＮ
１は本体回路が動作停止時、異常状態を表すハイレベル
となる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭ
ＯＳトランジスタＮＴ１はともにオフ、ｎＭＯＳトラン
ジスタＮＴ２はゲート電圧がハイレベルであるのでオン
になる。ここで、ｎＭＯＳトランジスタＮＴ２のゲート
−ソース間電圧Ｖgsが大きいので、同トランジスタのオ
ン抵抗が小さく見えることになり、ノードＮＤ１はロー
レベルとなる。よってインバータＩＮＶ２の出力側ノー
ドＮＤ４はハイレベルとなり、ＮＡＮＤゲートＮＡ１の
出力側ノードＮＤ６はローレベルとなる。したがって、
ｐＭＯＳトランジスタＰＴ２はオンし、出力端子ＯＵＴ
１から端子Ｔn2を介して本体回路、例えばバンドギャッ
プ基準電圧回路２０ｕに起動電流ＩSTを流し、本体回路
を動作を開始する。
【００５１】これにより本体回路が正常動作に復帰し始
めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするの
に十分な電圧まで再び下降し始める。ノードＮＤ３の電
圧がＰＴ１をオンさせるのに十分な電圧まで下降した
時、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ゲート電圧がハイレベル
の時と比べＶgsが小さくなり、トランジスタのオン抵抗
が大きく見える領域になるので、ノードＮＤ１の電位が
ハイレベルに充電される。よってインバータＩＮＶ２の
出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤ
ゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなり
ｐＭＯＳトランジスタＰＴ２は再びオフになり、本体回
路であるバンドギャップ基準電圧回路２０ｕは正常動作
を開始する。
めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするの
に十分な電圧まで再び下降し始める。ノードＮＤ３の電
圧がＰＴ１をオンさせるのに十分な電圧まで下降した
時、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ゲート電圧がハイレベル
の時と比べＶgsが小さくなり、トランジスタのオン抵抗
が大きく見える領域になるので、ノードＮＤ１の電位が
ハイレベルに充電される。よってインバータＩＮＶ２の
出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤ
ゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなり
ｐＭＯＳトランジスタＰＴ２は再びオフになり、本体回
路であるバンドギャップ基準電圧回路２０ｕは正常動作
を開始する。
【００５２】このように、図２の第２の実施形態の起動
回路１０ａは、本体回路が起動時に正常動作しない場
合、あるいは本体回路が正常動作時に何らかの原因で動
作を停止してしまった場合、常にそれを監視し自動的に
動き出すようになっているので、従来例２で述べたよう
な問題が発生しない。
回路１０ａは、本体回路が起動時に正常動作しない場
合、あるいは本体回路が正常動作時に何らかの原因で動
作を停止してしまった場合、常にそれを監視し自動的に
動き出すようになっているので、従来例２で述べたよう
な問題が発生しない。
【００５３】また上述したように、本第２の実施形態の
起動回路１０ａは、ノードＮＤ１をローレベルにすべき
ときはトランジスタＮＴ２のオン抵抗が小さくなり、ノ
ードＮＤ１をハイレベルにすべきときはトランジスタＮ
Ｔ２のオン抵抗が大きくなるように、必要に応じてトラ
ンジスタＮＴ２のオン抵抗が効率よく変化するように構
成されており、より低消費電力で実現している。この第
２の実施形態における再起動信号生成手段１３を構成す
る回路は、ｎＭＯＳトランジスタＮＴ２を１個、従来例
２の回路に追加するのみで実現できる。
起動回路１０ａは、ノードＮＤ１をローレベルにすべき
ときはトランジスタＮＴ２のオン抵抗が小さくなり、ノ
ードＮＤ１をハイレベルにすべきときはトランジスタＮ
Ｔ２のオン抵抗が大きくなるように、必要に応じてトラ
ンジスタＮＴ２のオン抵抗が効率よく変化するように構
成されており、より低消費電力で実現している。この第
２の実施形態における再起動信号生成手段１３を構成す
る回路は、ｎＭＯＳトランジスタＮＴ２を１個、従来例
２の回路に追加するのみで実現できる。
【００５４】＜第３の実施形態＞図３は、本発明の第３
の実施形態に係る起動回路１０ｂを示すものである。こ
こにおいて、ｎＭＯＳトランジスタＮＴ２のゲートが信
号端子ＳＮ１ではなく電源電圧ＶCCに接続されている以
外は図２の第２の実施形態と共通している。この第３の
実施形態では、ｎＭＯＳトランジスタＮＴ２はゲート電
圧が電源電圧ＶCCに固定されており、ｎＭＯＳトランジ
スタＮＴ２はオン状態で作動する。したがって、ノード
ＮＤ１とＧＮＤの間に、ｎＭＯＳトランジスタＮＴ２の
オン抵抗が接続された状態になっている。このオン抵抗
は、第２の実施形態と異なり、信号端子ＳＮ１がハイレ
ベルでもローレベルでも変化しないが、オン抵抗値を、
ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジス
タＮＴ１のオン抵抗値よりも大きくオフ抵抗値よりも小
さく設定することにより、次のような動作で、第２の実
施形態と同様に作動する。
の実施形態に係る起動回路１０ｂを示すものである。こ
こにおいて、ｎＭＯＳトランジスタＮＴ２のゲートが信
号端子ＳＮ１ではなく電源電圧ＶCCに接続されている以
外は図２の第２の実施形態と共通している。この第３の
実施形態では、ｎＭＯＳトランジスタＮＴ２はゲート電
圧が電源電圧ＶCCに固定されており、ｎＭＯＳトランジ
スタＮＴ２はオン状態で作動する。したがって、ノード
ＮＤ１とＧＮＤの間に、ｎＭＯＳトランジスタＮＴ２の
オン抵抗が接続された状態になっている。このオン抵抗
は、第２の実施形態と異なり、信号端子ＳＮ１がハイレ
ベルでもローレベルでも変化しないが、オン抵抗値を、
ｐＭＯＳトランジスタＰＴ１およびｎＭＯＳトランジス
タＮＴ１のオン抵抗値よりも大きくオフ抵抗値よりも小
さく設定することにより、次のような動作で、第２の実
施形態と同様に作動する。
【００５５】次に、この第３の実施形態の起動時の動作
について説明する。まず、起動回路１０ｂの入力端子に
は、スタンバイ時（回路動作停止時）にハイレベル、動
作開始後にローレベルになるスタンバイ信号ＳＴＢが与
えられる。
について説明する。まず、起動回路１０ｂの入力端子に
は、スタンバイ時（回路動作停止時）にハイレベル、動
作開始後にローレベルになるスタンバイ信号ＳＴＢが与
えられる。
【００５６】スタンバイ状態においては、入力端子ＩＮ
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ状態にある。一方、ｎＭＯ
ＳトランジスタＮＴ２はオン状態にあるが、ソース−ド
レイン間のオン抵抗はハイインピーダンス、例えばＭΩ
オーダーに設定されている。
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ状態にある。一方、ｎＭＯ
ＳトランジスタＮＴ２はオン状態にあるが、ソース−ド
レイン間のオン抵抗はハイインピーダンス、例えばＭΩ
オーダーに設定されている。
【００５７】スタンバイ信号ＳＴＢがハイレベルからロ
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこない限り当該
信号端子ＳＮ１はハイレベルのままに保持される。
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこない限り当該
信号端子ＳＮ１はハイレベルのままに保持される。
【００５８】前記のように、スタンバイ信号ＳＴＢがロ
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なる。一方、トランジスタＮＴ２はオン状態であり同ト
ランジスタのソース−ゲート間はハイインピーダンス状
態であるので、ノードＮＤ１の電圧は変化せず、ローレ
ベルに保持されたままとなる。
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れるので、トランジスタＰＴ１も同時にオフすることに
なる。一方、トランジスタＮＴ２はオン状態であり同ト
ランジスタのソース−ゲート間はハイインピーダンス状
態であるので、ノードＮＤ１の電圧は変化せず、ローレ
ベルに保持されたままとなる。
【００５９】このとき、ＮＡＮＤゲートＮＡ１の両方の
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵ
Ｔ１から供給された電流ＩSTに応じて、本体回路、例え
ば図９に示すバンドギャップ基準電圧回路２０ｕが動作
し始める。本体回路が正常動作状態になると、信号端子
ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０
ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐ
ＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が
減少し始める。これにより、ノードＮＤ１の電位が上昇
し、ある時点でインバータＩＮＶ２の出力端子ＮＤ４が
ハイレベルからローレベルに切り換わり、ＮＡＮＤゲー
トＮＡ１の出力端子がローレベルからハイレベルに切り
換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオ
フになり、本体回路、例えばバンドギャップ基準電圧回
路２０ｕが動作を開始する。
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１に起動電流ＩSTが供給される。出力端子ＯＵ
Ｔ１から供給された電流ＩSTに応じて、本体回路、例え
ば図９に示すバンドギャップ基準電圧回路２０ｕが動作
し始める。本体回路が正常動作状態になると、信号端子
ＳＮ１の電圧、例えばバンドギャップ基準電圧回路２０
ｕのノードｎ３の電圧が低下し始める。これに伴い、ｐ
ＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗が
減少し始める。これにより、ノードＮＤ１の電位が上昇
し、ある時点でインバータＩＮＶ２の出力端子ＮＤ４が
ハイレベルからローレベルに切り換わり、ＮＡＮＤゲー
トＮＡ１の出力端子がローレベルからハイレベルに切り
換わる。これにより、ｐＭＯＳトランジスタＰＴ２がオ
フになり、本体回路、例えばバンドギャップ基準電圧回
路２０ｕが動作を開始する。
【００６０】次に、本体回路が正常動作している状態か
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ｂ
の動作について説明する。
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ｂ
の動作について説明する。
【００６１】まずスタンバイ端子ＩＮ１がローレベルで
本体回路が正常動作している時、ノードＮＤ２はローレ
ベル、ノードＮＤ５はハイレベルである。また信号端子
ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタ
ＰＴ１をオンさせるのに十分な電圧まで下降するポイン
ト（ｎ３）に接続されているので、ノードＮＤ３はｐＭ
ＯＳトランジスタＰＴ１がオンするのに十分な電圧まで
下がっている。このとき、ｐＭＯＳトランジスタＰＴ３
はノードＮＤ５がハイレベルであるためオフである。
本体回路が正常動作している時、ノードＮＤ２はローレ
ベル、ノードＮＤ５はハイレベルである。また信号端子
ＳＮ１は本体回路が正常動作時、ｐＭＯＳトランジスタ
ＰＴ１をオンさせるのに十分な電圧まで下降するポイン
ト（ｎ３）に接続されているので、ノードＮＤ３はｐＭ
ＯＳトランジスタＰＴ１がオンするのに十分な電圧まで
下がっている。このとき、ｐＭＯＳトランジスタＰＴ３
はノードＮＤ５がハイレベルであるためオフである。
【００６２】また、ノードＮＤ３がローレベルであるの
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであるので、ノードＮＤ１はハイ
レベルである。よってインバータＩＮＶ２の出力側のノ
ードＮＤ４はローレベルであるので、ＮＡＮＤゲートＮ
Ａ１の出力側ノードＮＤ６はハイレベルであり、したが
って、ｐＭＯＳトランジスタＰＴ２はオフである。な
お、ｎＭＯＳトランジスタＮＴ２のオン抵抗はトランジ
スタＰＴ１のオン抵抗に比べて大きいので、ノードＮＤ
１がハイレベルであっても、上記の動作に影響を及ぼさ
ない。
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであるので、ノードＮＤ１はハイ
レベルである。よってインバータＩＮＶ２の出力側のノ
ードＮＤ４はローレベルであるので、ＮＡＮＤゲートＮ
Ａ１の出力側ノードＮＤ６はハイレベルであり、したが
って、ｐＭＯＳトランジスタＰＴ２はオフである。な
お、ｎＭＯＳトランジスタＮＴ２のオン抵抗はトランジ
スタＰＴ１のオン抵抗に比べて大きいので、ノードＮＤ
１がハイレベルであっても、上記の動作に影響を及ぼさ
ない。
【００６３】次に、スタンバイ信号ＳＴＢはローレベル
のままで、本体回路が正常動作時から、何らかの原因で
動作を停止したとき、入力端子ＩＮ１のノードＮＤ２は
ローレベルのまま、インバータＩＮＶ１の出力側ノード
ＮＤ５はハイレベルのまま、したがってｐＭＯＳトラン
ジスタＰＴ３もオフのままである。一方、信号端子ＳＮ
１は本体回路が動作停止時、異常状態を表すハイレベル
となる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭ
ＯＳトランジスタＮＴ１はともにオフになる。ここで、
ｎＭＯＳトランジスタＮＴ２のオン抵抗は、ｐＭＯＳト
ランジスタＰＴ１のオフ抵抗よりも小さいので、ノード
ＮＤ１はローレベルとなる。よってインバータＩＮＶ２
の出力側ノードＮＤ４はハイレベルとなり、ＮＡＮＤゲ
ートＮＡ１の出力側ノードＮＤ６はローレベルとなる。
したがって、ｐＭＯＳトランジスタＰＴ２はオンし、出
力端子ＯＵＴ１から端子Ｔn2を介して本体回路、例えば
バンドギャップ基準電圧回路２０ｕに起動電流ＩSTを流
し、本体回路は動作を開始する。
のままで、本体回路が正常動作時から、何らかの原因で
動作を停止したとき、入力端子ＩＮ１のノードＮＤ２は
ローレベルのまま、インバータＩＮＶ１の出力側ノード
ＮＤ５はハイレベルのまま、したがってｐＭＯＳトラン
ジスタＰＴ３もオフのままである。一方、信号端子ＳＮ
１は本体回路が動作停止時、異常状態を表すハイレベル
となる。このとき、ｐＭＯＳトランジスタＰＴ１とｎＭ
ＯＳトランジスタＮＴ１はともにオフになる。ここで、
ｎＭＯＳトランジスタＮＴ２のオン抵抗は、ｐＭＯＳト
ランジスタＰＴ１のオフ抵抗よりも小さいので、ノード
ＮＤ１はローレベルとなる。よってインバータＩＮＶ２
の出力側ノードＮＤ４はハイレベルとなり、ＮＡＮＤゲ
ートＮＡ１の出力側ノードＮＤ６はローレベルとなる。
したがって、ｐＭＯＳトランジスタＰＴ２はオンし、出
力端子ＯＵＴ１から端子Ｔn2を介して本体回路、例えば
バンドギャップ基準電圧回路２０ｕに起動電流ＩSTを流
し、本体回路は動作を開始する。
【００６４】これにより本体回路が正常動作に復帰し始
めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするの
に十分な電圧まで再び下降し始める。ノードＮＤ３の電
圧がＰＴ１をオンさせるのに十分な電圧まで下降した
時、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ｐＭＯＳトランジスタＰ
Ｔ１のオン抵抗よりもオン抵抗が大きく見える領域にな
るので、ノードＮＤ１の電位がハイレベルに充電され
る。よってインバータＩＮＶ２の出力側ノードＮＤ４は
ローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側
ＮＤ６の電位はハイレベルとなりｐＭＯＳトランジスタ
ＰＴ２は再びオフになり、本体回路であるバンドギャッ
プ基準電圧回路２０ｕは正常動作を開始する。
めると、信号端子ＳＮ１の電圧が、ＰＴ１がオンするの
に十分な電圧まで再び下降し始める。ノードＮＤ３の電
圧がＰＴ１をオンさせるのに十分な電圧まで下降した
時、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ｐＭＯＳトランジスタＰ
Ｔ１のオン抵抗よりもオン抵抗が大きく見える領域にな
るので、ノードＮＤ１の電位がハイレベルに充電され
る。よってインバータＩＮＶ２の出力側ノードＮＤ４は
ローレベルとなるので、ＮＡＮＤゲートＮＡ１の出力側
ＮＤ６の電位はハイレベルとなりｐＭＯＳトランジスタ
ＰＴ２は再びオフになり、本体回路であるバンドギャッ
プ基準電圧回路２０ｕは正常動作を開始する。
【００６５】このように、図３の第３の実施形態の起動
回路１０ｂは、図２に示した第２の実施形態の起動回路
１０ａと比較して、トランジスタＮＴ２のオン抵抗をア
クティブに変化させることができない部分を除けば、図
２の回路と同様に機能する。
回路１０ｂは、図２に示した第２の実施形態の起動回路
１０ａと比較して、トランジスタＮＴ２のオン抵抗をア
クティブに変化させることができない部分を除けば、図
２の回路と同様に機能する。
【００６６】＜第４の実施形態＞前記の第３の実施形態
では、ｎＭＯＳトランジスタＮＴ２は、ゲート電圧が固
定されているのでオン抵抗が固定している。この考えを
拡張すれば、第３の実施形態におけるｎＭＯＳトランジ
スタＮＴ２を、図４に示す第４の実施形態に係る起動回
路１０ｃのように固定抵抗Ｒ１に置き換えることが可能
である。この第４の実施形態では、ｎＭＯＳトランジス
タＮＴ２を使用しないため、構成が簡素化され、コスト
が低減する。その動作については第３の実施形態と同様
であるので説明を省略する。この第４の実施形態と前記
の第３の実施形態とを比較すると、第４の実施形態の起
動回路１０ｃの場合、低消費電力にするためには固定抵
抗Ｒ１には、ＭΩオーダーの抵抗を用いなければなら
ず、集積回路で実現しようとするとセル面積が大きくな
る。またセル面積を小さくするために抵抗の値を小さく
してしまうと、かなりの消費電力が必要となる。これに
対して、第３の実施形態に係る起動回路１０ｂでは、ｎ
ＭＯＳトランジスタＮＴ２のオン抵抗を固定抵抗として
用いるように構成しており、集積回路で実現するときに
セル面積が小さくて済み、また消費電力も小さくなると
いう利点がある。
では、ｎＭＯＳトランジスタＮＴ２は、ゲート電圧が固
定されているのでオン抵抗が固定している。この考えを
拡張すれば、第３の実施形態におけるｎＭＯＳトランジ
スタＮＴ２を、図４に示す第４の実施形態に係る起動回
路１０ｃのように固定抵抗Ｒ１に置き換えることが可能
である。この第４の実施形態では、ｎＭＯＳトランジス
タＮＴ２を使用しないため、構成が簡素化され、コスト
が低減する。その動作については第３の実施形態と同様
であるので説明を省略する。この第４の実施形態と前記
の第３の実施形態とを比較すると、第４の実施形態の起
動回路１０ｃの場合、低消費電力にするためには固定抵
抗Ｒ１には、ＭΩオーダーの抵抗を用いなければなら
ず、集積回路で実現しようとするとセル面積が大きくな
る。またセル面積を小さくするために抵抗の値を小さく
してしまうと、かなりの消費電力が必要となる。これに
対して、第３の実施形態に係る起動回路１０ｂでは、ｎ
ＭＯＳトランジスタＮＴ２のオン抵抗を固定抵抗として
用いるように構成しており、集積回路で実現するときに
セル面積が小さくて済み、また消費電力も小さくなると
いう利点がある。
【００６７】＜第５の実施形態＞図５は、本発明の第５
の実施形態に係る起動回路１０ｄを示すものである。こ
こにおいて、ｎＭＯＳトランジスタＮＴ２が複数個に分
割して形成されている以外は図２の第２の実施形態と共
通している。
の実施形態に係る起動回路１０ｄを示すものである。こ
こにおいて、ｎＭＯＳトランジスタＮＴ２が複数個に分
割して形成されている以外は図２の第２の実施形態と共
通している。
【００６８】この第５の実施形態では、集積回路でｎＭ
ＯＳトランジスタＮＴ２を形成する際、基板上にｎＭＯ
Ｓトランジスタを複数形成し、それぞれを直列接続し、
それぞれのゲートを一括してノードＮＤ３に接続するこ
とにより、基板バイアス効果が働き、図２に示した第２
の実施形態の起動回路１０ａよりも、よりトランジスタ
のオン抵抗が大きく見えるようになる。回路の動作につ
いては、第２の実施形態と同様である。
ＯＳトランジスタＮＴ２を形成する際、基板上にｎＭＯ
Ｓトランジスタを複数形成し、それぞれを直列接続し、
それぞれのゲートを一括してノードＮＤ３に接続するこ
とにより、基板バイアス効果が働き、図２に示した第２
の実施形態の起動回路１０ａよりも、よりトランジスタ
のオン抵抗が大きく見えるようになる。回路の動作につ
いては、第２の実施形態と同様である。
【００６９】なお、この第５の実施形態においては、第
２の実施形態におけるｎＭＯＳトランジスタＮＴ２を複
数個に分割したものであるが、第３の実施形態における
ｎＭＯＳトランジスタＮＴ２を複数個に分割した場合
は、第３の実施形態の回路動作が同様に行われることは
勿論である。
２の実施形態におけるｎＭＯＳトランジスタＮＴ２を複
数個に分割したものであるが、第３の実施形態における
ｎＭＯＳトランジスタＮＴ２を複数個に分割した場合
は、第３の実施形態の回路動作が同様に行われることは
勿論である。
【００７０】＜第６の実施形態＞図６は、上述した第２
の実施形態に係る起動回路１０ａを、バンドギャップ基
準電圧回路２０ａに適用した場合の回路図である。ま
ず、バンドギャップ基準電圧回路２０ａについて説明す
る。
の実施形態に係る起動回路１０ａを、バンドギャップ基
準電圧回路２０ａに適用した場合の回路図である。ま
ず、バンドギャップ基準電圧回路２０ａについて説明す
る。
【００７１】図６に示すバンドギャップ基準電圧回路２
０ａは、演算増幅回路ＯＰＡ１、ｐＭＯＳトランジスタ
Ｔ１０１，Ｔ１０２、抵抗素子Ｒ１０１，Ｒ１０２およ
びダイオード接続されているｎｐｎトランジスタＢ１０
１，Ｂ１０２により構成されている。
０ａは、演算増幅回路ＯＰＡ１、ｐＭＯＳトランジスタ
Ｔ１０１，Ｔ１０２、抵抗素子Ｒ１０１，Ｒ１０２およ
びダイオード接続されているｎｐｎトランジスタＢ１０
１，Ｂ１０２により構成されている。
【００７２】トランジスタＴ１０１、抵抗素子Ｒ１０１
およびダイオード接続されているトランジスタＢ１０１
は電源電圧ＶCCの供給線とノードｎ４との間に直列接続
され、トランジスタＴ１０２とダイオード接続されてい
るトランジスタＢ１０２は電源電圧ＶCCの供給線とノー
ドｎ４との間に直列接続されている。トランジスタＴ１
０１及びＴ１０２は、ゲートがオペアンプＯＰＡ１の出
力端子に接続され、オペアンプＯＰＡ１の出力信号に応
じて電流Ｉ１及びＩ２をそれぞれ出力する。オペアンプ
ＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１
０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ
１に接続され、その反転入力端子（−）は、トランジス
タＴ１０２とトランジスタＢ１０２との接続中点からな
るノードｎ２に接続されている。さらにノードｎ２はバ
ンドギャップ基準電圧回路２０ａの出力端子が形成さ
れ、正常動作のとき当該出力端子から電源電圧および温
度依存性のない定電圧ＶOUT が出力される。
およびダイオード接続されているトランジスタＢ１０１
は電源電圧ＶCCの供給線とノードｎ４との間に直列接続
され、トランジスタＴ１０２とダイオード接続されてい
るトランジスタＢ１０２は電源電圧ＶCCの供給線とノー
ドｎ４との間に直列接続されている。トランジスタＴ１
０１及びＴ１０２は、ゲートがオペアンプＯＰＡ１の出
力端子に接続され、オペアンプＯＰＡ１の出力信号に応
じて電流Ｉ１及びＩ２をそれぞれ出力する。オペアンプ
ＯＰＡ１の非反転入力端子（＋）は、トランジスタＴ１
０１と抵抗素子Ｒ１０１との接続中点からなるノードｎ
１に接続され、その反転入力端子（−）は、トランジス
タＴ１０２とトランジスタＢ１０２との接続中点からな
るノードｎ２に接続されている。さらにノードｎ２はバ
ンドギャップ基準電圧回路２０ａの出力端子が形成さ
れ、正常動作のとき当該出力端子から電源電圧および温
度依存性のない定電圧ＶOUT が出力される。
【００７３】オペアンプＯＰＡ１の出力信号は、トラン
ジスタＴ１０１及びＴ１０２のゲートにそれぞれ印加さ
れる。このため、オペアンプＯＰＡ１により帰還ループ
が構成され、当該帰還ループの制御により、正常動作時
にノードｎ１，ｎ２の電圧Ｖ n1及びＶn2が等しくなるよ
うに、トランジスタＴ１０１及びＴ１０２の出力電流Ｉ
１及びＩ２が制御される。ここで、トランジスタＴ１０
１とＴ１０２のチャネル幅が等しく設定されているとす
ると、これらのトランジスタの出力電流Ｉ１とＩ２も等
しくなる。トランジスタＢ１０１のエミッタサイズは、
トランジスタＢ１０２のエミッタサイズの１０倍に形成
されている。
ジスタＴ１０１及びＴ１０２のゲートにそれぞれ印加さ
れる。このため、オペアンプＯＰＡ１により帰還ループ
が構成され、当該帰還ループの制御により、正常動作時
にノードｎ１，ｎ２の電圧Ｖ n1及びＶn2が等しくなるよ
うに、トランジスタＴ１０１及びＴ１０２の出力電流Ｉ
１及びＩ２が制御される。ここで、トランジスタＴ１０
１とＴ１０２のチャネル幅が等しく設定されているとす
ると、これらのトランジスタの出力電流Ｉ１とＩ２も等
しくなる。トランジスタＢ１０１のエミッタサイズは、
トランジスタＢ１０２のエミッタサイズの１０倍に形成
されている。
【００７４】図９に示すバンドギャップ基準電圧回路２
０ｕに比べると、本例のバンドギャップ基準電圧回路２
０ａは、トランジスタＴ１０３、抵抗素子Ｒ１０２及び
トランジスタＢ１０３が省略され、トランジスタＴ１０
２とＢ１０２との接続点ｎ２から基準電圧ＶOUTが出力
される。さらに、トランジスタＢ１０１とＢ１０２のエ
ミッタ同士の接続点が抵抗素子Ｒ１０２を介して接地さ
れている。
０ｕに比べると、本例のバンドギャップ基準電圧回路２
０ａは、トランジスタＴ１０３、抵抗素子Ｒ１０２及び
トランジスタＢ１０３が省略され、トランジスタＴ１０
２とＢ１０２との接続点ｎ２から基準電圧ＶOUTが出力
される。さらに、トランジスタＢ１０１とＢ１０２のエ
ミッタ同士の接続点が抵抗素子Ｒ１０２を介して接地さ
れている。
【００７５】次に、図６に示す回路の動作について説明
する。図６に示すバンドギャップ基準電圧回路２０ａで
は、オペアンプＯＰＡ１の制御によって、ノードｎ１と
ｎ２の電圧Ｖn1とＶn2が等しく保持されるので、 Ｖn1−ＶE ＝Ｖn2−ＶE が成り立つ。ここで、ＶE はノードｎ４の電圧である。
これによって、次式が成立する。 Ｉ1 Ｒ1 ＋ＶBE1 ＝ＶBE2 ・・・（１）
する。図６に示すバンドギャップ基準電圧回路２０ａで
は、オペアンプＯＰＡ１の制御によって、ノードｎ１と
ｎ２の電圧Ｖn1とＶn2が等しく保持されるので、 Ｖn1−ＶE ＝Ｖn2−ＶE が成り立つ。ここで、ＶE はノードｎ４の電圧である。
これによって、次式が成立する。 Ｉ1 Ｒ1 ＋ＶBE1 ＝ＶBE2 ・・・（１）
【００７６】ここで、Ｉ1は電流Ｉ１の電流値、Ｒ1は抵
抗素子Ｒ１０１の抵抗値、ＶBE1及びＶBE2 はそれぞれ
トランジスタＢ１０１とＢ１０２のベース−エミッタ間
電圧を表す。即ち、次の式が成立する。 ＶBE1 ＝ＶTｌｎ（ＩC1／ＩS1） ・・・（２） ＶBE2 ＝ＶTｌｎ（ＩC2／ＩS2） ・・・（３）
抗素子Ｒ１０１の抵抗値、ＶBE1及びＶBE2 はそれぞれ
トランジスタＢ１０１とＢ１０２のベース−エミッタ間
電圧を表す。即ち、次の式が成立する。 ＶBE1 ＝ＶTｌｎ（ＩC1／ＩS1） ・・・（２） ＶBE2 ＝ＶTｌｎ（ＩC2／ＩS2） ・・・（３）
【００７７】ここでＶT＝ｋＴ／ｑであり、ｋはボルツ
マン定数、Ｔは絶対温度、ｑは電子の電荷、ＩC1はトラ
ンジスタＢ１０１のコレクタ電流、ＩS1はトランジスタ
Ｂ１０１のエミッタサイズに比例する定電流値、ＩC2は
トランジスタＢ１０２のコレクタ電流、ＩS2はトランジ
スタＢ１０２のエミッタサイズに比例する定電流値であ
る。
マン定数、Ｔは絶対温度、ｑは電子の電荷、ＩC1はトラ
ンジスタＢ１０１のコレクタ電流、ＩS1はトランジスタ
Ｂ１０１のエミッタサイズに比例する定電流値、ＩC2は
トランジスタＢ１０２のコレクタ電流、ＩS2はトランジ
スタＢ１０２のエミッタサイズに比例する定電流値であ
る。
【００７８】式（２）、（３）を式（１）に代入し、さ
らに、Ｉc1＝Ｉ1 ，ＩC2＝Ｉ2 、かつ、トランジスタＢ
１０１のエミッタサイズがトランジスタＢ１０２のエミ
ッタサイズの１０倍に形成されていること、即ち、ＩS1
＝１０ＩS2の条件を用いると、次式が得られる。 Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1 ・・・（４）
らに、Ｉc1＝Ｉ1 ，ＩC2＝Ｉ2 、かつ、トランジスタＢ
１０１のエミッタサイズがトランジスタＢ１０２のエミ
ッタサイズの１０倍に形成されていること、即ち、ＩS1
＝１０ＩS2の条件を用いると、次式が得られる。 Ｉ1 ＝ＶT （ｌｎ１０）／Ｒ1 ・・・（４）
【００７９】ここで、抵抗素子Ｒ１０２の抵抗値をＲ10
とする。抵抗素子Ｒ１０２を流れる電流Ｉ３は、電流Ｉ
１とＩ２の和である。即ち、電流Ｉ３の電流値をＩ3 と
すると、Ｉ3 ＝（Ｉ1 ＋Ｉ2 ）＝２Ｉ1 が得られる。た
だし、Ｉ1 ＝Ｉ2 としている。このため、出力電圧Ｖ
OUT は、次式によって求められる。 ＶOUT＝ＶBE2＋Ｉ3Ｒ10＝ＶBE2＋２ＶT(ｌｎ１０）Ｒ10／Ｒ1・・・（５）
とする。抵抗素子Ｒ１０２を流れる電流Ｉ３は、電流Ｉ
１とＩ２の和である。即ち、電流Ｉ３の電流値をＩ3 と
すると、Ｉ3 ＝（Ｉ1 ＋Ｉ2 ）＝２Ｉ1 が得られる。た
だし、Ｉ1 ＝Ｉ2 としている。このため、出力電圧Ｖ
OUT は、次式によって求められる。 ＶOUT＝ＶBE2＋Ｉ3Ｒ10＝ＶBE2＋２ＶT(ｌｎ１０）Ｒ10／Ｒ1・・・（５）
【００８０】トランジスタのベース−エミッタ間電圧Ｖ
BE2 は、負の温度特性を持ち、例えば、ｄ（ＶBE2 ）／
ｄＴ＝−２ｍＶ／Ｋである。このため、式（５）右辺の
第２項の温度特性を２ｍＶ／Ｋに設定することにより、
出力電圧ＶOUTの温度依存性を完全になくすことができ
る。なお、ＶT＝ｋＴ／ｑであるので、出力電圧ＶOUTの
温度依存性を解消する条件は、次式により求められる。 ２ｌｎ１０（Ｒ10／Ｒ1）（ｋ／ｑ）＝２ｍＶ／Ｋ・・・（６）
BE2 は、負の温度特性を持ち、例えば、ｄ（ＶBE2 ）／
ｄＴ＝−２ｍＶ／Ｋである。このため、式（５）右辺の
第２項の温度特性を２ｍＶ／Ｋに設定することにより、
出力電圧ＶOUTの温度依存性を完全になくすことができ
る。なお、ＶT＝ｋＴ／ｑであるので、出力電圧ＶOUTの
温度依存性を解消する条件は、次式により求められる。 ２ｌｎ１０（Ｒ10／Ｒ1）（ｋ／ｑ）＝２ｍＶ／Ｋ・・・（６）
【００８１】抵抗素子Ｒ１０２とＲ１０１が式（６）に
示す条件を満足するとき、出力電圧ＶOUT は温度変化に
依存せず、常に一定の電圧値になる。なお、式（６）を
満たす場合、温度Ｔが３００Ｋ（摂氏２７℃）のとき、
式（５）の右辺第２項は、 （２ＶT（ｌｎ１０）Ｒ10／Ｒ1 ）＝０．６Ｖ となる。さらに、トランジスタＢ１０２のベース−エミ
ッタ間電圧ＶBE2を０．６５Ｖとすると、式（５）によ
ってバンドギャップ基準電圧回路２０ａの出力電圧Ｖ
OUTは１．２５Ｖとなる。
示す条件を満足するとき、出力電圧ＶOUT は温度変化に
依存せず、常に一定の電圧値になる。なお、式（６）を
満たす場合、温度Ｔが３００Ｋ（摂氏２７℃）のとき、
式（５）の右辺第２項は、 （２ＶT（ｌｎ１０）Ｒ10／Ｒ1 ）＝０．６Ｖ となる。さらに、トランジスタＢ１０２のベース−エミ
ッタ間電圧ＶBE2を０．６５Ｖとすると、式（５）によ
ってバンドギャップ基準電圧回路２０ａの出力電圧Ｖ
OUTは１．２５Ｖとなる。
【００８２】上述したように、本例のバンドギャップ基
準電圧回路２０ａにおいて、温度変化に依存せず一定の
出力電圧ＶOUT が得られる。さらに、正常に動作すると
き、オペアンプＯＰＡ１の帰還制御によって、トランジ
スタＴ１０１とＴ１０２のドレイン電位が等しくなるよ
うに制御される。即ち、トランジスタＴ１０１とＴ１０
２のドレイン−ソース間電圧Ｖdsが等しく制御されるの
で、これらのトランジスタを流れる電流Ｉ１とＩ２が常
に等しく設定される。このため、出力電圧ＶOU Tの電源
電圧依存性を抑制できる。
準電圧回路２０ａにおいて、温度変化に依存せず一定の
出力電圧ＶOUT が得られる。さらに、正常に動作すると
き、オペアンプＯＰＡ１の帰還制御によって、トランジ
スタＴ１０１とＴ１０２のドレイン電位が等しくなるよ
うに制御される。即ち、トランジスタＴ１０１とＴ１０
２のドレイン−ソース間電圧Ｖdsが等しく制御されるの
で、これらのトランジスタを流れる電流Ｉ１とＩ２が常
に等しく設定される。このため、出力電圧ＶOU Tの電源
電圧依存性を抑制できる。
【００８３】次に、起動回路１０ａとバンドギャップ基
準電圧回路２０ａを組み合わせたときの動作について説
明する。図６のように起動回路１０ａの出力端子ＯＵＴ
１をバンドギャップ基準電圧回路２０ａのノードｎ２
に、信号端子ＳＮ１をバンドギャップ基準電圧回路２０
ａのノードｎ３に接続し、入力端子ＩＮ１にはスタンバ
イ時にハイレベル、起動時にローレベルとなるスタンバ
イ信号ＳＴＢを印加する。
準電圧回路２０ａを組み合わせたときの動作について説
明する。図６のように起動回路１０ａの出力端子ＯＵＴ
１をバンドギャップ基準電圧回路２０ａのノードｎ２
に、信号端子ＳＮ１をバンドギャップ基準電圧回路２０
ａのノードｎ３に接続し、入力端子ＩＮ１にはスタンバ
イ時にハイレベル、起動時にローレベルとなるスタンバ
イ信号ＳＴＢを印加する。
【００８４】スタンバイ状態においては、入力端子ＩＮ
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮ
Ｔ２はオン状態にある。
１のノードＮＤ２の電位がハイレベルであるため、イン
バータＩＮＶ１の出力側のノードＮＤ５はローレベルに
ある。また、トランジスタＮＴ１はオン状態であるの
で、ノードＮＤ１はローレベル、例えば、接地電位ＧＮ
Ｄのレベルに保持される。インバータＩＮＶ１，ＩＮＶ
２の出力信号に応じてＮＡＮＤゲートＮＡ１の出力端子
がハイレベルに保持されているので、トランジスタＰＴ
２はオフ状態である。一方、トランジスタＰＴ３のゲー
トがローレベルにあるので、当該トランジスタＰＴ３は
オン状態であり、信号端子ＳＮ１はハイレベル、例え
ば、電源電圧ＶCCまたはそれに近いレベルに保持されて
いる。このとき、ゲート電位がハイレベルであるｐＭＯ
ＳトランジスタＰＴ１はオフ、ｎＭＯＳトランジスタＮ
Ｔ２はオン状態にある。
【００８５】スタンバイ信号ＳＴＢがハイレベルからロ
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこないので当該
信号端子ＳＮ１はハイレベルのままに保持される。
ーレベルに切り換わると、スタンバイ信号ＳＴＢの立ち
下がりから少し遅れて、インバータＩＮＶ１の出力側ノ
ードＮＤ５の電位がローレベルからハイレベルに切り換
わる。これに伴い、トランジスタＰＴ３がオフするが、
信号端子ＳＮ１から新たな信号が入ってこないので当該
信号端子ＳＮ１はハイレベルのままに保持される。
【００８６】前記のように、スタンバイ信号ＳＴＢがロ
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れているので、トランジスタＰＴ１も同時にオフするこ
とになる。一方、信号端子ＳＮ１がハイレベルのままで
あるので、トランジスタＮＴ２はオン状態であり同トラ
ンジスタのソース−ゲート間は低インピーダンス状態で
あり、したがって、ノードＮＤ１の電圧は変化せず、ロ
ーレベルに保持されたままとなる。
ーレベルになると、トランジスタＮＴ１がオンからオフ
に転じるが、信号端子ＳＮ１がハイレベルのまま保持さ
れているので、トランジスタＰＴ１も同時にオフするこ
とになる。一方、信号端子ＳＮ１がハイレベルのままで
あるので、トランジスタＮＴ２はオン状態であり同トラ
ンジスタのソース−ゲート間は低インピーダンス状態で
あり、したがって、ノードＮＤ１の電圧は変化せず、ロ
ーレベルに保持されたままとなる。
【００８７】このとき、ＮＡＮＤゲートＮＡ１の両方の
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１がハイレベルとなり、バンドギャップ基準電
圧回路２０ａが動作し始める。バンドギャップ基準電圧
回路２０ａが正常動作状態になると、バンドギャップ基
準電圧回路２０ａのノードｎ３の電圧が低下し始める。
これに伴い、信号端子ＳＮ１にゲートがつながっている
ｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗
が減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２
のソース−ドレイン間抵抗が増加し始める。これによ
り、ノードＮＤ１の電位が上昇し、ある時点でインバー
タＩＮＶ２の出力端子ＮＤ４がハイレベルからローレベ
ルに切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がロ
ーレベルからハイレベルに切り換わる。これにより、ｐ
ＭＯＳトランジスタＰＴ２がオフになり、バンドギャッ
プ基準電圧回路２０ａが正常動作を開始する。
入力端子がともにハイレベルにあるので、ＮＡＮＤゲー
トＮＡ１の出力側ノードＮＤ５がローレベルに保持され
る。これに応じてトランジスタＰＴ２がオンし、出力端
子ＯＵＴ１がハイレベルとなり、バンドギャップ基準電
圧回路２０ａが動作し始める。バンドギャップ基準電圧
回路２０ａが正常動作状態になると、バンドギャップ基
準電圧回路２０ａのノードｎ３の電圧が低下し始める。
これに伴い、信号端子ＳＮ１にゲートがつながっている
ｐＭＯＳトランジスタＰＴ１のソース−ドレイン間抵抗
が減少し始める。同時に、ｎＭＯＳトランジスタＮＴ２
のソース−ドレイン間抵抗が増加し始める。これによ
り、ノードＮＤ１の電位が上昇し、ある時点でインバー
タＩＮＶ２の出力端子ＮＤ４がハイレベルからローレベ
ルに切り換わり、ＮＡＮＤゲートＮＡ１の出力端子がロ
ーレベルからハイレベルに切り換わる。これにより、ｐ
ＭＯＳトランジスタＰＴ２がオフになり、バンドギャッ
プ基準電圧回路２０ａが正常動作を開始する。
【００８８】次に、本体回路が正常動作している状態か
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ａ
の動作について、図７のタイムチャートを参照しながら
説明する。図７において、Ａの範囲は正常動作時、Ｂは
回路動作が停止してから回路動作が開始する範囲、Ｃは
正常動作時を示している。
ら、何らかの原因でスタンバイ信号ＳＴＢがローレベル
のまま本体回路が動作を停止したときの起動回路１０ａ
の動作について、図７のタイムチャートを参照しながら
説明する。図７において、Ａの範囲は正常動作時、Ｂは
回路動作が停止してから回路動作が開始する範囲、Ｃは
正常動作時を示している。
【００８９】まず入力端子ＩＮ１がローレベルでバンド
ギャップ基準電圧回路２０ａが動作開始後は、図７
（ａ）に示すように、Ａ，Ｂ，Ｃの全範囲においてノー
ドＮＤ２はローレベル、ノードＮＤ５はハイレベルであ
る。
ギャップ基準電圧回路２０ａが動作開始後は、図７
（ａ）に示すように、Ａ，Ｂ，Ｃの全範囲においてノー
ドＮＤ２はローレベル、ノードＮＤ５はハイレベルであ
る。
【００９０】信号端子ＳＮ１は、バンドギャップ基準電
圧回路２０ａが正常動作時、ｐＭＯＳトランジスタＰＴ
１をオンさせるのに十分な電圧まで下降するポイントで
あるノードｎ３に接続されているので、正常動作時Ａに
おいては、図７（ｇ）に示すように、ノードＮＤ３はｐ
ＭＯＳトランジスタＰＴ１がオンするのに十分な電圧ま
で下がっている。このとき、ｐＭＯＳトランジスタＰＴ
３はノードＮＤ５がハイレベルであるためオフである。
圧回路２０ａが正常動作時、ｐＭＯＳトランジスタＰＴ
１をオンさせるのに十分な電圧まで下降するポイントで
あるノードｎ３に接続されているので、正常動作時Ａに
おいては、図７（ｇ）に示すように、ノードＮＤ３はｐ
ＭＯＳトランジスタＰＴ１がオンするのに十分な電圧ま
で下がっている。このとき、ｐＭＯＳトランジスタＰＴ
３はノードＮＤ５がハイレベルであるためオフである。
【００９１】また、ノードＮＤ３がローレベルであるの
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮ
Ｔ２はこの時ゲート電圧であるノードＮＤ３がローレベ
ルであるので、ハイレベルのときと比べゲート−ソース
間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵
抗が大きく見える領域であり、ノードＮＤ１はハイレベ
ルである。よってインバータＩＮＶ２の出力側のノード
ＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１
の出力側ノードＮＤ６はハイレベルであり、したがっ
て、ｐＭＯＳトランジスタＰＴ２はオフである。
で、ｐＭＯＳトランジスタＰＴ１はオン、ｎＭＯＳトラ
ンジスタＮＴ１はオフであり、ｎＭＯＳトランジスタＮ
Ｔ２はこの時ゲート電圧であるノードＮＤ３がローレベ
ルであるので、ハイレベルのときと比べゲート−ソース
間電圧Ｖgsが小さいので、トランジスタＮＴ２のオン抵
抗が大きく見える領域であり、ノードＮＤ１はハイレベ
ルである。よってインバータＩＮＶ２の出力側のノード
ＮＤ４はローレベルであるので、ＮＡＮＤゲートＮＡ１
の出力側ノードＮＤ６はハイレベルであり、したがっ
て、ｐＭＯＳトランジスタＰＴ２はオフである。
【００９２】次に、スタンバイ信号ＳＴＢはローレベル
のままで、図７に示した時刻ｔ10において、バンドギャ
ップ基準電圧回路２０ａが正常動作時から、何らかの原
因でノードｎ１の電位がノードｎ２の電位よりも高くな
り（図７（ｆ）参照）、これを補償しようとしてオペア
ンプＯＰＡ１が図７（ｇ）に示すように主力電圧の上限
値まで上昇し、トランジスタＴ１０１，Ｔ１０２がオフ
となって動作を停止したようなときも、入力端子ＩＮ１
のノードＮＤ２はローレベルのまま、インバータＩＮＶ
１の出力側ノードＮＤ５はハイレベルのまま、したがっ
てｐＭＯＳトランジスタＰＴ３もオフのままである。一
方、ノードｎ３に接続されている信号端子ＳＮ１は、図
７（ｇ）に示すように、バンドギャップ基準電圧回路２
０ａが動作停止時、異常状態を表すハイレベルとなるの
で、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジス
タＮＴ１はともにオフ、ｎＭＯＳトランジスタＮＴ２は
ゲート電圧がハイレベルであるのでオンになる。ここ
で、ｎＭＯＳトランジスタＮＴ２のゲート−ソース間電
圧Ｖgsが大きいので、同トランジスタのオン抵抗が小さ
く見えることになり、ノードＮＤ１は図７（ｃ）に示す
ように下降し始める。所定のしきい値に達するｔ11時点
で、インバータＩＮＶ２の出力側ノードＮＤ４はハイレ
ベルとなり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ
６はローレベルとなる（図７（ｄ），（ｅ）参照）。し
たがって、ｐＭＯＳトランジスタＰＴ２はオンし、出力
端子ＯＵＴ１から端子Ｔn2を介してバンドギャップ基準
電圧回路２０ａに起動電流ＩSTを流し、回路動作を開始
させる。
のままで、図７に示した時刻ｔ10において、バンドギャ
ップ基準電圧回路２０ａが正常動作時から、何らかの原
因でノードｎ１の電位がノードｎ２の電位よりも高くな
り（図７（ｆ）参照）、これを補償しようとしてオペア
ンプＯＰＡ１が図７（ｇ）に示すように主力電圧の上限
値まで上昇し、トランジスタＴ１０１，Ｔ１０２がオフ
となって動作を停止したようなときも、入力端子ＩＮ１
のノードＮＤ２はローレベルのまま、インバータＩＮＶ
１の出力側ノードＮＤ５はハイレベルのまま、したがっ
てｐＭＯＳトランジスタＰＴ３もオフのままである。一
方、ノードｎ３に接続されている信号端子ＳＮ１は、図
７（ｇ）に示すように、バンドギャップ基準電圧回路２
０ａが動作停止時、異常状態を表すハイレベルとなるの
で、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジス
タＮＴ１はともにオフ、ｎＭＯＳトランジスタＮＴ２は
ゲート電圧がハイレベルであるのでオンになる。ここ
で、ｎＭＯＳトランジスタＮＴ２のゲート−ソース間電
圧Ｖgsが大きいので、同トランジスタのオン抵抗が小さ
く見えることになり、ノードＮＤ１は図７（ｃ）に示す
ように下降し始める。所定のしきい値に達するｔ11時点
で、インバータＩＮＶ２の出力側ノードＮＤ４はハイレ
ベルとなり、ＮＡＮＤゲートＮＡ１の出力側ノードＮＤ
６はローレベルとなる（図７（ｄ），（ｅ）参照）。し
たがって、ｐＭＯＳトランジスタＰＴ２はオンし、出力
端子ＯＵＴ１から端子Ｔn2を介してバンドギャップ基準
電圧回路２０ａに起動電流ＩSTを流し、回路動作を開始
させる。
【００９３】これによりバンドギャップ基準電圧回路２
０ａが正常動作に復帰し始めると、信号端子ＳＮ１の電
圧が、時刻ｔ12の時点で、ＰＴ１がオンするのに十分な
電圧まで再び下降し始める。ノードＮＤ３の電圧がＰＴ
１をオンさせるのに十分な電圧まで下降したｔ13の時点
で、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ゲート電圧がハイレベル
の時と比べＶgsが小さくなり、トランジスタのオン抵抗
が大きく見える領域になるので、ノードＮＤ１の電位が
ハイレベルに充電される。よってインバータＩＮＶ２の
出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤ
ゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなり
（図７（ｄ），（ｅ）参照）、ｐＭＯＳトランジスタＰ
Ｔ２は再びオフになり、バンドギャップ基準電圧回路２
０ａは正常動作を開始する。
０ａが正常動作に復帰し始めると、信号端子ＳＮ１の電
圧が、時刻ｔ12の時点で、ＰＴ１がオンするのに十分な
電圧まで再び下降し始める。ノードＮＤ３の電圧がＰＴ
１をオンさせるのに十分な電圧まで下降したｔ13の時点
で、上述したようにｐＭＯＳトランジスタＰＴ１はオ
ン、ｎＭＯＳトランジスタＮＴ１はオフとなる。ｎＭＯ
ＳトランジスタＮＴ２はこの時ゲート電圧がハイレベル
の時と比べＶgsが小さくなり、トランジスタのオン抵抗
が大きく見える領域になるので、ノードＮＤ１の電位が
ハイレベルに充電される。よってインバータＩＮＶ２の
出力側ノードＮＤ４はローレベルとなるので、ＮＡＮＤ
ゲートＮＡ１の出力側ＮＤ６の電位はハイレベルとなり
（図７（ｄ），（ｅ）参照）、ｐＭＯＳトランジスタＰ
Ｔ２は再びオフになり、バンドギャップ基準電圧回路２
０ａは正常動作を開始する。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
本体回路の回路起動ノードに再起動信号を供給するため
の再起動信号生成手段を設けたことにより、スタンバイ
信号が起動レベルになった後も、電圧モニターモードの
電圧を常にモニターし、バンドギャップ基準電圧回路等
の本体回路が何らかの原因で正常動作をしなかったり、
正常動作後に動作停止をしたときには、自動的に本体回
路の再起動動作を行うことができる。再起動信号生成手
段は、起動制御手段の論理素子の入力側または電源電圧
線と接地線との間に出力端子が接続され、ゲートが電圧
モニターノードに接続されたトランジスタないし固定抵
抗で構成することができ、従来の回路にトランジスタを
１個追加するのみで実現できる。また、これらの再起動
信号生成回路を構成するトランジスタを、電界効果トラ
ンジスタ、特にＭＯＳ電界効果トランジスタで構成し、
そのゲート電圧を必要に応じて制御することにより、低
消費電力の回路を実現することができる。さらに、再起
動信号生成回路を構成するＭＯＳ電界効果トランジスタ
を形成する際、基板上にＭＯＳ電界効果トランジスタを
複数形成し、それぞれを直列接続して見かけ上１つのＭ
ＯＳ電界効果トランジスタとして使用することにより、
基板バイアス効果が働き、単独のトランジスタで構成す
るよりも、トランジスタのオン抵抗が大きく見えるよう
になり、低消費電力の高抵抗回路を実現できる。
本体回路の回路起動ノードに再起動信号を供給するため
の再起動信号生成手段を設けたことにより、スタンバイ
信号が起動レベルになった後も、電圧モニターモードの
電圧を常にモニターし、バンドギャップ基準電圧回路等
の本体回路が何らかの原因で正常動作をしなかったり、
正常動作後に動作停止をしたときには、自動的に本体回
路の再起動動作を行うことができる。再起動信号生成手
段は、起動制御手段の論理素子の入力側または電源電圧
線と接地線との間に出力端子が接続され、ゲートが電圧
モニターノードに接続されたトランジスタないし固定抵
抗で構成することができ、従来の回路にトランジスタを
１個追加するのみで実現できる。また、これらの再起動
信号生成回路を構成するトランジスタを、電界効果トラ
ンジスタ、特にＭＯＳ電界効果トランジスタで構成し、
そのゲート電圧を必要に応じて制御することにより、低
消費電力の回路を実現することができる。さらに、再起
動信号生成回路を構成するＭＯＳ電界効果トランジスタ
を形成する際、基板上にＭＯＳ電界効果トランジスタを
複数形成し、それぞれを直列接続して見かけ上１つのＭ
ＯＳ電界効果トランジスタとして使用することにより、
基板バイアス効果が働き、単独のトランジスタで構成す
るよりも、トランジスタのオン抵抗が大きく見えるよう
になり、低消費電力の高抵抗回路を実現できる。
【図１】 本発明の第１の実施形態を示す機能ブロック
図である。
図である。
【図２】 本発明の第２の実施形態を示す回路図であ
る。
る。
【図３】 本発明の第３の実施形態を示す回路図であ
る。
る。
【図４】 本発明の第４の実施形態との比較例を示す回
路図である。
路図である。
【図５】 本発明の第５の実施形態を示す回路図であ
る。
る。
【図６】 本発明の第２の実施形態に係る起動回路をバ
ンドギャップ基準電圧回路と組み合わせた例を示す回路
図である。
ンドギャップ基準電圧回路と組み合わせた例を示す回路
図である。
【図７】 図６の回路における回路動作停止後の各部の
電圧変化を示すタイムチャートである。
電圧変化を示すタイムチャートである。
【図８】 従来例１に係る起動回路の構成を示す回路図
である。
である。
【図９】 バンドギャップ基準電圧回路の例を示す回路
図である。
図である。
【図１０】 従来例２に係る起動回路の構成を示す回路
図である。
図である。
【図１１】 従来例２の起動時の動作を示すタイムチャ
ートである。
ートである。
【図１２】 従来例２の回路動作停止後の各部の電圧変
化を示すタイムチャートである。
化を示すタイムチャートである。
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ…起動回路、１
１…起動信号供給手段、１２…起動制御手段、１３…再
起動信号生成手段、２０…本体回路、２１…電圧モニタ
ーノード、２２…回路起動ノード、２０ａ…バンドギャ
ップ基準電圧回路（本体回路）、ＳＮ１…信号端子、Ｉ
Ｎ１…入力端子、ＯＵＴ１…出力端子、ＳＴＢ…スタン
バイ信号、ＩＮＶ１…インバータ（第１のインバー
タ）、ＩＮＶ２…インバータ（第２のインバータ）、Ｎ
Ａ１…ＮＡＮＤゲート、ＰＴ１…ｐＭＯＳトランジスタ
（第１の電界効果トランジスタ）、ＮＴ１…ｎＭＯＳト
ランジスタ（第２の電界効果トランジスタ）、ＰＴ３…
ｐＭＯＳトランジスタ（第３の電界効果トランジス
タ）、ＰＴ２…ｐＭＯＳトランジスタ（第４の電界効果
トランジスタ）、ＮＴ２…ｎＭＯＳトランジスタ（第５
の電界効果トランジスタ）、ＯＰＡ１…オペアンプ（演
算増幅器）、Ｔ１０１，Ｔ１０２，Ｔ１０３…トランジ
スタ、ｎ３…電圧モニターモード、ｎ２…回路起動ノー
ド、ＶCC…電源電圧、ＧＮＤ…接地電位
１…起動信号供給手段、１２…起動制御手段、１３…再
起動信号生成手段、２０…本体回路、２１…電圧モニタ
ーノード、２２…回路起動ノード、２０ａ…バンドギャ
ップ基準電圧回路（本体回路）、ＳＮ１…信号端子、Ｉ
Ｎ１…入力端子、ＯＵＴ１…出力端子、ＳＴＢ…スタン
バイ信号、ＩＮＶ１…インバータ（第１のインバー
タ）、ＩＮＶ２…インバータ（第２のインバータ）、Ｎ
Ａ１…ＮＡＮＤゲート、ＰＴ１…ｐＭＯＳトランジスタ
（第１の電界効果トランジスタ）、ＮＴ１…ｎＭＯＳト
ランジスタ（第２の電界効果トランジスタ）、ＰＴ３…
ｐＭＯＳトランジスタ（第３の電界効果トランジス
タ）、ＰＴ２…ｐＭＯＳトランジスタ（第４の電界効果
トランジスタ）、ＮＴ２…ｎＭＯＳトランジスタ（第５
の電界効果トランジスタ）、ＯＰＡ１…オペアンプ（演
算増幅器）、Ｔ１０１，Ｔ１０２，Ｔ１０３…トランジ
スタ、ｎ３…電圧モニターモード、ｎ２…回路起動ノー
ド、ＶCC…電源電圧、ＧＮＤ…接地電位
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フロントページの続き
Ｆターム(参考） 5H420 BB12 CC02 DD02 EA11 EA14
EA18 EA24 FF03 KK02 NA16
NA23 NA24 NA28 NB02 NB36
NC22 NC23 NC26 NC32 NE03
NE23 NE26 NE27
5J055 AX57 AX66 BX42 CX23 DX22
DX52 EX01 EX07 EX11 EX21
EY01 EY21 EZ00 EZ07 EZ25
FX12 FX17 FX35 GX01 GX02
Claims (8)
- 【請求項１】 本体回路における所定の電圧モニターノ
ードと所定の回路起動ノードに接続される起動回路であ
って、 起動時に待機レベルから起動レベルに電圧が二値的に変
化するスタンバイ信号を受けて、このスタンバイ信号が
待機レベルのときは前記本体回路の動作を停止する停止
信号を供給し、前記スタンバイ信号が待機レベルから起
動レベルに変化したときは前記本体回路の前記回路起動
ノードに起動信号を供給すると共に前記停止信号の供給
を停止する起動信号供給手段と、 前記スタンバイ信号が起動レベルの状態であって、前記
本体回路の前記電圧モニターノードの電圧が所定の値に
達したとき、前記起動信号供給手段に対して前記起動信
号の供給を停止する起動制御手段とを備え、 かつ、前記スタンバイ信号が起動レベルの状態であっ
て、前記本体回路の前記電圧モニターノードの電圧が前
記所定の値から異常値に変動したときに、前記本体回路
の前記回路起動ノードに再起動信号を供給するための再
起動信号生成手段を設けたことを特徴とする起動回路。 - 【請求項２】 前記起動制御手段は、 電源電圧線と接地線との間に出力端子が直列接続された
第１の電界効果トランジスタと第２の電界効果トランジ
スタとを有し、 前記第１の電界効果トランジスタのゲートに前記電圧モ
ニターノードの電圧が供給され、 前記第２の電界効果トランジスタのゲートに前記スタン
バイ信号が供給され、 前記第１のトランジスタの出力端子と前記第２のトラン
ジスタの出力端子の接続点の電圧を所定のしきい値で二
値化する論理素子を設けたものであり、 前記再起動信号生成手段は、 前記起動制御手段の前記論理素子の入力側と接地線との
間に出力端子が接続され、ゲートが前記電圧モニターノ
ードに接続された第３の電界効果トランジスタであり、 前記起動信号供給手段は、 前記スタンバイ信号を反転する第１のインバータと、 前記起動制御手段の論理素子の出力と前記第１のインバ
ータの出力の論理積の反転出力を演算するＮＡＮＤゲー
トと、 このＮＡＮＤゲートの出力にゲートが接続され、電源電
圧線と前記本体回路の前記回路起動ノードとの間に出力
端子が接続された第４の電界効果トランジスタと、 前記第１のインバータの出力にゲートが接続され、電源
電圧線と前記電圧モニターノードとの間に出力端子が接
続された第５の電界効果トランジスタとを備えたもので
ある請求項１記載の起動回路。 - 【請求項３】 前記起動制御手段は、 電源電圧線と接地線との間に出力端子が直列接続された
第１の電界効果トランジスタと第２の電界効果トランジ
スタとを有し、 前記第１の電界効果トランジスタのゲートに前記電圧モ
ニターノードの電圧が供給され、 前記第２の電界効果トランジスタのゲートに前記スタン
バイ信号が供給され、 前記第１のトランジスタの出力端子と前記第２のトラン
ジスタの出力端子の接続点の電圧を所定のしきい値で二
値化する論理素子を設けたものであり、 前記再起動信号生成手段は、 前記起動制御手段の前記論理素子の入力側と接地線との
間に接続された抵抗要素であり、 前記起動信号供給手段は、 前記スタンバイ信号を反転する第１のインバータと、 前記起動制御手段の論理素子の出力と前記第１のインバ
ータの出力の論理積の反転出力を演算するＮＡＮＤゲー
トと、 このＮＡＮＤゲートの出力にゲートが接続され、電源電
圧線と前記本体回路の前記回路起動ノードとの間に出力
端子が接続された第４の電界効果トランジスタと、 前記第１のインバータの出力にゲートが接続され、電源
電圧線と前記電圧モニターノードとの間に出力端子が接
続された第５の電界効果トランジスタとを備えたもので
ある請求項１記載の起動回路。 - 【請求項４】 前記再起動信号生成手段における抵抗要
素は、前記起動制御手段の前記論理素子の入力側と接地
線との間に出力端子が接続され、ゲートが電源電圧線に
接続された第３の電界効果トランジスタである請求項３
記載の起動回路。 - 【請求項５】 前記起動制御手段における第１の電界効
果トランジスタがｐＭＯＳ電界効果トランジスタであ
り、 第２の電界効果トランジスタがｎＭＯＳ電界効果トラン
ジスタであり、 前記論理素子がインバータであり、 前記再起動信号生成手段における第３の電界効果トラン
ジスタがｎＭＯＳ電界効果トランジスタである請求項２
記載の起動回路。 - 【請求項６】 前記起動制御手段における第１の電界効
果トランジスタがｐＭＯＳ電界効果トランジスタであ
り、 第２の電界効果トランジスタがｎＭＯＳ電界効果トラン
ジスタであり、 前記論理素子がインバータであり、 前記再起動信号生成手段における第３の電界効果トラン
ジスタがｎＭＯＳ電界効果トランジスタである請求項４
記載の起動回路。 - 【請求項７】 前記再起動信号生成手段のｎＭＯＳ電界
効果トランジスタは、回路形成基板の上に分割して形成
された複数のｎＭＯＳ電界効果トランジスタからなり、 各複数のｎＭＯＳ電界効果トランジスタの出力側が直列
に接続され、 各複数のｎＭＯＳ電界効果トランジスタのゲートが共通
に接続されている請求項５記載の起動回路。 - 【請求項８】 前記再起動信号生成手段のｎＭＯＳ電界
効果トランジスタは、回路形成基板の上に分割して形成
された複数のｎＭＯＳ電界効果トランジスタからなり、 各複数のｎＭＯＳ電界効果トランジスタの出力側が直列
に接続され、 各複数のｎＭＯＳ電界効果トランジスタのゲートが共通
に接続されている請求項６記載の起動回路。
Priority Applications (9)
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|---|---|---|---|
| JP2001237060A JP3669307B2 (ja) | 2001-08-03 | 2001-08-03 | 起動回路 |
| EP02751764A EP1416634B1 (en) | 2001-08-03 | 2002-07-29 | Start circuit |
| CNB028027361A CN1232034C (zh) | 2001-08-03 | 2002-07-29 | 启动电路 |
| KR1020037004788A KR100910927B1 (ko) | 2001-08-03 | 2002-07-29 | 기동 회로 |
| DE60218046T DE60218046T2 (de) | 2001-08-03 | 2002-07-29 | Anlaufschaltung |
| PCT/JP2002/007681 WO2003015280A1 (fr) | 2001-08-03 | 2002-07-29 | Circuit de lancement |
| US10/381,910 US6833742B2 (en) | 2001-08-03 | 2002-07-29 | Starter circuit |
| TW091117439A TW567407B (en) | 2001-08-03 | 2002-08-02 | Start circuit |
| NO20031338A NO334923B1 (no) | 2001-08-03 | 2003-03-24 | Starterkrets |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001237060A JP3669307B2 (ja) | 2001-08-03 | 2001-08-03 | 起動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003051739A true JP2003051739A (ja) | 2003-02-21 |
| JP3669307B2 JP3669307B2 (ja) | 2005-07-06 |
Family
ID=19068206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001237060A Expired - Fee Related JP3669307B2 (ja) | 2001-08-03 | 2001-08-03 | 起動回路 |
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| Country | Link |
|---|---|
| US (1) | US6833742B2 (ja) |
| EP (1) | EP1416634B1 (ja) |
| JP (1) | JP3669307B2 (ja) |
| KR (1) | KR100910927B1 (ja) |
| CN (1) | CN1232034C (ja) |
| DE (1) | DE60218046T2 (ja) |
| NO (1) | NO334923B1 (ja) |
| TW (1) | TW567407B (ja) |
| WO (1) | WO2003015280A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007249733A (ja) * | 2006-03-17 | 2007-09-27 | Oki Electric Ind Co Ltd | 基準電位発生回路 |
| WO2008032606A1 (fr) * | 2006-09-13 | 2008-03-20 | Panasonic Corporation | Circuit de courant de référence, circuit de tension de référence et circuit de mise en marche |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4212036B2 (ja) | 2003-06-19 | 2009-01-21 | ローム株式会社 | 定電圧発生器 |
| DE10334066A1 (de) * | 2003-07-25 | 2005-02-24 | Infineon Technologies Ag | Schaltungsanordnung zur Spannungsregelung und Verfahren zum Betreiben einer Schaltunsanordnung zur Spannugsregelung |
| JP2005071320A (ja) * | 2003-08-06 | 2005-03-17 | Denso Corp | 電源回路および半導体集積回路装置 |
| US7857510B2 (en) * | 2003-11-08 | 2010-12-28 | Carl F Liepold | Temperature sensing circuit |
| KR100554840B1 (ko) * | 2003-11-13 | 2006-03-03 | 주식회사 하이닉스반도체 | 파워 업 신호 발생 회로 |
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