JP2003005724A - 液晶表示パネルの駆動電源回路 - Google Patents
液晶表示パネルの駆動電源回路Info
- Publication number
- JP2003005724A JP2003005724A JP2001190871A JP2001190871A JP2003005724A JP 2003005724 A JP2003005724 A JP 2003005724A JP 2001190871 A JP2001190871 A JP 2001190871A JP 2001190871 A JP2001190871 A JP 2001190871A JP 2003005724 A JP2003005724 A JP 2003005724A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- liquid crystal
- display panel
- crystal display
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 液晶表示パネルの電源オフ時に，液晶表示パ
ネルに残像が出現することを防止することの可能な駆動
電源回路を提供する。 【解決手段】 駆動電源回路１内のパワーダウンショー
ト回路１０は，複数の電圧レベルＶ１〜Ｖ５に対応して
設けられた複数の電源ラインＶＬ１〜ＶＬ５を備え，液
晶表示パネルがオフされたことを検出して隣り合う電源
ライン間を短絡させるＮチャネルＭＯＳトランジスタＭ
６〜Ｍ９を備えたことを特徴としている。電源ラインの
電位低下が遅いことに起因する液晶素子の点灯を防止し
て，液晶表示パネルに残像が出現することを防止するこ
とが可能である。
ネルに残像が出現することを防止することの可能な駆動
電源回路を提供する。 【解決手段】 駆動電源回路１内のパワーダウンショー
ト回路１０は，複数の電圧レベルＶ１〜Ｖ５に対応して
設けられた複数の電源ラインＶＬ１〜ＶＬ５を備え，液
晶表示パネルがオフされたことを検出して隣り合う電源
ライン間を短絡させるＮチャネルＭＯＳトランジスタＭ
６〜Ｍ９を備えたことを特徴としている。電源ラインの
電位低下が遅いことに起因する液晶素子の点灯を防止し
て，液晶表示パネルに残像が出現することを防止するこ
とが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示パネルの駆
動電源回路に係り，特に，液晶表示パネルの電源をオフ
した後に駆動電源回路内の電位を短時間で立ち下げるた
めの回路に関する。
動電源回路に係り，特に，液晶表示パネルの電源をオフ
した後に駆動電源回路内の電位を短時間で立ち下げるた
めの回路に関する。
【０００２】
【従来の技術】液晶表示パネルは一般に２枚の電極基板
で液晶を挟んだ構成であり，２枚の電極基板のそれぞれ
の電極に所定の電圧を印加することにより，液晶に電圧
が印加されて画像が表示される装置である。本明細書
中，液晶表示パネルの２枚の電極のうち，横方向に導出
されている電極をコモン（ＣＯＭ）と称し，縦方向に導
出されている電極をセグメント（ＳＥＧ）と称する。コ
モンとセグメントとの電位差が所定値以上の場合，コモ
ンとセグメントが交差する位置の液晶は点灯し，所定値
未満の場合は消灯（非点灯）となる。
で液晶を挟んだ構成であり，２枚の電極基板のそれぞれ
の電極に所定の電圧を印加することにより，液晶に電圧
が印加されて画像が表示される装置である。本明細書
中，液晶表示パネルの２枚の電極のうち，横方向に導出
されている電極をコモン（ＣＯＭ）と称し，縦方向に導
出されている電極をセグメント（ＳＥＧ）と称する。コ
モンとセグメントとの電位差が所定値以上の場合，コモ
ンとセグメントが交差する位置の液晶は点灯し，所定値
未満の場合は消灯（非点灯）となる。
【０００３】図７は，コモンとセグメントの電位差と，
液晶の点灯−消灯との関係を示す波形の一例を示したも
のである。この例では，コモンまたはセグメントの電圧
レベル（電位）はＶ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞ＶＳ
Ｓの関係にある。そして，コモンとセグメントの電位差
が｜Ｖ１｜以上の場合，コモンとセグメントが交差する
位置の液晶は点灯し，｜Ｖ１｜未満の場合は消灯するよ
うに設定されている。
液晶の点灯−消灯との関係を示す波形の一例を示したも
のである。この例では，コモンまたはセグメントの電圧
レベル（電位）はＶ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞ＶＳ
Ｓの関係にある。そして，コモンとセグメントの電位差
が｜Ｖ１｜以上の場合，コモンとセグメントが交差する
位置の液晶は点灯し，｜Ｖ１｜未満の場合は消灯するよ
うに設定されている。
【０００４】従来より，液晶表示パネルの駆動電源回路
では，液晶表示パネルの電源をオフした後に駆動電源回
路内の電位を立ち下げるためのパワーダウンショート回
路を用いている。図８は，パワーダウンショート回路を
用いた駆動電源回路内の各電源電位Ｖ１〜Ｖ５の推移を
示す説明図であり，液晶表示パネルの電源をオフした後
に，パワーダウンショート回路が動作を開始し，パワー
ダウンショート回路が動作を終了するまでの間の推移を
示している。
では，液晶表示パネルの電源をオフした後に駆動電源回
路内の電位を立ち下げるためのパワーダウンショート回
路を用いている。図８は，パワーダウンショート回路を
用いた駆動電源回路内の各電源電位Ｖ１〜Ｖ５の推移を
示す説明図であり，液晶表示パネルの電源をオフした後
に，パワーダウンショート回路が動作を開始し，パワー
ダウンショート回路が動作を終了するまでの間の推移を
示している。
【０００５】上述したパワーダウンショート回路につい
て，図９を参照しながら説明する。図９に示したパワー
ダウンショート回路５０においては，液晶表示パネルの
電源がオフされたこと，すなわち，ＶＤＤ電源のレベル
が低下したことを検出するために，レベル差発生用コン
デンサＣ１，Ｃ２，レベル差発生用ダイオードＤ１，Ｄ
２を用いて，ノードＢとノードＣに任意にレベル差を発
生させる。ＶＤＤ電源ライン上の抵抗Ｒ１，各電源ライ
ンＶＬ１〜ＶＬ５上の抵抗Ｒ２〜Ｒ６，及び，レベル比
較器５１の電源ラインＶＬ１上の抵抗Ｒ７は，それぞれ
対応する電源ラインのノイズ吸収用抵抗である。また，
レベル比較器５１を用いて，ノードＢ，ノードＣのレベ
ル差をもとにノードＡの論理値を反転させる。
て，図９を参照しながら説明する。図９に示したパワー
ダウンショート回路５０においては，液晶表示パネルの
電源がオフされたこと，すなわち，ＶＤＤ電源のレベル
が低下したことを検出するために，レベル差発生用コン
デンサＣ１，Ｃ２，レベル差発生用ダイオードＤ１，Ｄ
２を用いて，ノードＢとノードＣに任意にレベル差を発
生させる。ＶＤＤ電源ライン上の抵抗Ｒ１，各電源ライ
ンＶＬ１〜ＶＬ５上の抵抗Ｒ２〜Ｒ６，及び，レベル比
較器５１の電源ラインＶＬ１上の抵抗Ｒ７は，それぞれ
対応する電源ラインのノイズ吸収用抵抗である。また，
レベル比較器５１を用いて，ノードＢ，ノードＣのレベ
ル差をもとにノードＡの論理値を反転させる。
【０００６】すなわち，ＶＤＤ電源のレベルが低下した
ことを検出したとき（液晶表示パネルの電源がオフされ
たとき），ノードＡはＬレベルからＨレベルに反転す
る。ノードＡがＨレベルに反転することで，Ｎチャネル
ＭＯＳトランジスタＭ１〜Ｍ５をオンさせて，電圧レベ
ルＶ１〜Ｖ５に対応して設けられた電源ラインＶＬ１〜
ＶＬ５をグランドへショートさせる。
ことを検出したとき（液晶表示パネルの電源がオフされ
たとき），ノードＡはＬレベルからＨレベルに反転す
る。ノードＡがＨレベルに反転することで，Ｎチャネル
ＭＯＳトランジスタＭ１〜Ｍ５をオンさせて，電圧レベ
ルＶ１〜Ｖ５に対応して設けられた電源ラインＶＬ１〜
ＶＬ５をグランドへショートさせる。
【０００７】
【発明が解決しようとする課題】ところで，液晶表示パ
ネルの駆動用電源回路には，レベル安定のために，外付
けコンデンサが取り付けられることが一般的である。ま
た，例えば上述の駆動電源回路内の電源ラインＶＬ１〜
ＶＬ５を使用する場合，パネルの点灯用，消灯用の電源
の関係をもとに，電圧レベルの大小関係を保つ必要があ
る。図７に示した特性を有する液晶表示装置に使用する
場合，Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５を保つ必要があ
る。
ネルの駆動用電源回路には，レベル安定のために，外付
けコンデンサが取り付けられることが一般的である。ま
た，例えば上述の駆動電源回路内の電源ラインＶＬ１〜
ＶＬ５を使用する場合，パネルの点灯用，消灯用の電源
の関係をもとに，電圧レベルの大小関係を保つ必要があ
る。図７に示した特性を有する液晶表示装置に使用する
場合，Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５を保つ必要があ
る。
【０００８】ここで，液晶表示パネルの電源オフ時に，
パワーダウンショート回路が動作して，電源ラインＶＬ
１〜ＶＬ５をグランドへショートさせるが，外付けコン
デンサの影響もあり，各電源ラインＶＬ１〜ＶＬ５の電
圧レベルＶ１〜Ｖ５が，短時間で立ち下がらずに，液晶
表示パネルに残像が出現するという問題点があった。ま
た，パワーダウンショート回路が動作して，電源ライン
ＶＬ１〜ＶＬ５をグランドへショートさせるが，電圧レ
ベル低下のスピードにアンバランスが生じ，液晶表示パ
ネルに残像が出現するという問題点もあった。
パワーダウンショート回路が動作して，電源ラインＶＬ
１〜ＶＬ５をグランドへショートさせるが，外付けコン
デンサの影響もあり，各電源ラインＶＬ１〜ＶＬ５の電
圧レベルＶ１〜Ｖ５が，短時間で立ち下がらずに，液晶
表示パネルに残像が出現するという問題点があった。ま
た，パワーダウンショート回路が動作して，電源ライン
ＶＬ１〜ＶＬ５をグランドへショートさせるが，電圧レ
ベル低下のスピードにアンバランスが生じ，液晶表示パ
ネルに残像が出現するという問題点もあった。
【０００９】本発明は，従来の液晶表示パネルの駆動電
源回路が有する上記問題点に鑑みてなされたものであ
り，本発明の目的は，液晶表示パネルの電源オフ時に，
液晶表示パネルに残像が出現することを防止することの
可能な，新規かつ改良された液晶表示パネルの駆動電源
回路を提供することである。
源回路が有する上記問題点に鑑みてなされたものであ
り，本発明の目的は，液晶表示パネルの電源オフ時に，
液晶表示パネルに残像が出現することを防止することの
可能な，新規かつ改良された液晶表示パネルの駆動電源
回路を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決するた
め，本発明の第１の観点によれば，液晶表示パネルの駆
動電源回路において，液晶表示パネルを駆動するための
複数の電圧レベルを発生する電圧発生手段と，前記複数
の電圧レベルに対応して設けられた複数の電源ライン
と，前記液晶表示パネルがオフされたことを検出する検
出手段と，前記検出手段の検出結果に応じて前記複数の
電源ラインを接地させる接地手段と，前記検出手段の検
出結果に応じて所定の前記電源ライン間を短絡させる短
絡手段と，を備え，前記短絡手段は，前記複数の電源ラ
インのうち隣り合う電源ライン間を短絡させることを特
徴とする，液晶表示パネルの駆動電源回路が提供され
る。
め，本発明の第１の観点によれば，液晶表示パネルの駆
動電源回路において，液晶表示パネルを駆動するための
複数の電圧レベルを発生する電圧発生手段と，前記複数
の電圧レベルに対応して設けられた複数の電源ライン
と，前記液晶表示パネルがオフされたことを検出する検
出手段と，前記検出手段の検出結果に応じて前記複数の
電源ラインを接地させる接地手段と，前記検出手段の検
出結果に応じて所定の前記電源ライン間を短絡させる短
絡手段と，を備え，前記短絡手段は，前記複数の電源ラ
インのうち隣り合う電源ライン間を短絡させることを特
徴とする，液晶表示パネルの駆動電源回路が提供され
る。
【００１１】かかる構成によれば，検出手段により液晶
表示パネルがオフされたことを検出した場合に，電源ラ
インを接地して電位を立ち下げるとともに，隣り合う電
源ライン間を短絡させるようにしたので，各電源ライン
の電位をより短時間で立ち下げることができる。なお，
隣り合う電源ラインとは，電源ラインを電位レベルの大
小で順序付けした場合における順序の隣り合う電源ライ
ンをいう。
表示パネルがオフされたことを検出した場合に，電源ラ
インを接地して電位を立ち下げるとともに，隣り合う電
源ライン間を短絡させるようにしたので，各電源ライン
の電位をより短時間で立ち下げることができる。なお，
隣り合う電源ラインとは，電源ラインを電位レベルの大
小で順序付けした場合における順序の隣り合う電源ライ
ンをいう。
【００１２】上述のように，液晶素子は，コモン−セグ
メントの電位差が所定の電位（例えば｜Ｖ１｜）以上の
場合に点灯するが，液晶表示パネルの電源オフ後，その
所定の電位に近い電位（例えばＶ２−ＶＳＳ＝｜Ｖ２
｜）をもった液晶素子があった場合，電源ラインの電位
低下が遅かった場合に，一定時間以上の間液晶表示パネ
ルに電位差を与えることで，その液晶素子が点灯するこ
とがある。この点，本発明の構成によれば，各電源ライ
ンの電位をより短時間で立ち下げることができるので，
液晶表示パネルに残像が出現することを防止することが
可能である。
メントの電位差が所定の電位（例えば｜Ｖ１｜）以上の
場合に点灯するが，液晶表示パネルの電源オフ後，その
所定の電位に近い電位（例えばＶ２−ＶＳＳ＝｜Ｖ２
｜）をもった液晶素子があった場合，電源ラインの電位
低下が遅かった場合に，一定時間以上の間液晶表示パネ
ルに電位差を与えることで，その液晶素子が点灯するこ
とがある。この点，本発明の構成によれば，各電源ライ
ンの電位をより短時間で立ち下げることができるので，
液晶表示パネルに残像が出現することを防止することが
可能である。
【００１３】また，本発明の第２の観点によれば，液晶
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，前記
複数の電源ラインの電位レベルの大小を逆転させること
なく，前記電源ライン間を短絡させることを特徴とす
る，液晶表示パネルの駆動電源回路が提供される。
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，前記
複数の電源ラインの電位レベルの大小を逆転させること
なく，前記電源ライン間を短絡させることを特徴とす
る，液晶表示パネルの駆動電源回路が提供される。
【００１４】かかる構成によれば，電源ラインの電位レ
ベルの大小を逆転させることなく，電源ライン間を短絡
させるようにしたので，各電源ラインの電位をより短時
間で立ち下げることができるとともに，電源ラインの電
位レベルの大小を逆転させることがない。例えば，Ｖ１
＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５（＞ＶＳＳ）の関係を常に保
つことができる。液晶表示パネルの残像を防ぐには，後
述するように，Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５（＞ＶＳ
Ｓ）の関係を常に保ってレベルを低下させることが有効
である。
ベルの大小を逆転させることなく，電源ライン間を短絡
させるようにしたので，各電源ラインの電位をより短時
間で立ち下げることができるとともに，電源ラインの電
位レベルの大小を逆転させることがない。例えば，Ｖ１
＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５（＞ＶＳＳ）の関係を常に保
つことができる。液晶表示パネルの残像を防ぐには，後
述するように，Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５（＞ＶＳ
Ｓ）の関係を常に保ってレベルを低下させることが有効
である。
【００１５】また，本発明の第３の観点によれば，液晶
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，前記
液晶表示パネルのコモンの消灯レベルに対応して設けら
れた電源ライン間を短絡し，前記液晶表示パネルのセグ
メントの消灯レベルに対応して設けられた電源ライン間
を短絡することを特徴とする，液晶表示パネルの駆動電
源回路が提供される。
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，前記
液晶表示パネルのコモンの消灯レベルに対応して設けら
れた電源ライン間を短絡し，前記液晶表示パネルのセグ
メントの消灯レベルに対応して設けられた電源ライン間
を短絡することを特徴とする，液晶表示パネルの駆動電
源回路が提供される。
【００１６】かかる構成によれば，短絡手段がコモンの
消灯レベルに対応して設けられた電源ライン間を短絡す
ることで，コモン側にたまった容量を確実にディスチャ
ージできる。また，セグメントの消灯レベルに対応して
設けられた電源ライン間を短絡することで，セグメント
側にたまった容量を確実にディスチャージできる。この
ため，電源ラインの電位低下が遅いことに起因する液晶
素子の点灯を防止し，液晶表示パネルに残像が出現する
ことを防止することが可能である。
消灯レベルに対応して設けられた電源ライン間を短絡す
ることで，コモン側にたまった容量を確実にディスチャ
ージできる。また，セグメントの消灯レベルに対応して
設けられた電源ライン間を短絡することで，セグメント
側にたまった容量を確実にディスチャージできる。この
ため，電源ラインの電位低下が遅いことに起因する液晶
素子の点灯を防止し，液晶表示パネルに残像が出現する
ことを防止することが可能である。
【００１７】また，本発明の第４の観点によれば，液晶
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，最大
の電圧レベルに対応して設けられた前記電源ラインを，
他の前記各電源ラインと短絡させることを特徴とする，
液晶表示パネルの駆動電源回路。
表示パネルの駆動電源回路において，液晶表示パネルを
駆動するための複数の電圧レベルを発生する電圧発生手
段と，前記複数の電圧レベルに対応して設けられた複数
の電源ラインと，前記液晶表示パネルがオフされたこと
を検出する検出手段と，前記検出手段の検出結果に応じ
て前記複数の電源ラインを接地させる接地手段と，前記
検出手段の検出結果に応じて所定の前記電源ライン間を
短絡させる短絡手段と，を備え，前記短絡手段は，最大
の電圧レベルに対応して設けられた前記電源ラインを，
他の前記各電源ラインと短絡させることを特徴とする，
液晶表示パネルの駆動電源回路。
【００１８】かかる構成によれば，最大の電圧レベルに
対応して設けられた電源ラインを，他の各電源ラインと
短絡させるようにしたので，各電源ラインの電位をより
短時間で立ち下げることができるとともに，各電源ライ
ンの電位レベルを最大の電圧レベル以下に維持できる。
例えば，Ｖ１≧Ｖ２，Ｖ１≧Ｖ３，Ｖ１≧Ｖ４，Ｖ１≧
Ｖ５の関係を常に保つことができる。このため，Ｖ１未
満の電位レベル（Ｖ２〜Ｖ５）に対応して設けられた電
源ラインの電位を確実に立ち下げることができるので，
液晶表示パネルに残像が出現することを防止することが
可能である。
対応して設けられた電源ラインを，他の各電源ラインと
短絡させるようにしたので，各電源ラインの電位をより
短時間で立ち下げることができるとともに，各電源ライ
ンの電位レベルを最大の電圧レベル以下に維持できる。
例えば，Ｖ１≧Ｖ２，Ｖ１≧Ｖ３，Ｖ１≧Ｖ４，Ｖ１≧
Ｖ５の関係を常に保つことができる。このため，Ｖ１未
満の電位レベル（Ｖ２〜Ｖ５）に対応して設けられた電
源ラインの電位を確実に立ち下げることができるので，
液晶表示パネルに残像が出現することを防止することが
可能である。
【００１９】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる液晶表示パネルの駆動用電源回路の好適
な実施の形態について詳細に説明する。なお，本明細書
及び図面において，実質的に同一の機能構成を有する構
成要素については，同一の符号を付することにより重複
説明を省略する。
本発明にかかる液晶表示パネルの駆動用電源回路の好適
な実施の形態について詳細に説明する。なお，本明細書
及び図面において，実質的に同一の機能構成を有する構
成要素については，同一の符号を付することにより重複
説明を省略する。
【００２０】まず，パワーダウンショート回路を含む液
晶表示パネルの駆動用電源回路の全体構成について説明
する。駆動用電源回路１は，図１に示したように，ｎ×
ｊの液晶素子を有する液晶表示パネル（図示せず）のコ
モン（ＣＯＭ０，ＣＯＭ１，・・・，ＣＯＭｎ−１，Ｃ
ＯＭｎ），及び，セグメント（ＳＥＧ０，ＳＥＧ１，・
・・，ＳＥＧｊ−１，ＳＥＧｊ）に電位を供給するロジ
ック回路ブロック２と，電圧レベルＶ１を発生させるた
めの昇圧部３と，電圧レベルＶ１を抵抗分割することに
より電圧レベルＶ２，Ｖ３，Ｖ４，Ｖ５を発生させるた
めの電位発生部４と，液晶表示パネルの電源オフ時に，
電源ラインＶＬ１〜ＶＬ５をグランドへショートさせる
パワーダウンショート回路１０（２０，３０，４０）
と，電圧レベルの安定のために取り付けられた外付けコ
ンデンサ４と，を備えて構成されている。
晶表示パネルの駆動用電源回路の全体構成について説明
する。駆動用電源回路１は，図１に示したように，ｎ×
ｊの液晶素子を有する液晶表示パネル（図示せず）のコ
モン（ＣＯＭ０，ＣＯＭ１，・・・，ＣＯＭｎ−１，Ｃ
ＯＭｎ），及び，セグメント（ＳＥＧ０，ＳＥＧ１，・
・・，ＳＥＧｊ−１，ＳＥＧｊ）に電位を供給するロジ
ック回路ブロック２と，電圧レベルＶ１を発生させるた
めの昇圧部３と，電圧レベルＶ１を抵抗分割することに
より電圧レベルＶ２，Ｖ３，Ｖ４，Ｖ５を発生させるた
めの電位発生部４と，液晶表示パネルの電源オフ時に，
電源ラインＶＬ１〜ＶＬ５をグランドへショートさせる
パワーダウンショート回路１０（２０，３０，４０）
と，電圧レベルの安定のために取り付けられた外付けコ
ンデンサ４と，を備えて構成されている。
【００２１】本実施の形態では，電圧レベルＶ１〜Ｖ５
を以下のように設定する。 電圧レベルＶ１：液晶パネルの特性にあわせ任意に設定
する電位 電圧レベルＶ２：コモン側消灯レベル（２） 電圧レベルＶ３：セグメント側消灯レベル（２） 電圧レベルＶ４：セグメント側消灯レベル（１） 電圧レベルＶ５：コモン側消灯レベル（１）
を以下のように設定する。 電圧レベルＶ１：液晶パネルの特性にあわせ任意に設定
する電位 電圧レベルＶ２：コモン側消灯レベル（２） 電圧レベルＶ３：セグメント側消灯レベル（２） 電圧レベルＶ４：セグメント側消灯レベル（１） 電圧レベルＶ５：コモン側消灯レベル（１）
【００２２】以下に説明する各実施の形態は，液晶表示
パネルの駆動用電源回路のうち，パワーダウンショート
回路に特徴を有するものである。まず，図９に示した従
来のパワーダウンショート回路５０の構成について概説
すると，液晶表示パネルがオフされたこと（ＶＤＤ電源
のレベルが低下したこと）を検出するための検出手段と
して，ノードＢ，ノードＣにレベル差を発生させるため
のレベル差発生用コンデンサＣ１，Ｃ２，レベル差発生
用ダイオードＤ１，Ｄ２と，ノードＢ，ノードＣのレベ
ル差をもとにノードＡの論理値を反転させるレベル比較
器５１と，複数の電圧レベルＶ１〜Ｖ５に対応して設け
られた電源ラインＶＬ１〜ＶＬ５と，検知手段の出力信
号であるノードＡの論理値に応じて電源ラインＶＬ１〜
ＶＬ５を接地させる接地手段としてＮチャネルＭＯＳト
ランジスタＭ１〜Ｍ５を備えている。レベル比較器５１
の電源は電源ラインＶＬ１を共通して用いている。ま
た，ＶＤＤ電源ライン上の抵抗Ｒ１，各電源ラインＶＬ
１〜ＶＬ５上の抵抗Ｒ２〜Ｒ６，及び，レベル比較器５
１の電源ラインＶＬ１上の抵抗Ｒ７は，それぞれ対応す
る電源ラインのノイズ吸収用抵抗である。
パネルの駆動用電源回路のうち，パワーダウンショート
回路に特徴を有するものである。まず，図９に示した従
来のパワーダウンショート回路５０の構成について概説
すると，液晶表示パネルがオフされたこと（ＶＤＤ電源
のレベルが低下したこと）を検出するための検出手段と
して，ノードＢ，ノードＣにレベル差を発生させるため
のレベル差発生用コンデンサＣ１，Ｃ２，レベル差発生
用ダイオードＤ１，Ｄ２と，ノードＢ，ノードＣのレベ
ル差をもとにノードＡの論理値を反転させるレベル比較
器５１と，複数の電圧レベルＶ１〜Ｖ５に対応して設け
られた電源ラインＶＬ１〜ＶＬ５と，検知手段の出力信
号であるノードＡの論理値に応じて電源ラインＶＬ１〜
ＶＬ５を接地させる接地手段としてＮチャネルＭＯＳト
ランジスタＭ１〜Ｍ５を備えている。レベル比較器５１
の電源は電源ラインＶＬ１を共通して用いている。ま
た，ＶＤＤ電源ライン上の抵抗Ｒ１，各電源ラインＶＬ
１〜ＶＬ５上の抵抗Ｒ２〜Ｒ６，及び，レベル比較器５
１の電源ラインＶＬ１上の抵抗Ｒ７は，それぞれ対応す
る電源ラインのノイズ吸収用抵抗である。
【００２３】そして，以下に説明する各実施の形態は，
図９に示した従来のパワーダウンショート回路５０に，
電源ラインＶＬ１〜ＶＬ５を短絡させる短絡手段を付加
したことを特徴としている。以下の各実施の形態では，
上記従来のパワーダウンショート回路５０と同一の構成
要素については同一番号を付すことにより説明を省略す
る。以下に，各実施の形態において特徴的な構成要素で
ある短絡手段を中心に説明する。
図９に示した従来のパワーダウンショート回路５０に，
電源ラインＶＬ１〜ＶＬ５を短絡させる短絡手段を付加
したことを特徴としている。以下の各実施の形態では，
上記従来のパワーダウンショート回路５０と同一の構成
要素については同一番号を付すことにより説明を省略す
る。以下に，各実施の形態において特徴的な構成要素で
ある短絡手段を中心に説明する。
【００２４】（第１の実施の形態）本実施の形態にかか
るパワーダウンショート回路１０は，図２に示したよう
に，図９に示した従来回路に，さらに，電源ラインＶＬ
１〜ＶＬ５のうち隣り合う電源ラインを短絡させる短絡
手段としてＮチャネルＭＯＳトランジスタＭ６〜Ｍ９を
備えたことを特徴としている。
るパワーダウンショート回路１０は，図２に示したよう
に，図９に示した従来回路に，さらに，電源ラインＶＬ
１〜ＶＬ５のうち隣り合う電源ラインを短絡させる短絡
手段としてＮチャネルＭＯＳトランジスタＭ６〜Ｍ９を
備えたことを特徴としている。
【００２５】短絡手段たるＮチャネルＭＯＳトランジス
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートをノードＡとし，ソース
をＮチャネルＭＯＳトランジスタＭ１のドレインと同一
ノードとし，ドレインをＮチャネルＭＯＳトランジスタ
Ｍ２のドレインと同一ノードとしている。ＮチャネルＭ
ＯＳトランジスタＭ７は，ゲートをノードＡとし，ソー
スをＮチャネルＭＯＳトランジスタＭ２のドレインと同
一ノードとし，ドレインをＮチャネルＭＯＳトランジス
タＭ３のドレインと同一ノードとしている。Ｎチャネル
ＭＯＳトランジスタＭ８は，ゲートをノードＡとし，ソ
ースをＮチャネルＭＯＳトランジスタＭ３のドレインと
同一ノードとし，ドレインをＮチャネルＭＯＳトランジ
スタＭ４のドレインと同一ノードとしている。Ｎチャネ
ルＭＯＳトランジスタＭ９は，ゲートをノードＡとし，
ソースをＮチャネルＭＯＳトランジスタＭ４のドレイン
と同一ノードとし，ドレインをＮチャネルＭＯＳトラン
ジスタＭ５のドレインと同一ノードとしている。
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートをノードＡとし，ソース
をＮチャネルＭＯＳトランジスタＭ１のドレインと同一
ノードとし，ドレインをＮチャネルＭＯＳトランジスタ
Ｍ２のドレインと同一ノードとしている。ＮチャネルＭ
ＯＳトランジスタＭ７は，ゲートをノードＡとし，ソー
スをＮチャネルＭＯＳトランジスタＭ２のドレインと同
一ノードとし，ドレインをＮチャネルＭＯＳトランジス
タＭ３のドレインと同一ノードとしている。Ｎチャネル
ＭＯＳトランジスタＭ８は，ゲートをノードＡとし，ソ
ースをＮチャネルＭＯＳトランジスタＭ３のドレインと
同一ノードとし，ドレインをＮチャネルＭＯＳトランジ
スタＭ４のドレインと同一ノードとしている。Ｎチャネ
ルＭＯＳトランジスタＭ９は，ゲートをノードＡとし，
ソースをＮチャネルＭＯＳトランジスタＭ４のドレイン
と同一ノードとし，ドレインをＮチャネルＭＯＳトラン
ジスタＭ５のドレインと同一ノードとしている。
【００２６】かかる構成によれば，液晶表示パネルの電
源オフ時に，パワーダウンショート回路１０が動作し，
ノードＡがＨレベルになる。ノードＡがＨレベルになる
ことにより，ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５
をオンさせて，電圧レベルＶ１〜Ｖ５に対応して設けら
れた電源ラインＶＬ１〜ＶＬ５をグランドへショートさ
せる。さらに本実施の形態では，これと同時に，Ｎチャ
ネルＭＯＳトランジスタＭ６〜Ｍ９をオンさせて，各電
源ラインＶＬ１〜ＶＬ５間を同一レベルに近づけるよう
制御する。
源オフ時に，パワーダウンショート回路１０が動作し，
ノードＡがＨレベルになる。ノードＡがＨレベルになる
ことにより，ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５
をオンさせて，電圧レベルＶ１〜Ｖ５に対応して設けら
れた電源ラインＶＬ１〜ＶＬ５をグランドへショートさ
せる。さらに本実施の形態では，これと同時に，Ｎチャ
ネルＭＯＳトランジスタＭ６〜Ｍ９をオンさせて，各電
源ラインＶＬ１〜ＶＬ５間を同一レベルに近づけるよう
制御する。
【００２７】このように，本実施の形態では，従来のパ
ワーダウンショート回路に比べて，各電源ラインのレベ
ルを短時間で立ち下げることができる。このため，上述
したように，電源ラインの電位低下が遅いことに起因す
る液晶素子の点灯を防止して，液晶表示パネルに残像が
出現することを防止することが可能である。
ワーダウンショート回路に比べて，各電源ラインのレベ
ルを短時間で立ち下げることができる。このため，上述
したように，電源ラインの電位低下が遅いことに起因す
る液晶素子の点灯を防止して，液晶表示パネルに残像が
出現することを防止することが可能である。
【００２８】（第２の実施の形態）本実施の形態にかか
るパワーダウンショート回路２０は，図３に示したよう
に，図９の従来回路に，さらに，電源ラインＶＬ１〜Ｖ
Ｌ５を短絡させる短絡手段としてＮチャネルＭＯＳトラ
ンジスタＭ６〜Ｍ９を付加したことを特徴としている。
そして，ＮチャネルＭＯＳトランジスタＭ６〜Ｍ９は，
電源ラインＶＬ１〜ＶＬ５の電圧レベルの大小を逆転さ
せることなく，隣り合う電源ライン間を短絡させること
を特徴としている。
るパワーダウンショート回路２０は，図３に示したよう
に，図９の従来回路に，さらに，電源ラインＶＬ１〜Ｖ
Ｌ５を短絡させる短絡手段としてＮチャネルＭＯＳトラ
ンジスタＭ６〜Ｍ９を付加したことを特徴としている。
そして，ＮチャネルＭＯＳトランジスタＭ６〜Ｍ９は，
電源ラインＶＬ１〜ＶＬ５の電圧レベルの大小を逆転さ
せることなく，隣り合う電源ライン間を短絡させること
を特徴としている。
【００２９】短絡手段たるＮチャネルＭＯＳトランジス
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートとソースをＮチャネルＭ
ＯＳトランジスタＭ２のドレインと同一ノードとし，ド
レインをＮチャネルＭＯＳトランジスタＭ１のドレイン
と同一ノードとしている。ＮチャネルＭＯＳトランジス
タＭ７は，ゲートとソースをＮチャネルＭＯＳトランジ
スタＭ３のドレインと同一ノードとし，ドレインをＮチ
ャネルＭＯＳトランジスタＭ２のドレインと同一ノード
としている。ＮチャネルＭＯＳトランジスタＭ８は，ゲ
ートとソースをＮチャネルＭＯＳトランジスタＭ４のド
レインと同一ノードとし，ドレインをＮチャネルＭＯＳ
トランジスタＭ３のドレインと同一ノードとしている。
ＮチャネルＭＯＳトランジスタＭ９は，ゲートとソース
をＮチャネルＭＯＳトランジスタＭ５のドレインと同一
ノードとし，ドレインをＮチャネルＭＯＳトランジスタ
Ｍ４のドレインと同一ノードとしている。
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートとソースをＮチャネルＭ
ＯＳトランジスタＭ２のドレインと同一ノードとし，ド
レインをＮチャネルＭＯＳトランジスタＭ１のドレイン
と同一ノードとしている。ＮチャネルＭＯＳトランジス
タＭ７は，ゲートとソースをＮチャネルＭＯＳトランジ
スタＭ３のドレインと同一ノードとし，ドレインをＮチ
ャネルＭＯＳトランジスタＭ２のドレインと同一ノード
としている。ＮチャネルＭＯＳトランジスタＭ８は，ゲ
ートとソースをＮチャネルＭＯＳトランジスタＭ４のド
レインと同一ノードとし，ドレインをＮチャネルＭＯＳ
トランジスタＭ３のドレインと同一ノードとしている。
ＮチャネルＭＯＳトランジスタＭ９は，ゲートとソース
をＮチャネルＭＯＳトランジスタＭ５のドレインと同一
ノードとし，ドレインをＮチャネルＭＯＳトランジスタ
Ｍ４のドレインと同一ノードとしている。
【００３０】ＶＤＤ電源オフ時，パワーダウンショート
回路２０が動作し，ノードＡがＨレベルになる。ノード
ＡがＨレベルになることにより，ＮチャネルＭＯＳトラ
ンジスタＭ１〜Ｍ５をオンさせて，電圧レベルＶ１〜Ｖ
５に対応して設けられた電源ラインＶＬ１〜ＶＬ５をグ
ランドへショートさせる。このとき，本実施の形態で
は，ＮチャネルＭＯＳトランジスタＭ６の作用により，
電源ラインＶＬ１の電圧レベルが電源ラインＶＬ２の電
圧レベルより低下しない。
回路２０が動作し，ノードＡがＨレベルになる。ノード
ＡがＨレベルになることにより，ＮチャネルＭＯＳトラ
ンジスタＭ１〜Ｍ５をオンさせて，電圧レベルＶ１〜Ｖ
５に対応して設けられた電源ラインＶＬ１〜ＶＬ５をグ
ランドへショートさせる。このとき，本実施の形態で
は，ＮチャネルＭＯＳトランジスタＭ６の作用により，
電源ラインＶＬ１の電圧レベルが電源ラインＶＬ２の電
圧レベルより低下しない。
【００３１】すなわち，電圧レベルＶ１＜電圧レベルＶ
２になろうとすると，ＮチャネルＭＯＳトランジスタＭ
６のゲートレベルは，ＮチャネルＭＯＳトランジスタＭ
６のソース（抵抗Ｒ２接続側）電圧より高電位になり，
オン状態になる。その後，ＮチャネルＭＯＳトランジス
タＭ６のソース，ドレインの電圧が，ほぼ同じになるま
で，電圧レベルＶ２のレベルが低下する。その結果とし
て電圧レベルＶ１＞電圧レベルＶ２になる。
２になろうとすると，ＮチャネルＭＯＳトランジスタＭ
６のゲートレベルは，ＮチャネルＭＯＳトランジスタＭ
６のソース（抵抗Ｒ２接続側）電圧より高電位になり，
オン状態になる。その後，ＮチャネルＭＯＳトランジス
タＭ６のソース，ドレインの電圧が，ほぼ同じになるま
で，電圧レベルＶ２のレベルが低下する。その結果とし
て電圧レベルＶ１＞電圧レベルＶ２になる。
【００３２】同様に，ＮチャネルＭＯＳトランジスタＭ
７の作用により，電源ラインＶＬ２の電圧レベルが電源
ラインＶＬ３の電圧レベルより低下しない。Ｎチャネル
ＭＯＳトランジスタＭ８の作用により，電源ラインＶＬ
３の電圧レベルが電源ラインＶＬ４の電圧レベルより低
下しない。ＮチャネルＭＯＳトランジスタＭ９の作用に
より，電源ラインＶＬ４の電圧レベルが電源ラインＶＬ
５の電圧レベルより低下しない。
７の作用により，電源ラインＶＬ２の電圧レベルが電源
ラインＶＬ３の電圧レベルより低下しない。Ｎチャネル
ＭＯＳトランジスタＭ８の作用により，電源ラインＶＬ
３の電圧レベルが電源ラインＶＬ４の電圧レベルより低
下しない。ＮチャネルＭＯＳトランジスタＭ９の作用に
より，電源ラインＶＬ４の電圧レベルが電源ラインＶＬ
５の電圧レベルより低下しない。
【００３３】このように，本実施の形態では，Ｖ１＞Ｖ
２＞Ｖ３＞Ｖ４＞Ｖ５の関係が保たれたまま電圧レベル
が低下するので，以下のような効果がある。
２＞Ｖ３＞Ｖ４＞Ｖ５の関係が保たれたまま電圧レベル
が低下するので，以下のような効果がある。
【００３４】コンデンサの影響により，Ｖ１，Ｖ２，Ｖ
３，Ｖ４，Ｖ５の電圧は，ＶＤＤ電源の供給が無くなっ
た後でも，電圧のレベルを保つため，電荷が抜けにくい
状態にある。通常の表示状態において液晶素子を点灯さ
せるには，コモン−セグメント間の電圧は｜Ｖ１−ＶＳ
Ｓ｜である。また，液晶素子を非点灯させるには，選択
されたコモンに対し，コモン−セグメント間の電圧が｜
Ｖ１−Ｖ４｜または｜ＶＳＳ−Ｖ３｜である。また，液
晶素子を非点灯させるには，非選択されたコモンに対
し，コモン−セグメント間の電圧が｜Ｖ５−ＶＳＳ｜ま
たは｜Ｖ５−Ｖ４｜，または，｜Ｖ２−Ｖ３｜または｜
Ｖ２−Ｖ１｜である。この状態は，コモンの信号が特定
のデューティ（ｄｕｔｙ）で動作した場合である。
３，Ｖ４，Ｖ５の電圧は，ＶＤＤ電源の供給が無くなっ
た後でも，電圧のレベルを保つため，電荷が抜けにくい
状態にある。通常の表示状態において液晶素子を点灯さ
せるには，コモン−セグメント間の電圧は｜Ｖ１−ＶＳ
Ｓ｜である。また，液晶素子を非点灯させるには，選択
されたコモンに対し，コモン−セグメント間の電圧が｜
Ｖ１−Ｖ４｜または｜ＶＳＳ−Ｖ３｜である。また，液
晶素子を非点灯させるには，非選択されたコモンに対
し，コモン−セグメント間の電圧が｜Ｖ５−ＶＳＳ｜ま
たは｜Ｖ５−Ｖ４｜，または，｜Ｖ２−Ｖ３｜または｜
Ｖ２−Ｖ１｜である。この状態は，コモンの信号が特定
のデューティ（ｄｕｔｙ）で動作した場合である。
【００３５】一方，ＶＤＤ電源の供給が無くなった場
合，コモンドライバ及びセグメントドライバに関してコ
モンの信号は，特定のデューティで動作することはなく
なる。また，セグメントのデータも，供給源が動作しな
くなる。よって，コモンドライバは，Ｖ１，Ｖ５，Ｖ
２，ＶＳＳのどれかを選択しているが，どれが選択され
ているか，不定である。また，セグメントドライバは，
Ｖ４，ＶＳＳ，Ｖ３，Ｖ１のどれかを選択しているが，
どれが選択されているか，不定である。
合，コモンドライバ及びセグメントドライバに関してコ
モンの信号は，特定のデューティで動作することはなく
なる。また，セグメントのデータも，供給源が動作しな
くなる。よって，コモンドライバは，Ｖ１，Ｖ５，Ｖ
２，ＶＳＳのどれかを選択しているが，どれが選択され
ているか，不定である。また，セグメントドライバは，
Ｖ４，ＶＳＳ，Ｖ３，Ｖ１のどれかを選択しているが，
どれが選択されているか，不定である。
【００３６】液晶素子に印加されていた電圧に関して，
ＶＤＤ電源の供給が無くなった瞬間のフレーム交流化信
号により，以下の２ケースがある。 （ケース１）コモンライン：１ラインのみＶ１，それ以
外Ｖ５，セグメントライン ：Ｖ４またはＶＳＳ（図４
（ａ））。 （ケース２）コモンライン：１ラインのみＶＳＳ，それ
以外Ｖ２，セグメントライン：Ｖ３またはＶ１（図４
（ｂ））
ＶＤＤ電源の供給が無くなった瞬間のフレーム交流化信
号により，以下の２ケースがある。 （ケース１）コモンライン：１ラインのみＶ１，それ以
外Ｖ５，セグメントライン ：Ｖ４またはＶＳＳ（図４
（ａ））。 （ケース２）コモンライン：１ラインのみＶＳＳ，それ
以外Ｖ２，セグメントライン：Ｖ３またはＶ１（図４
（ｂ））
【００３７】液晶表示パネルの残像を防ぐには，液晶素
子に残った電荷を除くことが必要であるが，これは，各
コモンドライバおよびセグメントドライバに関して，選
択回路が不定であるため，Ｖ１からＶ５のレベルを下げ
ることが有効である。そのＶ１〜Ｖ５の電圧レベルの下
げ方であるが，図４（ａ）の（ケース１）の場合，Ｖ
４，Ｖ５のレベル差は，同等でのレベル変化が望まし
い。図４（ｂ）の（ケース２）の場合，Ｖ１−Ｖ２，Ｖ
２−Ｖ３のレベル差は，同等でのレベル変化が望まし
い。ここで，（ケース１），（ケース２）は，どちらが
発生するかわからないので，全体で，考えると，Ｖ１＞
Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５の関係を保ってレベルを低下さ
せることが，液晶表示パネルの残像を防ぐには有効であ
る。
子に残った電荷を除くことが必要であるが，これは，各
コモンドライバおよびセグメントドライバに関して，選
択回路が不定であるため，Ｖ１からＶ５のレベルを下げ
ることが有効である。そのＶ１〜Ｖ５の電圧レベルの下
げ方であるが，図４（ａ）の（ケース１）の場合，Ｖ
４，Ｖ５のレベル差は，同等でのレベル変化が望まし
い。図４（ｂ）の（ケース２）の場合，Ｖ１−Ｖ２，Ｖ
２−Ｖ３のレベル差は，同等でのレベル変化が望まし
い。ここで，（ケース１），（ケース２）は，どちらが
発生するかわからないので，全体で，考えると，Ｖ１＞
Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５の関係を保ってレベルを低下さ
せることが，液晶表示パネルの残像を防ぐには有効であ
る。
【００３８】以上のようにして，電源ラインの電位低下
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
【００３９】（第３の実施の形態）本実施の形態にかか
るパワーダウンショート回路３０は，図５に示したよう
に，図９の従来回路に，さらに，電源ラインＶＬ１〜Ｖ
Ｌ５を短絡させる短絡手段としてＮチャネルＭＯＳトラ
ンジスタＭ６，Ｍ７を付加したことを特徴としている。
そして，ＮチャネルＭＯＳトランジスタＭ６，Ｍ７は，
コモンの消灯レベルＶ２，Ｖ５に対応して設けられた電
源ラインＶＬ２，ＶＬ５を短絡し，セグメントの消灯レ
ベルＶ３，Ｖ４に対応して設けられた電源ラインＶＬ
３，ＶＬ４を短絡することを特徴としている。
るパワーダウンショート回路３０は，図５に示したよう
に，図９の従来回路に，さらに，電源ラインＶＬ１〜Ｖ
Ｌ５を短絡させる短絡手段としてＮチャネルＭＯＳトラ
ンジスタＭ６，Ｍ７を付加したことを特徴としている。
そして，ＮチャネルＭＯＳトランジスタＭ６，Ｍ７は，
コモンの消灯レベルＶ２，Ｖ５に対応して設けられた電
源ラインＶＬ２，ＶＬ５を短絡し，セグメントの消灯レ
ベルＶ３，Ｖ４に対応して設けられた電源ラインＶＬ
３，ＶＬ４を短絡することを特徴としている。
【００４０】短絡手段たるＮチャネルＭＯＳトランジス
タＭ６，Ｍ７の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートをノードＡとし，ドレイ
ンをＮチャネルＭＯＳトランジスタＭ２のドレインと同
一ノードとし，ソースをＮチャネルＭＯＳトランジスタ
Ｍ５のドレインと同一ノードとしている。ＮチャネルＭ
ＯＳトランジスタＭ７は，ゲートをノードＡとし，ドレ
インをＮチャネルＭＯＳトランジスタＭ３のドレインと
同一ノードとし，ソースをＮチャネルＭＯＳトランジス
タＭ４のドレインと同一ノードとしている。
タＭ６，Ｍ７の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートをノードＡとし，ドレイ
ンをＮチャネルＭＯＳトランジスタＭ２のドレインと同
一ノードとし，ソースをＮチャネルＭＯＳトランジスタ
Ｍ５のドレインと同一ノードとしている。ＮチャネルＭ
ＯＳトランジスタＭ７は，ゲートをノードＡとし，ドレ
インをＮチャネルＭＯＳトランジスタＭ３のドレインと
同一ノードとし，ソースをＮチャネルＭＯＳトランジス
タＭ４のドレインと同一ノードとしている。
【００４１】図４（ａ）の（ケース１）の場合，Ｖ１
（コモン側点灯レベル），Ｖ５（コモン側消灯レベ
ル），Ｖ４（セグメント側消灯レベル）のレベルが残像
に影響を与える。図４（ｂ）の（ケース２）の場合，Ｖ
１（セグメント側点灯レベル），Ｖ２（コモン側消灯レ
ベル），Ｖ３（セグメント側消灯レベル）のレベルが，
残像に影響を与える。ここで，（ケース１），（ケース
２）は，どちらが発生するかわからないが，どちらか一
方が発生する。
（コモン側点灯レベル），Ｖ５（コモン側消灯レベ
ル），Ｖ４（セグメント側消灯レベル）のレベルが残像
に影響を与える。図４（ｂ）の（ケース２）の場合，Ｖ
１（セグメント側点灯レベル），Ｖ２（コモン側消灯レ
ベル），Ｖ３（セグメント側消灯レベル）のレベルが，
残像に影響を与える。ここで，（ケース１），（ケース
２）は，どちらが発生するかわからないが，どちらか一
方が発生する。
【００４２】ここで，本実施の形態では，コモン側消灯
レベル同士（Ｖ２−Ｖ５），セグメント側消灯レベル同
士（Ｖ３−Ｖ４）をショートさせるので，（ケース１）
の場合，Ｖ４，Ｖ５のレベル低下時間は遅くなるが，
（ケース２）の場合，Ｖ２，Ｖ３のレベル低下時間は速
くなる。（ケース１），（ケース２）は発生頻度が不定
であるが，全体としてＶ２〜Ｖ５のレベル低下を速くで
きるという点で，効果がある。
レベル同士（Ｖ２−Ｖ５），セグメント側消灯レベル同
士（Ｖ３−Ｖ４）をショートさせるので，（ケース１）
の場合，Ｖ４，Ｖ５のレベル低下時間は遅くなるが，
（ケース２）の場合，Ｖ２，Ｖ３のレベル低下時間は速
くなる。（ケース１），（ケース２）は発生頻度が不定
であるが，全体としてＶ２〜Ｖ５のレベル低下を速くで
きるという点で，効果がある。
【００４３】以上のようにして，電源ラインの電位低下
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
【００４４】（第４の実施の形態）本実施の形態にかか
るパワーダウンショート回路４０は，図６に示したよう
に，図９に示した従来回路に，さらに，電源ラインＶＬ
１〜ＶＬ５を短絡させる短絡手段としてＮチャネルＭＯ
ＳトランジスタＭ６〜Ｍ９を付加したことを特徴として
いる。そして，ＮチャネルＭＯＳトランジスタＭ６〜Ｍ
９は，最大の電圧レベルＶ１に対応して設けられた電源
ラインＶＬ１を，他の各電源ラインＶＬ２〜ＶＬ５と短
絡させることを特徴としている。
るパワーダウンショート回路４０は，図６に示したよう
に，図９に示した従来回路に，さらに，電源ラインＶＬ
１〜ＶＬ５を短絡させる短絡手段としてＮチャネルＭＯ
ＳトランジスタＭ６〜Ｍ９を付加したことを特徴として
いる。そして，ＮチャネルＭＯＳトランジスタＭ６〜Ｍ
９は，最大の電圧レベルＶ１に対応して設けられた電源
ラインＶＬ１を，他の各電源ラインＶＬ２〜ＶＬ５と短
絡させることを特徴としている。
【００４５】短絡手段たるＮチャネルＭＯＳトランジス
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートとソースをＮチャネルＭ
ＯＳトランジスタＭ２のドレインと同一ノードとし，ド
レインをレベル比較器５１の電源ノードとしている。Ｎ
チャネルＭＯＳトランジスタＭ７は，ゲートとソースを
ＮチャネルＭＯＳトランジスタＭ３のドレインと同一ノ
ードとし，ドレインをレベル比較器５１の電源ノードと
している。ＮチャネルＭＯＳトランジスタＭ８は，ゲー
トとソースをＮチャネルＭＯＳトランジスタＭ４のドレ
インと同一ノードとし，ドレインをレベル比較器５１の
電源ノードとしている。ＮチャネルＭＯＳトランジスタ
Ｍ９は，ゲートとソースをＮチャネルＭＯＳトランジス
タＭ５のドレインと同一ノードとし，ドレインをレベル
比較器５１の電源ノードとしている。
タＭ６〜Ｍ９の接続関係を説明すると，ＮチャネルＭＯ
ＳトランジスタＭ６は，ゲートとソースをＮチャネルＭ
ＯＳトランジスタＭ２のドレインと同一ノードとし，ド
レインをレベル比較器５１の電源ノードとしている。Ｎ
チャネルＭＯＳトランジスタＭ７は，ゲートとソースを
ＮチャネルＭＯＳトランジスタＭ３のドレインと同一ノ
ードとし，ドレインをレベル比較器５１の電源ノードと
している。ＮチャネルＭＯＳトランジスタＭ８は，ゲー
トとソースをＮチャネルＭＯＳトランジスタＭ４のドレ
インと同一ノードとし，ドレインをレベル比較器５１の
電源ノードとしている。ＮチャネルＭＯＳトランジスタ
Ｍ９は，ゲートとソースをＮチャネルＭＯＳトランジス
タＭ５のドレインと同一ノードとし，ドレインをレベル
比較器５１の電源ノードとしている。
【００４６】ＶＤＤ電源オフ時，パワーダウンショート
回路４０が動作し，ノードＡがＨレベルになる。ノード
ＡがＨレベルになることにより，ＮチャネルＭＯＳトラ
ンジスタＭ１〜Ｍ５をオンさせて，電圧レベルＶ１〜Ｖ
５に対応して設けられた電源ラインＶＬ１〜ＶＬ５をグ
ランドへショートさせる。このとき，本実施の形態で
は，ＮチャネルＭＯＳトランジスタＭ６の作用により，
電源ラインＶＬ１の電圧レベルが電源ラインＶＬ２の電
圧レベルより低下しない。
回路４０が動作し，ノードＡがＨレベルになる。ノード
ＡがＨレベルになることにより，ＮチャネルＭＯＳトラ
ンジスタＭ１〜Ｍ５をオンさせて，電圧レベルＶ１〜Ｖ
５に対応して設けられた電源ラインＶＬ１〜ＶＬ５をグ
ランドへショートさせる。このとき，本実施の形態で
は，ＮチャネルＭＯＳトランジスタＭ６の作用により，
電源ラインＶＬ１の電圧レベルが電源ラインＶＬ２の電
圧レベルより低下しない。
【００４７】すなわち，電圧レベルＶ１＜電圧レベルＶ
２になろうとすると，ＮチャネルＭＯＳトランジスタＭ
６のゲートレベルは，ＮチャネルＭＯＳトランジスタＭ
６のソース（抵抗Ｒ２接続側）電圧より高電位になり，
オン状態になる。その後，ＮチャネルＭＯＳトランジス
タＭ６のソース，ドレインの電圧が，ほぼ同じになるま
で，電圧レベルＶ２のレベルが低下する。その結果とし
て電圧レベルＶ１＞電圧レベルＶ２になる。
２になろうとすると，ＮチャネルＭＯＳトランジスタＭ
６のゲートレベルは，ＮチャネルＭＯＳトランジスタＭ
６のソース（抵抗Ｒ２接続側）電圧より高電位になり，
オン状態になる。その後，ＮチャネルＭＯＳトランジス
タＭ６のソース，ドレインの電圧が，ほぼ同じになるま
で，電圧レベルＶ２のレベルが低下する。その結果とし
て電圧レベルＶ１＞電圧レベルＶ２になる。
【００４８】同様に，ＮチャネルＭＯＳトランジスタＭ
７の作用により，電源ラインＶＬ１の電圧レベルが電源
ラインＶＬ３の電圧レベルより低下しない。Ｎチャネル
ＭＯＳトランジスタＭ８の作用により，電源ラインＶＬ
１の電圧レベルが電源ラインＶＬ４の電圧レベルより低
下しない。ＮチャネルＭＯＳトランジスタＭ９の作用に
より，電源ラインＶＬ１の電圧レベルが電源ラインＶＬ
５の電圧レベルより低下しない。
７の作用により，電源ラインＶＬ１の電圧レベルが電源
ラインＶＬ３の電圧レベルより低下しない。Ｎチャネル
ＭＯＳトランジスタＭ８の作用により，電源ラインＶＬ
１の電圧レベルが電源ラインＶＬ４の電圧レベルより低
下しない。ＮチャネルＭＯＳトランジスタＭ９の作用に
より，電源ラインＶＬ１の電圧レベルが電源ラインＶＬ
５の電圧レベルより低下しない。
【００４９】各電圧レベルが，Ｖ１≧Ｖ２，Ｖ１≧Ｖ
３，Ｖ１≧Ｖ４，Ｖ１≧Ｖ５となるので，電圧レベルＶ
１を電源として用いているレベル比較器５１より発生す
るノードＡのＨレベルは，各電圧レベルＶ２〜Ｖ５のレ
ベル低下に伴い，常に電圧レベルＶ２〜Ｖ５の中の最大
値以上となる。このノードＡのＨレベルは，ディスチャ
ージ用トランジスタのしきい値近くまで有効に働くた
め，各電源ラインＶＬ１〜ＶＬ５はディスチャージ用ト
ランジスタのしきい値近くまで確実にレベルダウンされ
る。このため，上述したように，電源ラインの電位低下
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
３，Ｖ１≧Ｖ４，Ｖ１≧Ｖ５となるので，電圧レベルＶ
１を電源として用いているレベル比較器５１より発生す
るノードＡのＨレベルは，各電圧レベルＶ２〜Ｖ５のレ
ベル低下に伴い，常に電圧レベルＶ２〜Ｖ５の中の最大
値以上となる。このノードＡのＨレベルは，ディスチャ
ージ用トランジスタのしきい値近くまで有効に働くた
め，各電源ラインＶＬ１〜ＶＬ５はディスチャージ用ト
ランジスタのしきい値近くまで確実にレベルダウンされ
る。このため，上述したように，電源ラインの電位低下
が遅いことに起因する液晶素子の点灯を防止して，液晶
表示パネルに残像が出現することを防止することが可能
である。
【００５０】以上，添付図面を参照しながら本発明にか
かる液晶表示パネルの駆動電源回路の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されない。
当業者であれば，特許請求の範囲に記載された技術的思
想の範疇内において各種の変更例または修正例に想到し
得ることは明らかであり，それらについても当然に本発
明の技術的範囲に属するものと了解される。
かる液晶表示パネルの駆動電源回路の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されない。
当業者であれば，特許請求の範囲に記載された技術的思
想の範疇内において各種の変更例または修正例に想到し
得ることは明らかであり，それらについても当然に本発
明の技術的範囲に属するものと了解される。
【００５１】
【発明の効果】以上説明したように，本発明によれば，
液晶表示パネルの電源オフ時に，液晶表示パネルに残像
が出現することを防止することが可能である。
液晶表示パネルの電源オフ時に，液晶表示パネルに残像
が出現することを防止することが可能である。
【図１】液晶表示パネルの概略を示す説明図である。
【図２】第１の実施の形態にかかるパワーダウンショー
ト回路の説明図である。
ト回路の説明図である。
【図３】第２の実施の形態にかかるパワーダウンショー
ト回路の説明図である。
ト回路の説明図である。
【図４】液晶素子の電圧レベルの変化を示す説明図であ
り，図４（ａ）は（ケース１）を示し，図４（ｂ）は
（ケース２）を示している。
り，図４（ａ）は（ケース１）を示し，図４（ｂ）は
（ケース２）を示している。
【図５】第３の実施の形態にかかるパワーダウンショー
ト回路の説明図である。
ト回路の説明図である。
【図６】第４の実施の形態にかかるパワーダウンショー
ト回路の説明図である。
ト回路の説明図である。
【図７】液晶表示パネル表示時のセグメント波形，コモ
ン波形を示す説明図である。
ン波形を示す説明図である。
【図８】液晶表示パネルがオフした際の電源ラインの電
位の推移を示す説明図である。
位の推移を示す説明図である。
【図９】従来のパワーダウンショート回路の説明図であ
る。
る。
１ 駆動用電源回路
２ ロジック回路ブロック
３ 昇圧部
４ 電位発生部
５ 外付けコンデンサ
１０，２０，３０，４０ パワーダウンショート回路
Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ５ 電圧レベル
ＶＬ１，ＶＬ２，ＶＬ３，ＶＬ４，ＶＬ５ 電源ライン
５１ レベル比較器
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５ 電源ライン接地用トラ
ンジスタ Ｍ６，Ｍ７，Ｍ８，Ｍ９ 電源ライン短絡用トランジス
タ（短絡手段）
ンジスタ Ｍ６，Ｍ７，Ｍ８，Ｍ９ 電源ライン短絡用トランジス
タ（短絡手段）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2H093 NA06 NC02 NC48 ND12 NE03
NE10
5C006 AF51 AF53 AF64 AF67 BB12
BF14 BF25 BF31 BF37 BF43
BF46 FA34
5C080 AA10 BB05 DD09 FF03 FF12
JJ02 JJ03 JJ05
Claims (4)
- 【請求項１】 液晶表示パネルの駆動電源回路におい
て：液晶表示パネルを駆動するための複数の電圧レベル
を発生する電圧発生手段と，前記複数の電圧レベルに対
応して設けられた複数の電源ラインと，前記液晶表示パ
ネルがオフされたことを検出する検出手段と，前記検出
手段の検出結果に応じて前記複数の電源ラインを接地さ
せる接地手段と，前記検出手段の検出結果に応じて所定
の前記電源ライン間を短絡させる短絡手段と，を備え，
前記短絡手段は，前記複数の電源ラインのうち隣り合う
電源ライン間を短絡させることを特徴とする，液晶表示
パネルの駆動電源回路。 - 【請求項２】 液晶表示パネルの駆動電源回路におい
て：液晶表示パネルを駆動するための複数の電圧レベル
を発生する電圧発生手段と，前記複数の電圧レベルに対
応して設けられた複数の電源ラインと，前記液晶表示パ
ネルがオフされたことを検出する検出手段と，前記検出
手段の検出結果に応じて前記複数の電源ラインを接地さ
せる接地手段と，前記検出手段の検出結果に応じて所定
の前記電源ライン間を短絡させる短絡手段と，を備え，
前記短絡手段は，前記複数の電源ラインの電位レベルの
大小を逆転させることなく，前記電源ライン間を短絡さ
せることを特徴とする，液晶表示パネルの駆動電源回
路。 - 【請求項３】 液晶表示パネルの駆動電源回路におい
て：液晶表示パネルを駆動するための複数の電圧レベル
を発生する電圧発生手段と，前記複数の電圧レベルに対
応して設けられた複数の電源ラインと，前記液晶表示パ
ネルがオフされたことを検出する検出手段と，前記検出
手段の検出結果に応じて前記複数の電源ラインを接地さ
せる接地手段と，前記検出手段の検出結果に応じて所定
の前記電源ライン間を短絡させる短絡手段と，を備え，
前記短絡手段は，前記液晶表示パネルのコモンの消灯レ
ベルに対応して設けられた電源ライン間を短絡し，前記
液晶表示パネルのセグメントの消灯レベルに対応して設
けられた電源ライン間を短絡することを特徴とする，液
晶表示パネルの駆動電源回路。 - 【請求項４】 液晶表示パネルの駆動電源回路におい
て：液晶表示パネルを駆動するための複数の電圧レベル
を発生する電圧発生手段と，前記複数の電圧レベルに対
応して設けられた複数の電源ラインと，前記液晶表示パ
ネルがオフされたことを検出する検出手段と，前記検出
手段の検出結果に応じて前記複数の電源ラインを接地さ
せる接地手段と，前記検出手段の検出結果に応じて所定
の前記電源ライン間を短絡させる短絡手段と，を備え，
前記短絡手段は，最大の電圧レベルに対応して設けられ
た前記電源ラインを，他の前記各電源ラインと短絡させ
ることを特徴とする，液晶表示パネルの駆動電源回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190871A JP2003005724A (ja) | 2001-06-25 | 2001-06-25 | 液晶表示パネルの駆動電源回路 |
| US10/158,128 US6621233B2 (en) | 2001-06-25 | 2002-05-31 | Power circuit for driving liquid crystal display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190871A JP2003005724A (ja) | 2001-06-25 | 2001-06-25 | 液晶表示パネルの駆動電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003005724A true JP2003005724A (ja) | 2003-01-08 |
Family
ID=19029575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190871A Pending JP2003005724A (ja) | 2001-06-25 | 2001-06-25 | 液晶表示パネルの駆動電源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6621233B2 (ja) |
| JP (1) | JP2003005724A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102232A (ja) * | 2005-10-04 | 2007-04-19 | Samsung Electronics Co Ltd | 電源電圧除去感知回路、電源電圧除去時の残像を除去するディスプレイ装置及び方法 |
| JP2013186384A (ja) * | 2012-03-09 | 2013-09-19 | Rohm Co Ltd | ガンマ補正電圧発生回路およびそれを備える電子機器 |
| KR101604136B1 (ko) * | 2009-10-08 | 2016-03-16 | 엘지디스플레이 주식회사 | 표시장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100539264B1 (ko) * | 2004-05-15 | 2005-12-27 | 삼성전자주식회사 | 전원 전압 제거 감지 회로 및 디스플레이 장치 |
| CN102855839A (zh) * | 2012-09-21 | 2013-01-02 | 京东方科技集团股份有限公司 | 用于消除显示器关机残影的电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245521U (ja) * | 1988-09-19 | 1990-03-28 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69111968T2 (de) * | 1990-09-27 | 1996-02-22 | Sharp Kk | Anzeigeeinrichtung mit aktiver Matrix. |
| JP3160047B2 (ja) | 1992-02-24 | 2001-04-23 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| JPH06130919A (ja) | 1992-10-14 | 1994-05-13 | Nippon Motorola Ltd | 液晶表示装置 |
| JPH1114961A (ja) | 1997-04-28 | 1999-01-22 | Toshiba Microelectron Corp | 液晶駆動用回路 |
| JPH1152916A (ja) | 1997-07-30 | 1999-02-26 | Nec Corp | 液晶表示装置の駆動電源回路 |
| JP3800816B2 (ja) | 1997-09-30 | 2006-07-26 | カシオ計算機株式会社 | 表示素子の駆動回路及び駆動方法 |
| JP3656495B2 (ja) * | 2000-01-25 | 2005-06-08 | セイコーエプソン株式会社 | Ｄｃ−ｄｃ昇圧方法及びそれを用いた電源回路 |
-
2001
- 2001-06-25 JP JP2001190871A patent/JP2003005724A/ja active Pending
-
2002
- 2002-05-31 US US10/158,128 patent/US6621233B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245521U (ja) * | 1988-09-19 | 1990-03-28 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007102232A (ja) * | 2005-10-04 | 2007-04-19 | Samsung Electronics Co Ltd | 電源電圧除去感知回路、電源電圧除去時の残像を除去するディスプレイ装置及び方法 |
| US8139057B2 (en) | 2005-10-04 | 2012-03-20 | Samsung Electronics Co., Ltd. | Supply voltage removal detecting circuit, display device and method for removing latent image |
| KR101604136B1 (ko) * | 2009-10-08 | 2016-03-16 | 엘지디스플레이 주식회사 | 표시장치 |
| JP2013186384A (ja) * | 2012-03-09 | 2013-09-19 | Rohm Co Ltd | ガンマ補正電圧発生回路およびそれを備える電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020195965A1 (en) | 2002-12-26 |
| US6621233B2 (en) | 2003-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7304632B2 (en) | Liquid-crystal display driving circuit and method | |
| US7825919B2 (en) | Source voltage removal detection circuit and display device including the same | |
| US7190343B2 (en) | Liquid crystal display and driving method thereof | |
| JP3123077B2 (ja) | フラット表示装置及び表示体駆動装置 | |
| KR20010101400A (ko) | 구동 회로 및 표시 장치 | |
| JPH09297563A (ja) | 容量性負荷の駆動回路及び駆動方法 | |
| KR20100016994A (ko) | 정전기 방전 내성이 강화된 액정 표시 장치 | |
| KR100458037B1 (ko) | 일렉트로루미네슨스표시장치및표시장치의구동회로 | |
| JPH04362689A (ja) | 表示装置の駆動回路 | |
| JPH01170986A (ja) | 電源オフ時の液晶表示消去方法 | |
| JP2012141638A (ja) | 液晶表示素子の駆動装置及び方法 | |
| TWI618045B (zh) | 畫素驅動電路 | |
| JP2003005724A (ja) | 液晶表示パネルの駆動電源回路 | |
| US20070153967A1 (en) | Dynamic shift register with built-in disable circuit | |
| JP2010102191A (ja) | 液晶駆動回路 | |
| EP1063558B1 (en) | Liquid-crystal display, electronic device, and power supply circuit for driving liquid-crystal display | |
| US7084865B2 (en) | Power saving in monochrome LCD display driver IC's by eliminating extraneous switching | |
| JP3236236B2 (ja) | Ｅｌ表示装置及び表示装置の駆動回路 | |
| JP2006072391A (ja) | ソースライン駆動回路 | |
| JP4308162B2 (ja) | 液晶表示装置の駆動回路及びその駆動方法 | |
| JP3665576B2 (ja) | 表示制御装置及び表示装置 | |
| JP2002006811A (ja) | 液晶表示装置 | |
| JP2005084559A (ja) | パワーオンリセット回路 | |
| JP3153788B2 (ja) | 表示装置の駆動回路 | |
| JP4903398B2 (ja) | 電源電圧除去感知回路及びディスプレイ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080303 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110308 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110509 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110719 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20111220 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120403 |