JPH09297563A - 容量性負荷の駆動回路及び駆動方法 - Google Patents
容量性負荷の駆動回路及び駆動方法Info
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Abstract
(57)【要約】
【課題】低電圧の付加容量でも、低消費電力駆動が可能
な駆動回路を提供する。 【解決手段】負荷容量７の一端を接続し、該負荷容量７
と誘電素子をアナログスイッチ回路を介して直列に接続
し、一端が接地された別の容量２を直列に接続してＬＣ
直列共振回路を形成し、前記負荷容量７の接地されてい
ない端子と正の駆動電圧源との間にＰＭＯＳスイッチ素
子を接続し、前記負荷容量７の接地されていない端子と
接地端子との間にＮＭＯＳスイッチ素子を接続した駆動
回路を用いる。
な駆動回路を提供する。 【解決手段】負荷容量７の一端を接続し、該負荷容量７
と誘電素子をアナログスイッチ回路を介して直列に接続
し、一端が接地された別の容量２を直列に接続してＬＣ
直列共振回路を形成し、前記負荷容量７の接地されてい
ない端子と正の駆動電圧源との間にＰＭＯＳスイッチ素
子を接続し、前記負荷容量７の接地されていない端子と
接地端子との間にＮＭＯＳスイッチ素子を接続した駆動
回路を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、駆動回路に関し、
特に、比較的低電圧で容量性負荷を駆動するという用
途、例えば液晶ディスプレイの対向電極や信号線の低電
力駆動回路に用いて好適な駆動回路に関する。
特に、比較的低電圧で容量性負荷を駆動するという用
途、例えば液晶ディスプレイの対向電極や信号線の低電
力駆動回路に用いて好適な駆動回路に関する。
【０００２】
【従来の技術】平面ディスプレイの信号線などの容量性
負荷を駆動する、低消費電力駆動回路およびその駆動方
法については、例えば文献（１９８７年発行のソサイエ
ティ・フォー・インフォメーション・ディスプレイ国際
シンポジウムの技術ダイジェスト、第９２〜９５頁(198
7 Society for Information Display Internation
al Symposium Digest, vol. 18, pp. 92-95)）
に、交流駆動のプラズマディスプレイの駆動回路の技術
事項が記載されている。図１８は、上記文献に記載され
た駆動回路を示したものである。
負荷を駆動する、低消費電力駆動回路およびその駆動方
法については、例えば文献（１９８７年発行のソサイエ
ティ・フォー・インフォメーション・ディスプレイ国際
シンポジウムの技術ダイジェスト、第９２〜９５頁(198
7 Society for Information Display Internation
al Symposium Digest, vol. 18, pp. 92-95)）
に、交流駆動のプラズマディスプレイの駆動回路の技術
事項が記載されている。図１８は、上記文献に記載され
た駆動回路を示したものである。
【０００３】図１８を参照して、従来のプラズマディス
プレイの駆動回路は、一端が接地された負荷容量７の他
端は、電源Ｖｄｄと接地間に接続されたスイッチ素子４
５、４６の接続点である節点Ｎ１に接続され、節点Ｎ１
にはコイル４１の一端が接続され、コイル４１の他端
は、ダイオード４７のカソードとダイオード４８のアノ
ードが共通接続され、ダイオード４７のカソードとダイ
オード４８のアノードはそれぞれスイッチ素子４３、４
４を介して、一端が接地された容量４２の他端に接続さ
れ、負荷容量７を駆動する。スイッチ素子４３〜４６は
アナログスイッチ素子から構成されている。なお、上記
文献には、スイッチ素子としては、基板がソース端子に
短絡されたＮＭＯＳトランジスタのみの構成が示されて
いるが、図１８では、広い範囲の素子構成も含めるた
め、一般的なアナログスイッチ素子として示している。
図１８において、ダイオード４７及び４８は、基板がソ
ース端子に短絡されたＮＭＯＳトランジスタに含まれる
場合も多い。
プレイの駆動回路は、一端が接地された負荷容量７の他
端は、電源Ｖｄｄと接地間に接続されたスイッチ素子４
５、４６の接続点である節点Ｎ１に接続され、節点Ｎ１
にはコイル４１の一端が接続され、コイル４１の他端
は、ダイオード４７のカソードとダイオード４８のアノ
ードが共通接続され、ダイオード４７のカソードとダイ
オード４８のアノードはそれぞれスイッチ素子４３、４
４を介して、一端が接地された容量４２の他端に接続さ
れ、負荷容量７を駆動する。スイッチ素子４３〜４６は
アナログスイッチ素子から構成されている。なお、上記
文献には、スイッチ素子としては、基板がソース端子に
短絡されたＮＭＯＳトランジスタのみの構成が示されて
いるが、図１８では、広い範囲の素子構成も含めるた
め、一般的なアナログスイッチ素子として示している。
図１８において、ダイオード４７及び４８は、基板がソ
ース端子に短絡されたＮＭＯＳトランジスタに含まれる
場合も多い。
【０００４】なお、図１８に示す駆動回路と同様な構成
は、例えば特開平６−２７４１２５号公報等にも記載さ
れている。
は、例えば特開平６−２７４１２５号公報等にも記載さ
れている。
【０００５】
【発明が解決しようとする課題】図１８に示す従来のプ
ラズマディスプレイの駆動回路では、駆動電圧（Ｖｄ
ｄ）の値として１００Ｖという高電圧の場合の動作が例
示されている。
ラズマディスプレイの駆動回路では、駆動電圧（Ｖｄ
ｄ）の値として１００Ｖという高電圧の場合の動作が例
示されている。
【０００６】しかしながら、図１８に示した従来の駆動
回路においては、駆動電圧が比較的低い場合、例えば駆
動電圧が５Ｖ程度以下などの場合には、消費電力が大き
くなるという問題がある。
回路においては、駆動電圧が比較的低い場合、例えば駆
動電圧が５Ｖ程度以下などの場合には、消費電力が大き
くなるという問題がある。
【０００７】この問題を以下に検討する。まず、図１８
に示した従来の駆動回路の動作について説明する。
に示した従来の駆動回路の動作について説明する。
【０００８】図１８に示す駆動回路では、負荷容量７の
端子電圧を０［Ｖ］とＶｄｄ［Ｖ］に、周期的に低電力
で駆動する。この手順は、以下の通りである。
端子電圧を０［Ｖ］とＶｄｄ［Ｖ］に、周期的に低電力
で駆動する。この手順は、以下の通りである。
【０００９】（１）スイッチ素子４３、４５および４６
をともに開状態として、コイル４１、容量４２、及び負
荷容量７から構成されるＬＣ直列共振回路の共振周期の
概ね２分の１時間、スイッチ素子４４をオンし、負荷容
量７に蓄積された電荷をコイル４１へ移す（第１の期
間）。
をともに開状態として、コイル４１、容量４２、及び負
荷容量７から構成されるＬＣ直列共振回路の共振周期の
概ね２分の１時間、スイッチ素子４４をオンし、負荷容
量７に蓄積された電荷をコイル４１へ移す（第１の期
間）。
【００１０】（２）スイッチ素子４３、４４および４５
をともに開状態として、スイッチ素子４６をオンする
（第２の期間）。
をともに開状態として、スイッチ素子４６をオンする
（第２の期間）。
【００１１】（３）スイッチ素子４４、４５及び４６を
ともに開状態として、共振周期の概ね２分の１時間、ス
イッチ素子４３をオンし、コイル４１に蓄積された電荷
を負荷容量７へ移す（第３の期間）。
ともに開状態として、共振周期の概ね２分の１時間、ス
イッチ素子４３をオンし、コイル４１に蓄積された電荷
を負荷容量７へ移す（第３の期間）。
【００１２】（４）スイッチ素子４３、４４および４６
をともに開状態として、スイッチ素子４５をオンする
（第４の期間）。
をともに開状態として、スイッチ素子４５をオンする
（第４の期間）。
【００１３】上記手順（１）〜（４）を順に繰り返すも
のである。
のである。
【００１４】上記第１の期間では、駆動電圧Ｖｄｄで負
荷容量７に充電された電荷をＬＣ共振現象を利用して、
コイル４１に移す。上記第２の期間では、負荷容量７の
端子電圧を０［Ｖ］に保持する。また上記第３の期間で
は、コイル４１に移された電荷を負荷容量７に戻し、そ
の端子電圧をＶｄｄ［Ｖ］近くまで昇圧する。そして上
記第４の期間では、負荷容量７の端子電圧をＶｄｄ
［Ｖ］に設定し、保持する。
荷容量７に充電された電荷をＬＣ共振現象を利用して、
コイル４１に移す。上記第２の期間では、負荷容量７の
端子電圧を０［Ｖ］に保持する。また上記第３の期間で
は、コイル４１に移された電荷を負荷容量７に戻し、そ
の端子電圧をＶｄｄ［Ｖ］近くまで昇圧する。そして上
記第４の期間では、負荷容量７の端子電圧をＶｄｄ
［Ｖ］に設定し、保持する。
【００１５】この駆動方法では、電気エネルギーは、コ
イル及び容量、スイッチ素子、ダイオードの寄生抵抗成
分でしか消費されないため負荷容量７の端子電圧を０
［Ｖ］とＶｄｄ［Ｖ］の間で周期的に低電力で駆動する
ことができる。
イル及び容量、スイッチ素子、ダイオードの寄生抵抗成
分でしか消費されないため負荷容量７の端子電圧を０
［Ｖ］とＶｄｄ［Ｖ］の間で周期的に低電力で駆動する
ことができる。
【００１６】上記文献でも明示されているように、図１
８に示す従来の駆動回路では、例えば駆動電圧Ｖｄｄが
１００［Ｖ］以上のような場合には、低消費電力駆動が
可能とされている。
８に示す従来の駆動回路では、例えば駆動電圧Ｖｄｄが
１００［Ｖ］以上のような場合には、低消費電力駆動が
可能とされている。
【００１７】しかしながら、駆動電圧Ｖｄｄが例えば５
［Ｖ］程度の低電圧の場合には、図１８に示す従来の駆
動回路では低消費電力駆動ができなくなる。
［Ｖ］程度の低電圧の場合には、図１８に示す従来の駆
動回路では低消費電力駆動ができなくなる。
【００１８】この理由は、図１８に示す従来の駆動回路
においては、０．６〜１Ｖ程度の値を有するダイオード
４７及び４８の順方向電圧（Ｖｆ）の値が、５［Ｖ］と
いう駆動電圧Ｖｄｄに対して、無視できなくなることに
よる。
においては、０．６〜１Ｖ程度の値を有するダイオード
４７及び４８の順方向電圧（Ｖｆ）の値が、５［Ｖ］と
いう駆動電圧Ｖｄｄに対して、無視できなくなることに
よる。
【００１９】ダイオード４８は、そのカソード電位が
（Ｖｄｄ−Ｖｆ）まで上昇すると、オフするので、負荷
容量７の端子電圧は、降圧時は、ダイオードの順方向電
圧Ｖｆ［Ｖ］までしか下がらない。また、ダイオード４
７も、そのカソード電位が（Ｖｄｄ−Ｖｆ）まで上昇す
るとオフするので、負荷容量７の端子電圧は、昇圧時も
（Ｖｄｄ−Ｖｆ）［Ｖ］までしか上がらないため、電源
Ｖｄｄから供給しなければならないエネルギーが多くな
る。
（Ｖｄｄ−Ｖｆ）まで上昇すると、オフするので、負荷
容量７の端子電圧は、降圧時は、ダイオードの順方向電
圧Ｖｆ［Ｖ］までしか下がらない。また、ダイオード４
７も、そのカソード電位が（Ｖｄｄ−Ｖｆ）まで上昇す
るとオフするので、負荷容量７の端子電圧は、昇圧時も
（Ｖｄｄ−Ｖｆ）［Ｖ］までしか上がらないため、電源
Ｖｄｄから供給しなければならないエネルギーが多くな
る。
【００２０】このように、低電圧駆動の液晶ディスプレ
イなどでは、図１８に示す従来の駆動回路では低消費電
力駆動が困難である。
イなどでは、図１８に示す従来の駆動回路では低消費電
力駆動が困難である。
【００２１】従って、本発明は、上記事情に鑑みて為さ
れたものであって、駆動電圧が比較的低い容量性負荷で
も、低電圧で動作させ得る駆動回路及び駆動方法を提供
することを目的とする。
れたものであって、駆動電圧が比較的低い容量性負荷で
も、低電圧で動作させ得る駆動回路及び駆動方法を提供
することを目的とする。
【００２２】
【課題を解決するための手段】前記目的を達成する本発
明は、下記記載の特徴を備えている。
明は、下記記載の特徴を備えている。
【００２３】（１）本発明の駆動回路は、一端が接地さ
れた容量の他端にアナログスイッチ回路を介して誘導素
子を直列形態に接続すると共に、一端が接地された容量
性負荷の他端を該誘導素子に直列形態に接続してＬＣ直
列共振回路を形成し、前記容量性負荷の前記他端と正の
駆動電圧源との間にＰＭＯＳスイッチ素子を接続し、前
記容量性負荷の前記他端と接地端子との間にＮＭＯＳス
イッチ素子を接続してなることを特徴とする。
れた容量の他端にアナログスイッチ回路を介して誘導素
子を直列形態に接続すると共に、一端が接地された容量
性負荷の他端を該誘導素子に直列形態に接続してＬＣ直
列共振回路を形成し、前記容量性負荷の前記他端と正の
駆動電圧源との間にＰＭＯＳスイッチ素子を接続し、前
記容量性負荷の前記他端と接地端子との間にＮＭＯＳス
イッチ素子を接続してなることを特徴とする。
【００２４】（２）また、本発明の駆動回路は、一端が
接地された誘導素子をアナログスイッチ回路を介して、
一端が接地された容量性負荷の他端に直列形態に接続し
てＬＣ直列共振回路を形成し、前記容量性負荷の前記他
端と正の駆動電圧源との間にＰＭＯＳスイッチ素子を接
続し、前記容量性負荷の他端と負の駆動電圧源との間に
ＮＭＯＳスイッチ素子を接続してなることを特徴とす
る。
接地された誘導素子をアナログスイッチ回路を介して、
一端が接地された容量性負荷の他端に直列形態に接続し
てＬＣ直列共振回路を形成し、前記容量性負荷の前記他
端と正の駆動電圧源との間にＰＭＯＳスイッチ素子を接
続し、前記容量性負荷の他端と負の駆動電圧源との間に
ＮＭＯＳスイッチ素子を接続してなることを特徴とす
る。
【００２５】（３）本発明の駆動回路は、上記（１）、
（２）記載の駆動回路において、前記容量性負荷が、ア
クティブマトリクス液晶パネルであり、前記アクティブ
マトリクス液晶パネルの対向電極が、前記容量性負荷の
他端の位置に接続されたことを特徴とする。
（２）記載の駆動回路において、前記容量性負荷が、ア
クティブマトリクス液晶パネルであり、前記アクティブ
マトリクス液晶パネルの対向電極が、前記容量性負荷の
他端の位置に接続されたことを特徴とする。
【００２６】（４）本発明の駆動回路は、前記アクティ
ブマトリクス液晶パネルにおいて、前記対向電極を第１
の基板側に配置された画素電極と信号線方向の前記画素
電極間の領域に対向する部分を、前記信号線と平行にパ
ターンニングし、パターンニングされた前記対向電極を
１ラインおきにつなぎ同電位とした第１の電極群と、前
記第１の電極群以外のパターンニングされた前記対向電
極をつなぎ同電位とした第２の電極群の２つの電極群を
もつパネル構造を形成し、前記容量性負荷（上記
（１）、（２）参照）が前記第１の電極群と前記第１の
基板との間にできる容量であり、前記第１の電極群を前
記容量性負荷の前記他端の位置に接続した第１の駆動回
路群と、前記容量性負荷が、前記第２の電極群と前記第
１の基板との間にできる容量であり、前記第２の電極群
を前記容量性負荷の前記他端の位置に接続した第２の駆
動回路群の二組の駆動回路群を形成してなることを特徴
とする。
ブマトリクス液晶パネルにおいて、前記対向電極を第１
の基板側に配置された画素電極と信号線方向の前記画素
電極間の領域に対向する部分を、前記信号線と平行にパ
ターンニングし、パターンニングされた前記対向電極を
１ラインおきにつなぎ同電位とした第１の電極群と、前
記第１の電極群以外のパターンニングされた前記対向電
極をつなぎ同電位とした第２の電極群の２つの電極群を
もつパネル構造を形成し、前記容量性負荷（上記
（１）、（２）参照）が前記第１の電極群と前記第１の
基板との間にできる容量であり、前記第１の電極群を前
記容量性負荷の前記他端の位置に接続した第１の駆動回
路群と、前記容量性負荷が、前記第２の電極群と前記第
１の基板との間にできる容量であり、前記第２の電極群
を前記容量性負荷の前記他端の位置に接続した第２の駆
動回路群の二組の駆動回路群を形成してなることを特徴
とする。
【００２７】（５）本発明の駆動回路は、上記（４）記
載の前記パネル構造において、前記第１の電極群に、ア
ナログスイッチ回路を介して誘導素子を直列形態に接続
すると共に、前記第２の電極群を前記該誘導素子に直列
形態に接続してＬＣ直列共振回路を形成し、前記第１の
電極群と正の駆動電圧源との間にＰＭＯＳスイッチ素子
を接続し、前記第１の電極群と接地端子との間にＮＭＯ
Ｓスイッチ素子を接続し、前記第２の電極群と正の駆動
電圧源との間にＰＭＯＳスイッチ素子を接続し、前記第
２の電極群と接地端子との間にＮＭＯＳスイッチ素子を
接続してなることを特徴とする。
載の前記パネル構造において、前記第１の電極群に、ア
ナログスイッチ回路を介して誘導素子を直列形態に接続
すると共に、前記第２の電極群を前記該誘導素子に直列
形態に接続してＬＣ直列共振回路を形成し、前記第１の
電極群と正の駆動電圧源との間にＰＭＯＳスイッチ素子
を接続し、前記第１の電極群と接地端子との間にＮＭＯ
Ｓスイッチ素子を接続し、前記第２の電極群と正の駆動
電圧源との間にＰＭＯＳスイッチ素子を接続し、前記第
２の電極群と接地端子との間にＮＭＯＳスイッチ素子を
接続してなることを特徴とする。
【００２８】（６）本発明の駆動方法は、上記（３）に
記載の前記駆動回路の駆動方法において、前記第１の基
板上の前記信号線に印加される信号波形を前記画素電極
に印加すべき画像信号に対応して駆動し、前記信号波形
の立ち上がり、立ち下がりに同期して、上記（１）〜
（２）のいずれかに記載の前記ＮＭＯＳスイッチ素子、
前記ＰＭＯＳスイッチ素子をともに開状態として、前記
該誘導素子、前記容量、及び前記アクティブマトリクス
液晶パネルから構成されるＬＣ直列共振回路の共振周期
の概ね２分の１の期間、前記アナログスイッチ回路をオ
ンし、前記アクティブマトリクス液晶パネルの前記対向
電極に蓄積された電荷を前記該誘導素子へ移す第１の期
間と、前記アナログスイッチ回路、前記ＰＭＯＳスイッ
チ素子ともに開状態として、前記ＮＭＯＳスイッチ素子
をオンする第２の期間と、前記ＮＭＯＳスイッチ素子、
前記ＰＭＯＳスイッチ素子をともに開状態として、共振
周期の概ね２分の１の期間、前記アナログスイッチ回路
をオンし、前記該誘導素子に蓄積された電荷を前記アク
ティブマトリクス液晶パネルの前記対向電極へ移す第３
の期間と、前記アナログスイッチ回路、前記ＮＭＯＳス
イッチ素子をともに開状態として、前記ＰＭＯＳスイッ
チ素子をオンする第４の期間の４つの期間を順に繰り返
すことで前記対向電極の電圧を交流駆動し、前記走査線
及び前記信号線を、隣り合う前記走査線ごとに前記対向
電極に対する前記画素電極に印加される電圧極性が反対
になるように順次駆動（以下、走査線反転駆動法と省略
する）することを特徴とする。
記載の前記駆動回路の駆動方法において、前記第１の基
板上の前記信号線に印加される信号波形を前記画素電極
に印加すべき画像信号に対応して駆動し、前記信号波形
の立ち上がり、立ち下がりに同期して、上記（１）〜
（２）のいずれかに記載の前記ＮＭＯＳスイッチ素子、
前記ＰＭＯＳスイッチ素子をともに開状態として、前記
該誘導素子、前記容量、及び前記アクティブマトリクス
液晶パネルから構成されるＬＣ直列共振回路の共振周期
の概ね２分の１の期間、前記アナログスイッチ回路をオ
ンし、前記アクティブマトリクス液晶パネルの前記対向
電極に蓄積された電荷を前記該誘導素子へ移す第１の期
間と、前記アナログスイッチ回路、前記ＰＭＯＳスイッ
チ素子ともに開状態として、前記ＮＭＯＳスイッチ素子
をオンする第２の期間と、前記ＮＭＯＳスイッチ素子、
前記ＰＭＯＳスイッチ素子をともに開状態として、共振
周期の概ね２分の１の期間、前記アナログスイッチ回路
をオンし、前記該誘導素子に蓄積された電荷を前記アク
ティブマトリクス液晶パネルの前記対向電極へ移す第３
の期間と、前記アナログスイッチ回路、前記ＮＭＯＳス
イッチ素子をともに開状態として、前記ＰＭＯＳスイッ
チ素子をオンする第４の期間の４つの期間を順に繰り返
すことで前記対向電極の電圧を交流駆動し、前記走査線
及び前記信号線を、隣り合う前記走査線ごとに前記対向
電極に対する前記画素電極に印加される電圧極性が反対
になるように順次駆動（以下、走査線反転駆動法と省略
する）することを特徴とする。
【００２９】（７）本発明の駆動方法は、上記（６）記
載の前記駆動方法の前記走査線に印加する走査線信号を
１ライン以上おきに走査して、複数フレームで１画面を
構成するようにしたことを特徴とする。
載の前記駆動方法の前記走査線に印加する走査線信号を
１ライン以上おきに走査して、複数フレームで１画面を
構成するようにしたことを特徴とする。
【００３０】（８）本発明の駆動方法は、上記（４）記
載の前記駆動回路の駆動方法において、前記駆動回路の
前記第１の駆動回路群と前記第２の駆動回路群のそれぞ
れが、上記（６）に記載の前記駆動方法で駆動し、前記
第１の駆動回路群と前記第２の駆動回路群を逆相で駆動
し、前記第１の駆動回路群と前記第２の駆動回路群のそ
れぞれにおいて、前記アナログスイッチ回路に印加され
る信号波形の立ち上がり時に同期して前記第１の基板上
の前記信号線に印加される信号波形を前記画素電極に印
加すべき画像信号に対応して駆動し、前記第１の基板上
の前記走査線及び前記信号線を、隣り合う前記画素電極
ごとに前記対向電極に対する前記画素電極に印加される
電圧極性が反対になるように順次駆動（以下、ドット反
転駆動法と省略する）することを特徴とする。
載の前記駆動回路の駆動方法において、前記駆動回路の
前記第１の駆動回路群と前記第２の駆動回路群のそれぞ
れが、上記（６）に記載の前記駆動方法で駆動し、前記
第１の駆動回路群と前記第２の駆動回路群を逆相で駆動
し、前記第１の駆動回路群と前記第２の駆動回路群のそ
れぞれにおいて、前記アナログスイッチ回路に印加され
る信号波形の立ち上がり時に同期して前記第１の基板上
の前記信号線に印加される信号波形を前記画素電極に印
加すべき画像信号に対応して駆動し、前記第１の基板上
の前記走査線及び前記信号線を、隣り合う前記画素電極
ごとに前記対向電極に対する前記画素電極に印加される
電圧極性が反対になるように順次駆動（以下、ドット反
転駆動法と省略する）することを特徴とする。
【００３１】（９）本発明の駆動方法は、上記（５）記
載の駆動回路の駆動方法において、前記駆動回路の前記
走査線及び前記信号線を、前記ドット反転駆動法で駆動
し、前記第１の電極群の電位と前記第２の電極群の電位
が逆極性で駆動され、前記第１の電極群と正の駆動電圧
源との間の前記ＰＭＯＳスイッチ素子と前記第２の電極
群と接地端子との間の前記ＮＭＯＳスイッチ素子が同時
にオンし、前記第１の電極群と接地端子との間の前記Ｎ
ＭＯＳスイッチ素子と前記第２の電極群と正の駆動電圧
源との間の前記ＰＭＯＳスイッチ素子が同時にオンする
ように駆動することを特徴とする。
載の駆動回路の駆動方法において、前記駆動回路の前記
走査線及び前記信号線を、前記ドット反転駆動法で駆動
し、前記第１の電極群の電位と前記第２の電極群の電位
が逆極性で駆動され、前記第１の電極群と正の駆動電圧
源との間の前記ＰＭＯＳスイッチ素子と前記第２の電極
群と接地端子との間の前記ＮＭＯＳスイッチ素子が同時
にオンし、前記第１の電極群と接地端子との間の前記Ｎ
ＭＯＳスイッチ素子と前記第２の電極群と正の駆動電圧
源との間の前記ＰＭＯＳスイッチ素子が同時にオンする
ように駆動することを特徴とする。
【００３２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１は、本発明の駆動回路の第１
の実施の形態の構成を示す図である。図１を参照して、
本発明の第１の実施の形態においては、図１８に示した
従来の駆動回路に設けられていたダイオード４７及び４
８が除かれており、アナログスイッチ回路として、ＮＭ
ＯＳトランジスタ３とＰＭＯＳトランジスタ４を並列に
接続し、ゲートに互いに相補信号Ｓ１、Ｓ１￣が入力さ
れるＣＭＯＳトランスファーゲート回路が用いられてい
る。また、負荷容量７の接地されていない端子と正の駆
動電圧源＋Ｖｄｄとの間にはスイッチ素子としてのＰＭ
ＯＳトランジスタ５が接続され、負荷容量７の接地され
ていない端子と接地端子との間にスイッチ素子としてＮ
ＭＯＳトランジスタ６が接地されている。
を参照して説明する。図１は、本発明の駆動回路の第１
の実施の形態の構成を示す図である。図１を参照して、
本発明の第１の実施の形態においては、図１８に示した
従来の駆動回路に設けられていたダイオード４７及び４
８が除かれており、アナログスイッチ回路として、ＮＭ
ＯＳトランジスタ３とＰＭＯＳトランジスタ４を並列に
接続し、ゲートに互いに相補信号Ｓ１、Ｓ１￣が入力さ
れるＣＭＯＳトランスファーゲート回路が用いられてい
る。また、負荷容量７の接地されていない端子と正の駆
動電圧源＋Ｖｄｄとの間にはスイッチ素子としてのＰＭ
ＯＳトランジスタ５が接続され、負荷容量７の接地され
ていない端子と接地端子との間にスイッチ素子としてＮ
ＭＯＳトランジスタ６が接地されている。
【００３３】かかる構成によって、負荷容量７の端子電
圧が昇圧時に駆動電圧＋Ｖｄｄまで上昇することが可能
である。負荷容量７の端子電圧は、＋Ｖｄｄと接地電位
との間で周期的に駆動され、電源から供給される電力が
大幅に減少する。
圧が昇圧時に駆動電圧＋Ｖｄｄまで上昇することが可能
である。負荷容量７の端子電圧は、＋Ｖｄｄと接地電位
との間で周期的に駆動され、電源から供給される電力が
大幅に減少する。
【００３４】次に、本発明に係る駆動回路の第２の実施
の形態の構成を図２に示す。図２に示す駆動回路を、図
１に示した駆動回路と比較すると、図１から容量２を除
いた構成とされており、また図１の駆動回路では、ＮＭ
ＯＳトランジスタ６のソース電位は接地電位とされてい
るのに対し、本実施形態では、負の駆動電圧（−Ｖｄ
ｄ）に設定されている。回路の動作自体は、基本的に
は、図１に示した駆動回路と同様であるが、負荷容量２
の端子電圧が＋Ｖｄｄと−Ｖｄｄの間で周期的に駆動さ
れ、電源から供給される電力が大幅に減少する。
の形態の構成を図２に示す。図２に示す駆動回路を、図
１に示した駆動回路と比較すると、図１から容量２を除
いた構成とされており、また図１の駆動回路では、ＮＭ
ＯＳトランジスタ６のソース電位は接地電位とされてい
るのに対し、本実施形態では、負の駆動電圧（−Ｖｄ
ｄ）に設定されている。回路の動作自体は、基本的に
は、図１に示した駆動回路と同様であるが、負荷容量２
の端子電圧が＋Ｖｄｄと−Ｖｄｄの間で周期的に駆動さ
れ、電源から供給される電力が大幅に減少する。
【００３５】上記した本発明の実施の形態の駆動回路に
おいて、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
およびＣＭＯＳトランスファゲート（アナログスイッチ
回路）は、好ましくはＴＦＴ素子で構成される。この場
合、これらのトランジスタは、例えば液晶ディスプレイ
の透明基板上において走査線のゲート電極が接続され、
ドレイン／ソース電極を信号線／画素電極に接続してな
る薄膜トランジスタと一括で製造することができる。
おいて、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ
およびＣＭＯＳトランスファゲート（アナログスイッチ
回路）は、好ましくはＴＦＴ素子で構成される。この場
合、これらのトランジスタは、例えば液晶ディスプレイ
の透明基板上において走査線のゲート電極が接続され、
ドレイン／ソース電極を信号線／画素電極に接続してな
る薄膜トランジスタと一括で製造することができる。
【００３６】次に本発明に係る駆動回路の第３の実施の
形態を図３を参照して説明する。図３を参照すると、こ
の駆動回路は、図１に示した駆動回路の負荷容量７を、
アクティブマトリクス液晶パネルとし、アクティブマト
リクス液晶パネルの対向電極を節点Ｎ１に接続し、対向
電極の駆動に用いたものである。
形態を図３を参照して説明する。図３を参照すると、こ
の駆動回路は、図１に示した駆動回路の負荷容量７を、
アクティブマトリクス液晶パネルとし、アクティブマト
リクス液晶パネルの対向電極を節点Ｎ１に接続し、対向
電極の駆動に用いたものである。
【００３７】図４（ａ）に、駆動信号波形を示す。図４
を参照して、Ｖｇは走査線信号波形、ＶＤは信号線信号
波形であり、走査線反転駆動法で駆動する。対向電極の
駆動において、図４（ａ）に示すように、信号線信号波
形ＶＤはＮＭＯＳスイッチ素子３とＰＭＯＳスイッチ素
子４のゲート電極に印加される信号波形Ｓ１の立ち上が
りに同期させて駆動する。信号線信号波形ＶＤを画素電
極に印加すべき画像信号に対応して駆動し、走査線及び
信号線を、走査線反転駆動法で駆動する。
を参照して、Ｖｇは走査線信号波形、ＶＤは信号線信号
波形であり、走査線反転駆動法で駆動する。対向電極の
駆動において、図４（ａ）に示すように、信号線信号波
形ＶＤはＮＭＯＳスイッチ素子３とＰＭＯＳスイッチ素
子４のゲート電極に印加される信号波形Ｓ１の立ち上が
りに同期させて駆動する。信号線信号波形ＶＤを画素電
極に印加すべき画像信号に対応して駆動し、走査線及び
信号線を、走査線反転駆動法で駆動する。
【００３８】また、アクティブマトリクス液晶パネルの
対向電極を交流駆動させるにあたり、ＴＦＴ基板側にあ
る画素電極の書き込み時間内に対向電極の充電及び放電
を完了させなければならないことから、ＮＭＯＳスイッ
チ素子３とＰＭＯＳスイッチ素子４をオンしている共振
周期の２分の１時間は、画素電極の書き込み時間よりも
短くなるようコイル１を設定する。
対向電極を交流駆動させるにあたり、ＴＦＴ基板側にあ
る画素電極の書き込み時間内に対向電極の充電及び放電
を完了させなければならないことから、ＮＭＯＳスイッ
チ素子３とＰＭＯＳスイッチ素子４をオンしている共振
周期の２分の１時間は、画素電極の書き込み時間よりも
短くなるようコイル１を設定する。
【００３９】次に本発明に係る駆動回路の第４の実施の
形態を説明する。この実施の形態においては、図３に示
されるような駆動回路において、アクティブマトリクス
液晶パネルの走査線に印加する走査線信号を１ライン以
上おきに走査して、複数フレームで１画面を構成するよ
う駆動する。かかる駆動法にすることにより画素電極の
書き込み時間を長くし、また信号線及び対向電極に印加
される信号の反転周期を長くする。アクティブマトリク
ス液晶パネルの対向電極を交流駆動させるにあたり、Ｔ
ＦＴ基板側にある画素電極の書き込み時間内に対向電極
の充電及び放電を完了させなければならない。
形態を説明する。この実施の形態においては、図３に示
されるような駆動回路において、アクティブマトリクス
液晶パネルの走査線に印加する走査線信号を１ライン以
上おきに走査して、複数フレームで１画面を構成するよ
う駆動する。かかる駆動法にすることにより画素電極の
書き込み時間を長くし、また信号線及び対向電極に印加
される信号の反転周期を長くする。アクティブマトリク
ス液晶パネルの対向電極を交流駆動させるにあたり、Ｔ
ＦＴ基板側にある画素電極の書き込み時間内に対向電極
の充電及び放電を完了させなければならない。
【００４０】アクティブマトリクス液晶パネルでは、対
向電極をIndium-Tin-Oxide（インジウム・すず酸化物、
以下「ＩＴＯ」という）などにより一面べたで形成され
ており、例えば対向電極の４角から電荷を供給する場合
において、液晶パネルの対向電極の電位をＶｄｄ［Ｖ］
に設定するとき、液晶パネルの中央部では共振周期の２
分の１時間と駆動電圧源Ｖｄｄから電荷を供給する際、
対向電極の寄生抵抗によるＣＲ遅延による時間だけの遅
延が生じる。また、大画面、高精細パネルのような容量
の大きいパネルでは、共振周期及びＣＲ遅延が長くなる
ため遅延はさらに大きくなる。
向電極をIndium-Tin-Oxide（インジウム・すず酸化物、
以下「ＩＴＯ」という）などにより一面べたで形成され
ており、例えば対向電極の４角から電荷を供給する場合
において、液晶パネルの対向電極の電位をＶｄｄ［Ｖ］
に設定するとき、液晶パネルの中央部では共振周期の２
分の１時間と駆動電圧源Ｖｄｄから電荷を供給する際、
対向電極の寄生抵抗によるＣＲ遅延による時間だけの遅
延が生じる。また、大画面、高精細パネルのような容量
の大きいパネルでは、共振周期及びＣＲ遅延が長くなる
ため遅延はさらに大きくなる。
【００４１】図３中のコイル１のインダクタンスを大き
く設定すれば、ＬＣ共振のピーク電圧は上がりＶｄｄか
ら供給される電力は低減できるが、画素電極の書き込み
時間内に対向電極の充電及び放電を完了させなければな
らないことから、コイル１のインダクタンスを大きくす
ることが制限される。
く設定すれば、ＬＣ共振のピーク電圧は上がりＶｄｄか
ら供給される電力は低減できるが、画素電極の書き込み
時間内に対向電極の充電及び放電を完了させなければな
らないことから、コイル１のインダクタンスを大きくす
ることが制限される。
【００４２】図４に、本発明の実施の形態の一例を説明
するための信号波形を示す。図４（ａ）は、従来の線順
次走査駆動を用いた場合の信号波形を示し、図４（ｂ）
は、インターレース駆動を用いた場合の信号波形を示し
ている。
するための信号波形を示す。図４（ａ）は、従来の線順
次走査駆動を用いた場合の信号波形を示し、図４（ｂ）
は、インターレース駆動を用いた場合の信号波形を示し
ている。
【００４３】図４（ｂ）に示すように、インターレース
駆動をすることにより、画素電極の書き込み時間の長さ
が線順次走査駆動を用いた場合と比べて２倍になり、ま
た信号線及び対向電極に印加される信号波形の反転周期
は１／２以下になる。
駆動をすることにより、画素電極の書き込み時間の長さ
が線順次走査駆動を用いた場合と比べて２倍になり、ま
た信号線及び対向電極に印加される信号波形の反転周期
は１／２以下になる。
【００４４】このように、書き込み時間を長くすること
により、ＬＣ直列共振回路を形成している時間を長く取
れるため、コイル１のインダクタンスをより大きく設定
できるようになり、ＬＣ共振のピーク電圧は上がりＶｄ
ｄから供給される電力を低減できる。
により、ＬＣ直列共振回路を形成している時間を長く取
れるため、コイル１のインダクタンスをより大きく設定
できるようになり、ＬＣ共振のピーク電圧は上がりＶｄ
ｄから供給される電力を低減できる。
【００４５】図４（ｂ）に示すような駆動方法により、
高効率な低消費電力駆動が可能になる。
高効率な低消費電力駆動が可能になる。
【００４６】次に、本発明に係る駆動回路の第５の実施
の形態について、図５、及び図６を参照して説明する。
図５は、本発明の第５の実施の形態の駆動回路の構成を
示す図であり、図６は、この実施の形態におけるパネル
構造を示す図である。
の形態について、図５、及び図６を参照して説明する。
図５は、本発明の第５の実施の形態の駆動回路の構成を
示す図であり、図６は、この実施の形態におけるパネル
構造を示す図である。
【００４７】図６を参照して、この実施の形態において
は、アクティブマトリクス液晶パネルにおいて、対向電
極１８は、画素電極１９と画素電極１９の信号線方向の
間の領域に対向する部分で、信号線と平行にパターンニ
ングして形成され、パターンニングされた対向電極１８
を１ラインおきにつないで同電位とした電極群１６と、
電極群１６以外のパターンニングされた対向電極１８を
つないで同電位とした電極群１７、の２つの電極群を形
成し、電極群１６を駆動回路１４の節点Ｎ１に接続し、
電極群１７を駆動回路１５の節点Ｎ１に接続して、第１
の駆動回路群と第２の駆動回路群の２組の駆動回路群を
形成し、第１の駆動回路群と第２の駆動回路群を互いに
逆相になるよう駆動する。
は、アクティブマトリクス液晶パネルにおいて、対向電
極１８は、画素電極１９と画素電極１９の信号線方向の
間の領域に対向する部分で、信号線と平行にパターンニ
ングして形成され、パターンニングされた対向電極１８
を１ラインおきにつないで同電位とした電極群１６と、
電極群１６以外のパターンニングされた対向電極１８を
つないで同電位とした電極群１７、の２つの電極群を形
成し、電極群１６を駆動回路１４の節点Ｎ１に接続し、
電極群１７を駆動回路１５の節点Ｎ１に接続して、第１
の駆動回路群と第２の駆動回路群の２組の駆動回路群を
形成し、第１の駆動回路群と第２の駆動回路群を互いに
逆相になるよう駆動する。
【００４８】この実施の形態においては、ドット反転駆
動法で駆動するため、信号線駆動回路８と信号線駆動回
路１３の２つの駆動回路がある。
動法で駆動するため、信号線駆動回路８と信号線駆動回
路１３の２つの駆動回路がある。
【００４９】図７に、この実施の形態における駆動信号
波形を示す。図７に示すように、互いに逆相で駆動する
信号線信号波形ＶＤ１、ＶＤ２があり、１ラインおきに
互いに逆相となるようにする。
波形を示す。図７に示すように、互いに逆相で駆動する
信号線信号波形ＶＤ１、ＶＤ２があり、１ラインおきに
互いに逆相となるようにする。
【００５０】図１７に示されるような、対向電極１８が
ＩＴＯなどにより画面一面にベタで形成されていた従来
のパネル構造では、画質劣化の少ないドット反転駆動法
は適用できなかったが、この実施の形態においては、図
５、及び図６に示すような構成とすることにより、ドッ
ト反転駆動法を可能としている。
ＩＴＯなどにより画面一面にベタで形成されていた従来
のパネル構造では、画質劣化の少ないドット反転駆動法
は適用できなかったが、この実施の形態においては、図
５、及び図６に示すような構成とすることにより、ドッ
ト反転駆動法を可能としている。
【００５１】また対向電極１８を短冊上に切ることにお
いては、従来技術の対向電極のパターン形成と同様に行
うことができるため、従来技術と比較して、工程数が増
えることはない。
いては、従来技術の対向電極のパターン形成と同様に行
うことができるため、従来技術と比較して、工程数が増
えることはない。
【００５２】図８に、本発明に係る駆動回路の第６の実
施の形態を示す。図８は、アクティブマトリクス液晶パ
ネルにおいて、ドット反転駆動法を可能にする別の低消
費電力駆動回路の構成を示したものである。なお、この
実施の形態においても、パネル構造は、図６に示したも
のと同様とされる。
施の形態を示す。図８は、アクティブマトリクス液晶パ
ネルにおいて、ドット反転駆動法を可能にする別の低消
費電力駆動回路の構成を示したものである。なお、この
実施の形態においても、パネル構造は、図６に示したも
のと同様とされる。
【００５３】図６及び図８を参照すると、対向電極１８
を１ラインおきにつないだ２つの電極群１６、１７を形
成し、電極群１６にＮＭＯＳトランジスタ３とＰＭＯＳ
トランジスタ４からなるＣＭＯＳトランスファーゲート
を介してコイル１を直列形態に接続すると共に、電極群
１７をコイル１に直列形態に接続してＬＣ直列共振回路
を形成し、電極群１６と正の駆動電圧源Ｖｄｄとの間に
ＰＭＯＳトランジスタ５を接続し、電極群１６と接地端
子との間にＮＭＯＳトランジスタ６を接続し、電極群１
７と正の駆動電圧源Ｖｄｄとの間にＰＭＯＳトランジス
タ２０を接続し、電極群１７と接地端子との間にＮＭＯ
Ｓトランジスタ２１を接続してなる構成をとる。
を１ラインおきにつないだ２つの電極群１６、１７を形
成し、電極群１６にＮＭＯＳトランジスタ３とＰＭＯＳ
トランジスタ４からなるＣＭＯＳトランスファーゲート
を介してコイル１を直列形態に接続すると共に、電極群
１７をコイル１に直列形態に接続してＬＣ直列共振回路
を形成し、電極群１６と正の駆動電圧源Ｖｄｄとの間に
ＰＭＯＳトランジスタ５を接続し、電極群１６と接地端
子との間にＮＭＯＳトランジスタ６を接続し、電極群１
７と正の駆動電圧源Ｖｄｄとの間にＰＭＯＳトランジス
タ２０を接続し、電極群１７と接地端子との間にＮＭＯ
Ｓトランジスタ２１を接続してなる構成をとる。
【００５４】この実施の形態において、駆動信号波形
は、図７に示したものとなり、上記「発明が解決しよう
とする課題」で説明した第２の期間では、電極群１６の
端子電圧Ｖ（Ｎ２）を０［Ｖ］に設定し保持する際に、
同時に電極群１７の端子電圧Ｖ（Ｎ３）をＶｄｄ［Ｖ］
に設定し保持する。
は、図７に示したものとなり、上記「発明が解決しよう
とする課題」で説明した第２の期間では、電極群１６の
端子電圧Ｖ（Ｎ２）を０［Ｖ］に設定し保持する際に、
同時に電極群１７の端子電圧Ｖ（Ｎ３）をＶｄｄ［Ｖ］
に設定し保持する。
【００５５】第４の期間では、逆に、電極群１６の端子
電圧Ｖ（Ｎ２）をＶｄｄ［Ｖ］に設定し保持する際に、
同時に電極群１７の端子電圧Ｖ（Ｎ３）を０［Ｖ］に設
定し保持する。
電圧Ｖ（Ｎ２）をＶｄｄ［Ｖ］に設定し保持する際に、
同時に電極群１７の端子電圧Ｖ（Ｎ３）を０［Ｖ］に設
定し保持する。
【００５６】また、図８の構成と図５の構成の相違点
は、コイル１及びＮＭＯＳトランジスタ３とＰＭＯＳト
ランジスタ４からなるＣＭＯＳトランスファーゲートが
１つで済み容量２が必要なくなることと、電極群１７の
端子電圧Ｖ（Ｎ３）を電極群１６の端子電圧Ｖ（Ｎ２）
と同様交流駆動しなければならないためＰＭＯＳトラン
ジスタ２０とＮＭＯＳトランジスタ２１が付け加えられ
た点である。
は、コイル１及びＮＭＯＳトランジスタ３とＰＭＯＳト
ランジスタ４からなるＣＭＯＳトランスファーゲートが
１つで済み容量２が必要なくなることと、電極群１７の
端子電圧Ｖ（Ｎ３）を電極群１６の端子電圧Ｖ（Ｎ２）
と同様交流駆動しなければならないためＰＭＯＳトラン
ジスタ２０とＮＭＯＳトランジスタ２１が付け加えられ
た点である。
【００５７】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００５８】
【実施例１】本発明の第１の実施の形態の説明で参照し
た図１に示す駆動回路と、図１８に示した従来の駆動回
路と、を比較して、その構成について説明する。
た図１に示す駆動回路と、図１８に示した従来の駆動回
路と、を比較して、その構成について説明する。
【００５９】図１に示す駆動回路は、コイル１、容量
２、基板が接地されたＮＭＯＳトランジスタ３および
６、基板電位が駆動電圧Ｖｄｄに設定されたＰＭＯＳト
ランジスタ４および５から構成され、負荷容量７を駆動
する。
２、基板が接地されたＮＭＯＳトランジスタ３および
６、基板電位が駆動電圧Ｖｄｄに設定されたＰＭＯＳト
ランジスタ４および５から構成され、負荷容量７を駆動
する。
【００６０】並列接続されたゲートに互いに相補信号Ｓ
１、Ｓ１￣が入力されるＮＭＯＳトランジスタ３とＰＭ
ＯＳトランジスタ４とは、アナログスイッチング（ＣＭ
ＯＳトランスファーゲート）回路を構成している。
１、Ｓ１￣が入力されるＮＭＯＳトランジスタ３とＰＭ
ＯＳトランジスタ４とは、アナログスイッチング（ＣＭ
ＯＳトランスファーゲート）回路を構成している。
【００６１】図１を参照して、本発明に係る駆動回路の
実施例においては、図１８に示した従来の駆動回路に存
在していたダイオード４７及び４８がないことが、従来
の駆動回路との構成上の大きな相違点である。
実施例においては、図１８に示した従来の駆動回路に存
在していたダイオード４７及び４８がないことが、従来
の駆動回路との構成上の大きな相違点である。
【００６２】さらに、本発明に係わる駆動回路の実施例
においては、前記アナログスイッチ回路として、接地さ
れたＮＭＯＳトランジスタ及び基板電位が駆動電圧Ｖｄ
ｄに設定されたＰＭＯＳトランジスタを並列接続したＣ
ＭＯＳトランスファーゲート回路を用いたことを特徴と
している。
においては、前記アナログスイッチ回路として、接地さ
れたＮＭＯＳトランジスタ及び基板電位が駆動電圧Ｖｄ
ｄに設定されたＰＭＯＳトランジスタを並列接続したＣ
ＭＯＳトランスファーゲート回路を用いたことを特徴と
している。
【００６３】前述したように、図１８に示す駆動回路で
は、例えば駆動電圧Ｖｄｄが１００［Ｖ］以上のような
場合には、低消費電力駆動ができることが知られている
が、駆動電圧Ｖｄｄが例えば５［Ｖ］程度の低駆動電圧
の場合には、低消費電力駆動ができず、低電圧駆動の液
晶ディスプレイなどでは、図１８に示す従来の駆動回路
では低消費電力駆動が困難である。
は、例えば駆動電圧Ｖｄｄが１００［Ｖ］以上のような
場合には、低消費電力駆動ができることが知られている
が、駆動電圧Ｖｄｄが例えば５［Ｖ］程度の低駆動電圧
の場合には、低消費電力駆動ができず、低電圧駆動の液
晶ディスプレイなどでは、図１８に示す従来の駆動回路
では低消費電力駆動が困難である。
【００６４】しかしながら、本発明に係る駆動回路の実
施例においては、図１に示すように、ＬＣ共振回路に直
列に一切のダイオードが含まれていないので、負荷容量
７とコイル１との間で、高効率に低電圧の電荷の授受が
可能とされており、この結果、低電圧駆動の液晶ディス
プレイなどでも、低消費電力駆動が可能となる。
施例においては、図１に示すように、ＬＣ共振回路に直
列に一切のダイオードが含まれていないので、負荷容量
７とコイル１との間で、高効率に低電圧の電荷の授受が
可能とされており、この結果、低電圧駆動の液晶ディス
プレイなどでも、低消費電力駆動が可能となる。
【００６５】図１２及び図１３は、本発明に係る駆動回
路の一実施例と、図１８に示す従来の駆動回路との相違
を明確に示すための実験結果の一例をそれぞれ示す図で
あり、負荷容量７の端子電圧［Ｖ（Ｎ１）］と電源Ｖｄ
ｄの消費電力の時間変化を示している。図１２は、図１
に示す本実施例の駆動回路で５［Ｖ］駆動を行ったもの
で、図１３は図１８に示す従来の駆動回路で５［Ｖ］駆
動を行なった結果を示している。
路の一実施例と、図１８に示す従来の駆動回路との相違
を明確に示すための実験結果の一例をそれぞれ示す図で
あり、負荷容量７の端子電圧［Ｖ（Ｎ１）］と電源Ｖｄ
ｄの消費電力の時間変化を示している。図１２は、図１
に示す本実施例の駆動回路で５［Ｖ］駆動を行ったもの
で、図１３は図１８に示す従来の駆動回路で５［Ｖ］駆
動を行なった結果を示している。
【００６６】図１に示す本発明に係る駆動回路における
実験（図１２参照）においては、負荷容量７が２００ｐ
Ｆ、容量２が２０ｎＦ、コイル１のインダクタンスが３
２．４２ｍＨ、コイル１の抵抗が１０Ω、ＮＭＯＳトラ
ンジスタ３、６は、電子移動度が６００ｃｍ2／Ｖ・
ｓ、チャネル長が１μｍ、チャネル幅が１００μｍ、ゲ
ート酸化膜厚２５ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトラン
ジスタ４、５は、正孔移動度が３００ｃｍ2／Ｖ・ｓ、
チャネル長が１μｍ、チャネル幅が２００μｍ、ゲート
酸化膜厚２５ｎｍ、閾値電圧１Ｖのものを用いた。
実験（図１２参照）においては、負荷容量７が２００ｐ
Ｆ、容量２が２０ｎＦ、コイル１のインダクタンスが３
２．４２ｍＨ、コイル１の抵抗が１０Ω、ＮＭＯＳトラ
ンジスタ３、６は、電子移動度が６００ｃｍ2／Ｖ・
ｓ、チャネル長が１μｍ、チャネル幅が１００μｍ、ゲ
ート酸化膜厚２５ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトラン
ジスタ４、５は、正孔移動度が３００ｃｍ2／Ｖ・ｓ、
チャネル長が１μｍ、チャネル幅が２００μｍ、ゲート
酸化膜厚２５ｎｍ、閾値電圧１Ｖのものを用いた。
【００６７】一方、図１８に示した従来の駆動回路の実
験（図１３参照）においては、負荷容量７が２００ｐ
Ｆ、容量２が２０ｎＦ、コイル１のインダクタンスが３
２．４２ｍＨ、コイル１の抵抗が１０Ω、ＮＭＯＳトラ
ンジスタは、電子移動度が６００ｃｍ2／Ｖ・ｓ、チャ
ネル長が１μｍ、チャネル幅が１００μｍ、ゲート酸化
膜厚２５ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトランジスタ
は、正孔移動度が３００ｃｍ2／Ｖ・ｓ、チャネル長が
１μｍ、チャネル幅が２００μｍ、ゲート酸化膜厚２５
ｎｍ、閾値電圧１Ｖ、ダイオード４７及び４８は、順方
向電圧が０．６Ｖのものを用いた。スイッチ素子４３お
よび４４には、上記ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタで構成されるＣＭＯＳトランスファーゲ
ート回路を用いた。またスイッチ素子４５には上記ＰＭ
ＯＳトランジスタ、スイッチ素子４６には上記ＮＭＯＳ
トランジスタを用いた。
験（図１３参照）においては、負荷容量７が２００ｐ
Ｆ、容量２が２０ｎＦ、コイル１のインダクタンスが３
２．４２ｍＨ、コイル１の抵抗が１０Ω、ＮＭＯＳトラ
ンジスタは、電子移動度が６００ｃｍ2／Ｖ・ｓ、チャ
ネル長が１μｍ、チャネル幅が１００μｍ、ゲート酸化
膜厚２５ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトランジスタ
は、正孔移動度が３００ｃｍ2／Ｖ・ｓ、チャネル長が
１μｍ、チャネル幅が２００μｍ、ゲート酸化膜厚２５
ｎｍ、閾値電圧１Ｖ、ダイオード４７及び４８は、順方
向電圧が０．６Ｖのものを用いた。スイッチ素子４３お
よび４４には、上記ＮＭＯＳトランジスタおよびＰＭＯ
Ｓトランジスタで構成されるＣＭＯＳトランスファーゲ
ート回路を用いた。またスイッチ素子４５には上記ＰＭ
ＯＳトランジスタ、スイッチ素子４６には上記ＮＭＯＳ
トランジスタを用いた。
【００６８】そして、図１８に示した従来の駆動回路に
おいて、上記第１の期間が約８μｓ、第２の期間が約１
２μｓ、第３の期間が約８μｓ、第４の期間が約１２μ
ｓ、となるように設定して、それぞれ実験を行った結果
を示している。
おいて、上記第１の期間が約８μｓ、第２の期間が約１
２μｓ、第３の期間が約８μｓ、第４の期間が約１２μ
ｓ、となるように設定して、それぞれ実験を行った結果
を示している。
【００６９】図１２及び図１３には、回路の動作が定常
状態となった後の、負荷容量７の端子電圧［Ｖ（Ｎ
１）］と電源Ｖｄｄの消費電力［Ｗ］の時間変化を示し
ている。
状態となった後の、負荷容量７の端子電圧［Ｖ（Ｎ
１）］と電源Ｖｄｄの消費電力［Ｗ］の時間変化を示し
ている。
【００７０】図１３の実験結果から、図１８に示す従来
の駆動回路では、Ｖ（Ｎ１）の上昇／下降時に、ダイオ
ードがオフすることに起因した、１．２［Ｖ］程度の電
圧の不連続変化が明確に観察できる。
の駆動回路では、Ｖ（Ｎ１）の上昇／下降時に、ダイオ
ードがオフすることに起因した、１．２［Ｖ］程度の電
圧の不連続変化が明確に観察できる。
【００７１】そして、電圧上昇時の不連続変化が起きて
いる時刻では、ピーク電力が約１５ｍＷのパルス状に消
費電力が急増してしまった。
いる時刻では、ピーク電力が約１５ｍＷのパルス状に消
費電力が急増してしまった。
【００７２】一方、図１２の実験結果に示すように、本
発明に係わる駆動回路の実施例では、Ｖ（Ｎ１）の上昇
／下降時の電圧の不連続変化はほとんど発生しなかっ
た。また消費電力は、どの時刻においても１ｍＷ程度以
下であった。このようにして、本発明に係わる駆動回路
の作用効果が検証された。
発明に係わる駆動回路の実施例では、Ｖ（Ｎ１）の上昇
／下降時の電圧の不連続変化はほとんど発生しなかっ
た。また消費電力は、どの時刻においても１ｍＷ程度以
下であった。このようにして、本発明に係わる駆動回路
の作用効果が検証された。
【００７３】
【実施例２】図２は、本発明の別の実施例の駆動回路を
示している。図２の駆動回路は、図１に示す本発明の一
実施形態の駆動回路と比較すると、容量２がない構成で
あり、ＭＮＯＳトランジスタ６のソース電位が負の駆動
電圧（−Ｖｄｄ）に設定されている。回路の動作自体
は、図１に示した駆動回路と同様であるが、負荷容量の
端子電圧が＋Ｖｄｄと−Ｖｄｄの間で周期的に駆動され
る点だけが異なっている。
示している。図２の駆動回路は、図１に示す本発明の一
実施形態の駆動回路と比較すると、容量２がない構成で
あり、ＭＮＯＳトランジスタ６のソース電位が負の駆動
電圧（−Ｖｄｄ）に設定されている。回路の動作自体
は、図１に示した駆動回路と同様であるが、負荷容量の
端子電圧が＋Ｖｄｄと−Ｖｄｄの間で周期的に駆動され
る点だけが異なっている。
【００７４】図２に示す駆動回路も、負荷容量７が２０
０ｐＦ、コイル１のインダクタンスが３２．４２ｍＨ、
コイル１の抵抗が１０Ω、ＮＭＯＳトランジスタ３、６
は、電子移動度が６００ｃｍ2／Ｖ・ｓ、チャネル長が
１μｍ、チャネル幅が１００μｍ、ゲート酸化膜厚２５
ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトランジスタ４、５は、
正孔移動度が３００ｃｍ2／Ｖ・ｓ、チャネル長が１μ
ｍ、チャネル幅が２００μｍ、ゲート酸化膜厚２５ｎ
ｍ、閾値電圧１Ｖのものを用いて、実験した結果、低電
力駆動を実現できた。
０ｐＦ、コイル１のインダクタンスが３２．４２ｍＨ、
コイル１の抵抗が１０Ω、ＮＭＯＳトランジスタ３、６
は、電子移動度が６００ｃｍ2／Ｖ・ｓ、チャネル長が
１μｍ、チャネル幅が１００μｍ、ゲート酸化膜厚２５
ｎｍ、閾値電圧１Ｖ、ＰＭＯＳトランジスタ４、５は、
正孔移動度が３００ｃｍ2／Ｖ・ｓ、チャネル長が１μ
ｍ、チャネル幅が２００μｍ、ゲート酸化膜厚２５ｎ
ｍ、閾値電圧１Ｖのものを用いて、実験した結果、低電
力駆動を実現できた。
【００７５】
【実施例３】本発明に係る駆動回路の一実施例を図３に
示す。図３に示す駆動回路は、図１に示した駆動回路の
負荷容量７をアクティブマトリクス液晶パネルとし、ア
クティブマトリクス液晶パネルの対向電極を節点Ｎ１に
接続し、対向電極の駆動に用いる。
示す。図３に示す駆動回路は、図１に示した駆動回路の
負荷容量７をアクティブマトリクス液晶パネルとし、ア
クティブマトリクス液晶パネルの対向電極を節点Ｎ１に
接続し、対向電極の駆動に用いる。
【００７６】図４（ａ）に駆動信号波形を示す。Ｖｇは
走査線信号波形、ＶＤは信号線信号波形であり、走査線
反転駆動法で駆動する。対向電極の駆動において、図４
（ａ）に示すように、信号線信号波形ＶＤは、ＮＭＯＳ
スイッチ素子３とＰＭＯＳスイッチ素子４のゲート電極
に印加される信号波形Ｓ１の立ち上がりに同期させて駆
動する。信号線信号波形ＶＤを画素電極に印加すべき映
像信号に対応して駆動し、前記走査線及び前記信号線を
走査線反転駆動法で駆動する。
走査線信号波形、ＶＤは信号線信号波形であり、走査線
反転駆動法で駆動する。対向電極の駆動において、図４
（ａ）に示すように、信号線信号波形ＶＤは、ＮＭＯＳ
スイッチ素子３とＰＭＯＳスイッチ素子４のゲート電極
に印加される信号波形Ｓ１の立ち上がりに同期させて駆
動する。信号線信号波形ＶＤを画素電極に印加すべき映
像信号に対応して駆動し、前記走査線及び前記信号線を
走査線反転駆動法で駆動する。
【００７７】またアクティブマトリクス液晶パネルの対
向電極を交流駆動させるにあたり、ＴＦＴ基板側にある
画素電極の書き込み時間内に対向電極の充電及び放電を
完了させなければならないことから、ＮＭＯＳスイッチ
素子３とＰＭＯＳスイッチ素子４をオンしている共振周
期の２分の１の期間は画素電極９の書き込み時間よりも
短くなるようコイル１を設定する。
向電極を交流駆動させるにあたり、ＴＦＴ基板側にある
画素電極の書き込み時間内に対向電極の充電及び放電を
完了させなければならないことから、ＮＭＯＳスイッチ
素子３とＰＭＯＳスイッチ素子４をオンしている共振周
期の２分の１の期間は画素電極９の書き込み時間よりも
短くなるようコイル１を設定する。
【００７８】図１４に、６．５型パネルを０［Ｖ］と５
［Ｖ］で周期的に駆動させた際の端子電圧［Ｖ（Ｎ
１）］と電源Ｖｄｄの消費電力の時間変化の実験結果を
示す。
［Ｖ］で周期的に駆動させた際の端子電圧［Ｖ（Ｎ
１）］と電源Ｖｄｄの消費電力の時間変化の実験結果を
示す。
【００７９】図１４は、６．５型パネル、対向電極のシ
ート抵抗５Ω／□、容量２が１００μＦ、ＮＭＯＳトラ
ンジスタ３、６は、電子移動度が９１７ｃｍ2／Ｖ・
ｓ、チャネル長が０．７８μｍ、チャネル幅が８００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭ
ＯＳトランジスタ４、５は電子移動度が６４３ｃｍ2／
Ｖ・ｓ、チャネル長が０．９４μｍ、チャネル幅が１６
００μｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖ
のものを用いた実験結果である。
ート抵抗５Ω／□、容量２が１００μＦ、ＮＭＯＳトラ
ンジスタ３、６は、電子移動度が９１７ｃｍ2／Ｖ・
ｓ、チャネル長が０．７８μｍ、チャネル幅が８００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭ
ＯＳトランジスタ４、５は電子移動度が６４３ｃｍ2／
Ｖ・ｓ、チャネル長が０．９４μｍ、チャネル幅が１６
００μｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖ
のものを用いた実験結果である。
【００８０】図１４において、Ｐ１の位置にあるひげ状
の波形は、信号線に印加される信号線波形の影響により
端子電圧［Ｖ（Ｎ１）］が変動している。
の波形は、信号線に印加される信号線波形の影響により
端子電圧［Ｖ（Ｎ１）］が変動している。
【００８１】Ｐ１の位置で、消費電力が大きなピークを
もつが、電源Ｖｄｄへの放電であるので電源Ｖｄｄから
供給される消費電力が増えるわけではない。このように
して、本発明に係る駆動回路の実施例の作用効果が検証
された。
もつが、電源Ｖｄｄへの放電であるので電源Ｖｄｄから
供給される消費電力が増えるわけではない。このように
して、本発明に係る駆動回路の実施例の作用効果が検証
された。
【００８２】
【実施例４】本発明に係る駆動方法の一実施例において
は、走査線に印加する走査線信号を１ライン以上おきに
走査して複数フレームで１画面を構成することにより画
素電極の書き込み時間を長くし、またソースバスライン
及び対向電極に印加される信号の反転周期を長くする。
は、走査線に印加する走査線信号を１ライン以上おきに
走査して複数フレームで１画面を構成することにより画
素電極の書き込み時間を長くし、またソースバスライン
及び対向電極に印加される信号の反転周期を長くする。
【００８３】図３に示すように、対向電極を交流駆動さ
せるにあたり、画素電極の書き込み時間内に対向電極の
充電及び放電を完了させなければならない。アクティブ
マトリクス液晶パネルでは、図１７に示すように、対向
電極１８をＩＴＯなどにより一面べたで形成されてお
り、例えば対向電極の４角から電荷を供給する場合にお
いて液晶パネルの対向電極１８の電位をＶｄｄ［Ｖ］に
設定するとき、液晶パネルの中央部では共振周期の２分
の１の期間と駆動電圧源Ｖｄｄから電荷を供給する際、
対向電極の寄生抵抗によるＣＲ遅延による時間だけの遅
延が生じる。
せるにあたり、画素電極の書き込み時間内に対向電極の
充電及び放電を完了させなければならない。アクティブ
マトリクス液晶パネルでは、図１７に示すように、対向
電極１８をＩＴＯなどにより一面べたで形成されてお
り、例えば対向電極の４角から電荷を供給する場合にお
いて液晶パネルの対向電極１８の電位をＶｄｄ［Ｖ］に
設定するとき、液晶パネルの中央部では共振周期の２分
の１の期間と駆動電圧源Ｖｄｄから電荷を供給する際、
対向電極の寄生抵抗によるＣＲ遅延による時間だけの遅
延が生じる。
【００８４】図１の駆動回路において、ＬＣ直列共振回
路を形成している期間のＬＣ共振の共振周期Ｔ及び容量
性負荷７の任意時間ｔの端子電圧Ｖ（Ｎ１）［ｔ］は、
次式（１）、（２）で示される。
路を形成している期間のＬＣ共振の共振周期Ｔ及び容量
性負荷７の任意時間ｔの端子電圧Ｖ（Ｎ１）［ｔ］は、
次式（１）、（２）で示される。
【００８５】
【数１】
【００８６】なお、上式（１）、（２）中のＣ１、Ｖ１
は、容量２の容量値と容量２にかかっている端子電圧、
Ｃｐは負荷容量７の容量値、Ｌはコイル１のインダクタ
ンスであり、α、γ、Ｃ、は以下に示される、式
（３）、（４）、（５）で表される。また上式（１）、
（２）中のＲは、コイル及び容量、スイッチ素子の寄生
抵抗成分である。
は、容量２の容量値と容量２にかかっている端子電圧、
Ｃｐは負荷容量７の容量値、Ｌはコイル１のインダクタ
ンスであり、α、γ、Ｃ、は以下に示される、式
（３）、（４）、（５）で表される。また上式（１）、
（２）中のＲは、コイル及び容量、スイッチ素子の寄生
抵抗成分である。
【００８７】
【数２】
【００８８】ＬＣ共振を終えたとき、すなわちＶ（Ｎ
１）［ｔ］がピーク値を取るときＶ（Ｎ１）［Ｔ／２］
は、上式（１）、（２）より、以下の式（６）で与えら
れる。
１）［ｔ］がピーク値を取るときＶ（Ｎ１）［Ｔ／２］
は、上式（１）、（２）より、以下の式（６）で与えら
れる。
【００８９】
【数３】
【００９０】図１に示した回路構成において、効率よく
低消費電力駆動を行うためには、上式（６）に示される
ようにコイル１のインダクタンスを大きく設定すればよ
いが、上式（１）からも分かるように、共振時間も長く
なるため、液晶ディスプレイの対向電極を交流駆動させ
る際、容量の大きなパネルなどでは、書き込み時間内に
対向電極の充電及び放電ができなくなることが考えられ
る。また、高精細パネルも書き込み時間が短くなるため
書き込み時間内に対向電極の充電及び放電ができなくな
る可能性がある。
低消費電力駆動を行うためには、上式（６）に示される
ようにコイル１のインダクタンスを大きく設定すればよ
いが、上式（１）からも分かるように、共振時間も長く
なるため、液晶ディスプレイの対向電極を交流駆動させ
る際、容量の大きなパネルなどでは、書き込み時間内に
対向電極の充電及び放電ができなくなることが考えられ
る。また、高精細パネルも書き込み時間が短くなるため
書き込み時間内に対向電極の充電及び放電ができなくな
る可能性がある。
【００９１】図１５に、９．４型パネルを０［Ｖ］と５
［Ｖ］で周期的に駆動させた際のコイル１のインダクタ
ンスと対向電極の書き込み時間（対向電極の電位がＶｄ
ｄ［Ｖ］に達する時間）及び消費電力の関係を示す。
［Ｖ］で周期的に駆動させた際のコイル１のインダクタ
ンスと対向電極の書き込み時間（対向電極の電位がＶｄ
ｄ［Ｖ］に達する時間）及び消費電力の関係を示す。
【００９２】図１５は、９．４型パネル、対向電極のシ
ート抵抗２０Ω／□、容量２が１００μＦ、ＮＭＯＳト
ランジスタ３、６は、電子移動度が９１７ｃｍ2／Ｖ・
ｓ、チャネル長が０．７８μｍ、チャネル幅が８００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭ
ＯＳトランジスタ４、５は電子移動度が６４３ｃｍ2／
Ｖ・ｓ、チャネル長が０．９４μｍ、チャネル幅が１６
００μｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖ
のものを用いた実験結果である。
ート抵抗２０Ω／□、容量２が１００μＦ、ＮＭＯＳト
ランジスタ３、６は、電子移動度が９１７ｃｍ2／Ｖ・
ｓ、チャネル長が０．７８μｍ、チャネル幅が８００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭ
ＯＳトランジスタ４、５は電子移動度が６４３ｃｍ2／
Ｖ・ｓ、チャネル長が０．９４μｍ、チャネル幅が１６
００μｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖ
のものを用いた実験結果である。
【００９３】本実施例では、書き込み時間を長くし、上
記で説明した第１の期間、第３の期間が長く取れるよう
になり、コイル１のインダクタンスを大きく設定し、上
式（６）から求められるＶ（Ｎ１）［Ｔ／２］が大きく
なり、Ｖｄｄから供給される電力を低減できる。
記で説明した第１の期間、第３の期間が長く取れるよう
になり、コイル１のインダクタンスを大きく設定し、上
式（６）から求められるＶ（Ｎ１）［Ｔ／２］が大きく
なり、Ｖｄｄから供給される電力を低減できる。
【００９４】また信号線及び対向電極に印加される信号
の反転周期も長くなるため、消費電力はさらに低減でき
る。
の反転周期も長くなるため、消費電力はさらに低減でき
る。
【００９５】本発明の実施例の一例として、走査線に印
加する走査線信号をインターレース駆動した場合、従来
の線順次駆動について、図４（ｂ）と図４（ａ）にそれ
ぞれ示す。
加する走査線信号をインターレース駆動した場合、従来
の線順次駆動について、図４（ｂ）と図４（ａ）にそれ
ぞれ示す。
【００９６】インターレース駆動にすることにより、線
順次駆動した場合と比べて、信号線及び対向電極に印加
される信号の周波数は１／２となり、画素電極の書き込
み時間は２倍以上になる。これにより、コイル１のイン
ダクタンスを走査線信号を線順次駆動した場合と比べ大
きく設定できるようになり、消費電力は低減できる。
順次駆動した場合と比べて、信号線及び対向電極に印加
される信号の周波数は１／２となり、画素電極の書き込
み時間は２倍以上になる。これにより、コイル１のイン
ダクタンスを走査線信号を線順次駆動した場合と比べ大
きく設定できるようになり、消費電力は低減できる。
【００９７】
【実施例５】本発明に係る駆動回路の別の実施例を図
５、図６を参照して説明する。図５は本発明の実施例に
係る駆動回路の構成を示す図であり、図６は、本発明の
一実施例のパネル構造を示す図である。
５、図６を参照して説明する。図５は本発明の実施例に
係る駆動回路の構成を示す図であり、図６は、本発明の
一実施例のパネル構造を示す図である。
【００９８】図６に示すように、アクティブマトリクス
液晶パネルにおいて、対向電極１８を画素電極１９と画
素電極１９の信号線方向の間の領域に対向する部分を、
信号線と平行にパターンニングし、パターンニングされ
た対向電極１８を１ラインおきにつなぎ同電位とした電
極群１６と電極群１６以外のパターンニングされた対向
電極１８をつなぎ同電位とした電極群１７の２つの電極
群を形成し、電極群１６を駆動回路１４の節点Ｎ１に接
続し、電極群１７を駆動回路１５の節点Ｎ１に接続して
第１の駆動回路群と第２の駆動回路群の２組の駆動回路
群を形成し、第１の駆動回路群と第２の駆動回路群を互
いに逆相になるよう駆動する。ドット反転駆動法で駆動
するため、信号線駆動回路８と１３の２つの駆動回路が
ある。
液晶パネルにおいて、対向電極１８を画素電極１９と画
素電極１９の信号線方向の間の領域に対向する部分を、
信号線と平行にパターンニングし、パターンニングされ
た対向電極１８を１ラインおきにつなぎ同電位とした電
極群１６と電極群１６以外のパターンニングされた対向
電極１８をつなぎ同電位とした電極群１７の２つの電極
群を形成し、電極群１６を駆動回路１４の節点Ｎ１に接
続し、電極群１７を駆動回路１５の節点Ｎ１に接続して
第１の駆動回路群と第２の駆動回路群の２組の駆動回路
群を形成し、第１の駆動回路群と第２の駆動回路群を互
いに逆相になるよう駆動する。ドット反転駆動法で駆動
するため、信号線駆動回路８と１３の２つの駆動回路が
ある。
【００９９】図７に、本実施例の駆動回路の駆動信号波
形を示す。ＴＦＴ基板側にある信号線に印加する信号波
形は、図７に示すように、１ラインおきに互いに逆相と
なるようにする。
形を示す。ＴＦＴ基板側にある信号線に印加する信号波
形は、図７に示すように、１ラインおきに互いに逆相と
なるようにする。
【０１００】図１７に示されるような対向電極１８がＩ
ＴＯなどにより画面一面にベタで形成されていた従来の
パネル構造では画質劣化の少ないドット反転駆動法は適
用できなかったが、図５、図６に示される構成にするこ
とによりドット反転駆動法を可能にする。また、対向電
極１８を短冊上に切ることにおいては、従来の対向電極
のパターン形成と同様に行うことができるため、従来よ
り工程数が増えることはない。
ＴＯなどにより画面一面にベタで形成されていた従来の
パネル構造では画質劣化の少ないドット反転駆動法は適
用できなかったが、図５、図６に示される構成にするこ
とによりドット反転駆動法を可能にする。また、対向電
極１８を短冊上に切ることにおいては、従来の対向電極
のパターン形成と同様に行うことができるため、従来よ
り工程数が増えることはない。
【０１０１】図６のパネル構造の一実施例として信号線
方向の画素構造の断面図を、図９に示す。
方向の画素構造の断面図を、図９に示す。
【０１０２】図９に示されるように、対向電極２３は、
ガラス基板２９上の画素電極２５と画素電極２５の信号
線方向の間の領域に対向する部分で、信号線と平行にパ
ターンニングされている。図９のようなパネル構造で
は、対向電極２３が画素電極２５と画素電極２５の信号
線方向の間の領域に対向する部分のみに形成されている
ため信号線−対向電極間容量が低減でき、対向電極２３
とガラス基板２９上の各電極との間の容量が低減でき
る。
ガラス基板２９上の画素電極２５と画素電極２５の信号
線方向の間の領域に対向する部分で、信号線と平行にパ
ターンニングされている。図９のようなパネル構造で
は、対向電極２３が画素電極２５と画素電極２５の信号
線方向の間の領域に対向する部分のみに形成されている
ため信号線−対向電極間容量が低減でき、対向電極２３
とガラス基板２９上の各電極との間の容量が低減でき
る。
【０１０３】図９に示すような構造を備えた６．５型Ｖ
ＧＡのパネル容量（対向電極２３とガラス基板２９側の
各電極間の容量）は、約４０［ｎＦ］となり、図３の従
来のパネル構造でのパネル容量約８０［ｎＦ］の約１／
２となった。
ＧＡのパネル容量（対向電極２３とガラス基板２９側の
各電極間の容量）は、約４０［ｎＦ］となり、図３の従
来のパネル構造でのパネル容量約８０［ｎＦ］の約１／
２となった。
【０１０４】さらに図５に示される本実施例では、対向
電極を２つに分けて２つの駆動回路で駆動するため１つ
の駆動回路での負荷容量はさらに半分になる。
電極を２つに分けて２つの駆動回路で駆動するため１つ
の駆動回路での負荷容量はさらに半分になる。
【０１０５】これにより、上式（１）で表されるＣｐの
大きさに比例する共振時間が短縮され、上式（６）で表
されるＣｐの大きさに反比例するピーク電圧Ｖ（Ｎ１）
［Ｔ／２］が上がり、Ｖｄｄから供給する消費電力が低
減する。
大きさに比例する共振時間が短縮され、上式（６）で表
されるＣｐの大きさに反比例するピーク電圧Ｖ（Ｎ１）
［Ｔ／２］が上がり、Ｖｄｄから供給する消費電力が低
減する。
【０１０６】図５の構成をとることにより画質劣化の少
ないドット反転駆動のできる低消費電力駆動を可能にす
る。
ないドット反転駆動のできる低消費電力駆動を可能にす
る。
【０１０７】
【実施例６】図１０に、本発明の別の実施例の構成を示
す。上記実施例５で説明した電極群１６と電極群１７の
２つの電極群を形成する際、図１０に示すように、まず
パターンニングされた対向電極１８を１ラインおきに、
Ｃ２の位置で、Ｃｒ、Ａｌなどの導体による導電膜３０
を介して電気的に接続し、同電位とした電極群１６を形
成する。
す。上記実施例５で説明した電極群１６と電極群１７の
２つの電極群を形成する際、図１０に示すように、まず
パターンニングされた対向電極１８を１ラインおきに、
Ｃ２の位置で、Ｃｒ、Ａｌなどの導体による導電膜３０
を介して電気的に接続し、同電位とした電極群１６を形
成する。
【０１０８】次に対向電極１８上に絶縁膜を蒸着した
後、電極群１６以外のパターンニングされた対向電極１
８のＣ１の位置でエッチングにより前記絶縁膜にコンタ
クトホール３２を形成した後、Ｃｒ、Ａｌなどの導体に
よる導電膜３１を介して電気的に接続し、同電位とした
電極群１７を形成する。
後、電極群１６以外のパターンニングされた対向電極１
８のＣ１の位置でエッチングにより前記絶縁膜にコンタ
クトホール３２を形成した後、Ｃｒ、Ａｌなどの導体に
よる導電膜３１を介して電気的に接続し、同電位とした
電極群１７を形成する。
【０１０９】電極群１６、１７を、図１０のような構造
にすることにより、対向電極１８の書き込みが上下から
行えるようになり、より効率的な低消費電力駆動を可能
にする。
にすることにより、対向電極１８の書き込みが上下から
行えるようになり、より効率的な低消費電力駆動を可能
にする。
【０１１０】
【実施例７】図８に本発明に係る駆動回路の別の実施例
を示す。図８は、アクティブマトリクス液晶パネルにお
いて、ドット反転駆動法を可能にする別の低消費電力駆
動回路の構成を示したものである。パネル構造は、図６
に示したものと同様とされる。
を示す。図８は、アクティブマトリクス液晶パネルにお
いて、ドット反転駆動法を可能にする別の低消費電力駆
動回路の構成を示したものである。パネル構造は、図６
に示したものと同様とされる。
【０１１１】図６に示すように、対向電極１８を１ライ
ンおきにつないだ２つの電極群１６、１７を形成した構
造とする。電極群１６にＮＭＯＳトランジスタ３とＰＭ
ＯＳトランジスタ４からなるＣＭＯＳトランスファーゲ
ートを介してコイル１を直列形態に接続すると共に、電
極群１７をコイル１に直列形態に接続してＬＣ直列共振
回路を形成する。一方電極群１６と正の駆動電圧源Ｖｄ
ｄとの間にＰＭＯＳトランジスタ５を接続し、電極群１
６と接地端子との間にＮＭＯＳトランジスタ６を接続す
る。また電極群１７と正の駆動電圧源Ｖｄｄとの間にＰ
ＭＯＳトランジスタ２０を接続し、電極群１７と接地端
子との間にＮＭＯＳトランジスタ２１を接続する。
ンおきにつないだ２つの電極群１６、１７を形成した構
造とする。電極群１６にＮＭＯＳトランジスタ３とＰＭ
ＯＳトランジスタ４からなるＣＭＯＳトランスファーゲ
ートを介してコイル１を直列形態に接続すると共に、電
極群１７をコイル１に直列形態に接続してＬＣ直列共振
回路を形成する。一方電極群１６と正の駆動電圧源Ｖｄ
ｄとの間にＰＭＯＳトランジスタ５を接続し、電極群１
６と接地端子との間にＮＭＯＳトランジスタ６を接続す
る。また電極群１７と正の駆動電圧源Ｖｄｄとの間にＰ
ＭＯＳトランジスタ２０を接続し、電極群１７と接地端
子との間にＮＭＯＳトランジスタ２１を接続する。
【０１１２】駆動信号波形は図７に示すようになり、上
記「発明が解決しようとする課題」で述べた第２の期間
では、電極群１６の端子電圧Ｖ（Ｎ２）を０［Ｖ］に設
定し保持する際に、同時に電極群１７の端子電圧Ｖ（Ｎ
３）をＶｄｄ［Ｖ］に設定し保持する。第４の期間では
逆に、電極群１６の端子電圧Ｖ（Ｎ２）をＶｄｄ［Ｖ］
に設定し保持する際に、同時に電極群１７の端子電圧Ｖ
（Ｎ３）を０［Ｖ］に設定し保持する。
記「発明が解決しようとする課題」で述べた第２の期間
では、電極群１６の端子電圧Ｖ（Ｎ２）を０［Ｖ］に設
定し保持する際に、同時に電極群１７の端子電圧Ｖ（Ｎ
３）をＶｄｄ［Ｖ］に設定し保持する。第４の期間では
逆に、電極群１６の端子電圧Ｖ（Ｎ２）をＶｄｄ［Ｖ］
に設定し保持する際に、同時に電極群１７の端子電圧Ｖ
（Ｎ３）を０［Ｖ］に設定し保持する。
【０１１３】また図８の構成と図５の構成の相違点は、
コイル１及びＮＭＯＳトランジスタ３とＰＭＯＳトラン
ジスタ４からなるＣＭＯＳトランスファーゲートが１つ
で済み容量２が必要なくなることと、電極群１７の端子
電圧Ｖ（Ｎ３）を電極群１６の端子電圧Ｖ（Ｎ２）と同
様交流駆動しなければならないため、ＰＭＯＳトランジ
スタ２０とＮＭＯＳトランジスタ２１が付け加えられた
点である。
コイル１及びＮＭＯＳトランジスタ３とＰＭＯＳトラン
ジスタ４からなるＣＭＯＳトランスファーゲートが１つ
で済み容量２が必要なくなることと、電極群１７の端子
電圧Ｖ（Ｎ３）を電極群１６の端子電圧Ｖ（Ｎ２）と同
様交流駆動しなければならないため、ＰＭＯＳトランジ
スタ２０とＮＭＯＳトランジスタ２１が付け加えられた
点である。
【０１１４】図８の構成の基本的な回路構成は、図１１
に示すようなものとなる。図１１に示す回路において、
駆動実験を行った結果を、図１６に示す。
に示すようなものとなる。図１１に示す回路において、
駆動実験を行った結果を、図１６に示す。
【０１１５】図１６に示す駆動実験では、負荷容量３
３、３４が２０ｎＦ、コイル１のインダクタンスが１ｍ
Ｈ、コイル１の抵抗が２５Ω、ＮＭＯＳトランジスタ
３、６、２１は、電子移動度が９１７ｃｍ2／Ｖ・ｓ、
チャネル長が０．７８μｍ、チャネル幅が１００μｍ、
ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭＯＳ
トランジスタ４、５、２０は電子移動度が６４３ｃｍ2
／Ｖ・ｓ、チャネル長が１μｍ、チャネル幅が２００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖのもの
を用いた。
３、３４が２０ｎＦ、コイル１のインダクタンスが１ｍ
Ｈ、コイル１の抵抗が２５Ω、ＮＭＯＳトランジスタ
３、６、２１は、電子移動度が９１７ｃｍ2／Ｖ・ｓ、
チャネル長が０．７８μｍ、チャネル幅が１００μｍ、
ゲート酸化膜厚１６ｎｍ、閾値電圧０．７Ｖ、ＰＭＯＳ
トランジスタ４、５、２０は電子移動度が６４３ｃｍ2
／Ｖ・ｓ、チャネル長が１μｍ、チャネル幅が２００μ
ｍ、ゲート酸化膜厚１６ｎｍ、閾値電圧０．８Ｖのもの
を用いた。
【０１１６】図１６の結果が示すように、電極群１６の
端子電圧Ｖ（Ｎ２）と電極群１７の端子電圧Ｖ（Ｎ３）
は互いに逆相で振られていることがわかる。
端子電圧Ｖ（Ｎ２）と電極群１７の端子電圧Ｖ（Ｎ３）
は互いに逆相で振られていることがわかる。
【０１１７】また図１６の結果から、図８の構成をとる
ことにより、画質劣化の少ないドット反転駆動のできる
低消費電力駆動を可能であることが検証された。
ことにより、画質劣化の少ないドット反転駆動のできる
低消費電力駆動を可能であることが検証された。
【０１１８】
【発明の効果】以上説明したように、本発明によれば、
低電圧の負荷容量でも、低消費電力駆動が可能であると
いう効果を奏する。また、本発明の駆動方法及び駆動回
路を用いることにより、画質劣化の少ないドット反転駆
動のできる効率のよい低消費電力駆動が可能である。
低電圧の負荷容量でも、低消費電力駆動が可能であると
いう効果を奏する。また、本発明の駆動方法及び駆動回
路を用いることにより、画質劣化の少ないドット反転駆
動のできる効率のよい低消費電力駆動が可能である。
【図１】本発明の実施例１の駆動回路を説明するための
図である。
図である。
【図２】本発明の実施例２の駆動回路を説明するための
図である。
図である。
【図３】本発明の実施例３の駆動回路を説明するための
図である。
図である。
【図４】本発明の実施例４を説明するための駆動信号波
形を示す図である。
形を示す図である。
【図５】本発明の実施例５の駆動回路を説明するための
図である。
図である。
【図６】本発明の実施例５を説明するためのパネル構造
である。
である。
【図７】本発明の実施例５、７を説明するための駆動信
号波形を示す図である。
号波形を示す図である。
【図８】本発明の実施例７を説明するための回路構成図
である。
である。
【図９】本発明の実施例５のパネル構造の一例を示す断
面図である。
面図である。
【図１０】本発明の実施例６を説明するための対向電極
の構成図である。
の構成図である。
【図１１】本発明の実施例７の基本的構造を示す回路図
である。
である。
【図１２】本発明の実施例１の実測結果を示す図であ
る。
る。
【図１３】比較例として、従来駆動回路の実測結果を示
す図である。
す図である。
【図１４】本発明の実施例３の実測結果を示す図であ
る。
る。
【図１５】本発明の実施例３において、９．４型パネル
でのコイル１のインダクタンスと対向電極の書き込み時
間（対向極の電圧がＶｄｄ［Ｖ］に達する時間）及び消
費電力の関係を示す図である。
でのコイル１のインダクタンスと対向電極の書き込み時
間（対向極の電圧がＶｄｄ［Ｖ］に達する時間）及び消
費電力の関係を示す図である。
【図１６】本発明の実施例７の基本的構造の実測結果を
示す図である。
示す図である。
【図１７】従来のパネル構造を示す図である。
【図１８】従来の駆動回路の構成を示す図である。
１ コイル ２ 容量 ３、６、２１ ＮＭＯＳスイッチ素子 ４、５、２０ ＰＭＯＳスイッチ素子 ７ 負荷容量 ８、１３ 信号線駆動回路 ９ 走査線駆動回路 １０ ＴＦＴ １１ 補助容量 １２ 液晶容量 １４、１５ 駆動回路 １６、１７ 電極群 １８ 対向電極 １９ 画素電極 ２２、２９ ガラス基板 ２３ 対向電極 ２４ 液晶層 ２５ 画素電極 ２６ 信号線 ２７ 透明絶縁膜層 ２８ ゲート遮光層 ３０、３１ 導電膜 ３２ コンタクトホール ３３、３４ 負荷容量 ４１ コイル ４２ 容量 ４３、４４、４５、４６ スイッチ素子 ４７、４８ ダイオード
Claims (11)
- 【請求項１】一端が接地された容量の他端にアナログス
イッチ回路を介して誘導素子を直列形態に接続すると共
に、一端が接地された容量性負荷の他端を該誘導素子に
直列形態に接続してＬＣ直列共振回路を形成し、 前記容量性負荷の前記他端と正の駆動電圧源との間にＰ
ＭＯＳスイッチ素子を接続し、前記容量性負荷の前記他
端と接地端子との間にＮＭＯＳスイッチ素子を接続して
なることを特徴とする駆動回路。 - 【請求項２】一端が接地された誘導素子をアナログスイ
ッチ回路を介して、一端が接地された容量性負荷の他端
に直列形態に接続してＬＣ直列共振回路を形成し、 前記容量性負荷の前記他端と正の駆動電圧源との間にＰ
ＭＯＳスイッチ素子を接続し、前記容量性負荷の他端と
負の駆動電圧源との間にＮＭＯＳスイッチ素子を接続し
てなることを特徴とする駆動回路。 - 【請求項３】前記アナログスイッチ回路としてＣＭＯＳ
トランスファーゲートを用いたことを特徴とする請求項
１又は２記載の駆動回路。 - 【請求項４】前記ＰＭＯＳスイッチ素子、前記ＮＭＯＳ
スイッチ素子、および前記アナログスイッチ回路が、薄
膜トランジスタ素子で構成されたことを特徴とする請求
項１から３のいずれかに記載の駆動回路。 - 【請求項５】請求項１から４のいずれか一に記載の駆動
回路の前記容量性負荷が、第１の基板上に形成された走
査線と信号線の各交差部付近に薄膜電界効果型トランジ
スタ（以下「ＴＦＴ」と略記する）によるスイッチング
素子を配設し、 前記走査線と前記ＴＦＴのゲート電極が接続され、 前記信号線と前記ＴＦＴのソース電極が接続され、 前記ＴＦＴのドレイン電極が画素電極に接続され、 前記画素電極と液晶を狭持する第２の基板に配置された
対向電極との間に印加した電圧により液晶を駆動する構
造のアクティブマトリクス液晶パネルであり、前記アク
ティブマトリクス液晶パネルの前記対向電極が、前記容
量性負荷の他端の位置に接続されたことを特徴とする駆
動回路。 - 【請求項６】請求項５に記載の前記アクティブマトリク
ス液晶パネルにおいて、 前記対向電極を前記第１の基板側に配置された前記画素
電極と前記信号線方向の前記画素電極間の領域に対向す
る部分を、前記信号線と平行にパターンニングし、パタ
ーンニングされた前記対向電極を１ラインおきにつなぎ
同電位とした第１の電極群と、 前記第１の電極群以外のパターンニングされた前記対向
電極をつなぎ同電位とした第２の電極群の２つの電極群
をもつパネル構造を形成し、 請求項１から４のいずれか一に記載の前記容量性負荷
が、前記第１の電極群と前記第１の基板との間における
容量であり、 前記第１の電極群を前記容量性負荷の前記他端の位置に
接続した第１の駆動回路群と、 請求項１から４のいずれか一に記載の前記容量性負荷
が、前記第２の電極群と前記第１の基板との間における
容量であり、 前記第２の電極群を前記容量性負荷の前記他端の位置に
接続した第２の駆動回路群と、 からなる二組の駆動回路群を形成してなることを特徴と
する駆動回路。 - 【請求項７】請求項６に記載の前記パネル構造におい
て、 前記第１の電極群に、アナログスイッチ回路を介して誘
導素子を直列形態に接続すると共に、前記第２の電極群
を前記該誘導素子に直列形態に接続してＬＣ直列共振回
路を形成し、 前記第１の電極群と正の駆動電圧源との間にＰＭＯＳス
イッチ素子を接続し、 前記第１の電極群と接地端子との間にＮＭＯＳスイッチ
素子を接続し、 前記第２の電極群と正の駆動電圧源との間にＰＭＯＳス
イッチ素子を接続し、前記第２の電極群と接地端子との
間にＮＭＯＳスイッチ素子を接続してなることを特徴と
する駆動回路。 - 【請求項８】請求項５に記載の前記駆動回路の駆動方法
において、 前記第１の基板上の前記信号線に印加される信号波形を
前記画素電極に印加すべき画像信号に対応して駆動し、
前記信号波形の立ち上がり、立ち下がりに同期して、請
求項１から４のいずれか一に記載の前記ＮＭＯＳスイッ
チ素子、前記ＰＭＯＳスイッチ素子をともに開状態とし
て、前記該誘導素子、前記容量、及び前記アクティブマ
トリクス液晶パネルから構成されるＬＣ直列共振回路の
共振周期の概ね２分の１の期間、前記アナログスイッチ
回路をオンし、前記アクティブマトリクス液晶パネルの
前記対向電極に蓄積された電荷を前記該誘導素子へ移す
第１の期間と、 前記アナログスイッチ回路、前記ＰＭＯＳスイッチ素子
ともに開状態として、前記ＮＭＯＳスイッチ素子をオン
する第２の期間と、 前記ＮＭＯＳスイッチ素子、前記ＰＭＯＳスイッチ素子
をともに開状態として、共振周期の概ね２分の１の期
間、前記アナログスイッチ回路をオンし、前記該誘導素
子に蓄積された電荷を前記アクティブマトリクス液晶パ
ネルの前記対向電極へ移す第３の期間と、 前記アナログスイッチ回路、前記ＮＭＯＳスイッチ素子
をともに開状態として、前記ＰＭＯＳスイッチ素子をオ
ンする第４の期間と、 の４つの期間を順に繰り返すことで、前記対向電極の電
圧を交流駆動し、前記走査線及び前記信号線を、隣り合
う前記走査線ごとに前記対向電極に対する前記画素電極
に印加される電圧極性が反対になるように順次駆動（こ
れを「走査線反転駆動法」と略記する）することを特徴
とする駆動方法。 - 【請求項９】前記走査線に印加する走査線信号を１ライ
ン以上おきに走査して、複数フレームで１画面を構成す
るようにしたことを特徴とする請求項８記載の駆動方
法。 - 【請求項１０】請求項７に記載の前記駆動回路の駆動方
法において、 前記駆動回路の前記第１の駆動回路群と前記第２の駆動
回路群のそれぞれが、請求項８に記載の前記駆動方法で
駆動し、 前記第１の駆動回路群と前記第２の駆動回路群を逆相で
駆動し、 前記第１の駆動回路群と前記第２の駆動回路群のそれぞ
れにおいて、前記アナログスイッチ回路に印加される信
号波形の立ち上がり時に同期して前記第１の基板上の前
記信号線に印加される信号波形を前記画素電極に印加す
べき画像信号に対応して駆動し、 前記第１の基板上の前記走査線及び前記信号線を、隣り
合う前記画素電極ごとに前記対向電極に対する前記画素
電極に印加される電圧極性が反対になるように順次駆動
（これを「ドット反転駆動法」という）することを特徴
とする駆動方法。 - 【請求項１１】請求項７に記載の前記駆動回路の駆動方
法において、 前記駆動回路の前記走査線及び前記信号線を、前記ドッ
ト反転駆動法で駆動し、 前記第１の電極群の電位と前記第２の電極群の電位が逆
極性で駆動され、 前記第１の電極群と正の駆動電圧源との間の前記ＰＭＯ
Ｓスイッチ素子と、前記第２の電極群と接地端子との間
の前記ＮＭＯＳスイッチ素子と、が同時にオンし、 前記第１の電極群と接地端子との間の前記ＮＭＯＳスイ
ッチ素子と、前記第２の電極群と正の駆動電圧源との間
の前記ＰＭＯＳスイッチ素子と、が同時にオンするよう
に駆動することを特徴とする駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34276996A JP3226815B2 (ja) | 1996-03-08 | 1996-12-06 | 容量性負荷の駆動回路及び駆動方法 |
| US08/813,548 US5936598A (en) | 1996-03-08 | 1997-03-07 | Capacitive load drive circuit and method |
| KR1019970007810A KR100295942B1 (ko) | 1996-03-08 | 1997-03-08 | 용량성부하구동회로및그의구동방법 |
| TW086102836A TW316973B (ja) | 1996-03-08 | 1997-03-08 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8079496 | 1996-03-08 | ||
| JP8-80794 | 1996-03-08 | ||
| JP34276996A JP3226815B2 (ja) | 1996-03-08 | 1996-12-06 | 容量性負荷の駆動回路及び駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09297563A true JPH09297563A (ja) | 1997-11-18 |
| JP3226815B2 JP3226815B2 (ja) | 2001-11-05 |
Family
ID=26421770
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|---|---|---|---|
| JP34276996A Expired - Lifetime JP3226815B2 (ja) | 1996-03-08 | 1996-12-06 | 容量性負荷の駆動回路及び駆動方法 |
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|---|---|
| US (1) | US5936598A (ja) |
| JP (1) | JP3226815B2 (ja) |
| KR (1) | KR100295942B1 (ja) |
| TW (1) | TW316973B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004062207A (ja) * | 2002-07-26 | 2004-02-26 | Samsung Sdi Co Ltd | プラズマディスプレイパネルの駆動装置及び駆動方法 |
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