JPH03165491A - Ｅｌ駆動回路 - Google Patents
Ｅｌ駆動回路Info
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- JPH03165491A JPH03165491A JP1305899A JP30589989A JPH03165491A JP H03165491 A JPH03165491 A JP H03165491A JP 1305899 A JP1305899 A JP 1305899A JP 30589989 A JP30589989 A JP 30589989A JP H03165491 A JPH03165491 A JP H03165491A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
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-
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マトリックス型ＥＬ表示装置や電子式印写装
置の露光系に用いられるＥＬ発光素子アレイ等のＥＬ駆
動回路に関し、特にＥＬ発光素子を駆動する薄膜トラン
ジスタのの半導体層としてアモルファスシリコン（ａ−
５ｉ）を使用することができるＥＬ駆動回路の回路構成
に関するものである。
置の露光系に用いられるＥＬ発光素子アレイ等のＥＬ駆
動回路に関し、特にＥＬ発光素子を駆動する薄膜トラン
ジスタのの半導体層としてアモルファスシリコン（ａ−
５ｉ）を使用することができるＥＬ駆動回路の回路構成
に関するものである。
（従来の技術）
マトリックス型ＥＬ表示装置やＥＬ発光素子アレイの１
ビット分のＥＬ駆動回路を第５図に示す。
ビット分のＥＬ駆動回路を第５図に示す。
このＥＬ駆動回路は、第１のスイッチング素子Ｑ、と、
該スイッチング素子Ｑ、のソース端子側に一方の端子を
接続する蓄積用コンデンサＣｓと、ゲート端子が前記第
１のスイッチング素子Ｑ、のソース端子に接続され、且
つソース端子が前記蓄積用コンデンサＣｓの他方の端子
に接続されている第２のスイッチング素子Ｑ２と、一方
の端子が第２のスイッチング素子Ｑ、のドレイン端子に
接続され、且つ他方の端子がＥＬ駆動電源Ｖａに接続さ
れているＥＬ発光素子ＣＥＬと、第２のスイッチング素
子Ｑ２と並列に接続される分割コンデンサＣｄｖとから
構成されている。前記第１のスイッチング素子Ｑ１はゲ
ート端子に印加されるスイッチング信号５ＣＡＮに応じ
てオンし、この第１のスイッチング素子Ｑ、のオン・オ
フにより発光信号ＤＡＴＡに応じて蓄積用コンデンサＣ
ｓを充放電するようになっている。第２のスイッチング
素子Ｑ、は、前記蓄積用コンデンサＣｓからの放電電圧
がゲート端子に印加されることによりオンし、ＥＬ駆動
電源ＶａによりＥＬ発光素子ＣＥＬを発光させるように
なっている。分割コンデンサＣｄｖは、第２のスイッチ
ング素子Ｑ、がオフのときに印加される電圧を低くし、
その耐圧を低く設計可能なように設けたものである。
該スイッチング素子Ｑ、のソース端子側に一方の端子を
接続する蓄積用コンデンサＣｓと、ゲート端子が前記第
１のスイッチング素子Ｑ、のソース端子に接続され、且
つソース端子が前記蓄積用コンデンサＣｓの他方の端子
に接続されている第２のスイッチング素子Ｑ２と、一方
の端子が第２のスイッチング素子Ｑ、のドレイン端子に
接続され、且つ他方の端子がＥＬ駆動電源Ｖａに接続さ
れているＥＬ発光素子ＣＥＬと、第２のスイッチング素
子Ｑ２と並列に接続される分割コンデンサＣｄｖとから
構成されている。前記第１のスイッチング素子Ｑ１はゲ
ート端子に印加されるスイッチング信号５ＣＡＮに応じ
てオンし、この第１のスイッチング素子Ｑ、のオン・オ
フにより発光信号ＤＡＴＡに応じて蓄積用コンデンサＣ
ｓを充放電するようになっている。第２のスイッチング
素子Ｑ、は、前記蓄積用コンデンサＣｓからの放電電圧
がゲート端子に印加されることによりオンし、ＥＬ駆動
電源ＶａによりＥＬ発光素子ＣＥＬを発光させるように
なっている。分割コンデンサＣｄｖは、第２のスイッチ
ング素子Ｑ、がオフのときに印加される電圧を低くし、
その耐圧を低く設計可能なように設けたものである。
（発明が解決しようとする課題）
以上のようなＥＬ駆動回路によると、第２のスイッチン
グ素子Ｑ、がオフのときには、第２のスイッチング素子
Ｑ、のドレイン、ソース間にＥＬ駆動電源Ｖａが印加さ
れるので、スイッチング素子Ｑ、がオンからオフになる
際、分割コンデンサＣｄｖに貯蔵されている電荷による
直流成分とＥＬ駆動電源Ｖａとを加えた電圧が印加され
る。従って、スイッチング素子Ｑ、のドレイン、ソース
間には、ＥＬ駆動電源Ｖａの約２倍の高耐圧と低オフ電
流特性が要求され、その仕様を満足するスイッチング素
子の半導体層は例えばカドニウムセレン（ＣｄＳｅ）や
ポリシリコン（ｐｏｌｙｓ ｉ ）等の限られた材料が
使用されていた。
グ素子Ｑ、がオフのときには、第２のスイッチング素子
Ｑ、のドレイン、ソース間にＥＬ駆動電源Ｖａが印加さ
れるので、スイッチング素子Ｑ、がオンからオフになる
際、分割コンデンサＣｄｖに貯蔵されている電荷による
直流成分とＥＬ駆動電源Ｖａとを加えた電圧が印加され
る。従って、スイッチング素子Ｑ、のドレイン、ソース
間には、ＥＬ駆動電源Ｖａの約２倍の高耐圧と低オフ電
流特性が要求され、その仕様を満足するスイッチング素
子の半導体層は例えばカドニウムセレン（ＣｄＳｅ）や
ポリシリコン（ｐｏｌｙｓ ｉ ）等の限られた材料が
使用されていた。
しかしながら、カドニウムセレン（ＣｄＳｅ）は経時変
化に対してドレイン電圧−ドレイン電流特性が不安定で
あり、ＥＬ発光素子ＣＥＬの輝度を一定に保つことが困
難であるという問題点があった。また、ポリシリコン（
ｐｏｌｙｓ ｉ ）の場合、これを着膜する際にプロセ
ス温度を高く設定する必要があるので、ＥＬ発光素子Ｃ
ａとスイッチング素子Ｑ、とを同一基板上に一体化して
大面積デバイスとして形成するのに適さないという問題
点かあっ、た。
化に対してドレイン電圧−ドレイン電流特性が不安定で
あり、ＥＬ発光素子ＣＥＬの輝度を一定に保つことが困
難であるという問題点があった。また、ポリシリコン（
ｐｏｌｙｓ ｉ ）の場合、これを着膜する際にプロセ
ス温度を高く設定する必要があるので、ＥＬ発光素子Ｃ
ａとスイッチング素子Ｑ、とを同一基板上に一体化して
大面積デバイスとして形成するのに適さないという問題
点かあっ、た。
そこで、上記のようなカドニウムセレン（ＣｄＳｅ）や
ポリシリコン（ｐｏｌｙｓ ｉ）の欠点を解消するため
、半導体層にアモルファスシリコン（ａ−５ｉ）を使用
することが考えられるが、アモルファスシリコンを使用
したスイッチング素子は高耐圧化することができないと
いう欠点があった。
ポリシリコン（ｐｏｌｙｓ ｉ）の欠点を解消するため
、半導体層にアモルファスシリコン（ａ−５ｉ）を使用
することが考えられるが、アモルファスシリコンを使用
したスイッチング素子は高耐圧化することができないと
いう欠点があった。
また、アモルファスシリコンを使用したスイッチング素
子は、第６図に示すように、オフ電流がドレイン電圧に
対し５０Ｖあたりから急激に増加する特性をもっている
ので、スイッチング素子における消費電力が増大すると
いう欠点がある。更に、ドレイン電極とゲート電極間を
オフセット構造をとることにより高耐圧化することが考
えられるが、オフセット構造のスイッチング素子のドレ
イン電圧−ドレイン電流特性は負極性オフ電流が低減し
、ＥＬ駆動電源が負極性のときにＥＬ発光素子ＣＥＬを
発光させるのに充分な電圧を得ることができないという
問題点があった。従って、第５図のような駆動回路によ
ってＥＬ発光素子ＣＥＬを駆動することができなかった
。
子は、第６図に示すように、オフ電流がドレイン電圧に
対し５０Ｖあたりから急激に増加する特性をもっている
ので、スイッチング素子における消費電力が増大すると
いう欠点がある。更に、ドレイン電極とゲート電極間を
オフセット構造をとることにより高耐圧化することが考
えられるが、オフセット構造のスイッチング素子のドレ
イン電圧−ドレイン電流特性は負極性オフ電流が低減し
、ＥＬ駆動電源が負極性のときにＥＬ発光素子ＣＥＬを
発光させるのに充分な電圧を得ることができないという
問題点があった。従って、第５図のような駆動回路によ
ってＥＬ発光素子ＣＥＬを駆動することができなかった
。
本発明は上記実情に鑑みてなされたもので、２５発光素
子を駆動する薄膜トランジスタの半導体層をアモルファ
スシリコン（ａ−３ｔ）で形成可能なＥＬ駆動回路を提
供することを目的とする。
子を駆動する薄膜トランジスタの半導体層をアモルファ
スシリコン（ａ−３ｔ）で形成可能なＥＬ駆動回路を提
供することを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解消するため本発明は、スイッチ
ング信号に応じてオンし、発光信号に応じて蓄積用コン
デンサを充放電する第１のスイッチング素子と、前記蓄
積用コンデンサからの放電電圧に応じてオンし、２５発
光素子を発光させる第２のスイッチング素子とを具備す
るＥＬ駆動回路において、前記２５発光素子と第２のス
イッチング素子との間に、電流制限用抵抗を直列に挿入
したことを特徴としている。
ング信号に応じてオンし、発光信号に応じて蓄積用コン
デンサを充放電する第１のスイッチング素子と、前記蓄
積用コンデンサからの放電電圧に応じてオンし、２５発
光素子を発光させる第２のスイッチング素子とを具備す
るＥＬ駆動回路において、前記２５発光素子と第２のス
イッチング素子との間に、電流制限用抵抗を直列に挿入
したことを特徴としている。
（作用）
本発明によれば、２５発光素子と第２のスイッチング素
子との間に電流制限用抵抗を直列に挿入したので、２５
発光素子が発光する際に第２のスイッチング素子に流れ
る電流値を小さくすることができる。
子との間に電流制限用抵抗を直列に挿入したので、２５
発光素子が発光する際に第２のスイッチング素子に流れ
る電流値を小さくすることができる。
（実施例）
本発明の一実施例について第１図を参照しながら説明す
る。
る。
第１図は本発明の実施例に係るＥＬ駆動回路の回路図で
あり、マトリックス型ＥＬ表示装置やＥＬ発光素子アレ
イの１ビット分のＥＬ駆動回路を示すものである。
あり、マトリックス型ＥＬ表示装置やＥＬ発光素子アレ
イの１ビット分のＥＬ駆動回路を示すものである。
第１のスイッチング素子Ｑ、 は、ドレイン側の情報
信号線Ｘに発光信号ＤＡＴＡが供給されるように構成さ
れ、ソース側には一端が接地された蓄積用コンデンサＣ
ｓが接続されている。第１のスイッチング素子Ｑ、のゲ
ートに接続されたスイッチング信号線Ｙには、スイッチ
ング信号５ＣＡＮが印加されるようになっている。また
、第１のスイッチング素子Ｑ１のソース側は第２のスイ
ッチング素子Ｑ２のゲートに接続されている。ＥＬ駆動
電源Ｖａ （Ｖａ”Ｖｐｋｓｉｎ（ωｔ））、分割コン
デンサＣｄｖ、ＥＬ発光素子ＣＥＬは、直列に接続され
、分割コンデンサＣｄｖとＥＬ発光素子ＣＥＬの接続点
に前記第２のスイッチング素子Ｑ、のドレイン側を電流
制限用抵抗Ｒｉを介して接続している。また、第２のス
イッチング素子Ｑ、のソース側は接地されている。従っ
て、ＥＬ発光素子ＣＥＬと第２のスイッチング素子Ｑ、
との間に電流制限用抵抗Ｒｉが直列に挿入された構成と
なる。
信号線Ｘに発光信号ＤＡＴＡが供給されるように構成さ
れ、ソース側には一端が接地された蓄積用コンデンサＣ
ｓが接続されている。第１のスイッチング素子Ｑ、のゲ
ートに接続されたスイッチング信号線Ｙには、スイッチ
ング信号５ＣＡＮが印加されるようになっている。また
、第１のスイッチング素子Ｑ１のソース側は第２のスイ
ッチング素子Ｑ２のゲートに接続されている。ＥＬ駆動
電源Ｖａ （Ｖａ”Ｖｐｋｓｉｎ（ωｔ））、分割コン
デンサＣｄｖ、ＥＬ発光素子ＣＥＬは、直列に接続され
、分割コンデンサＣｄｖとＥＬ発光素子ＣＥＬの接続点
に前記第２のスイッチング素子Ｑ、のドレイン側を電流
制限用抵抗Ｒｉを介して接続している。また、第２のス
イッチング素子Ｑ、のソース側は接地されている。従っ
て、ＥＬ発光素子ＣＥＬと第２のスイッチング素子Ｑ、
との間に電流制限用抵抗Ｒｉが直列に挿入された構成と
なる。
第２のスイッチング素子Ｑ、は、第２図に示すように、
基板１上にクロム（Ｃｒ）等の金属からなるゲート電極
２．ＳｉＮｘからなる絶縁層３アモルファスシリコン（
ａ−ＳＬ）からなる半導体層４．上部絶縁層５．ドレイ
ン電ｔｆｆ６ａおよびソース電極６ｂを順次積層して構
成されている。
基板１上にクロム（Ｃｒ）等の金属からなるゲート電極
２．ＳｉＮｘからなる絶縁層３アモルファスシリコン（
ａ−ＳＬ）からなる半導体層４．上部絶縁層５．ドレイ
ン電ｔｆｆ６ａおよびソース電極６ｂを順次積層して構
成されている。
尚、このスイッチング素子Ｑ、のドレイン電圧−ドレイ
ン電流特性は第６図のようになる。
ン電流特性は第６図のようになる。
次に上述の駆動回路の動作について第３図の駆動波形を
用いて説明する。
用いて説明する。
第４図（ａ）に示すようにフレーム時間Ｆ１の時間ｔ、
において、第１のスイッチング素子Ｑのゲートに接続さ
れたスイッチング信号線Ｙにパルス幅Ｗｌ、パルス電圧
Ｖ、からなるスイッチング信号５ＣＡＮが印加されると
、第１のスイッチング素子Ｑ、が導通（オン）状態とな
る。同時に情報信号線Ｘに第４図（ｂ）に示すようなパ
ルス幅ｗ２．パルス電圧Ｖ２からなる発光信号ＤＡＴＡ
が印加されると、パルス幅Ｗ、に対応する時間【、にお
いて第１のスイッチング素子Ｑ、のオン抵抗（Ｒｏｎ）
を通して蓄積用コンデンサＣｓが充電される。このとき
、蓄積用コンデンサＣｓの両端の電圧Ｖｃｓは、第４図
（ｄ）のように、ＶＣＳ−Ｖ２ （１ｅｘｐ（ｔ／τ１
）にしたがって変化する（τ、 −Ｒｏｎ−Ｃｓ）。
において、第１のスイッチング素子Ｑのゲートに接続さ
れたスイッチング信号線Ｙにパルス幅Ｗｌ、パルス電圧
Ｖ、からなるスイッチング信号５ＣＡＮが印加されると
、第１のスイッチング素子Ｑ、が導通（オン）状態とな
る。同時に情報信号線Ｘに第４図（ｂ）に示すようなパ
ルス幅ｗ２．パルス電圧Ｖ２からなる発光信号ＤＡＴＡ
が印加されると、パルス幅Ｗ、に対応する時間【、にお
いて第１のスイッチング素子Ｑ、のオン抵抗（Ｒｏｎ）
を通して蓄積用コンデンサＣｓが充電される。このとき
、蓄積用コンデンサＣｓの両端の電圧Ｖｃｓは、第４図
（ｄ）のように、ＶＣＳ−Ｖ２ （１ｅｘｐ（ｔ／τ１
）にしたがって変化する（τ、 −Ｒｏｎ−Ｃｓ）。
次に時間（、経過後には、情報信号線Ｘの電圧Ｖ、は０
となり、第１のスイッチング素子Ｑ、は遮断（オフ）状
態になる。このとき、蓄積用コンデンサＣｓに充電され
ている電荷は、第１のスイッチング素子Ｑ、のオフ抵抗
（ＲｏｆＴ ）を通して放電を開始する。ゲート電圧Ｖ
ｇ２は蓄積用コンデンサＣｓの両端の電圧Ｖｃｓに等し
く、第４図（ｄ）のように、時間ｔ、明期間おいて、Ｖ
ｃｓ−Ｖａ２−Ｖｔ ｅＸｐ（ｔ／τ、）にしたがって
変化する（τ−Ｒｏｒｔ ・Ｃｓ）。
となり、第１のスイッチング素子Ｑ、は遮断（オフ）状
態になる。このとき、蓄積用コンデンサＣｓに充電され
ている電荷は、第１のスイッチング素子Ｑ、のオフ抵抗
（ＲｏｆＴ ）を通して放電を開始する。ゲート電圧Ｖ
ｇ２は蓄積用コンデンサＣｓの両端の電圧Ｖｃｓに等し
く、第４図（ｄ）のように、時間ｔ、明期間おいて、Ｖ
ｃｓ−Ｖａ２−Ｖｔ ｅＸｐ（ｔ／τ、）にしたがって
変化する（τ−Ｒｏｒｔ ・Ｃｓ）。
次のフレーム時間Ｆ２ において再び第１のスイッチン
グ素子Ｑ、のゲートにパルス幅Ｗ４．パルス電圧Ｖ、か
らなるスイッチング信号ＳＣΔＮが印加されても、発光
信号ＤＡＴＡの電圧が０てあれば蓄積用コンデンサＣｓ
に蓄積されている電荷は、時間ｔ１期間において放電さ
れ（時定数τ１）、蓄積用コンデンサＣｓの電圧Ｖｃｓ
は０となる（第４図（ｄ））。
グ素子Ｑ、のゲートにパルス幅Ｗ４．パルス電圧Ｖ、か
らなるスイッチング信号ＳＣΔＮが印加されても、発光
信号ＤＡＴＡの電圧が０てあれば蓄積用コンデンサＣｓ
に蓄積されている電荷は、時間ｔ１期間において放電さ
れ（時定数τ１）、蓄積用コンデンサＣｓの電圧Ｖｃｓ
は０となる（第４図（ｄ））。
上述した電圧ＶＣＳは、第１図から明らかなように、第
２のスイッチング素子Ｑ、のゲート電圧■ｇ２に等しい
。したがって、電圧Ｖｃｓ（Ｖａ２）が高電位になれば
、第２のスイッチング素子Ｑ２が導通（オン）状態とな
り低抵抗となるため、ＥＬ発光素子ＣＥＬの両端にかか
る電圧ＶＥＬが変化する。
２のスイッチング素子Ｑ、のゲート電圧■ｇ２に等しい
。したがって、電圧Ｖｃｓ（Ｖａ２）が高電位になれば
、第２のスイッチング素子Ｑ２が導通（オン）状態とな
り低抵抗となるため、ＥＬ発光素子ＣＥＬの両端にかか
る電圧ＶＥＬが変化する。
すなわち、第２のスイッチング素子Ｑ、が非導通（オフ
）状態のときは、ＥＬ発光素子ＣＥＬの両端にかかる電
圧Ｖ［％は、ＥＬ駆動電源Ｖａ（第４図（Ｃ））をＥＬ
発光素子ＣＥＬと分割コンデンサＣｄｖとで分割した値
であるが、正極性と負極性とでドレイン電流の特性が相
違するので（第６図参照）ＶＥＬは正極側で（Ｖ ａ−
Ｃｄｖ） ／ （ＣＥＬ＋ Ｃｄｖ）のピーク値をもち
、負極側でほぼ−Ｖｐｋに等しい値となる。
）状態のときは、ＥＬ発光素子ＣＥＬの両端にかかる電
圧Ｖ［％は、ＥＬ駆動電源Ｖａ（第４図（Ｃ））をＥＬ
発光素子ＣＥＬと分割コンデンサＣｄｖとで分割した値
であるが、正極性と負極性とでドレイン電流の特性が相
違するので（第６図参照）ＶＥＬは正極側で（Ｖ ａ−
Ｃｄｖ） ／ （ＣＥＬ＋ Ｃｄｖ）のピーク値をもち
、負極側でほぼ−Ｖｐｋに等しい値となる。
また、第２のトランジスタＱ２が導通（オン）状態のと
きはＶＥＬは正極側でＶ ａ −ＶＯ２（ＶＯ２は第２
のスイッチング素子Ｑ、が導通（オン）状態となったと
きのドレイン−ソース間の電圧）のピり値をもち、負極
側でほぼ−Ｖｐｋに等しい値となる。すなわち、ＥＬ発
光素子ＣＥＬの発光しきい値を電圧Ｖ 置とすれば、発
光状態時のＥＬ発光素子ＣＥＬの両端にかかる電圧ＶＥ
Ｌ（ＶＥＬ−（Ｖａ・Ｃｄｖ） ／ （ＣＥＬ＋Ｃｄｖ
） ）を、しきい値電圧Ｖ置から所望の発光輝度を得る
までさらに上げた変調電圧Ｖ ＭＯＤを加えた値より大
きい値にし、非発光状態時の電圧ＶＥＬをしきい値電圧
Ｖ 置より小さい値になるように設計すればよい。その
結果、ＥＬ発光素子ＣＥＬの両端にかかる電圧ＶＥＬは
、第４図（ｅ）のように、第２のスイッチング素子Ｑ、
が導通（オン）状態のときには両極に対称的な波形とな
り、第２のスイッチング素子Ｑ、が非導通（オフ）状態
のときに正極性側の振幅が小さい波形となる。
きはＶＥＬは正極側でＶ ａ −ＶＯ２（ＶＯ２は第２
のスイッチング素子Ｑ、が導通（オン）状態となったと
きのドレイン−ソース間の電圧）のピり値をもち、負極
側でほぼ−Ｖｐｋに等しい値となる。すなわち、ＥＬ発
光素子ＣＥＬの発光しきい値を電圧Ｖ 置とすれば、発
光状態時のＥＬ発光素子ＣＥＬの両端にかかる電圧ＶＥ
Ｌ（ＶＥＬ−（Ｖａ・Ｃｄｖ） ／ （ＣＥＬ＋Ｃｄｖ
） ）を、しきい値電圧Ｖ置から所望の発光輝度を得る
までさらに上げた変調電圧Ｖ ＭＯＤを加えた値より大
きい値にし、非発光状態時の電圧ＶＥＬをしきい値電圧
Ｖ 置より小さい値になるように設計すればよい。その
結果、ＥＬ発光素子ＣＥＬの両端にかかる電圧ＶＥＬは
、第４図（ｅ）のように、第２のスイッチング素子Ｑ、
が導通（オン）状態のときには両極に対称的な波形とな
り、第２のスイッチング素子Ｑ、が非導通（オフ）状態
のときに正極性側の振幅が小さい波形となる。
したがって、それぞれの波形のｐｅａｋ−ｐｅａｋ値が
、前記した（しきい値電圧Ｖ置）及び（しきい値電圧Ｖ
置十変調電圧ＶＭＯＤ）に対応するようにすれば、第２
のスイッチング素子Ｑ、が導通（オン）状態のときにＥ
Ｌ発光素子ＣＥＬが発光し、第２のスイッチング素子Ｑ
、が非導通（オフ）状態のときにＥＬ発光素子ＣＥＬを
非発光となるように動作させることができる。
、前記した（しきい値電圧Ｖ置）及び（しきい値電圧Ｖ
置十変調電圧ＶＭＯＤ）に対応するようにすれば、第２
のスイッチング素子Ｑ、が導通（オン）状態のときにＥ
Ｌ発光素子ＣＥＬが発光し、第２のスイッチング素子Ｑ
、が非導通（オフ）状態のときにＥＬ発光素子ＣＥＬを
非発光となるように動作させることができる。
以上述べた駆動回路によると、第２のスイッチング素子
Ｑ ２ （Ｔ Ｐ Ｔ ）の半導体層としてアモルフ
ァスシリコン（ａ−Ｓｔ）を使用することができる。Ｅ
Ｌ発光素子ＣＥＬの容量成分と分割コンデンサＣｄｖの
容量値をほぼ等しいとすると、第２のスイッチング素子
Ｑ、が非導通（オフ）のときドレイン電圧ＶＤは、はぼ
ＶＥＬと等しくなり高電圧が印加され、スイッチング素
子Ｑ２の絶縁破壊を引き起こす恐れがある。しかし、ス
イッチング素子Ｑ・２の負荷としてはＣｄｖとＣＥＬの
みの容量性負荷であるため、この電荷の放電に充分耐え
られるように電流制限用抵抗Ｒｉを挿入すればスイッチ
ング素子Ｑ、の破壊を回避できる。すなわち、スイッチ
ング素子Ｑ、の耐圧がＥＬ駆動電圧に対して充分でない
場合においても、スイッチング素子Ｑ、の破壊を回避で
き、スイッチング素子Ｑ２の信頼性の向上を図ることが
できる。また、この電流制限用抵抗Ｒｉの値は、次のよ
うにして設定される。
Ｑ ２ （Ｔ Ｐ Ｔ ）の半導体層としてアモルフ
ァスシリコン（ａ−Ｓｔ）を使用することができる。Ｅ
Ｌ発光素子ＣＥＬの容量成分と分割コンデンサＣｄｖの
容量値をほぼ等しいとすると、第２のスイッチング素子
Ｑ、が非導通（オフ）のときドレイン電圧ＶＤは、はぼ
ＶＥＬと等しくなり高電圧が印加され、スイッチング素
子Ｑ２の絶縁破壊を引き起こす恐れがある。しかし、ス
イッチング素子Ｑ・２の負荷としてはＣｄｖとＣＥＬの
みの容量性負荷であるため、この電荷の放電に充分耐え
られるように電流制限用抵抗Ｒｉを挿入すればスイッチ
ング素子Ｑ、の破壊を回避できる。すなわち、スイッチ
ング素子Ｑ、の耐圧がＥＬ駆動電圧に対して充分でない
場合においても、スイッチング素子Ｑ、の破壊を回避で
き、スイッチング素子Ｑ２の信頼性の向上を図ることが
できる。また、この電流制限用抵抗Ｒｉの値は、次のよ
うにして設定される。
ＥＬ駆動に必要なオン電流を１０（ｏｎ）、そのときの
オン電圧をＶＤ（ｏｎ） 、 Ｌ、、きい値電圧をＶ置
。
オン電圧をＶＤ（ｏｎ） 、 Ｌ、、きい値電圧をＶ置
。
変調電圧をＶ ＮＯＤとすると、スイッチング素子Ｑ、
が導通（オン）する発光期間において次式を満足するよ
うにＲＥを設定すればよい。
が導通（オン）する発光期間において次式を満足するよ
うにＲＥを設定すればよい。
２Ｖａ −（ＶＤ（ｏｎ） ＋ＩＤ（ｏｎ） ＸＲ４）
≧２（Ｖ置 ＋ＶＭｏＤ ） 第５図は本発明をｍＸｎ個のビット数を有するマトリッ
クス型ＥＬ表示装置に応用したときの駆動回路を示して
いる。すなわち、第１図に示した一画素の駆動回路を上
下、左右に複数個並べ、左右方向に並んだ各駆動回路の
ゲートをスイッチング信号線Ｙに接続し、上下方向に並
んだ各駆動回路の情報信号線Ｘを共通にしたものである
。第１図と同一部分については、同一符号を付して詳細
な説明を省略する。
≧２（Ｖ置 ＋ＶＭｏＤ ） 第５図は本発明をｍＸｎ個のビット数を有するマトリッ
クス型ＥＬ表示装置に応用したときの駆動回路を示して
いる。すなわち、第１図に示した一画素の駆動回路を上
下、左右に複数個並べ、左右方向に並んだ各駆動回路の
ゲートをスイッチング信号線Ｙに接続し、上下方向に並
んだ各駆動回路の情報信号線Ｘを共通にしたものである
。第１図と同一部分については、同一符号を付して詳細
な説明を省略する。
上述した実施例によれば、第２のスイッチング素子Ｑ２
の半導体層としてアモルファスシリコン（ａ−３ｉ）を
用いることにより、特性がよく且つ製造が容易な大面積
デバイスを得ることができ、マトリックス型ＥＬ表示装
置やＥＬ発光素子アレイの製造に適しているという効果
がある。
の半導体層としてアモルファスシリコン（ａ−３ｉ）を
用いることにより、特性がよく且つ製造が容易な大面積
デバイスを得ることができ、マトリックス型ＥＬ表示装
置やＥＬ発光素子アレイの製造に適しているという効果
がある。
（発明の効果）
本発明によれば、電流制限用抵抗を第２のスイッチング
素子のドレイン側に挿入することにより、第２のスイッ
チング素子がオフときに容量性負荷からの電荷の放電電
流の大きさを制限することができ、オフセット構造を用
いることなく第２のスイッチング素子の半導体層として
アモルファスシリコン（ａ−Ｓｉ）を使用することがで
きる。
素子のドレイン側に挿入することにより、第２のスイッ
チング素子がオフときに容量性負荷からの電荷の放電電
流の大きさを制限することができ、オフセット構造を用
いることなく第２のスイッチング素子の半導体層として
アモルファスシリコン（ａ−Ｓｉ）を使用することがで
きる。
第１図は本発明の一実施例に係るＥＬ駆動回路図、第２
図は本実施例におけるスイッチング素子の断面説明図、
第３図は本実施例のＥＬ駆動回路の動作を示すタイミン
グチャート図、第４図は本実施例をマトリックス型ＥＬ
表示装置に応用した場合の駆動回路図、第５図は従来の
ＥＬ駆動回路図、第６図はアモルファスシリコンを半導
体装置したスイッチング素子のドレイン電圧−ドレイン
電流特性図である。 Ｑ、・・・・・・第１のスイッチング素子Ｑ２ ・・・
・・・第２のスイッチング素子Ｃａ・・・・・・ＥＬ発
光素子 Ｃｓ・・・・・・蓄積コンデンサ Ｃｄｖ・・・・・・分割コンデンサ Ｒｉ・・・・・・電流制限用抵抗 Ｖａ・・・・・・ＥＬ駆動電源 ２・・・・・・ゲート電極 ４・・・・・・１体層（アモルファスシリコン）６ａ・
・・・・・ドレイン電極 ６ｂ・・・・・・ソース電極 第 図 第 図
図は本実施例におけるスイッチング素子の断面説明図、
第３図は本実施例のＥＬ駆動回路の動作を示すタイミン
グチャート図、第４図は本実施例をマトリックス型ＥＬ
表示装置に応用した場合の駆動回路図、第５図は従来の
ＥＬ駆動回路図、第６図はアモルファスシリコンを半導
体装置したスイッチング素子のドレイン電圧−ドレイン
電流特性図である。 Ｑ、・・・・・・第１のスイッチング素子Ｑ２ ・・・
・・・第２のスイッチング素子Ｃａ・・・・・・ＥＬ発
光素子 Ｃｓ・・・・・・蓄積コンデンサ Ｃｄｖ・・・・・・分割コンデンサ Ｒｉ・・・・・・電流制限用抵抗 Ｖａ・・・・・・ＥＬ駆動電源 ２・・・・・・ゲート電極 ４・・・・・・１体層（アモルファスシリコン）６ａ・
・・・・・ドレイン電極 ６ｂ・・・・・・ソース電極 第 図 第 図
Claims (1)
- 【特許請求の範囲】 スイツチング信号に応じてオンし、発光信号に応じて
蓄積用コンデンサを充放電する第１のスイツチング素子
と、前記蓄積用コンデンサからの放電電圧に応じてオン
し、ＥＬ発光素子を発光させる第２のスイツチング素子
とを具備するＥＬ駆動回路において、 前記ＥＬ発光素子と第２のスイツチング素子との間に、
電流制限用抵抗を直列に挿入したことを特徴とするＥＬ
駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305899A JPH0758635B2 (ja) | 1989-11-24 | 1989-11-24 | Ｅｌ駆動回路 |
| US07/596,494 US5095248A (en) | 1989-11-24 | 1990-10-12 | Electroluminescent device driving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305899A JPH0758635B2 (ja) | 1989-11-24 | 1989-11-24 | Ｅｌ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03165491A true JPH03165491A (ja) | 1991-07-17 |
| JPH0758635B2 JPH0758635B2 (ja) | 1995-06-21 |
Family
ID=17950639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305899A Expired - Fee Related JPH0758635B2 (ja) | 1989-11-24 | 1989-11-24 | Ｅｌ駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5095248A (ja) |
| JP (1) | JPH0758635B2 (ja) |
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| JP2001005426A (ja) * | 1999-06-23 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電子装置 |
| JP2002351401A (ja) * | 2001-03-21 | 2002-12-06 | Mitsubishi Electric Corp | 自発光型表示装置 |
| JP2008262191A (ja) * | 2008-03-31 | 2008-10-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2011090314A (ja) * | 2010-11-11 | 2011-05-06 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2013015844A (ja) * | 2012-08-09 | 2013-01-24 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2015129945A (ja) * | 2015-01-20 | 2015-07-16 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| JP2016075940A (ja) * | 2015-12-11 | 2016-05-12 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
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- 1990-10-12 US US07/596,494 patent/US5095248A/en not_active Expired - Lifetime
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