JP2002543624A - 縦型トランジスタを有するトレンチキャパシタｄｒａｍセル - Google Patents
縦型トランジスタを有するトレンチキャパシタｄｒａｍセルInfo
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Abstract
(57)【要約】
ＤＲＡＭセルが半導体ボディの電気的に絶縁された領域内に配置されている。セルはトレンチ内に配置されたストレージノード（３０）を有している。このノードは完全に半導体ボディの絶縁領域内に配置されている。セルは絶縁領域内に配置されたトランジスタ（Ｔ）を有している。このトランジスタは１対のゲート（６１，６２）を有している。セルにアドレスするためにワード線（ＷＬ）が設けられている。ワード線はトランジスタゲートへの１対の接触領域（２４，２５）を有している。これらのワード線接触領域は、完全に半導体ボディの絶縁領域内に配置されている。トランジスタはアクティブエリアを有している。このアクティブエリアは、ソース領域（Ｓ）、ドレイン領域（Ｄ）およびチャネル領域（Ｃ）を有している。アクティブエリアは、完全に半導体ボディの絶縁領域内に配置されている。セルに対してビット線が設けられている。このビット線は、完全にセルの絶縁領域内に配置されているビット線接触領域（２０）においてトランジスタのソースと電気的に接触している。このような構成により、半導体ボディ上での占有表面積が比較的小さいＤＲＡＭセルが提供される。
Description
【０００１】 発明の背景 本発明は半導体構造、より詳細にはダイナミックランダムアクセスメモリ構造
に関する。
に関する。
【０００２】 当該技術分野においては周知のように、半導体メモリの次世代の商業的成功の
ために、ダイサイズを最小化すると同時に性能特性を向上させることが不可欠で
ある。半導体メモリの１つのタイプとして、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）がある。このようなＤＲＡＭのうちの１つでは、メモリセルのア
レイが設けられている。１つ１つのメモリセルはストレージキャパシタに結合さ
れた１つのトランジスタを有している。ディープトレンチ形ＤＲＡＭセルでは、
キャパシタは、半導体表面に垂直に掘られた深いトレンチの中に形成されるので
、スタック形キャパシタセルと比べてサイズが低減される。それでも、上で述べ
たように、商業的成功のためには、セルサイズの低減を続けなければならない。
ために、ダイサイズを最小化すると同時に性能特性を向上させることが不可欠で
ある。半導体メモリの１つのタイプとして、ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）がある。このようなＤＲＡＭのうちの１つでは、メモリセルのア
レイが設けられている。１つ１つのメモリセルはストレージキャパシタに結合さ
れた１つのトランジスタを有している。ディープトレンチ形ＤＲＡＭセルでは、
キャパシタは、半導体表面に垂直に掘られた深いトレンチの中に形成されるので
、スタック形キャパシタセルと比べてサイズが低減される。それでも、上で述べ
たように、商業的成功のためには、セルサイズの低減を続けなければならない。
【０００３】 発明の概要 本発明によれば、ＤＲＡＭセルは半導体ボディの電気的に絶縁された領域内に
配置される。このセルはトレンチ内に配置されたストレージキャパシタを有して
いる。このキャパシタは、完全に半導体ボディの絶縁領域内に配置されている。
セルは絶縁領域内に配置されたトランジスタを有している。このトランジスタは
１対のゲートを有している。セルにアドレスするために、ワード線が設けられて
おり、このワード線は、トランジスタへの電気的接触領域を有している。このワ
ード線接触領域は、完全に半導体ボディの絶縁領域内に配置されている。
配置される。このセルはトレンチ内に配置されたストレージキャパシタを有して
いる。このキャパシタは、完全に半導体ボディの絶縁領域内に配置されている。
セルは絶縁領域内に配置されたトランジスタを有している。このトランジスタは
１対のゲートを有している。セルにアドレスするために、ワード線が設けられて
おり、このワード線は、トランジスタへの電気的接触領域を有している。このワ
ード線接触領域は、完全に半導体ボディの絶縁領域内に配置されている。
【０００４】 このような構成により、半導体上での占有表面積が比較的小さいＤＲＡＭセル
が提供される。
が提供される。
【０００５】 本発明の他の実施例によれば、トランジスタはアクティブエリアを有している
。このアクティブエリアは、ソース領域、ドレイン領域およびチャネル領域を有
している。アクティブエリアは、完全に半導体ボディの絶縁領域内に配置されて
いる。
。このアクティブエリアは、ソース領域、ドレイン領域およびチャネル領域を有
している。アクティブエリアは、完全に半導体ボディの絶縁領域内に配置されて
いる。
【０００６】 本発明の他の実施例によれば、セルに対してビット線が設けられている。この
ビット線は、１対のビット線接触領域において、トランジスタのゲートと電気的
に接触している。このような２つのビット線接触領域は、完全にセルの絶縁領域
内に配置されている。
ビット線は、１対のビット線接触領域において、トランジスタのゲートと電気的
に接触している。このような２つのビット線接触領域は、完全にセルの絶縁領域
内に配置されている。
【０００７】 図面の簡単な説明 本発明それ自体と同様に、本発明の他の特徴も、以下の詳細な記述を添付した
図面と共に読むことでより容易に理解される。添付した図面のうち、 図１は、本発明によるＤＲＡＭセルのアレイの平面図であり、 図２は、図１のＤＲＡＭセルの１つの例の概略図であり、 図３は、図１のＤＲＡＭセルの１つの例の横断面の図式的スケッチであって、 この横断面は、図１の線３−３に沿ったものであり、 図４Ａ〜４Ｗは、さまざまな製造段階における図３のＤＲＡＭセルの１つの例
の横断面の図式的スケッチである。
図面と共に読むことでより容易に理解される。添付した図面のうち、 図１は、本発明によるＤＲＡＭセルのアレイの平面図であり、 図２は、図１のＤＲＡＭセルの１つの例の概略図であり、 図３は、図１のＤＲＡＭセルの１つの例の横断面の図式的スケッチであって、 この横断面は、図１の線３−３に沿ったものであり、 図４Ａ〜４Ｗは、さまざまな製造段階における図３のＤＲＡＭセルの１つの例
の横断面の図式的スケッチである。
【０００８】 有利な実施例の説明 さて図１を参照すると、ＤＲＡＭセル１２のアレイ１０が半導体内に形成され
ているのが示されており、ここでは半導体はシリコン基板１１である。セル１２
は、図示されているように、行と列のアレイに配置されている。図示されている
ように、セル１２の１つ１つの行は、ワード線ＷＬの複数の行のうちの相応する
行に接続されており、セルの１つ１つの列は、ビット線ＢＬの複数の列のうちの
相応する列に接続されている。セル１２の１つ１つは同じ構造をしており、この
構造の１つの例が、図２に概略的に示されており、基板１１の表面下にある円筒
形の領域内に形成されたトランジスタＴに接続されたストレージキャパシタＣＡ
Ｐを有している。ここでは、トランジスタＴはＭＯＳＦＥＴ素子であり、そのソ
ース領域Ｓは、ワード線ＷＬのうちの１つに接続されており、そのゲートＧは、
ビット線ＢＬのうちの１つに接続されている。トランジスタＴのドレインＤは、
キャパシタＣＡＰの一方の極板すなわち電極に接続されており、キャパシタＣＡ
Ｐの他方の電極はアース、ここでは基板１１に接続されている。
ているのが示されており、ここでは半導体はシリコン基板１１である。セル１２
は、図示されているように、行と列のアレイに配置されている。図示されている
ように、セル１２の１つ１つの行は、ワード線ＷＬの複数の行のうちの相応する
行に接続されており、セルの１つ１つの列は、ビット線ＢＬの複数の列のうちの
相応する列に接続されている。セル１２の１つ１つは同じ構造をしており、この
構造の１つの例が、図２に概略的に示されており、基板１１の表面下にある円筒
形の領域内に形成されたトランジスタＴに接続されたストレージキャパシタＣＡ
Ｐを有している。ここでは、トランジスタＴはＭＯＳＦＥＴ素子であり、そのソ
ース領域Ｓは、ワード線ＷＬのうちの１つに接続されており、そのゲートＧは、
ビット線ＢＬのうちの１つに接続されている。トランジスタＴのドレインＤは、
キャパシタＣＡＰの一方の極板すなわち電極に接続されており、キャパシタＣＡ
Ｐの他方の電極はアース、ここでは基板１１に接続されている。
【０００９】 つぎに図３を参照すると、セル１２の１つの例、ここではセル１２ａの横断面
スケッチが示されている。トランジスタＴは円筒形のソース領域Ｓを有しており
、このソース領域Ｓは、基板１１内に配置されており、ソース接触領域２０にお
いてワード線ＷＬと電気的に接続されている。円筒形のソース領域Ｓの下の基板
１１内には、トランジスタＴの円筒形のゲートチャネル領域Ｃが配置されている
。その下の基板１１内には、ドレイン領域Ｄが配置されている。ソース領域Ｓ、
ドレイン領域Ｄ、およびチャネル領域Ｃは、シリコン基板１１のアクティブエリ
アに配置されている。ビット線ＢＬは、トランジスタＴのゲート電極の対Ｇ１，
Ｇ２と、それぞれ接触領域２４，２５において電気的に接続されている。ゲート
電極Ｇ１およびＧ２は、図示されているように基板１１内に配置されている。ゲ
ートＧ１はセル１２ａの中央の領域に配置されており、ゲートＧ２は円筒形であ
り、中央のゲートＧ１の周りに配置されている。ここで、ゲート電極Ｇ１および
Ｇ２はドープされた多結晶シリコンである。熱成長した（thermally grown）円
筒形のゲート二酸化シリコン層２６をゲート電極Ｇ１とゲートチャネルＣの一方
の側との間に配置し、熱成長した円筒形の二酸化シリコン層２８をゲート電極Ｇ ２ とゲートチャネル領域Ｃの他方の側との間に配置することにより、複ゲートま
たは二重ゲートトランジスタ構造を有するＭＯＳ ＦＥＴ素子Ｔが提供される。
この二重ゲートトランジスタ構造では、キャリアは、図２で概略的に示されてい
るように、セル１２ａのゲートチャネル領域Ｃの反対側にあるゲートＧ１および
Ｇ２によって制御されるチャネル領域Ｃを通って流れる。
スケッチが示されている。トランジスタＴは円筒形のソース領域Ｓを有しており
、このソース領域Ｓは、基板１１内に配置されており、ソース接触領域２０にお
いてワード線ＷＬと電気的に接続されている。円筒形のソース領域Ｓの下の基板
１１内には、トランジスタＴの円筒形のゲートチャネル領域Ｃが配置されている
。その下の基板１１内には、ドレイン領域Ｄが配置されている。ソース領域Ｓ、
ドレイン領域Ｄ、およびチャネル領域Ｃは、シリコン基板１１のアクティブエリ
アに配置されている。ビット線ＢＬは、トランジスタＴのゲート電極の対Ｇ１，
Ｇ２と、それぞれ接触領域２４，２５において電気的に接続されている。ゲート
電極Ｇ１およびＧ２は、図示されているように基板１１内に配置されている。ゲ
ートＧ１はセル１２ａの中央の領域に配置されており、ゲートＧ２は円筒形であ
り、中央のゲートＧ１の周りに配置されている。ここで、ゲート電極Ｇ１および
Ｇ２はドープされた多結晶シリコンである。熱成長した（thermally grown）円
筒形のゲート二酸化シリコン層２６をゲート電極Ｇ１とゲートチャネルＣの一方
の側との間に配置し、熱成長した円筒形の二酸化シリコン層２８をゲート電極Ｇ ２ とゲートチャネル領域Ｃの他方の側との間に配置することにより、複ゲートま
たは二重ゲートトランジスタ構造を有するＭＯＳ ＦＥＴ素子Ｔが提供される。
この二重ゲートトランジスタ構造では、キャリアは、図２で概略的に示されてい
るように、セル１２ａのゲートチャネル領域Ｃの反対側にあるゲートＧ１および
Ｇ２によって制御されるチャネル領域Ｃを通って流れる。
【００１０】 セル１２ａのキャパシタＣＡＰは、後で説明する方式によって、基板１１内に
形成された深いトレンチに埋め込まれている。ここでは、キャパシタＣＡＰは１
つの電極、すなわちストレージノード３０を有しており、このストレージノード
３０は、ここではドープされた多結晶シリコンであり、接触領域３８においてト
ランジスタＴの円筒形のドレイン領域Ｄに電気的に接続されている。ゲート電極
Ｇ１は、ここでは熱成長した二酸化シリコン層である誘電体層４２と、熱成長し
た二酸化シリコンの下部であるゲート酸化物層２６とによってストレージノード
３０から電気的に絶縁されていることに特徴がある。また、二酸化シリコン層の
厚さは熱成長処理によって正確にコントロールできる。ゲート電極Ｇ２は、二酸
化シリコン層２８の下部とここでは熱成長した二酸化シリコンである誘電体層４
０とによって、このストレージノード３０から電気的に絶縁されている。ここで
はキャパシタＣＡＰの第２の電極を形成しているドープされたｎ型伝導性シリコ
ン基板１１は、図示されているように、ここではオキシ窒化シリコンであるノー
ド誘電体層４４と二酸化シリコン層４２とによって、ストレージノード３０の底
部から電気的に絶縁されている。
形成された深いトレンチに埋め込まれている。ここでは、キャパシタＣＡＰは１
つの電極、すなわちストレージノード３０を有しており、このストレージノード
３０は、ここではドープされた多結晶シリコンであり、接触領域３８においてト
ランジスタＴの円筒形のドレイン領域Ｄに電気的に接続されている。ゲート電極
Ｇ１は、ここでは熱成長した二酸化シリコン層である誘電体層４２と、熱成長し
た二酸化シリコンの下部であるゲート酸化物層２６とによってストレージノード
３０から電気的に絶縁されていることに特徴がある。また、二酸化シリコン層の
厚さは熱成長処理によって正確にコントロールできる。ゲート電極Ｇ２は、二酸
化シリコン層２８の下部とここでは熱成長した二酸化シリコンである誘電体層４
０とによって、このストレージノード３０から電気的に絶縁されている。ここで
はキャパシタＣＡＰの第２の電極を形成しているドープされたｎ型伝導性シリコ
ン基板１１は、図示されているように、ここではオキシ窒化シリコンであるノー
ド誘電体層４４と二酸化シリコン層４２とによって、ストレージノード３０の底
部から電気的に絶縁されている。
【００１１】 さらに、上記のように、接触領域２０においてドレイン領域Ｄに電気的に接続
されているワード線ＷＬは、ここではデポジットされた二酸化シリコンである誘
電体５０と、同様にデポジットされた二酸化シリコンである誘電体層５２とによ
って、ゲートＧ２から電気的に絶縁されている。ワード線ＷＬは、ここではデポ
ジットされた二酸化シリコンである誘電体５６によりゲートＧ１から電気的に絶
縁されている。ワード線ＷＬは、ここではそれぞれデポジットされた二酸化シリ
コン、窒化シリコンおよび二酸化シリコンである誘電体層６０，６２および６４
によってビット線ＢＬから電気的に絶縁されている。また、ここでは窒化シリコ
ンである誘電体スタブ６６が、ゲートＧ１をゲートＧ２から電気的に絶縁されて
いることに注意されたい。ビット線ＢＬは、ここでは熱成長した二酸化シリコン
の下側の薄い層である誘電体層１００′と、デポジットされた窒化シリコンの上
部の厚い層とによって基板１１から電気的に絶縁されている。
されているワード線ＷＬは、ここではデポジットされた二酸化シリコンである誘
電体５０と、同様にデポジットされた二酸化シリコンである誘電体層５２とによ
って、ゲートＧ２から電気的に絶縁されている。ワード線ＷＬは、ここではデポ
ジットされた二酸化シリコンである誘電体５６によりゲートＧ１から電気的に絶
縁されている。ワード線ＷＬは、ここではそれぞれデポジットされた二酸化シリ
コン、窒化シリコンおよび二酸化シリコンである誘電体層６０，６２および６４
によってビット線ＢＬから電気的に絶縁されている。また、ここでは窒化シリコ
ンである誘電体スタブ６６が、ゲートＧ１をゲートＧ２から電気的に絶縁されて
いることに注意されたい。ビット線ＢＬは、ここでは熱成長した二酸化シリコン
の下側の薄い層である誘電体層１００′と、デポジットされた窒化シリコンの上
部の厚い層とによって基板１１から電気的に絶縁されている。
【００１２】 ここでは熱成長した二酸化シリコンである誘電体層４６は、図１および３にも
示されているように、トレンチＤＲＡＭセル１２ａの外周を提供していることに
注意されたい。つまり、誘電体層４６はセル１２ａの外周を提供している。換言
すれば、セル１２ａは、誘電体層４６を外周として持つ半導体基板１１の領域内
に配置されている。
示されているように、トレンチＤＲＡＭセル１２ａの外周を提供していることに
注意されたい。つまり、誘電体層４６はセル１２ａの外周を提供している。換言
すれば、セル１２ａは、誘電体層４６を外周として持つ半導体基板１１の領域内
に配置されている。
【００１３】 また、トランジスタＴは二重ゲートトランジスタであり、ワード線接触部２０
は、同様に図１を参照すると、外周を提供する層４６の中に完全に入る領域上に
（すなわち、セル１２ａの外周内の領域上に）配置されていることに注意された
い。さらに、トランジスタＴのアクティブエリア（すなわち、ソース領域Ｓ、ド
レイン領域Ｄおよびチャネル領域Ｃを有する領域）は、完全にセル１２ａの外周
内にある。さらになお、同様に図１を参照すると、ビット線ＢＬもまた完全にセ
ル１２ａの外周内にある領域の上にあるということに注意されたい。
は、同様に図１を参照すると、外周を提供する層４６の中に完全に入る領域上に
（すなわち、セル１２ａの外周内の領域上に）配置されていることに注意された
い。さらに、トランジスタＴのアクティブエリア（すなわち、ソース領域Ｓ、ド
レイン領域Ｄおよびチャネル領域Ｃを有する領域）は、完全にセル１２ａの外周
内にある。さらになお、同様に図１を参照すると、ビット線ＢＬもまた完全にセ
ル１２ａの外周内にある領域の上にあるということに注意されたい。
【００１４】 つぎに図４Ａ〜４Ｖを参照すると、ＤＲＡＭセル１２ａを製造するプロセスが
示されている。図４Ａを参照すると、ここではｎ型シリコンであるシリコン基板
１１には誘電体層１００が設けられており、この誘電体層１００は、ここでは薄
い二酸化シリコン層とこの二酸化シリコン層上に配置された比較的厚い窒化シリ
コン層とを有する複合層である。トレンチが、フォトリソグラフィを用いてシリ
コン基板１１の上部に形成されている。誘電体層４４はトレンチの側壁に形成さ
れている。誘電体層４４は、図３のキャパシタＣＡＰのためのノード誘電体の下
部を提供し、ここではオキシ窒化シリコン層である。トレンチは、ここでは例え
ばｎ＋ドープされた多結晶シリコンである導電性材料３１で充填され、キャパシ
タＣＡＰのストレージノード３０（図３）の底部を提供している。
示されている。図４Ａを参照すると、ここではｎ型シリコンであるシリコン基板
１１には誘電体層１００が設けられており、この誘電体層１００は、ここでは薄
い二酸化シリコン層とこの二酸化シリコン層上に配置された比較的厚い窒化シリ
コン層とを有する複合層である。トレンチが、フォトリソグラフィを用いてシリ
コン基板１１の上部に形成されている。誘電体層４４はトレンチの側壁に形成さ
れている。誘電体層４４は、図３のキャパシタＣＡＰのためのノード誘電体の下
部を提供し、ここではオキシ窒化シリコン層である。トレンチは、ここでは例え
ばｎ＋ドープされた多結晶シリコンである導電性材料３１で充填され、キャパシ
タＣＡＰのストレージノード３０（図３）の底部を提供している。
【００１５】 図４Ｂを参照すると、ドープされた多結晶シリコン３１の上部が後退し、これ
によってオキシ窒化シリコン層４４の上部が露出される。二酸化シリコンの層が
この構造上にデポジットされ、反応性イオンエッチング（ＲＩＥ）が施されるこ
とにより、デポジットされた二酸化シリコンの部分は、層４４の露出した上部の
部分を除いてすべて除去され、その結果、図４Ｂに示すように、二酸化シリコン
の層４１が層４４の上部に形成される。
によってオキシ窒化シリコン層４４の上部が露出される。二酸化シリコンの層が
この構造上にデポジットされ、反応性イオンエッチング（ＲＩＥ）が施されるこ
とにより、デポジットされた二酸化シリコンの部分は、層４４の露出した上部の
部分を除いてすべて除去され、その結果、図４Ｂに示すように、二酸化シリコン
の層４１が層４４の上部に形成される。
【００１６】 つぎに図４Ｃを参照すると、図４Ｂに示されている構造にシリコンエッチング
が施され、その結果、ドープされた多結晶シリコン３１がさらに後退し、オキシ
窒化シリコン層４４の中間部が露出する。オキシ窒化シリコン層４４の露出部分
はウェットエッチング（例えば、酸化物に対しては２５対１に希釈したフッ化水
素酸を４０秒間、そして窒化物を除去するために熱いリン酸を）使用して除去さ
れ、これによりトレンチ４７のシリコン側壁の下地部分が露出する。前記トレン
チ４７は、図４Ａに関連して上記したように、シリコン基板１１内にフォトリソ
グラフィによって形成されたものである。出来上がった構造が図４Ｃに示されて
いる。
が施され、その結果、ドープされた多結晶シリコン３１がさらに後退し、オキシ
窒化シリコン層４４の中間部が露出する。オキシ窒化シリコン層４４の露出部分
はウェットエッチング（例えば、酸化物に対しては２５対１に希釈したフッ化水
素酸を４０秒間、そして窒化物を除去するために熱いリン酸を）使用して除去さ
れ、これによりトレンチ４７のシリコン側壁の下地部分が露出する。前記トレン
チ４７は、図４Ａに関連して上記したように、シリコン基板１１内にフォトリソ
グラフィによって形成されたものである。出来上がった構造が図４Ｃに示されて
いる。
【００１７】 つぎに図４Ｄを参照すると、図４Ｃに示されている構造は、シリコン基板１１
の露出部分４５を同位体によりエッチバックされ、この基板１１にシリコン表面
部分４５′が形成される。この構造に熱酸化処理を施すことにより、シリコン４
５′の露出部分および多結晶シリコン３１の表面部分が酸化され、図４Ｅに示さ
れているように、二酸化シリコン層４２（図１）が形成される。図４Ｆを参照す
ると、図４Ｅに示されている構造にＲＩＥ処理が施され、ドープされた多結晶シ
リコン３１のより中央の領域４３上に成長した二酸化シリコン層４２の部分が除
去される。このようにして、多結晶シリコン３１の中央領域４３は、図４Ｆに示
すように、露出される。
の露出部分４５を同位体によりエッチバックされ、この基板１１にシリコン表面
部分４５′が形成される。この構造に熱酸化処理を施すことにより、シリコン４
５′の露出部分および多結晶シリコン３１の表面部分が酸化され、図４Ｅに示さ
れているように、二酸化シリコン層４２（図１）が形成される。図４Ｆを参照す
ると、図４Ｅに示されている構造にＲＩＥ処理が施され、ドープされた多結晶シ
リコン３１のより中央の領域４３上に成長した二酸化シリコン層４２の部分が除
去される。このようにして、多結晶シリコン３１の中央領域４３は、図４Ｆに示
すように、露出される。
【００１８】 つぎに図４Ｇを参照すると、図４Ｆのトレンチ４７には、図示されているよう
に、平坦化の後に、ｎ＋ドープされた多結晶シリコン３３が再充填される。デポ
ジットされた多結晶シリコン３３は、先にデポジットされたドープされた多結晶
シリコン３１の露出部分４３（図４Ｆ）上にデポジットされていることに注意さ
れたい。さらに、両方のデポジットに同じタイプのドーパントを用いることで、
デポジットされた両方の多結晶シリコン材料３１，３３が電気的に接続される。
に、平坦化の後に、ｎ＋ドープされた多結晶シリコン３３が再充填される。デポ
ジットされた多結晶シリコン３３は、先にデポジットされたドープされた多結晶
シリコン３１の露出部分４３（図４Ｆ）上にデポジットされていることに注意さ
れたい。さらに、両方のデポジットに同じタイプのドーパントを用いることで、
デポジットされた両方の多結晶シリコン材料３１，３３が電気的に接続される。
【００１９】 デポジットされた多結晶シリコン３３は、反応性イオンエッチング（ＲＩＥ）
（例えば、ＳＦ６およびＣＨ４）を使用して後退させられ、その結果、図４Ｈに
示す構造が形成される。ドープされた多結晶シリコン３３の後退により、熱成長
した二酸化シリコン層４２の上部４７が露出される。二酸化シリコン層４２のこ
れらの露出部分４７は、露出した酸化物層を選択的に除去するためのウェットエ
ッチング（例えば、希釈したＨＦ３）を使用して選択的に除去され、図４Ｉに示
すように、シリコン基板１１の一部５１が露出される。このように、熱成長した
二酸化シリコン層４２の露出部分４７（図４Ｈ）をエッチングにより除去するこ
とに加えて、露出した二酸化シリコン層４１も除去され、図４Ｉに示す構造が形
成される。
（例えば、ＳＦ６およびＣＨ４）を使用して後退させられ、その結果、図４Ｈに
示す構造が形成される。ドープされた多結晶シリコン３３の後退により、熱成長
した二酸化シリコン層４２の上部４７が露出される。二酸化シリコン層４２のこ
れらの露出部分４７は、露出した酸化物層を選択的に除去するためのウェットエ
ッチング（例えば、希釈したＨＦ３）を使用して選択的に除去され、図４Ｉに示
すように、シリコン基板１１の一部５１が露出される。このように、熱成長した
二酸化シリコン層４２の露出部分４７（図４Ｈ）をエッチングにより除去するこ
とに加えて、露出した二酸化シリコン層４１も除去され、図４Ｉに示す構造が形
成される。
【００２０】 つぎに図４Ｊを参照すると、図４Ｉのトレンチ４７には、図示されているよう
に、平坦化の後に、ｎ＋ドープされた多結晶シリコン３５が再充填される。デポ
ジットされた多結晶シリコン３５は、先にデポジットされたドープされた多結晶
シリコン３３（図４Ｉ）の露出部分４９（図４Ｉ）とシリコン基板１１の露出部
分５１とにデポジットされ、したがって電気的に接続されていることに注意され
たい。このように、ここではすべてｎ＋型シリコンであるドープされた多結晶シ
リコン３１，３３および３５は、協同してストレージノード３０を提供している
（図３）。
に、平坦化の後に、ｎ＋ドープされた多結晶シリコン３５が再充填される。デポ
ジットされた多結晶シリコン３５は、先にデポジットされたドープされた多結晶
シリコン３３（図４Ｉ）の露出部分４９（図４Ｉ）とシリコン基板１１の露出部
分５１とにデポジットされ、したがって電気的に接続されていることに注意され
たい。このように、ここではすべてｎ＋型シリコンであるドープされた多結晶シ
リコン３１，３３および３５は、協同してストレージノード３０を提供している
（図３）。
【００２１】 つぎに図４Ｋを参照すると、ドープされた多結晶シリコン３５の上部が、同位
体エッチングを使用して後退され、図示の構造が作製される。このエッチングに
より多結晶シリコン３５の上部５３が露出されることに注意されたい。
体エッチングを使用して後退され、図示の構造が作製される。このエッチングに
より多結晶シリコン３５の上部５３が露出されることに注意されたい。
【００２２】 つぎに図４Ｌを参照すると、図４Ｋに示されている構造に熱処理が施され、ド
ープされた多結晶シリコン３５の露出部分５３（図４Ｋ）が酸化され、図示され
ているように、この部分を熱成長した二酸化シリコン層４０（図１）に変える。
オキシ窒化シリコン層４４（図４Ｋ）の露出部分は、ウェットエッチング（例え
ば、酸化物に対しては２５対１に希釈したフッ化水素酸を４０秒間、そして窒化
物を除去するために熱いリン酸を）を使用して除去され、その結果、トレンチ４
７のシリコン基板１１の上部が露出される。次いでこの構造は熱せられ、シリコ
ン基板１１の露出部分の熱酸化により、熱成長した二酸化シリコン層２６（図１
）が形成される。この熱成長した二酸化シリコン層２６は、ゲートＧ１（図３）
のゲート酸化物を提供している。上記のように、層２６の厚さは熱成長処理によ
り正確にコントロールすることができる。
ープされた多結晶シリコン３５の露出部分５３（図４Ｋ）が酸化され、図示され
ているように、この部分を熱成長した二酸化シリコン層４０（図１）に変える。
オキシ窒化シリコン層４４（図４Ｋ）の露出部分は、ウェットエッチング（例え
ば、酸化物に対しては２５対１に希釈したフッ化水素酸を４０秒間、そして窒化
物を除去するために熱いリン酸を）を使用して除去され、その結果、トレンチ４
７のシリコン基板１１の上部が露出される。次いでこの構造は熱せられ、シリコ
ン基板１１の露出部分の熱酸化により、熱成長した二酸化シリコン層２６（図１
）が形成される。この熱成長した二酸化シリコン層２６は、ゲートＧ１（図３）
のゲート酸化物を提供している。上記のように、層２６の厚さは熱成長処理によ
り正確にコントロールすることができる。
【００２３】 つぎに図４Ｍを参照すると、ｎ＋ドープされたドープ多結晶シリコン７０（図
３のゲートＧ１を提供する）の層は、上記構造上にデポジットされ、誘電体層１
００（図４Ｌ）の底面より上のレベルまで後退される。次いで、この凹部は二酸
化シリコン５６（図３）で充填される。そして、誘電体層１００の窒化シリコン
部分には、熱いリン酸を使用してストライプが付けられる。出来上がった構造が
、図４Ｍに示されており、誘電体層１００（図４Ｌ）の図示されていない薄い二
酸化シリコン部分を有している。
３のゲートＧ１を提供する）の層は、上記構造上にデポジットされ、誘電体層１
００（図４Ｌ）の底面より上のレベルまで後退される。次いで、この凹部は二酸
化シリコン５６（図３）で充填される。そして、誘電体層１００の窒化シリコン
部分には、熱いリン酸を使用してストライプが付けられる。出来上がった構造が
、図４Ｍに示されており、誘電体層１００（図４Ｌ）の図示されていない薄い二
酸化シリコン部分を有している。
【００２４】 つぎに図４Ｎを参照すると、窒化シリコンの層６６が上記構造の表面上にデポ
ジットされている。層６６は均一にデポジットされており、図示されているよう
に、所定の厚さを有している。後で説明されるように、窒化シリコン層６６のこ
の厚さは、基板１１内でソース領域、ドレイン領域およびチャネル領域が提供さ
れるアクティブエリアの幅を決定するのに用いられる。
ジットされている。層６６は均一にデポジットされており、図示されているよう
に、所定の厚さを有している。後で説明されるように、窒化シリコン層６６のこ
の厚さは、基板１１内でソース領域、ドレイン領域およびチャネル領域が提供さ
れるアクティブエリアの幅を決定するのに用いられる。
【００２５】 つぎに図４Ｏを参照すると、層６６から適切な良くコントロールされた窒化シ
リコンスペーサの厚さを得るために、異方性エッチング、ここでは反応性イオン
エッチング（ＲＩＥ）が使用される。これは、後で説明するように、このような
厚さが実際にトランジスタのアクティブエリアの厚さを決定するからである。
リコンスペーサの厚さを得るために、異方性エッチング、ここでは反応性イオン
エッチング（ＲＩＥ）が使用される。これは、後で説明するように、このような
厚さが実際にトランジスタのアクティブエリアの厚さを決定するからである。
【００２６】 図４Ｐを参照すると、多結晶シリコンの層７２が上記構造上にデポジットされ
、フォトリソグラフィによりパターン成形されることで、犠牲の多結晶シリコン
スペーサが提供される。つぎに、二酸化シリコンの層７６がこの構造上にデポジ
ットされ、平坦化されて、図４Ｑに示すような、表面充填物が提供される。つぎ
に、ホウ素が基板１１の選択された領域内に注入され、図示されているように、
ｐ型伝導性領域７３を形成するよう処理される。
、フォトリソグラフィによりパターン成形されることで、犠牲の多結晶シリコン
スペーサが提供される。つぎに、二酸化シリコンの層７６がこの構造上にデポジ
ットされ、平坦化されて、図４Ｑに示すような、表面充填物が提供される。つぎ
に、ホウ素が基板１１の選択された領域内に注入され、図示されているように、
ｐ型伝導性領域７３を形成するよう処理される。
【００２７】 図４Ｒを参照すると、図４Ｏに示されている構造に、シリコンを選択的に除去
する異方性エッチング（例えば、ＲＩＥエッチング、ＳＦ６およびＣＨ４）が施
される。したがって、露出した犠牲の多結晶シリコン７０はこれにより除去され
、シリコン基板１１の下地部分が露出される。シリコン基板１１のこれら露出部
分は除去され、図４Ｒに示されている円筒形トレンチ７８が形成される。円筒形
トレンチ７８の外側側壁はシリコン基板１１により提供されており、円筒形トレ
ンチ７８の内側上部８０もシリコン基板１１により提供されており、円筒形トレ
ンチ７８の内側下部は、表示されているように、多結晶シリコン３３，３５によ
り提供されていることに注意されたい。ｎ型伝導性シリコン基板１１のこれら内
側部分８０は、後で説明するように、トランジスタＴ（図３）のアクティブ領域
を提供する。アクティブ領域８０の厚さは、窒化シリコン６６の垂直方向の厚さ
から熱成長した二酸化シリコン層２６の厚さを引いたものに等しい。上記のよう
に、二酸化シリコン層２６の厚さは熱成長処理により良好にコントロールするこ
とができる。したがって、アクティブエリア８０の厚さは、実際には、リソグラ
フィによってではなく、窒化シリコンスペーサ６６の厚さによって決定される。
する異方性エッチング（例えば、ＲＩＥエッチング、ＳＦ６およびＣＨ４）が施
される。したがって、露出した犠牲の多結晶シリコン７０はこれにより除去され
、シリコン基板１１の下地部分が露出される。シリコン基板１１のこれら露出部
分は除去され、図４Ｒに示されている円筒形トレンチ７８が形成される。円筒形
トレンチ７８の外側側壁はシリコン基板１１により提供されており、円筒形トレ
ンチ７８の内側上部８０もシリコン基板１１により提供されており、円筒形トレ
ンチ７８の内側下部は、表示されているように、多結晶シリコン３３，３５によ
り提供されていることに注意されたい。ｎ型伝導性シリコン基板１１のこれら内
側部分８０は、後で説明するように、トランジスタＴ（図３）のアクティブ領域
を提供する。アクティブ領域８０の厚さは、窒化シリコン６６の垂直方向の厚さ
から熱成長した二酸化シリコン層２６の厚さを引いたものに等しい。上記のよう
に、二酸化シリコン層２６の厚さは熱成長処理により良好にコントロールするこ
とができる。したがって、アクティブエリア８０の厚さは、実際には、リソグラ
フィによってではなく、窒化シリコンスペーサ６６の厚さによって決定される。
【００２８】 図４Ｒに示されている構造が熱せられ、シリコン基板の露出部分が酸化される
ことで、図４Ｒに示されているように、ゲートＧ２のためのゲート酸化物層２８
を提供する熱成長した二酸化シリコンと、セル１２ａ（図１および３）の外周を
提供する熱成長した二酸化シリコン層４６が形成される。上記のように、熱成長
したゲート酸化物層の対２６，２８の間の領域８０は、トランジスタＴ（図３）
のための円筒形アクティブ領域を提供する。熱成長した二酸化シリコン層４６の
厚さは熱成長処理により良好にコントロールされることに注意されたい。
ことで、図４Ｒに示されているように、ゲートＧ２のためのゲート酸化物層２８
を提供する熱成長した二酸化シリコンと、セル１２ａ（図１および３）の外周を
提供する熱成長した二酸化シリコン層４６が形成される。上記のように、熱成長
したゲート酸化物層の対２６，２８の間の領域８０は、トランジスタＴ（図３）
のための円筒形アクティブ領域を提供する。熱成長した二酸化シリコン層４６の
厚さは熱成長処理により良好にコントロールされることに注意されたい。
【００２９】 つぎに図４Ｓを参照すると、図４Ｒに示されている円筒形トレンチ７８は、表
示されているように、ｎ＋ドープされた多結晶シリコン９０で充填され、次いで
エッチバックされる。エッチバックされた多結晶シリコン９０の上の領域は二酸
化シリコン９２で充填され、図４Ｓに示す構造が作製される。つぎに、ドープさ
れたｎ型伝導性ドレイン領域Ｄが、シリコン基板１１のアクティブエリア８０の
下部へのイオン注入により形成される。次いで、ドープされたｐ型伝導性チャネ
ル領域Ｃが、シリコン基板１１のアクティブエリア８０の中間部へ、ドレイン領
域Ｄを形成するのに使用された低いエネルギー準位でイオンを注入することによ
り形成される。次いで、ドープされたｎ＋型伝導性ソース領域が、シリコン基板
１１のアクティブエリア８０の上部へ、チャネル領域Ｃへのイオン注入に使用さ
れたものよりも低いエネルギー準位でイオンを注入することにより形成される。
ソース領域Ｓ、チャネル領域Ｃおよびドレイン領域Ｄは円筒形であり、図示され
ているように、基板１１内に提供されているアクティブエリア８０内に、互いに
隣接して垂直に積み重ねられていることに注意されたい。窒化シリコンのスタブ
６６はイオン注入に先行して除去されることに注意されたい。
示されているように、ｎ＋ドープされた多結晶シリコン９０で充填され、次いで
エッチバックされる。エッチバックされた多結晶シリコン９０の上の領域は二酸
化シリコン９２で充填され、図４Ｓに示す構造が作製される。つぎに、ドープさ
れたｎ型伝導性ドレイン領域Ｄが、シリコン基板１１のアクティブエリア８０の
下部へのイオン注入により形成される。次いで、ドープされたｐ型伝導性チャネ
ル領域Ｃが、シリコン基板１１のアクティブエリア８０の中間部へ、ドレイン領
域Ｄを形成するのに使用された低いエネルギー準位でイオンを注入することによ
り形成される。次いで、ドープされたｎ＋型伝導性ソース領域が、シリコン基板
１１のアクティブエリア８０の上部へ、チャネル領域Ｃへのイオン注入に使用さ
れたものよりも低いエネルギー準位でイオンを注入することにより形成される。
ソース領域Ｓ、チャネル領域Ｃおよびドレイン領域Ｄは円筒形であり、図示され
ているように、基板１１内に提供されているアクティブエリア８０内に、互いに
隣接して垂直に積み重ねられていることに注意されたい。窒化シリコンのスタブ
６６はイオン注入に先行して除去されることに注意されたい。
【００３０】 つぎに図４Ｔを参照すると、二酸化シリコンの層９３が、図４Ｓに示されてい
る構造の表面上にデポジットされ、次いでビット線マスクを使用してその中に形
成されるウィンドウ９４を有するようにリソグラフィによりパターン成形される
。トレンチ７８（図４Ｒおよび４Ｓ）の一部の上にある窒化シリコンのスタブ６
６の露出部分は、熱いリン酸を使用してエッチングされ、図４Ｔに示されている
ように、セル１２ａトランジスタＴのソース接触領域２０（図３および４Ｔ）が
露出される。
る構造の表面上にデポジットされ、次いでビット線マスクを使用してその中に形
成されるウィンドウ９４を有するようにリソグラフィによりパターン成形される
。トレンチ７８（図４Ｒおよび４Ｓ）の一部の上にある窒化シリコンのスタブ６
６の露出部分は、熱いリン酸を使用してエッチングされ、図４Ｔに示されている
ように、セル１２ａトランジスタＴのソース接触領域２０（図３および４Ｔ）が
露出される。
【００３１】 つぎに図４Ｕを参照すると、二酸化シリコンの層９５が、図４Ｔに示されてい
る構造の表面上にデポジットされ、次いでこのような構造に反応性イオンエッチ
ングが施され、表示されているような二酸化シリコンスペーサが形成される。こ
れらのスペーサは、接触領域２０において電気的な接触を行うビット線ＢＬを、
ゲート多結晶シリコン９０とゲートＧ１とから隔離する。つぎに、図示されてい
ないＴｉＮライナを使用して、金属膜、例えばタングステン、アルミニウムまた
は銅がウィンドウ９４（図４Ｔ）に充填される。この膜はエッチングされ、図４
Ｖに示されているように、ビット線ＢＬを提供する。つぎに、ビット線ＢＬを形
成するエッチバックされた膜が窒化シリコン６２で充填され、図４Ｖに示されて
いる構造が形成される。そしてこれが領域２０において各セル１２と接触するビ
ット線ＢＬを形成する。
る構造の表面上にデポジットされ、次いでこのような構造に反応性イオンエッチ
ングが施され、表示されているような二酸化シリコンスペーサが形成される。こ
れらのスペーサは、接触領域２０において電気的な接触を行うビット線ＢＬを、
ゲート多結晶シリコン９０とゲートＧ１とから隔離する。つぎに、図示されてい
ないＴｉＮライナを使用して、金属膜、例えばタングステン、アルミニウムまた
は銅がウィンドウ９４（図４Ｔ）に充填される。この膜はエッチングされ、図４
Ｖに示されているように、ビット線ＢＬを提供する。つぎに、ビット線ＢＬを形
成するエッチバックされた膜が窒化シリコン６２で充填され、図４Ｖに示されて
いる構造が形成される。そしてこれが領域２０において各セル１２と接触するビ
ット線ＢＬを形成する。
【００３２】 つぎに、図示されていない二酸化シリコン層が上記構造上にデポジットされる
。ワード線マスクを使用して、二酸化シリコンがエッチングされることにより、
ゲートＧ１、Ｇ２のそれぞれの接触領域２４，２５（図３および４Ｖ）が露出さ
れ、誘電体層１００（すなわち、上部層が窒化シリコンである熱成長した二酸化
シリコンの薄い層）の下部１００′が残される。
。ワード線マスクを使用して、二酸化シリコンがエッチングされることにより、
ゲートＧ１、Ｇ２のそれぞれの接触領域２４，２５（図３および４Ｖ）が露出さ
れ、誘電体層１００（すなわち、上部層が窒化シリコンである熱成長した二酸化
シリコンの薄い層）の下部１００′が残される。
【００３３】 図３を参照すると、二酸化シリコンスペーサ６４は、ビット線ＢＬをワード線
Ｗから隔離するために形成されている。金属膜、例えばタングステン、銅または
アルミニウムが、図示されていないＴｉＮ膜の頂上にある酸化物の開口部に充填
され、これにより接触領域２４，２５においてワード線ＢＬの各セルとの接触が
形成され、ビット線ＢＬはゲートＧ１およびＧ２と電気的に接続される。
Ｗから隔離するために形成されている。金属膜、例えばタングステン、銅または
アルミニウムが、図示されていないＴｉＮ膜の頂上にある酸化物の開口部に充填
され、これにより接触領域２４，２５においてワード線ＢＬの各セルとの接触が
形成され、ビット線ＢＬはゲートＧ１およびＧ２と電気的に接続される。
【００３４】 他の実施例も従属請求項の精神および範囲の内にある。例えば、代替的な材料
および／または代替的な処理条件を使用した多くの処理ステップを実行してもよ
い。例えば、Ｔａ２Ｏ５のような誘電率が比較的高いノード誘電性材料を使用す
ることもできる。また、トレンチを充填するのに、多結晶シリコン以外の導電性
材料を使用することもできる。セルアレイの外部に周辺トランジスタを形成する
代替的なルートが存在する。それらのルートは、セルそれ自体におけるのと同様
の二重ゲート、垂直デザインであって、それゆえアレイセルを形成する処理ステ
ップの間に形成されるものであってもよい。または、従来の単一ゲート、シリコ
ンのトップに積み重ねるデザインであって、アレイ処理が完了した後に形成され
るものであってもよい。
および／または代替的な処理条件を使用した多くの処理ステップを実行してもよ
い。例えば、Ｔａ２Ｏ５のような誘電率が比較的高いノード誘電性材料を使用す
ることもできる。また、トレンチを充填するのに、多結晶シリコン以外の導電性
材料を使用することもできる。セルアレイの外部に周辺トランジスタを形成する
代替的なルートが存在する。それらのルートは、セルそれ自体におけるのと同様
の二重ゲート、垂直デザインであって、それゆえアレイセルを形成する処理ステ
ップの間に形成されるものであってもよい。または、従来の単一ゲート、シリコ
ンのトップに積み重ねるデザインであって、アレイ処理が完了した後に形成され
るものであってもよい。
【図１】 本発明によるＤＲＡＭセルのアレイの平面図である。
【図２】 図１のＤＲＡＭセルの１つの例の概略図である。
【図３】 図１のＤＲＡＭセルの１つの例の横断面の図式的スケッチである。
【図４Ａ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｂ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｃ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｄ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｅ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｆ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｇ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｈ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｉ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｊ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｋ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｌ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｍ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｎ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｏ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｐ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｑ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｒ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｓ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｔ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｕ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｖ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
【図４Ｗ】 さまざまな製造段階における図３のＤＲＡＭセルの１つの例の横断面の図式的
スケッチである。
スケッチである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲルハルト エンダース アメリカ合衆国 ヴァージニア グレン アレン ローリング クリーク プレイス 5720 (72)発明者 マティアス イルク アメリカ合衆国 ヴァージニア リッチモ ンド マルベリー ストリート ４エヌ アパートメント エー (72)発明者 ローター リッシュ ドイツ連邦共和国 ノイビベルク ティツ ィアンシュトラーセ 27 (72)発明者 ディートリッヒ ヴィートマン ドイツ連邦共和国 ウンターハッヒング ルートヴィッヒ−シュトイプ−シュトラー セ ２ Ｆターム(参考） 5F083 AD02 AD03 AD17 JA05 KA01 KA05 PR03 PR05 PR29 【要約の続き】 が比較的小さいＤＲＡＭセルが提供される。
Claims (4)
- 【請求項１】 半導体ボディの電気的に絶縁された領域内に配置されたＤＲ
ＡＭセルにおいて、 前記ＤＲＡＭセルは、 トレンチ内に配置されたストレージキャパシタを有しており、該キャパシタは
、完全に前記半導体ボディの絶縁領域内に配置されており、 前記絶縁領域内に配置されたトランジスタを有しており、該トランジスタは１
対のゲートを有しており、 前記セルにアドレスするためのワード線を有しており、該ワード線は、前記ト
ランジスタへの電気的接触領域を有しており、該接触領域は、完全に前記半導体
ボディの絶縁領域内に配置されている、ことを特徴とするＤＲＡＭセル。 - 【請求項２】 前記トランジスタはアクティブエリアを有しており、 該アクティブエリアは、ソース領域、ドレイン領域およびチャネル領域を有し
ており、 該アクティブエリアは、完全に前記半導体ボディの絶縁領域内に配置されてい
る、請求項１記載のセル。 - 【請求項３】 セルのためのビット線を有しており、 該ビット線は、１対のビット線接触領域において前記トランジスタと電気的に
接触しており、 前記両方のビット線接触領域は、完全に前記セルの絶縁領域内に配置されてい
る、請求項２記載のセル。 - 【請求項４】 メモリセルにおいて、 前記メモリセルは、 （ａ）半導体ボディ内に形成されたトレンチ内に配置されたストレージキャパ
シタと、 （ｂ）前記キャパシタに電気的に接続されたトランジスタ を有しており、 前記トランジスタは、 （ｉ）ソース領域とドレイン領域の間に配置されたゲートチャネル領域を有し
ており、これらの領域は、前記ボディ内に配置され、前記ボディの表面下に垂直
に延在しており、 （ｉｉ）１対の誘電体層を有しており、該誘電体層の１つ１つは、前記ゲート
チャネル領域の１対の対向表面部分のうちの相応する表面部分上に配置されてお
り、 （ｉｉｉ）１対のゲート電極を有しており、該ゲート電極の１つ１つは、前記
１対の誘電体層のうちの相応する誘電体層上に配置されている、 ことを特徴とするメモリセル。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/302,756 | 1999-04-30 | ||
| US09/302,756 US6262448B1 (en) | 1999-04-30 | 1999-04-30 | Memory cell having trench capacitor and vertical, dual-gated transistor |
| PCT/US2000/009531 WO2000067326A1 (en) | 1999-04-30 | 2000-04-10 | Trench capacitor dram cell with vertical transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002543624A true JP2002543624A (ja) | 2002-12-17 |
Family
ID=23169077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000616076A Pending JP2002543624A (ja) | 1999-04-30 | 2000-04-10 | 縦型トランジスタを有するトレンチキャパシタｄｒａｍセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6262448B1 (ja) |
| EP (1) | EP1186043A1 (ja) |
| JP (1) | JP2002543624A (ja) |
| KR (1) | KR100665430B1 (ja) |
| WO (1) | WO2000067326A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013031228A (ja) * | 2005-12-29 | 2013-02-07 | Analog Devices Inc | サポート部材を用いてマイクロフォンを形成するためのプロセス |
| JP2014510402A (ja) * | 2011-02-28 | 2014-04-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・ナノチューブｍｏｓｆｅｔ |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6934180B1 (en) | 1998-02-02 | 2005-08-23 | Darryl G. Walker | Random access memory cell having reduced current leakage and having a pass transistor control gate formed in a trench |
| US6794242B1 (en) | 2000-09-29 | 2004-09-21 | Infineon Technologies Ag | Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts |
| DE10100582A1 (de) * | 2001-01-09 | 2002-07-18 | Infineon Technologies Ag | Verfahren zur Herstellung von Grabenkondensatoren für integrierte Halbleiterspeicher |
| DE10136333A1 (de) * | 2001-07-26 | 2003-03-06 | Infineon Technologies Ag | Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor |
| DE10139827A1 (de) * | 2001-08-14 | 2003-03-13 | Infineon Technologies Ag | Speicherzelle mit Grabenkondensator und vertikalem Auswahltransistor und einem zwischen diesen geformten ringförmigen Kontaktierungsbereich |
| US6828615B2 (en) | 2001-08-30 | 2004-12-07 | Promos Technologies, Inc. | Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices |
| US6566190B2 (en) * | 2001-08-30 | 2003-05-20 | Promos Technologies, Inc. | Vertical internally-connected trench cell (V-ICTC) and formation method for semiconductor memory devices |
| DE10143936A1 (de) * | 2001-09-07 | 2003-01-09 | Infineon Technologies Ag | Verfahren zur Bildung eines SOI-Substrats, vertikaler Transistor und Speicherzelle mit vertikalem Transistor |
| KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
| EP1302982A1 (de) | 2001-10-12 | 2003-04-16 | Infineon Technologies AG | Verfahren zum Ausbilden einer vertikalen Feldeffekttransistoreinrichtung |
| DE10208249B4 (de) * | 2002-02-26 | 2006-09-14 | Infineon Technologies Ag | Halbleiterspeicher mit vertikalem Auswahltransistor |
| DE10212932B4 (de) * | 2002-03-22 | 2006-02-09 | Infineon Technologies Ag | Trenchzelle für ein DRAM-Zellenfeld |
| DE10260769A1 (de) * | 2002-12-23 | 2004-07-15 | Infineon Technologies Ag | DRAM-Speicher mit vertikal angeordneten Auswahltransistoren |
| DE10260770B4 (de) * | 2002-12-23 | 2005-10-27 | Infineon Technologies Ag | DRAM-Speicher mit vertikal angeordneten Auswahltransistoren und Verfahren zur Herstellung |
| KR100555514B1 (ko) * | 2003-08-22 | 2006-03-03 | 삼성전자주식회사 | 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법 |
| DE102004021051B3 (de) * | 2004-04-29 | 2005-11-10 | Infineon Technologies Ag | DRAM-Speicherzellenanordnung nebst Betriebsverfahren |
| TWI272648B (en) * | 2005-07-01 | 2007-02-01 | Ind Tech Res Inst | Conductor/dielectric layer/conductor structure preventing dielectric layer deflective crack |
| KR100818711B1 (ko) * | 2006-12-07 | 2008-04-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7977172B2 (en) * | 2008-12-08 | 2011-07-12 | Advanced Micro Devices, Inc. | Dynamic random access memory (DRAM) cells and methods for fabricating the same |
| JP2016225613A (ja) | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
| US11437384B1 (en) | 2021-04-12 | 2022-09-06 | Nanya Technology Corporation | Semiconductor memory device and method for manufacturing the same |
Family Cites Families (7)
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|---|---|---|---|---|
| JP2507502B2 (ja) * | 1987-12-28 | 1996-06-12 | 三菱電機株式会社 | 半導体装置 |
| JPH0831569B2 (ja) * | 1990-01-20 | 1996-03-27 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH04212450A (ja) * | 1990-04-11 | 1992-08-04 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0414868A (ja) * | 1990-05-09 | 1992-01-20 | Hitachi Ltd | 半導体記憶装置とその製造方法 |
| US5365097A (en) * | 1992-10-05 | 1994-11-15 | International Business Machines Corporation | Vertical epitaxial SOI transistor, memory cell and fabrication methods |
| JP3197134B2 (ja) * | 1994-01-18 | 2001-08-13 | 株式会社東芝 | 半導体装置 |
| KR0151197B1 (ko) * | 1994-11-21 | 1998-10-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
-
1999
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-
2000
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013031228A (ja) * | 2005-12-29 | 2013-02-07 | Analog Devices Inc | サポート部材を用いてマイクロフォンを形成するためのプロセス |
| JP2014510402A (ja) * | 2011-02-28 | 2014-04-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・ナノチューブｍｏｓｆｅｔ |
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