JP2002538551A

JP2002538551A - データのブロック転送方法及び装置

Info

Publication number: JP2002538551A
Application number: JP2000602941A
Authority: JP
Inventors: ダッガン，ロバート・ジェイ
Original assignee: デカ・プロダクツ・リミテッド・パートナーシップ
Priority date: 1999-03-04
Filing date: 2000-03-03
Publication date: 2002-11-12
Also published as: EP1159686A1; DE60005157D1; EP1159686B1; DE60005157T2; WO2000052588A1; AU771453B2; ID30228A; ATE249645T1; US20020144029A1; AU3720200A; WO2000052588A9; KR20010102481A; MXPA01008933A; CA2363737A1; TW487844B

Abstract

(57)【要約】データのブロック転送を実行するシステム及び方法が開示されている。ブロック転送は、ブロックの各部分が入力／出力装置の単一アドレスに転送されるように実行される。更に、開示されたシステム及び方法は、２以上の入力／出力装置に対して実質的に同時にブロック転送を実行し得る。本システム及び方法は、アドレス・バス上に置かれた幾つかのアドレスが入力／出力装置（単数及び複数）の単一アドレスのみに対応するように、アドレス・バスのラインから入力／出力装置（単数及び複数）のアドレス・ラインをオフセットすることにより復号回路なしにそのようなブロック転送を実行し得る。

Description

【発明の詳細な説明】

【０００１】［背景］１．発明の分野本発明は、一般的に装置間のデータ転送の分野に関する。詳細には、本発明は
、データの入力／出力装置へのブロック転送を可能にするシステムに関する。２．関連技術データを転送するとき、典型的なコンピュータ・ベースのシステムは、マイク
ロプロセッサと他の関連装置との間の通信を可能にするためアドレス・バス及び
データ・バスを利用する。アドレス・バスを用いて、特定のデータが転送される
べき関連装置（コンピュータ自身内又はその外のいずれにおいて）の特定の場所
をアドレス指定する。これは、それに対してマイクロプロセッサがアドレス・バ
ス上のデータを転送するのを望む外部装置に対して、事前定義されたアドレスを
置くことにより達成される。

【０００２】一旦データの所望の場所に対するアドレスがバス上に置かれてしまうと、各外
部装置は、マイクロプロセッサがデータをそれに対して転送することを望むか否
かを決定する。これは、多くの既知の従来技術方法により行うことができ、一般
的に、各装置にバス上のアドレスをそれ自身の事前割当てされたアドレス（単数
又は複数）と比較させることにより達成される。アドレスが一致した場合、外部
装置は、データ・バス上に与えられたデータを取り、そしてそれをそれ自身のメ
モリに格納する。代替として、そのような転送は、マイクロプロセッサが装置を
制御ラインを介して、マイクロプロセッサがデータをその装置に転送しようとし
ているという警報を出させることにより行われ得る。装置に警報を出した後に、
マイクロプロセッサは、（レジスタのアドレスのような）装置内のアドレスをア
ドレス・バス上に置く。データは、典型的にはデータワードとして送信され、そ
のサイズは、データ・バスの幅に応じて変わる。

【０００３】著しい量のデータを外部装置に転送するため、マイクロプロセッサは、外部装
置のアドレスをアドレス・バス上に繰り返し置き得る。外部装置は、データ・バ
ス上に与えられた各連続的データワードを取り続け、それをそのメモリに格納す
る。

【０００４】マイクロプロセッサは、それが外部装置に転送するのを望むデータを含む記憶
場所に対応するポインタを維持し得る。各データワードが外部装置に転送される
につれ、ポインタは、マイクロプロセッサが外部装置に転送するのを望むデータ
の次の場所に対応するよう更新される。しかしながら、（マイクロプロセッサは
次のデータワードがその外部装置に転送されるのを望むと仮定して、）各連続的
データワードが同じ外部装置に転送されるのを保証するため、アドレス・バス上
のアドレスは、マイクロプロセッサの中の次のデータワードに対するポインタが
更新されるとき一定に保持される。

【０００５】一部の現代のマイクロプロセッサはまた、大きなブロックのデータを１つの記
憶場所から別の記憶場所に「ブロック」転送を実行することにより転送するのを
可能にすることによりこの処理を能率的にする能力を含む。当該技術において周
知であるように、ブロック転送は、別個で追加のマイクロプロセッサ又は他のハ
ードウエア及び／又はソフトウエア構造（「ＤＭＡ制御器」）を用いた直接メモ
リ・アクセス（ＤＭＡ）転送により実行され得る。ＤＭＡ転送は、ワード毎のデ
ータ転送よりはるかに速くすることができる。速度の増大は、別個の構造を包含
することにより生じて、次に転送されるべきデータワードを含む記憶場所に対応
するポインタ、及びデータを受信するであろう対応アドレスを増分することを扱
う。

【０００６】ＤＭＡ転送は次のように行うことができる。ブロック及びブロックのサイズか
ら転送されるべき第１の記憶場所が、決定され、そしてＤＭＡ制御器に与えられ
る。宛先もまた決定される。ＤＭＡ制御器は、それに対してその記憶場所にある
データが転送されるべきアドレスに対応する宛先ポインタを維持する。次いで、
転送されるべきメモリのブロック内の各記憶場所は、連続的にデータ・バス上に
置かれる。各転送後に、ＤＭＡ制御器のメモリ・ポインタ及び宛先ポインタの両
方が増分される。当該技術において周知であるように、ポインタを「増分する」
方法は、リンクされたリストを介してステップ状に進む、又はより単純に、ポイ
ンタに記憶されている現在値に固定値をただ加える増分を変えそしてそれを含み
得る。

【０００７】ＤＭＡ転送は、データが現在格納されている場所と、それを転送する必要があ
る転送先の場所との両方がポインタを増分する同じ要領で変わる別個のアドレス
を有するとき、双方の記憶場所間でデータの迅速な転送を可能にする。１つの記
憶場所と別の記憶場所の両方が同じメモリ内又は同じタイプのメモリ内にある、
その１つの記憶場所からその別の記憶場所にデータのブロックを転送するとき、
このタイプのアドレス指定は非常に効果的に働く。

【０００８】しかしながら、データが順次的な又は増分的なアドレスに転送されず、むしろ
全てが同じアドレスに転送される状況が存在する。これは、例えば、データがあ
る一定の入力／出力装置に転送されるべきときに生じる。各入力／出力装置は、
独特の又はグループのアドレスを割り当てられ得る。グループのアドレスが特定
の入力／出力装置に割り当てられたとき、それは、通常は、特定の入力／出力装
置が情報をマイクロプロセッサへまたそれから受信及び送信の両方を行うことが
できることを意味する。１つのそのようなタイプの入力／出力装置は、汎用非同
期受信器／送信器（ＵＡＲＴ）である。

【０００９】ＵＡＲＴは、典型的には、状態及び入力／出力データを含む複数のレジスタを
含む。各レジスタは、マイクロプロセッサのメモリ空間の中へマップされている
独特のアドレスを有する。各々が独特のアドレスを有する入力及び出力レジスタ
は、これらのレジスタのための内部バッファを使用することにより迅速に連続し
て幾つかのデータワードを受信又は送信する能力を有する。内部バッファは、例
えば、先入れ先出し（ＦＩＦＯ）スタックであり得る。周知のように、そのよう
なスタックは、迅速に連続して幾つかのデータワードを受信及び格納することが
できる。

【００１０】ブロック転送を用いないシステムにおいては、入力及び出力レジスタのための
独特のアドレスが何ら真の困難を生成しない。前述のように、マイクロプロセッ
サは、データをデータ・バス上に順次置きながら、ＵＡＲＴ（例えば、入力レジ
スタ）の中の所望の場所のアドレスをアドレス・バス上に保持することのみを必
要とする。これは、マイクロプロセッサが２つの場所（即ち、メモリとＵＡＲＴ
）の間で転送を開始することにより達成される。宛先場所がＵＡＲＴの入力レジ
スタに対応する場合、マイクロプロセッサは、ＵＡＲＴにデータをその入力レジ
スタの中に読み込むのを命令する制御ラインを活動化させる。データを格納する
ための入力／出力装置内の特定のレジスタのアドレスは、ＵＡＲＴへアドレス・
バスを介して通される。

【００１１】しかしながら、ブロック転送を用いるシステムにおいては、宛先のアドレスが
増分される。これは、次いで、データ・ブロックの順次データを異なる場所で終
わらせる。

【００１２】［発明の概要］一実施形態において、本発明は、データの転送を実行する装置を指向している
。その装置は、複数のアドレス・ラインを有するアドレス・バスと、複数のデー
タ・ラインを有するデータ・バスと、前記アドレス・バス及びデータ・バスに接
続された少なくとも１つの入力／出力装置であって、複数のアドレスの各々が常
に前記入力／出力装置に対応するように前記アドレス・バスに前記接続された少
なくとも１つの入力／出力装置とを含む。

【００１３】別の実施形態において、本発明は、データのブロック転送を実行するシステム
を指向している。そのシステムは、アドレス・バス及びデータ・バスに接続され
た第１の入力／出力装置を含み、そこでアドレス・バスへの接続が固定量だけオ
フセットされる。

【００１４】別の実施形態において、本発明は、第１のデータ要素及び第２のデータ要素を
含む一連のデータ要素を電子的に転送する方法であって、前記データがデータ部
分及びアドレス部分を含むバス上に与えられ、前記一連のデータ要素が第１のデ
ータ受信装置に送られ、前記第１のデータ受信装置は、複数のアドレス・ライン
と、受信要素アドレスが前記アドレス・ラインに置かれたときアクセスされ得る
記憶要素とを含む、前記一連のデータ要素を電子的に転送する方法を指向してい
る。その方法は、（ａ）前記バスのアドレス部分に置かれた第１のアドレスを用
いて、前記第１のデータ受信装置の記憶要素に第１のデータ要素を転送するステ
ップと、（ｂ）前記バスのアドレス部分に置かれた第２のアドレスを用いて、前
記第１のデータ受信装置の記憶要素に第２のデータ要素を転送するステップと、
を含む。この方法において、ステップ（ａ）及び（ｂ）は、第１のアドレス及び
第２のアドレスを受信要素アドレスに電子的に復号することなく実行される。

【００１５】別の実施形態において、本発明は、アドレス部分及びデータ部分を有するバス
を介して、第１のブロックのデータ要素を第１の装置の記憶要素に、且つ第２の
ブロックのデータ要素を第２の装置の記憶要素に電子的に転送する方法を指向し
ている。その方法は、（ａ）第１のアドレスを前記バスのアドレス部分に置き且
つ保持するステップと、（ｂ）ステップ（ａ）の間に、第１のブロックの第１の
データ要素を前記第１の装置の記憶要素に転送するステップと、（ｃ）ステップ
（ｂ）と同時に、第２のブロックの第１のデータ要素を前記第２の装置の記憶要
素に転送するステップとを含む。

【００１６】別の実施形態において、本発明は、データの同時転送システムを指向する。そ
のシステムは、アドレス部分及びデータ部分を有するバスと、第１のデータ受信
装置とを含む。その第１のデータ受信装置は、前記バスのデータ部分からデータ
を受信するための複数のデータ入力と、前記バスのデータ部分から受信されたデ
ータを格納するための記憶要素と、前記バスのアドレス部分からアドレスを受信
するための複数のアドレス入力と、いずれのアドレス入力により受信されたアド
レスが第１のデータ受信装置に割り当てられたアドレスに対応するか否かを決定
する手段とを含む。システムはまた、第２のデータ受信装置を含む。その第２の
データ受信装置は、前記バスのデータ部分からデータを受信するための複数のデ
ータ入力と、前記バスのデータ部分から受信されたデータを格納するための記憶
要素と、前記バスのアドレス部分からアドレスを受信するための複数のアドレス
入力と、いずれのアドレス入力により受信されたアドレスが第２のデータ受信装
置に割り当てられたアドレスに対応するか否かを決定する手段とを含む。システ
ムは、前記バスのアドレス部分との接続が第１の固定オフセット量のオフセット
を含むように前記第１のデータ受信装置が前記バスのアドレス部分に接続されて
いるように構成されている。

【００１７】前述及び他の目的及び利点は、以下の詳細な説明及び添付図面からより明瞭に
理解されるであろう。以下の説明及びそれに関連した図面は、例示としてのみ与
えられ、少しも本発明の範囲を制限するものではない。

【００１８】［発明の詳細な説明］図１は、マイクロプロセッサ１００が外部入力／出力（Ｉ／Ｏ）装置１０２に
接続される通常の従来技術構成を示す。図示のように、マイクロプロセッサ１０
０及びＩ／Ｏ装置１０２は両方共、共通アドレス・バス１０４及び共通データ・
バス１０６に接続されている。マイクロプロセッサ１００及びＩ／Ｏ装置１０２
はまた、任意に、それらの間に接続される制御ライン１０８（破線で示す）を有
する。

【００１９】マイクロプロセッサ１００は、コンピュータのマイクロプロセッサのみでよく
、又は、特にそしてシステム・メモリ（図示せず）間のＤＭＡ転送を行うために
のみ用いられるＤＭＡ制御器の一部であるマイクロプロセッサでよい。メモリは
、マイクロプロセッサ１００内に、又はその外部にあってよい。しかしながら、
説明のため、マイクロプロセッサ１００がデータをデータ・バス１０６上でアク
セスしそしてその上に置くことができることを理解することだけが必要である。

【００２０】前述のように、マイクロプロセッサ１００は、現在データ・バス１０６上にあ
るデータが転送されるべき所に対応するアドレスをアドレス・バス１０４上に置
く。こうして、マイクロプロセッサ１００は、Ｉ／Ｏ装置１０２へ及びそれから
の全てのデータ移動を制御し得る。

【００２１】ここで図２を参照すると、マイクロプロセッサ１００とＩ／Ｏ装置１０２との
間の従来技術の接続構成のより詳細な表示が示されている。図２は、データのブ
ロックの転送に関連するような構成の欠点及び問題をより明瞭に説明するため用
いられるであろう。

【００２２】図示のように、図２は図１と実質的に同じである。しかしながら、アドレス・
バス１０４及びデータ・バス１０６がより詳細に示されている。特に、アドレス
・バス１０４は、幾つかの個別のアドレス・ラインＡ₀…Ａ₃₁から成る。データ
・バス１０６は、同様に、複数のデータ・ラインＤ₀…Ｄ₁₅から成り、各データ
・ラインは１データ・ビットを表す。アドレス・ライン及びデータ・ラインの数
は可変であることに注目されるべきである。この実施形態においては、アドレス
・バス１０４は３２ビット幅として示され、そしてデータ・バス１０６は１６ビ
ット幅である。典型的なシステムにおいては、アドレス・バス１０４及びデータ
・バス１０６の幅は、マイクロプロセッサ１００により用いられる、アドレス空
間のサイズ及びデータワードのサイズのそれぞれに対応する。従って、図２に示
されるマイクロプロセッサ１００は、３２ビット・アドレス空間及び１６ビット
・データワードを有する。

【００２３】アドレス・バス１０４及びデータ・バス１０６の両方からＩ／Ｏ装置１０２へ
の接続はまた、図１に示される接続から変えられてしまっている。図２に示され
るように、Ｉ／Ｏ装置１０２からアドレス・バス１０４及びデータ・バス１０６
への複数の直接接続が存在する。接続数は、Ｉ／Ｏ装置１０２が扱い得るデータ
ワードのサイズ、並びにＩ／Ｏ装置１０２の物理的アドレスの幅に依存する。図
示のように、Ｉ／Ｏ装置１０２は、３ビットによりアドレス指定され得て、そし
て８ビット・データワードを有する。Ｉ／Ｏ装置１０２のデータ接続は、データ
・バス１０６の下位の８ビット（Ｄ₀からＤ₇）に接続され、そしてアドレス接続
は、アドレス・バス１０４の下位の３ビット（Ａ₀からＡ₂）に接続される。

【００２４】この実施形態においては、Ｉ／Ｏ装置１０２は、少なくとも２つのレジスタ、
即ち、入力レジスタ２０２及び出力レジスタ２０４を有する。各レジスタは、典
型的にはそれ自身の個別アドレスを有する。以下の説明においては、入力レジス
タ２０２は０のアドレスを有し、そして出力レジスタ２０４は１のアドレスを有
すると仮定する。従って、マイクロプロセッサ１００は、その中に、入力レジス
タ２０２に対応するため１６進数ＦＦ００Ｈを、そして出力レジスタ２０４のた
めアドレスＦＦ０１Ｈをマップ済みにし得る。前述のように、多くのＩ／Ｏ装置
１０２において、入力レジスタ２０２及び出力レジスタ２０４は、それらと関連
したスタック又はバッファを有してよい。

【００２５】マイクロプロセッサ１００が、任意のメモリ・アドレス（例えば、１１１０Ｈ
）に含まれるデータをメモリ・アドレスＦＦ００Ｈ（即ち、Ｉ／Ｏ装置１０２の
入力レジスタ２０２）に転送するよう命令された場合、次のイベントが起こるで
あろう。最初に、マイクロプロセッサ１００は、メモリ・マップ（図示せず）を
用いて、アドレスＦＦ００ＨがＩ／Ｏ装置１０２の入力レジスタ２０２に対応す
ることを決定するであろう。次いで、マイクロプロセッサ１００は、メモリ・ア
ドレス１１１０Ｈの内容をデータ・バス１０６上に、及びアドレス０（即ち、入
力レジスタ２０２のメモリ・マップされたアドレス）をアドレス・バス１０４上
に置き、そして制御ライン１０８を活動化して、Ｉ／Ｏ装置１０２に、データが
それに向けてまさに転送されようとしていることを警告するであろう。次いで、
Ｉ／Ｏ装置１０２は、データ・バス１０６上のデータを、アドレス・バス１０４
上のアドレスによりアドレス指定されたレジスタ、この例では、入力レジスタ２
０２にコピーする。次いで、マイクロプロセッサがメモリ・アドレス１１０１Ｈ
の内容をメモリ・アドレスＦＦ００Ｈに転送するよう命令された場合、同じ処理
が繰り返される。このようにして、全てのデータが同じアドレスに転送される。
このタイプのメモリ転送は、データワードの同じ場所への直列転送と考えられ得
る。

【００２６】一般的にブロック転送機構はこの文脈において適用されることができない。Ｄ
ＭＡ転送がブロック転送毎に一度メモリ・マップを調べるのみである。一旦第１
の宛先アドレスがメモリ・マップから決定されると、それは、ブロックのデータ
ワードが転送される毎に増分される宛先ポインタに格納される。この増分された
ポインタ値は、連続的にアドレス・ライン上に置かれる。

【００２７】上記の例を取った場合、マイクロプロセッサ１００は、記憶場所１１１０Ｈで
始まるデータワードのブロックを記憶場所ＦＦ００Ｈへ転送するよう命令される
と仮定する。第１のデータワード（即ち、場所１１１０Ｈのデータ）がデータ・
バス１０６上に置かれる。第１の記憶場所（即ち、１１１０Ｈ）の場所がメモリ
・ポインタに格納される。次いで、マイクロプロセッサは、メモリ・マップを用
いて、記憶場所ＦＦ００Ｈを探索し、そして上記のように、それを、Ｉ／Ｏ装置
１０２の入力レジスタ２０２を示すアドレスＯに変換する。このアドレス（Ｏ）
は宛先ポインタに格納される。宛先ポインタに格納されたアドレス（Ｏ）は、ア
ドレス・バス１０４上に置かれ、そしてデータワードが前述したように格納され
る。しかしながら、第２のデータワード（即ち、場所１１１１Ｈにおけるデータ
）の転送中に、マイクロプロセッサ１００は、メモリ及び宛先ポインタの両方を
増分する。宛先ポインタはここで値１を含み、それは、所望の入力レジスタ２０
２の代わりに出力レジスタ２０４にデータを格納させる。従って、図２に示され
る構成は、データのブロック転送のために助けにならない。

【００２８】この問題を克服しようと試みた１つの従来技術が、プリーム（Ｐｒｉｅｍ）に
発行された米国特許Ｎｏ．５，６８７，３５７に開示されている。プリームは、
システムがブロック転送を実行しているとき連続的なアドレスを同じアドレスに
復号するためアドレス・デコーダの使用を教示する。しかしながら、デコーダの
追加は、アドレスを同じアドレスに変換するための追加のハードウエア又はソフ
トウエアの実現を必要とする。余分の構成要素の追加は、より多くの物理的空間
を要求し、余分の構成要素の追加はまた、そのような復号がＩ／Ｏ装置がデータ
を受信／送信し得る速度より遅い場合、メモリの転送速度を復号に必要な時間ま
で拘束することを要求する。本発明のある一定の実施形態は、この問題を緩和し
又は克服する。

【００２９】図３は、本発明の一実施形態を示す。この実施形態においては、データのＤＭ
Ａブロック転送を単一の宛先アドレスに対して実行するために何ら追加の復号回
路又はソフトウエアを必要しない。

【００３０】図３に示される実施形態は、マイクロプロセッサ１００、Ｉ／Ｏ装置１０２、
及びアドレス・バス１０４及びデータ・バス１０６を含む。Ｉ／Ｏ装置１０２は
、装置アドレス・ライン３０４ａ…３０４ｃによりアドレス・バス１０４に接続
され、そして装置データ・ライン３０６ａ…３０６ｈによりデータ・バス１０６
に接続される。この実施形態においては、マイクロプロセッサ１００は、３２ビ
ット・アドレス空間及び１６ビット・データワードを有する。アドレス空間及び
データワードのサイズは、本発明においてたいして重要でなく、変えてもよい。
前述のように、マイクロプロセッサ１００及びＩ／Ｏ装置１０２は、制御ライン
１０８に接続されている。当業者が容易に認めるように、Ｉ／Ｏ装置１０２がデ
ータをアドレスに転送しているか否かを決定するためアドレス・バス１０４をポ
ーリングする能力を有する場合のようなある環境においては、制御ライン１０８
を省略し得る。

【００３１】図示のように、Ｉ／Ｏ装置１０２は、アドレス・バス１０４に直接接続されて
いる。しかしながら、図２とは対照的に、装置アドレス・ライン３０４は、アド
レス・バス１０４の最下位ビットからオフセットされている。即ち、最下位アド
レス・ライン（図示のように、装置アドレス・ライン３０４ａ）は、アドレス・
バス１０４の最下位ビット（例えば、Ａ₀）に接続されていない。この実施形態
においては、装置アドレス・ライン３０４は、４ビットだけオフセットされてい
て、最下位装置アドレス・ライン３０４ａは、アドレス・バス１０４の第５最下
位ビットＡ₄に接続されている。これは、ソフトウエアのいずれの復号回路を含
む必要なしに、順次の宛先アドレスを全て同じ場所にアドレス指定するのを可能
にする。

【００３２】前述の例を取って、本発明に従ったブロック転送の動作が説明されるであろう
。前述の例においては、宛先ポインタに格納されているアドレスの増分的増大の
ため、第２の記憶場所（例えば、１１１１Ｈ）における情報は、Ｉ／Ｏ装置１０
２の間違ったレジスタに指向された。Ｉ／Ｏ装置１０２が図３に示されるように
アドレス・バス１０４に接続される場合、両方のアドレス（０及び１）は同じに
見えるであろう。即ち、Ｉ／Ｏ装置１０２が４つの最下位アドレス・ラインＡ₀
−Ａ₃に接続されないので、番号ＦＦ００ＨからＦＦ０ＦＨは全てアドレスＦＦ
００Ｈとして見える。

【００３３】前述の宛先ポインタに関して再び説明すると、増分アドレス０から７は、全て
Ｉ／Ｏ装置１０２に対して０として見えるであろう。前述のオフセットは４ビットである。これは、１６個の記憶場所が同じ場所に
折り畳まれるようにさせる。従って、前述の問題は、最下位アドレス・ライン３
０４ａは、最下位アドレス・バス・ラインＡ₀からオフセットされているように
してアドレス・ライン３０４をアドレス・バス１０４に接続するのを実行するこ
とにより克服される。

【００３４】今説明したように、オフセットは４ビットであったことにより８データワード
を同じアドレスにブロック転送するのが可能になった。他のオフセットも用い得
る。オフセット量に影響を及ぼす１つの要因は、所望のアドレスにおけるレジス
タと関連したバッファのサイズである。オフセット量は関連のバッファのサイズ
に等しいのが好ましい。例えば、バッファのサイズが４ワードである場合、オフ
セットは２ビットでよい。これは、例えば、アドレス１−３（０００１ｂ−００
１０ｂ）（これは４個の別個のアドレスを表す。）が全て同じ場所（即ち、この
ケースにおいては０である第３ビット値）にアドレス指定されるのを可能にする
。オフセット量が転送され得るブロックのサイズのバッファのサイズに等しいこ
とが必要でないにも拘わらず、これは、大部分の応用に対して最も効率的なセッ
トアップであり得る。

【００３５】前述のＩ／Ｏ装置１０２は、データの単一アドレスへのシリアル転送を実行す
ることができるいずれの適切な既知の又は後で開発される装置であり得る。例え
ば、Ｉ／Ｏ装置１０２は、ＵＡＲＴ、モデム、ディスク・ドライブ、論理制御器
、又はネットワーク・インターフェースであってよい。前述したように、レジス
タがＩ／Ｏ装置１０２においてアドレス指定されることと関連した、バッファ、
スタック、又は類似のデータ構造を用い得る（が、必要ではない）。

【００３６】本発明は、データが単一場所から他の２つの場所に実質的に同じ瞬間に転送さ
れるべきである状況に適合され得る。各場所は制御サブシステムであり得る。多
くの事例において、制御サブシステムからの出力のタイミングは臨界的になり、
そして各制御サブシステムが出力を実質的に同じ瞬間に生成する厳しい要件が生
じる場合がある。１つのアプローチは、共通クロックを両方のサブシステムに与
えて、それらの動作を同期させることである。しかしながら、単一のクロックを
与えることは単一の装置故障点を導入し、それは、システムの動作を混乱させ、
又はことによると破壊してしまうことになる。従って、共通ブロックの故障許容
システムへの導入は、許容できる解決策ではない。

【００３７】例えば、故障許容システムは、通常、独立の並列制御サブシステムを用いて、
１つの制御サブシステムにおける故障が全体のシステムを使用不能にしないこと
を保証する。各制御サブシステムの出力同士が比較されて、サブシステムの１つ
に故障が存在することを検出する。当該技術において周知のように、次いで、ど
のサブシステム出力がシステムのある部分を制御するのに用いられるかを選定す
るため裁決又は投票手順が実施される。例えば、２つのサブシステムは、両方と
も単一のアクチュエータ（例えば、モータ）を駆動することができる。

【００３８】本発明のある一定の実施形態は、マイクロプロセッサからの単一のメモリ転送
が２つ以上の制御サブシステムに同時に到達するのを可能にすることによりこれ
らの問題の一部又は全部を緩和することができる。ここで用いられる用語「制御
サブシステム」は、前述したいずれの一般的Ｉ／Ｏ装置と同等と見なし得る。従
って、説明の単純化及び継続性のため、以下に説明されるＩ／Ｏ装置１０２は、
制御サブシステムを含むが、これに限定されるものではない。Ｉ／Ｏ装置１０２
はＵＡＲＴであることが好ましい。

【００３９】更に、別の実施形態によれば、本発明は、データのブロックの複数のＩ／Ｏ装
置への同時転送を可能にし、そこにおいては、データの全てのブロックは、同じ
アドレスに転送される。

【００４０】ここで図４を参照すると、データを２つのＩ／Ｏ装置１０２及び１０２′に同
時に転送することができるシステムの代表的実施形態が開示されている。Ｉ／Ｏ
装置の数は、２に等しい必要はなく、ある応用においては所望の冗長量に応じて
それより大きい場合もある。

【００４１】この例においては、システムは、第１のＩ／Ｏ装置１０２、第２のＩ／Ｏ装置
１０２′及びマイクロプロセッサ１００を含む。マイクロプロセッサ１００は、
両方の第１及び第２のＩ／Ｏ装置１０２及び１０２′のそれぞれに制御ライン１
０８により直接接続されている。マイクロプロセッサ１００は、アドレス・バス
１０４の全てのラインに接続され、そしてアドレスをアドレス・バス１０４上に
置く。図示のように、Ｉ／Ｏ装置１０２及び１０２′の両方は、同じアドレス・
ライン（Ａ₄からＡ₆）に接続されている。両方のＩ／Ｏ装置１０２及び１０２′
がアドレス・バス１０４の同じラインに接続されているので、それら両方のＩ／
Ｏ装置１０２及び１０２′が同じアドレスを有すると仮定すると、両方の装置は
同時にアドレス指定され得る。

【００４２】マイクロプロセッサが情報を第１のＩ／Ｏ装置の入力レジスタ２０２に転送す
るのを望むと仮定する。この転送は、上記で詳述したように完成され得る。しか
しながら、故障許容システムにおいては、この情報がバックアップされることが
通常望まれる。即ち、データが２つの独立の場所（装置）に転送されることが必
要である。典型的には、これを行うため、マイクロプロセッサ１００は、最初に
データを第１の装置に転送し、次いで同じデータを異なる装置に転送するであろ
う。これは、マイクロプロセッサ１００のより多くのマイクロプロセッサ・サイ
クルを必要とし、それによりオーバヘッドを増大し、そしてマイクロプロセッサ
１００の速度を遅くする。更に、このタイプの順次転送は、データを両方の装置
に同時に与えない。

【００４３】しかしながら、本発明の一局面によれば、第１のＩ／Ｏ装置１０２及び第２の
Ｉ／Ｏ装置１０２′が同じアドレス・ライン（Ａ₄−Ａ₆）に接続されるので、そ
れらのＩ／Ｏ装置は同時にアドレス指定される。例えば、マイクロプロセッサが
Ｉ／Ｏ装置１０２及び１０２′にアドレス・バス１０４を介してマイクロプロセ
ッサがデータをそれら装置に転送するのを望んでいることを信号で知らせた後に
、マイクロプロセッサ１００は、アドレス０をアドレス・バス１０４上に置いて
、データ・バス１０６上のデータを両方の装置の入力レジスタに指向させるであ
ろう。即ち、勿論、両方のＩ／Ｏ装置１０２及び１０２′がそれらのそれぞれの
入力レジスタに割り当てられたアドレス０を有すると仮定する。このようにして
、データ・バス１０６上のデータは、両方のＩ／Ｏ装置１０２及び１０２′に同
時に転送される。

【００４４】図４に示されるように、両方の第１のＩ／Ｏ装置１０２及び第２のＩ／Ｏ装置
１０２′は、４ビットだけオフセットされてアドレス・バス１０６へのそれらの
それぞれの接続を有する。これは、上記で詳述したように、各装置へのデータの
効率的なブロック転送を可能にする。特に、両方の装置が同じ制御ライン１０８
により制御され、そして両方共同じアドレス・ライン（Ａ₄からＡ₆）に直接接続
されているので、データのブロック転送は、両方の第１のＩ／Ｏ装置１０２及び
第２のＩ／Ｏ装置１０２′に同時に行われ得る。

【００４５】図４において、両方のＩ／Ｏ装置１０２及び１０２′、並びにマイクロプロセ
ッサ１００は、データ・バス１０６に接続されている。Ｉ／Ｏ装置１０２及び１
０２′のデータ・バス１０６への２つの異なる例示的接続、ある一定の利点及び
各々の使用が、図５及び図６と関連して説明されるであろう。

【００４６】図５は、データ・バス１０６の同じ部分にそれぞれ接続された両方の第１及び
第２のＩ／Ｏ装置１０２及び１０２′を示す。詳細には、両方の装置は、データ
・バス１０６の下位データ・ライン（Ｄ₀からＤ₇）に接続されている。このよう
に構成されたとき、両方のＩ／Ｏ装置１０２及び１０２′は同じデータを受け取
るであろう。図示のように、データ・バス１０６のデータ・ラインの一部分のみ
が、Ｉ／Ｏ装置１０２及び１０２′に接続されている。しかしながら、当業者が
容易に認めるように、Ｉ／Ｏ装置１０２及び１０２′は、全てのデータ・ライン
又はそれらのいずれかの部分に応用に応じて接続され得る。

【００４７】図５に示されるような接続が起こり得る状況の例は、全ての記憶されたデータ
の２つのコピーを要求するシステムの場合である。Ｉ／Ｏ装置１０２及び１０２
′が同じデータ・ラインに接続されることにより、そして、両方の装置が共通の
制御ライン１０８により制御されるので、データ・バス１０６上に与えられたデ
ータは、２つの場所（Ｉ／Ｏ装置１０２及び１０２′）に同時に格納される。こ
の同時格納は、両方とも等しくアクセス可能であるデータの２つのコピーの生成
を可能にする。これは、元のものをバックアップ・ファイルにコピーする時間を
かける必要なしに、データのバックアップ・コピーの生成を可能にすることが有
利である。

【００４８】同じデータの同時転送の別の応用は、前述の故障許容システムである。データ
を２つの場所に転送することにより、１つの制御サブシステムの故障は、そのサ
ブシステムにより制御されている装置の動作に深刻な影響を及ぼさないであろう
。

【００４９】図６は、データ・バス１０６と第１及び第２のＩ／Ｏ装置１０２及び１０２′
のそれぞれとの間の代替接続スキームを示す。図示のように、第１のＩ／Ｏ装置
１０２は下位データ・ライン（Ｄ₀からＤ₇）に接続され、そして第２のＩ／Ｏ装
置１０２′は上位データ・ライン（Ｄ₈からＤ₁₅）に接続されている。これは、
２つの異なるデータワードが単一の転送コマンドを用いて２つの異なる場所に同
時に転送されるのを可能にする。従って、異なるデータは、単一アドレスにより
全てアドレス指定可能であるデータ・バスに接続された各Ｉ／Ｏ装置にとって同
時に使用可能である。

【００５０】図６に示される構成は、例えば、２つの反対向きのアクチュエータ（即ち、モ
ータ）の同時制御を可能にする。Ｉ／Ｏ装置１０２及び１０２′の各々が異なる
アクチュエータ（図示せず）に接続されている場合、両方のアクチュエータは、
マイクロプロセッサ１００がデータのただ１個または１ブロックを転送すること
により制御され得る。

【００５１】例えば、車輪を直立位置に維持するためモータを用いるシステムにおいては、
モータが、車輪を垂直に保つため車輪の各側部上に用いられ得る。車輪が１つの
側に傾き始めるにつれ、他方の側のモータが作動して車輪を垂直に戻すようにす
る。１つのモータのみが（Ｉ／Ｏ装置を介して）一時に、それがどう動作すべき
かについての情報を受け取る場合、車輪は過剰制御され得る。これは、他方のモ
ータが動作し始めるまで一方のモータは動作する。このようにして、車輪は、各
モータの個々の順次動作により与えられる前後の移動に起因して「ふらつく」で
あろう。しかしながら、両方のモータが同じ時間に情報を受け取ることができる
場合、これを緩和することができる。例えば、車輪が１つのモータにより垂直に
向けて動かされるにつれ、反対のモータは、同時に、車輪が決して垂直を通過し
ないようにゆっくり動作される。

【００５２】代替として、両方の第１及び第２のＩ／Ｏ装置１０２及び１０２′は、それぞ
れ、同じ情報を受け取り、更に、図６に示される要領でデータ・バスに接続され
る。このケースにおいては、マイクロプロセッサ１００（図示せず）は、単に、
それがデータを上位データ・ラインＤ₈からＤ₁₅上に置くとき、同一のデータを
下位データ・ラインＤ₀からＤ₇上に置くであろう。

【００５３】図７は、本発明の代表的実施形態を用いたデータ転送方法の一実施形態を詳述
するフローチャートである。ステップ７０２において、アドレスが、アドレス・
バス上に置かれる。バス上に置かれたアドレスは、データをバスから読み取るに
十分長い時間期間にわたりバス上に保持される。ステップ７０４において、転送
されるべきデータ・ブロック内のデータの一部分（即ち、データワード）が、デ
ータ・バス上に置かれる。ステップ７０４は、アドレスがバス上に保持されてい
る同じ時間期間中に生じ得る。

【００５４】一実施形態において、２つ以上のブロックが、並列に転送され得る。この実施
形態においては、データ・ブロックの各々の第１の部分は、同時にデータ・バス
の部分、例えば、バスの上側及び下側半分に置かれ得る。前述したように、ＤＭ
Ａ制御器は、アドレス及びデータをバス上に置くため用いられ得る。

【００５５】一旦データがデータ・バス上に置かれると、ステップ７０６で、データは、デ
ータを受け取るための記憶要素を有する装置（即ち、データ記憶装置）に転送さ
れる。データは、前述のように、１つの装置又は複数の装置により受信され得る
。いずれのケースにおいても、全体のブロックがブロック７０８において判断さ
れるように転送されてしまうまで本方法は継続する。図７のフローチャートを引
き続いて通過する毎に、アドレス・バス上に置かれ且つ保持されているアドレス
は、増分される。しかしながら、前述の実施形態を用いて、ブロック内のデータ
ワードの各転送は、アドレスの増分にも拘わらず、同じ記憶装置に順次格納され
る。

【００５６】こうして、本発明の種々の例示的実施形態、その利点の幾らか及び任意的特徴
が説明されたが、そのような実施形態は例示としてのみ提供され、制限として提
供されたものではないことが明らかであろう。当業者は、これらの実施形態につ
いて変更及び改良、並びに追加の実施形態を、本発明の趣旨及び範囲から離れる
ことなく容易に案出できる。例えば、Ｉ／Ｏ装置と種々のバスとの間の接続は、
そのような接続を実行するため要求される回路又は装置を超えて回路又は装置を
介在させることなしに直接接続として示されているが、これらの接続は、任意の
バスと任意のＩ／Ｏ装置との間に配置された追加の回路又は装置を有し得る。更
に、アドレス・バス及びデータ・バスの幅は、マイクロプロセッサのアドレス空
間がそうであるように完全に可変である。更に、各Ｉ／Ｏ装置が扱い得るデータ
ワードのサイズもまた可変である。更に、制御ラインは、たとえ２つの装置が同
じアドレスを有しても、情報がそれらのうちの１つにのみ転送されるように構成
され得る。従って、本発明は、特許請求の範囲において定義されるように及びそ
の均等物のみに制限される。

【図面の簡単な説明】

【図１】図１は、マイクロプロセッサと外部入力／出力装置との間における典型的な従
来技術の接続のブロック図である。

【図２】図２は、入力／出力装置のアドレス・バスへの従来技術の接続を示す。

【図３】図３は、本発明の一局面の代表的実施形態である。

【図４】図４は、本発明に従って複数の入力／出力装置をアドレス・バスに接続する仕
方の代表的実施形態を示す。

【図５】図５は、本発明に従って複数の入力／出力装置をデータ・バスに接続する仕方
の一実施形態を示す。

【図６】図６は、本発明に従って複数の入力／出力装置をデータ・バスに接続する仕方
の代替実施形態を示す。

【図７】図７は、本発明に従ってデータのブロックを転送する１つの例示的方法を示す
フローチャートである。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年４月１１日（２００１．４．１１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ

Claims

【特許請求の範囲】

【請求項１】複数のアドレス・ラインを有するアドレス・バスと、複数のデータ・ラインを有するデータ・バスと、前記アドレス・バス及びデータ・バスに接続された少なくとも１つの入力／出
力装置であって、複数のアドレスの各々が常に前記入力／出力装置における単一
アドレスに対応するように前記アドレス・バスに接続されている、少なくとも１
つの入力／出力装置とを備えるデータのブ転送を実行する装置。
【請求項２】前記少なくとも１つの入力／出力装置が、汎用非同期受信器
／送信器である請求項１記載の装置。
【請求項３】前記の少なくとも１つの入力／出力が、前記入力／出力装置
のアドレス復号器に接続されていない請求項１記載の装置。
【請求項４】前記入力／出力装置の前記アドレス・バスへの接続がオフセ
ットされる請求項１記載の装置。
【請求項５】オフセット量が、データ転送を扱うため前記入力／出力装置
に配置されたデータ構造体のサイズに等しい請求項４記載の装置。
【請求項６】前記アドレス・バス及びデータ・バスに接続されたＤＭＡ制
御器を更に備える請求項１記載の装置。
【請求項７】アドレス・バスと、データ・バスと、前記アドレス・バス及びデータ・バスに接続された第１の入力／出力装置であ
って、アドレス・バスへの前記の接続が固定量だけオフセットされる、前記第１
の入力／出力装置とを備える、データのブロック転送を実行するシステム。
【請求項８】第２の入力／出力装置を更に備え、前記第２の入力／出力装置が、前記アドレス・バスされ、且つ前記第１の入力
／出力装置と同じオフセットを有する請求項７記載のシステム。
【請求項９】前記第１及び第２の入力／出力装置が、同じデータ・バス・
ラインに接続されている請求項８記載のシステム。
【請求項１０】前記第１の入力／出力装置が、前記データ・バスの下位の
データ・バス・ラインに接続されており、前記第２の入力／出力装置が、前記データ・バスの上位のデータ・バス・ライ
ンに接続されている請求項８記載のシステム。
【請求項１１】前記下位のデータ・バス・ラインと前記上位のデータ・バ
ス・ラインとが同じデータ・バス・ラインでない請求項１０記載のシステム。
【請求項１２】第１のデータ要素及び第２のデータ要素を含む一連のデー
タ要素を電子的に転送する方法であって、前記データがデータ部分及びアドレス
部分を含むバス上に与えられ、前記一連のデータ要素が第１のデータ受信装置に
送られ、前記第１のデータ受信装置は、複数のアドレス・ラインと、受信要素ア
ドレスが前記アドレス・ラインに置かれたときアクセスされ得る記憶要素とを含
む、前記一連のデータ要素を電子的に転送する方法において、（ａ）前記バスのアドレス部分に置かれた第１のアドレスを用いて、前記第
１のデータ受信装置の記憶要素に第１のデータ要素を転送するステップと、（ｂ）前記バスのアドレス部分に置かれた第２のアドレスを用いて、前記第
１のデータ受信装置の記憶要素に第２のデータ要素を転送するステップと、を備
え、前記ステップ（ａ）及び（ｂ）は、第１のアドレス及び第２のアドレスを受信
要素アドレスに電子的に復号することなく実行される、一連のデータ要素を電子的に転送する方法。
【請求項１３】前記第１のデータ要素がデータワードである請求項１２記
載の方法。
【請求項１４】前記第１のデータ受信装置の記憶要素がレジスタであり、
前記第１のデータ受信装置が汎用非同期受信器／送信器である請求項１２記載の
方法。
【請求項１５】前記第１のデータ要素は、前記第１のデータ受信装置及び
第２のデータ受信装置に実質的に同時に転送される請求項１２記載の方法。
【請求項１６】前記第１のデータ要素は、第３のデータ要素が第２のデー
タ受信装置に転送される実質的に同じ時間に第１のデータ受信装置に転送される
請求項１２記載の方法。
【請求項１７】前記第１のデータ受信装置が汎用非同期受信器／送信器で
ある請求項１６記載の方法。
【請求項１８】ステップ（ａ）及び（ｂ）がＤＭＡ制御器により実行され
る請求項１２記載の方法。
【請求項１９】アドレス部分及びデータ部分を有するバスを介して、第１
のブロックのデータ要素を第１の装置の記憶要素に、且つ第２のブロックのデー
タ要素を第２の装置の記憶要素に電子的に転送する方法において、（ａ）第１のアドレスを前記バスのアドレス部分に置き且つ保持するステッ
プと、（ｂ）ステップ（ａ）の間に、第１のブロックの第１のデータ要素を前記第
１の装置の記憶要素に転送するステップと、（ｃ）ステップ（ｂ）と同時に、第２のブロックの第１のデータ要素を前記
第２の装置の記憶要素に転送するステップとを備える方法。
【請求項２０】（ｄ）第２のアドレスを前記バスのアドレス部分に置き
且つ保持するステップと、（ｅ）ステップ（ｄ）の間に、第１のブロックの第２のデータ要素を前記第
１の装置の記憶要素に転送するステップと、（ｆ）ステップ（ｅ）と同時に、第２のブロックの第２のデータ要素を前記
第２の装置の記憶要素に転送するステップとを更に備える請求項１９記載の方法。
【請求項２１】第１のブロックの第１のデータ要素がデータワードであり
、第２のブロックの第１のデータ要素がデータワードである請求項１９記載の方
法。
【請求項２２】前記第１の装置の記憶要素がレジスタであり、前記第１の
装置が汎用非同期受信器／送信器である請求項１９記載の方法。
【請求項２３】前記第２の装置の記憶要素がレジスタであり、前記第２の
装置が汎用非同期受信器／送信器である請求項１９記載の方法。
【請求項２４】第１のブロックの第１のデータ要素が第２のデータ・ブロ
ックの第１の要素と同一である請求項１９記載の方法。
【請求項２５】第１のブロックの第１のデータ要素が第２のデータ・ブロ
ックの第１の要素と異なる請求項１９記載の方法。
【請求項２６】ステップ（ａ）、（ｂ）及び（ｃ）がＤＭＡ制御器により
実行される請求項１９記載の方法。
【請求項２７】ステップ（ｄ）、（ｅ）及び（ｆ）がＤＭＡ制御器により
実行される請求項２０記載の方法。
【請求項２８】アドレス部分及びデータ部分を有するバスと、第１のデータ受信装置であって、前記バスのデータ部分からデータを受信するための複数のデータ入力、前記バスのデータ部分から受信されたデータを格納するための記憶要素、前記バスのアドレス部分からアドレスを受信するための複数のアドレス入力、
及びいずれのアドレス入力により受信されたアドレスが第１のデータ受信装置に割
り当てられたアドレスに対応するか否かを決定する手段を有する前記第１のデー
タ受信装置と、第２のデータ受信装置であって、前記バスのデータ部分からデータを受信するための複数のデータ入力、前記バスのデータ部分から受信されたデータを格納するための記憶要素、前記バスのアドレス部分からアドレスを受信するための複数のアドレス入力、
及びいずれのアドレス入力により受信されたアドレスが第２のデータ受信装置に割
り当てられたアドレスに対応するか否かを決定する手段を有する前記第２のデー
タ受信装置と、を備え、前記第１のデータ受信装置は、前記バスのアドレス部分との接続が第１の固定
オフセット量だけのオフセットを含むように前記バスのアドレス部分に接続され
ている、データの同時転送システム。
【請求項２９】前記第２のデータ受信装置は、前記バスのアドレス部分と
の接続が第２の固定オフセット量だけのオフセットを含むように前記バスのアド
レス部分に接続されている請求項２８記載のシステム。
【請求項３０】第１の固定オフセット量が第２の固定オフセット量に等し
い請求項２９記載のシステム。
【請求項３１】両方の前記第１のデータ受信装置及び第２のデータ受信装
置により受信されたデータが、複数のアクチュエータを駆動するため用いられる
請求項２８記載のシステム。
【請求項３２】前記第１のデータ受信装置により受信されたデータが、第
２のデータ受信装置により受信されたデータと同じである請求項３１記載のシス
テム。
【請求項３３】前記第１のデータ受信装置により受信されたデータが、第
２のデータ受信装置により受信されたデータと異なる請求項３１記載のシステム
。