JPH04148450A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要］ インターリーブ動作する共通バスを有する情報処理装置
に関し、 共通バスに接続されるアクセスユニットに設けられた複
数のアクセス部のデータパリティ検出部を共通化してハ
ードウェアの削減を図り、ＬＳＩ化に好適な情報処理袋
！を捉供することを目的とし、 共通バスを介してインターリーブアクセスを行う複数の
アクセスユニットが設けられた情報処理装置において、
各アクセスユニットは、前記共通バスに対してインター
リーブアクセスを行う複数のアクセス手段と、該複数の
アクセス手段がインターリーブアクセスを行う際のデー
タの誤りを検出する検出手段とにより構成する。

Ｃ産業上の利用分野］ この発明は、インターリーブ動作する共通バスを有する
情報処理装置に関し、特にリート又はライトデータのパ
リティチエ・ツクを共通のハードウェアで行うようにし
た情報処理装置に関する。

近年、コンビュータンステムの高機能・高性能化を図る
ために、処理装置の多重化が実現されている。

このような多重化の１方法として、メモリを複数のハン
クムこ分け、これら各バンクを複数の処理装置により並
行してアクセスするインターリーフ方式がある。

このような高機能　高性能化のアプローチは、システム
のハードウェアの増大をきたし、システム規模が大きく
なることは否めない。

一方、上記高機能・高性能化の要請と同時に、システム
の小型・低廉化も要請されている。特に、論理回路をＬ
ＳＩ（大規模集積回路）化してシステムの小型・低廉化
を図る上においては、冗長なハードウェアを削減した効
率の良いハードウェア設計を行う必要がある。

〔従来の技術〕

先ず、従来の共通バス（インターリーブバス）の概要に
ついて説明する。

この共通バスを用いた情報処理装置の制御を簡潔に説明
すれば、共通バスには複数のアクセスユニットが接続さ
れ、該共通バスを使用したいアクセスユニットはアクセ
ス要求のリフエストラ送出する。そして、１亥アクセス
ユニットはプライオリティ判定をｊテい、自分より高い
プライオリティのリクエストが出ていなければ、次スロ
、トがら共通バスに対するアクセスを開始するというも
のである。

第８図はこのような共通バスを用いた従来の情報処理装
置の構成を示ブロック図である。

圀において、１は共通バスであり、メモリ１゜と、この
メモリ１（ＨこアクセスするアクセスユニットＡ、Ｂ、
・・・との間の情報の送受を行うものである。

メモリ１０は、４つのバンク（ハ／り０〜バンク３）で
構成されており、各バンク０〜３はそれぞれ並行して独
立にアクセスできるように構成されているものとする。

アクセスユニットＡ、ＴＩ、・・・は、それぞれ同一の
構成であり、複数のアクセス部Ｉ１．　　　・・・　１
１、、と、アクセス監視部１２およびインターリフバス
ドライバ／レノーハ部１３により構成されている。

各アクセスユニットＡ、Ｂ、・・・と共通バスｌとの間
のインタフェース信号としては、アクセススタート、ア
ドレス、アクセスモード、データ等の各信号が定義され
ている。

各アクセス部１１１．・・・、１１．は、アクセスステ
ージ部２１、データパリティ検出部２２、ステータス部
２３、アクセスモード部２４、その他の回路２５で構成
されている。

アクセスステージ部２１は、第４図（ｂ）、第５図（ｂ
）に示すようなアクセスステージ信号を生成するもので
あり、該アクセスステージ信号は共通バス１を制御する
タイミング信号の１つとして使用されるようになってい
る。

データパリティ検出部２２は、１．２、又は４ハイドデ
ータに対し１ハイド毎にパリティチェックをｉテうもの
である。このデータパリティ検出部２２の詳細についで
は後述する。

ステータス部２３は、アクセス部１１．．・・・１１、
の各種状態を保持するものであり、例えばデータパリテ
ィエラーが発注した旨を保持するステータスレジスタ及
びその制御回路等で構成される。

アクセスモード部２４は、アクセスの種類（リド又はラ
イト）及びアクセス単位（１，２、又は４ハイド）を指
示するものである。

アクセス監視部１２は、共通バス１からインターリーブ
バスドライバ／レシーバ部１３を介して供給されるアク
セススタート信号及びアクセスモーＦを入力することに
より、共通バスｌのアクセス状態を常に監視してアクセ
スモードを解析し、リード又はライトモートやデータの
送出タイミング待ち（データ待ち０、データ待ちｌ又は
データ待ち２）の信号を生成するものである。このアク
セス監視部１２から供給されるデータ待ち０／１／２の
信号は各アクセス部１１２．・・・、１１１に供給され
る・ようになっている。

第９図は、上記データパリティ検出部２２の詳細な構成
と、その他の部分との関係を示したブロック図である。

図において、３０はリード又はライトデータの形式を示
しており、８ビツト（１ハイド）毎に１ビツトのパリテ
ィビットＰが付加され、全部で３６ビノトのデータで構
成されている。このデータは、所定のクロックに同期し
てレジスタ３１にセットされる。このレジスタ３１の内
容は、「ｌハイド＋１パリテイビツトＰ」毎にパリティ
チエッカ−ＰＣ１〜４に供給される。

３２はｒ１ハイド＋１パリティビットＰ、毎にパリティ
チェックを行う４つのパリティチエッカ−ＰＣＩ−ＰＣ
４で構成されている。各パリティチエッカ−ＰＣＩ〜Ｐ
Ｃ４は、例えばＥＮＯＲゲートで構成される。各パリテ
ィチエッカ−ＰＣＩ〜ＰＣ４は、それぞれデータエラー
信号ＥＲ１〜４を出力する。

２４はアクセスモート部であり、４ハイドモートを示す
信号３１及び２ハイドモートを示す信号Ｓ２が出力され
るようになっている。信号Ｓ１はデータパリティ検出部
２２のＡＮＤゲート３４に供給され、パリティチェンカ
ーＰＣＩ及びＰＣ２の出力をＯＲゲート３３で論理和が
とった信号と論理積がとられるようになっている。

また、信号Ｓｌ及び信号Ｓ２をＯＲゲート３７で論理和
をとった信号Ｓ３はＡＮＤゲート３５に供給され、パリ
ティチェンカーＰＣ３の出力と論理積がとられるように
なっている。

また、ＡＮＤゲート３４の出力、ＡＮＤゲート３５の出
力及びパリティエラー信号ＰＣ４の各出力はＯＲゲート
３６で論理和がとられ、パリティエラー信号ＰＥＲとし
てステータス部２３に供給されるようになっている。

以上の構成により、１ハイドアクセスの場合はパリティ
チエッカ−ＰＣ４の出力のみカベ　２ハイドアクセスの
場合はパリティチエッカ−ＰＣ３及びＰＣ４の出力が、
４ハイドアクセスの場合はパリティチエ、カーＰＣＩ〜
ＰＣ４の全出力がパリティエラー信号ＰＥＲに寄与し、
アクセスハイド幅に応したパリティエラー信号ＰＥＲが
生成されるようになっている。

２１はアクセスステージ部であり、上記データパリティ
検出部２２で検出したパリティエラー信号ＰＥＲのチエ
ツクタイミングを生成している。

即ち、アクセスモード部２４からのリード又はライトモ
ード信号、アクセス監視部１２からのデータ待ち０／ｌ
／２を指定する信号、さらにインクリーフバスドライバ
／レシーバ部１３からのアクセススタート信号を入力し
、リードアクセスの場合はステージ５である旨を示す信
号５ＴＧ５を、ライトアクセス時はライトステージ２で
ある旨を示す信号ＷＳＴＧ２を、それぞれオンにする。

これら、信号ＷＳ１Ｃ；２，５ＴＧ５はＯＲゲート３８
で論理和がとられ、チエツクイネーブル信号ＣＥＮとし
てステータス部２３のＡＮＤゲート４１に供給されるよ
うになっている。

したがって、リードアクセスの場合は、第４図に示すよ
うに、ステージ４でバリッドになるり−ドテータがその
ステージ４の終りでレジスタ３１にセットされ、ステー
ジ５でパリティエラー信号ＰＥＲが生成されるとともに
、該ステージ５でチエツクイネーブル信号ＣＥＮがオン
になる。これにより、パリティエラー信号ＰＥＲがオン
であればＡＮＤゲート４１の出力がオンとなってフリッ
プフロップ４２がセットされ、パリティエラー信号ＰＥ
ＲがオフであればＡＮＤゲート４１の出力がオフとなっ
てフリップフロップ４２がクリアされる。つまり、ステ
ータス部２３にパリティエラーの有無が記憶されること
になる。

一方、ライトアクセスの場合は、第５図に示すように、
データ待ちの状態によって共通ノースＩにデータを流す
タイミングが異なる。

即ち、図示する例においては、データ待ち０の場合は、
ステージ２の部分からそれぞれライトステージ１、ライ
トステージ２が生成される。そして、ライトステージｌ
で共通ノースｌにデータが出力され、そのステージ１の
終りでレノスタ３１にセットされ、次のライトステージ
２でノマリテイエラー信号ＰＥＲが生成されるとともに
、チエンクイ不−ブル信号ＣＥＮがオンになる。これに
より、上記と同様に、パリティエラーの有無がフリップ
フロップ４２に記憶されることになる。

同様に、データ待ち１の場合は、ステージ３の部分から
それぞれライトステージ１、ライトステージ２が生成さ
れる。そして、上記と同様の動作によりライトステージ
２でパリティエラーの有無がフリップフロップ４２に記
憶されることになる。

同様に、データ待ち２の場合は、ステージ４の部分から
それぞれライトステージ１、ライトステージ２が生成さ
れる。そして、上記と同様の動作によりライトステージ
２でパリティエラーの有無がフリアブフロップ４２に記
憶されることになる。

従来の共通バスを用いてインターリーブアクセスを行う
情報記憶装置は、上述したように、各アクセス部１１３
．・・・、１１１１がそれぞれデータパリティ検出部２
１を有しており、各アクセス部１１１、・・・、１１、
内でパリティチェックを行っている。

しかしながら、成る時点（ステージ）を捉えた場合、何
れか１つのアクセス部しか共通バス１を使用しておらず
、したがって、何れか１つのアクセス部のデータパリテ
ィ検出部しか動作していない。つまり、他のアクセス部
のデータパリティ検出部は動作していない状態にある。

〔発明が解決しようとする課題〕

本発明は、上記事情に鑑みてなされたもので、共通バス
に接続されるアクセスユニットに設けられた複数のアク
セス部のデータパリティ検出部を共通化してハードウェ
アの削減を図り、ＬＳＩ化に好適な情報処理装置を提供
することを目的とする。

〔課題を解決するための手段〕

この発明の情報処理装置は、第１図に原理的に示すよう
に、共通バス１を介してインターリーフアクセスを行う
複数のアクセスユニットＡ、Ｂ・・・が設けられた情報
処理装置において、各アクセスユニットＡ、Ｂ、・・・
は、前記共通バスに対してインターリーブアクセスを行
う複数のアクセス手段２１．・・・、２７と、該複数の
アクセス手段２・・・　２．がインターリーブアクセス
を行う際のデータの誤りを検出する検出手段３とにより
構成される。

〔作用］ 本発明は、共通バスｌを用いてインターリーブアクセス
を行う情報処理装置においては、成る時点（ステージ）
を捉えた場合、何れか１つのアクセス手段しか共通バス
１を使用していないという特性を利用し、各アクセス手
段２１．・・・、２ｏは個々にデータパリティ検出部を
有せず、１つの検出手段３で全てのアクセス手段２１．
・・・、２１のパリティチェックを行うようにしたもの
である。

これにより、共通バスに接続されるアクセスユニ、トの
各アクセス手段が有していたデータパリティ検出部が不
要となってハードウェアの大幅削減が実現され、ＬＳＩ
化に好適な情報処理装置を提供できるものとなっている
。

〔実施例〕

以下、図面を参照しながら、この発明の実施例を詳細に
説明する。

第２図はこの発明の一実施例の構成を示すブロック図で
ある。なお、すでに説明したものと同一又は相当部分に
は同一符号を付して説明する。

図において、アクセスユニットＡ、Ｂ、・・は、それぞ
れ路間−の構成であり、複数のアクセス部２８．・・・
、２．、と、インターリーフバスドライバ／レシーバ部
１３、データパリティ検出部４、アクセス監視部５及び
パリティチェックステージ部６により構成されている。

各アクセスユニットＡ、Ｂ、　・・・と共通バスｌとの
間はインターリーブバスドライバ／レシーバ部ｌ−３で
接続されるようになっており、このインターリーブバス
トライバ／レシーバ部１３のインタフェース信号として
は、従来と同様に、アクセススタート、アドレス、アク
セスモード、データ等の各信号が定義されている。

各アクセス部２１．・・、２ｆｉは、アクセスステージ
部２１、ステータス部２３、アクセスモード部２４、そ
の他の回路２５で構成されており、従来と異なる点はデ
ータパリティ検出部２２が含まれていない点である。各
部分の構成は従来例で説明したものと略同様である。

データパリティ検出部４は、１．２、又は４バイトデー
タに対し１ハイド毎にパリティチェックを行うものであ
り、従来のデータパリティ検出部２２（第８図参照）に
相当する。このデータパリティ検出部４は、１つのアク
セスユニ７）に１つだけ設けられている。

パリティチエ、クステージ部６は、所定のタイミングで
パリティチェックのデータ幅を決定する信号を生成する
ものである。このパリティチェックステージ部６の詳細
については後述する。このパリティチエ、クステージ部
６も１つのアクセスユニットに１つだけ設けられている
。

アクセス監視部５は、従来と同様に、共通ノ・、ス１か
らインターリーブバスドライノ′Ｘ／レソーノ＼部１３
を介して供給されるアクセススタート信号及びアクセス
モードを入力することにより、共通ノ＼スｌのアクセス
を常に監視してアクセスモードを解析し、リード又はラ
イトモードやデータの送出タイミング待ち（データ待ち
０、データ待ち１又はデータ待ち２）の信号を生成する
他、２ノくイトアクセス、４ハイドアクセスの信号を生
成するものである。このアクセス監視部５で生成する各
種信号は各アクセス部２１．・・・、２．、及びパリテ
ィチェックステージ部６に供給されるようになっている
。

第３図は、上記データパリティ検出部４及びパリティチ
ェックステージ部６の詳細な構成と、その他の部分との
関係を示したブロック図である。

図において、３０はリード又はライトされるデータの形
式を示しており、従来例（第９図）で説明したものと同
一である。

４はデータパリティ検出部であり、その構成は従来例（
第９図）で示したデータパリティ部２２と同しであるの
で説明は省略する。但し、第９図におけるデータパリテ
ィ部２２は各アクセス部１１１、・・・、１１ゎ毎に設
けられているのに対し、本実施例では１つのアクセスユ
ニットにつき１つのデータパリティ検出部４が設けられ
ている点で従来のものとと異なっている。

アクセス部２１　（、・・・、２１．）は、既に説明し
たようにアクセスステージ部２１、ステータス部２３及
びアクセスモード部２４から構成され、各部の構成も第
９図に示したものと略同様である。

但し、第９図においてアクセスモード部２４から出力さ
れ、データパリティ検出部２２に供給される４ハイドモ
一ド信号Ｓｌ、２ハイドモ一ド信号Ｓ２は使用されず、
これらに相当する信号はアクセス監視部５から出力され
、パリティチェックステージ部６を介してデータパリテ
ィ検出部４に供給さすＬるようになっている。

５１ヨアクセス監視部であり、上述したように、リート
／ライトを示す信号、２ハイド／４ハイドを示す信号及
びデータ待ち０／１／２を示す信号をパリティチエ、ク
ステージ部６に供給するとともに、データ待ち０／１／
２を示す信号をアクセスステージ部２１に供給するよう
になっている。

６はパリティチェックステージ部であり、アクセス監視
部５からの各種信号を受けてデータパリティ検出部４で
検出すべきデータの幅を指定する信号５ＩＯ１３１１を
生成するものである。

パリティチェックステージ部６は、ＡＮＤ・○Ｒゲート
６１．６２、ＡＮＤげ６３〜６６、ＯＲゲート６７〜７
１及びフリップフロップ８１〜８６が図示するように接
続されて構成される。各フリップフロップ８１〜８６に
はステージを構成するためのクロ、りが供給され、該ク
ロックに同期してハードウェアが動作するようになって
いる。

次に、上記構成の実施例の動作について説明する。

最初に、第６図のタイミングチャートを参照しながらリ
ードアクセス時のパリティチエ、クステージ部６の動作
について説明する。

ステージ１で、共通バス１からインターリーブバスドラ
イバ／レシーバ部１３を介してバンクｍに対するアクセ
ススタート信号が出力され（第６図（ａ）参照）、同時
に「ｆハイドリートアクセス」のアクセスモード（同図
（ｂ）参照）がアクセス監視部５に供給されることによ
り、リードアクセスが開始される。

このリードアクセスに対しては、３スロツト後にＩハイ
ドのデータが共通バス１に出力されることになる（同図
（ｃ）参照）。

一方、アクセス監視部５は、ステージ２でアクセスモー
ドがリードであり、かつチエツクすべきデータ幅がｒハ
イドであることを判断して該当する信号をオンにする（
同図（ｄ）参照）。ここで！はアクセス幅であり、ｒは
チエツクすべきデータ幅であることを示している。２ハ
イド、４ハイドアクセスのときはｒｌ＝ｒ」であるが、
１ハイドアクセスのときはデータパリティ検出部４で無
条件に最下位１ハイドのチエツクを行うので、パリティ
チェックステージ部６ではｒの生成は行わない。

例えば、アクセス監視部５で４ハイドリートであること
を判断すると、リート信号、４ハイド信号及び２ハイド
信号をオンにしてパリティチェックステージ部６に供給
する。

これにより、パリティチェックステージ部６は、ＡＮＤ
・ＯＲゲート６１からオン信号を出力し、この信号はフ
リップフロップ８１．０Ｒ）ｙニート６７、フリップフ
ロップ８２、ＯＲゲート６８及びフリップフロップ８３
を経由することにより３ステ一ジ分遅延されてステージ
５で４ハイドチ工ツク信号ＳＩＯとして出力される。

また、パリティチェックステージ部６は、ＡＮＤ・ＯＲ
ゲート６２からオン信号を出力し、この信号はフリップ
フロップ８４、ＯＲゲート７１、フリップフロップ８５
、ＯＲゲート７１及びフリ７プフロ、ブ８６を経由する
ことにより３ステジ分遅延されてステージ５で２ハイド
チ工ツク信号Ｓｌｌとして出力される。

即ち、フリップフロップ８３の出力はデータパリティ検
出部４のＡＮＤゲート３４に供給されるとともに、ＯＲ
ゲート６９を介してＡＮＤゲート３５に供給される。こ
れにより、パリティチエ。

カーＰＣ１〜４の全出力がチエツク対象となり、ＯＲゲ
ート３６を介してパリティエラー信号ＰＥＲとしてステ
ータス部２３に供給される。このパリティエラー信号Ｐ
ＥＲは、従来例で説明したと同様に、アクセスステージ
部２１がステージ５のタイミングで出力するチエンクイ
ネーブル信号ＣＥＮによりフリップフロップ４２にセ・
ノドされる（同図（ｅ）参照）。

２ハイドリードアクセスの場合は、アクセス監視部５は
、リード信号及び２ハイド信号をオンにしてパリティチ
ェックステージ部６に供給する。

これにより、パリティチェックステージ部６のＡＮＤ・
ＯＲゲート６２の出力のみがオンになり、以下、上述し
たと同様に動作する。したがって、パリティチエ、カー
ＰＣ３及びＰＣ４の出力のみがチエツク対象となり、Ｏ
Ｒゲート３６を介してパリティエラー信号ＰＥＲとして
ステータス部２３に供給される。

１ハイドリートアクセスの場合は、無条件にパリティチ
エッカ−ＰＣ４の出力のみがチエツク対象となり、ＯＲ
ゲート３６を介してパリティエラー信号ＰＥＲとしてス
テータス部２３に供給される。

次に、第７図のタイミングチャートを参照しながらライ
トアクセス時のバリティチェ７クステジ部６の動作につ
いて説明する。

ステージｌで、共通バス１からインターリーフバスドラ
イバ／レソーハ部１３を介してバンクｍに対するアクセ
ススタート信号が出力され（第７閲（ａ）参照）、同時
に「！ハイドライドアクセス」のアクセスモード（同図
（ｂ）参照）がアクセス監視部５に供給されることによ
り、ライトアクセスが開始される。

このライトアクセスに対しては、アクセス監視部５から
のデータ待ちを示す信号の如何によりライトデータが共
通バス１に流されるタイミングが異なる（同図（ｃ）〜
（ｅ）参照）。

即ち、データ待ちＯの場合はライトアクセスの次のステ
ージで、データ待ちｌの場合は２ステージ後に、データ
待ち２の場合は３ステージ後に、それぞれライトデータ
が共通バスｌに出力されることになる。したがって、デ
ータパリティ検出部４では、データ待ちの状態に応じて
、チエツク結果のパリティエラー信号ＰＥＲをステータ
ス部２３に供給するように制御される。

即ち、アクセス監視部５は、ステージ２でアクセスモー
ドがライトであり１、アクセス幅がｒハイドであり、且
つデータ待ちは０又はｌ又は２であることを判断して該
当する各信号をオンにする（同図（ｆ）〜（ｉ）参照）
。

例えば、アクセス監視部５が４バイトライトでデータ待
ち０であることを判断すると、ライト信号、４ハイド信
号、２ハイド信号及びデータ待ち０信号をオンにしてパ
リティチェックステージ部６に供給する。これにより、
パリティチェックステージ部６のＡＮＤゲート６４から
オン信号が出力され、この信号はＯＲゲート６８及びフ
リップフロップ８３を経由することにより１ステ一ジ分
遅延されてステージ３で４ハイトチ工ンク信号Ｓ１１と
して出力される。

また、パリティチェックステージ部６のＡＮＤゲート６
６からオン信号が出力され、この信号はＯＲゲート７１
及びフリップフロップ８６を経由することにより１ステ
一ジ分遅延されてステージ５で２ハイトチ工ソク信号Ｓ
ｌｌとして出力される。

即ち、フリップフロップ８３の出力はデータパリティ検
出部４のＡＮＤゲート３４に供給されるとともに、ＯＲ
ゲート６９を介してＡＮＤゲート３５に供給される。こ
れにより、パリティチエッカ−ＰＣ１〜４の全出力がチ
エ、り対象となり、ＯＲゲート３６を介してパリティエ
ラー信号ＰＥＲとしてステータス部２３に供給される。

この信号ＰＥＲは、既に説明したと同様に、アクセスス
テージ部２１がステージ５のタイミングで出力するチエ
ツクイネーブル信号ＣＥＮによりフリップフロップ４２
にセットされる（同図（ｇ）参照）。

アクセス監視部５が４ハイドライドでデータ待ち１であ
ることを判断すると、ライト信号、４ハイド信号、２ハ
イド信号及びデータ待ち１信号をオンにしてパリティチ
ェックステージ部６に供給する。これにより、パリティ
チェックステージ部６のＡＮＤゲート６３からオン信号
が出力され、この信号はＯＲゲート６７、フリップフロ
ップ８２、ＯＲゲート６８及びフリップフロップ８３を
経由することにより２ステ一ジ分遅延されてステノ４で
４ハイトチ工ソク信号ＳＩＯとして出力される。

また、パリティチェックステージ部６のＡＮＤゲート６
５からオン信号が出力され、この信号はＯＲゲート７０
、フリップフロップ８５、ＯＲゲト７１及びフリップフ
ロップ８６を経由することにより２ステ一ジ分遅延され
てステージ４で２ハイドチ工ツク信号３１１として出力
される。

以下、上記したと同様に、パリティエラー信号ＰＥＲは
、アクセスステージ部２１がステージ４のタイミングで
出力するチエツクイネーブル信号ＣＥ＼によりフリップ
フロップ４２にセントされる（同図（ｈ）参照）。

アクセス監視部５が４ハイドライドでデータ待ち２であ
ることを判断すると、ライト信号、４バイト信号、２ハ
イド信号及びデータ待ち２信号をオンにしてパリティチ
ェックステージ部６に供給する。これにより、パリティ
チェックステージ部６のＡＮＤ・ＯＲゲート６１からオ
ン信号が出力され、この信号はフリップフロップ８１、
ＯＲゲート６７、フリップフロップ８２、ＯＲゲート６
８及びフリ、プフロノプ８３を経由することにより３ス
テ一ジ分遅延されてステージ５で４ノ八イトチ工ツク信
号５１０として出力される。

また、パリティチェックステージ部６のＡＮＤ・ＯＲゲ
ート６２からオン信号が出力され、この信号はフリップ
フロップ８４、ＯＲゲート７０、フリップフロップ８５
、ＯＲゲート７１及びフリ７プフロ、プ８６を経由する
ことにより３ステジ分遅延されてステージ５で２ハイド
チ工ツク信号Ｓｌｌとして出力される。

以下、上記したと同様に、パリティエラー信号ＰＥＲは
、アクセスステージ部２１がステージ５のタイミングで
出力するチエツクイネーブル信号ＣＥＮによりフリップ
フロップ４２にセットされる（同図（ｉ）参照）。

２バイトライトアクセスの場合は、データ待ち０の場合
はＡＮＤゲート６６が、データ待ち１の場合はＡＮＤゲ
ート６５が、データ待ち２の場合はＡＮＤ・ＯＲゲート
６２がそれぞれオンになり、上述したと同様の動作で、
パリティチエッカ−ＰＣ３及びＰＣ４の出力のみがチエ
ツク対象となり、ＯＲゲート３６を介してパリティエラ
ー信号ＰＥＲとしてステータス部２３に供給される。

１ハイドライドアクセスの場合は、無条件にバリティチ
ェンカーＰＣ４の出力のみがチエ、７り対象となり、Ｏ
Ｒゲート３６を介してパリティエラー信号ＰＥＲとして
ステータス部２３に供給される。

以上のように、アクセスユニットに設けられた１つのデ
ータパリティ検出部４及びパリティチエ７クステージ部
６により該アクセスユニットに設けられた複数のアクセ
ス部のパリティチェックを行うようにしたので、各アク
セス部で個々にパリティチェック機能を持つ場合に比較
して大幅なノ＼−トウエアの削減ができるものとなって
（する。

なお、上記実施例ではリードアクセスが３スロツトを用
いて行われ、ライトアクセスがデータ待ち０又は１又は
２である場合について説明したが、これ以外の場合も同
様に通用できることはいうまでもない。

なお、上記以外にも、この発明はその要旨を逸脱しない
範囲で種々様々変形実施可能なことは勿論である。

〔発明の効果］ 以上詳述したように、この発明によれば共通バスに接続
されるアクセスユニットに設けられた複数のアクセス部
のデータパリティ検出部を共通化してハードウェアの削
減を図り、ＬＳＩ化に好適な情報処理装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例の構成を示すプロ。 り図、 第３図は本発明の一実施例の詳細な構成を示すブック図
、 第４図はアクセスステージ部のリードアクセスの動作を
示すタイミングチャート図、 第５図はアクセスステージ部のライトアクセスの動作を
示すタイミングチャート図、 第６図はパリティチェックステージ部のリードアクセス
の動作を示すタイミングチャート図、第７図はパリティ
チェックステージ部のライトアクセスの動作を示すタイ
ミングチャート図、第８図は従来の情報処理装置の構成
を示すブロック［り、 第９図は従来の情報処理装置の詳細な構成を示すブロッ
ク図である。 図において、 １・・・共通バス、 ２１、〜，２．．・アクセス手段（アクセス部）３・・
・検出手段、 ４・・・生成手段（データパリティ検出部）、５・・・
監視手段（アクセス監視部）、６・・制御手段（パリテ
ィチェックステージ部）図中、同一符号は同−又は相当
部分を示す。 ）−ドアηｔス 第４図 ライトアフＰス 第５図 舒 ｊ−ドアグセス 第６図 つイトアゲセス 第７図

Claims (3)

【特許請求の範囲】
1. （１）共通バス（１）を介してインターリーブアクセス
   を行う複数のアクセスユニット（Ａ，Ｂ，…）が設けら
   れた情報処理装置において、 各アクセスユニット（Ａ，Ｂ，…）は、 前記共通バス（１）に対してインターリーブアクセスを
   行う複数のアクセス手段（２＿１，…，２＿ｎ）と、該
   複数のアクセス手段（２＿１，…，２＿ｎ）がインター
   リーブアクセスを行う際のデータの誤りを検出する検出
   手段（３）と を具備したことを特徴とする情報処理装置。
2. （２）前記検出手段（３）は、前記共通バス（１）上の
   データのパリテイエラー信号を生成する生成手段（４）
   と、 前記共通バス（１）上のアクセスモードを監視する監視
   手段（５）と、 該監視手段（５）の監視により認識したアクセスモード
   に応じて前記生成手段（４）で生成されたパリテイエラ
   ー信号を制御してパリテイチェックを行わしめる制御部
   （６）と を具備したことを特徴とする請求項１記載の情報処理装
   置。
3. （３）前記検出手段（３）は、前記監視手段（５）の監
   視により認識したアクセスモードがリードモード又はラ
   イトモードの何れの場合にもパリテイチェックを行うこ
   とを特徴とする請求項２記載の情報処理装置。