JP2002532941A - 線形合同シーケンスを使用するターボコードインタリーバ - Google Patents

Abstract

(57)【要約】 【課題】 線形合同シーケンスを使用するターボコードインタリーバ 【解決手段】 線形合同（ＬＩＮＥＡＲ ＣＯＮＧＲＵＥＮＴＩＡＬ）シーケンスを使用するターボコードインタリーバ（ＩＮＴＥＲＬＥＡＶＥＲ）（１００）は、第１構成体エンコーダおよび第２構成体エンコーダ（１２、１４）も含むターボコーダ（１０）内で２次元インタリーバ（１６）として利用される。インタリーバ（１６）および第１エンコーダ（１２）は、それぞれ入力ビットを受け取るように構成される。第１エンコーダ（１２）は出力シンボル（２２、２４）を生じさせる。インタリーバ（１６）は連続して行ごとに入力ビットを受け取る。第２エンコーダ（１４）は、インタリーバからインタリーブされたビットを受け取るように構成される。第２エンコーダ（１４）は、出力シンボル（２８）を生じさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、概して、通信システム用のコーディングの分野に関し、さらに特定
するとターボコーダ用インタリーバに関する。

【０００２】

【従来の技術】

デジタルデータの伝送は、本質的に、送信済みデータにエラーを生じさせるこ
とのある干渉を受けやすい。エラーが送信済みデータの中に生じたかどうかを可
能な限り確実に決定するために、エラー検出方式が提案されてきた。例えば、パ
ケット単位でデータを送信し、各パケットに、例えば１６ビットという長さの、
パケットのデータのチェックサムを搬送する巡回冗長性検査（ＣＲＣ）フィール
ドを追加することは一般的である。受信機がデータを受信すると、受信機は受信
されたデータで同じチェックサムを計算し、計算の結果がＣＲＣフィールド内の
チェックサムと同一であるかどうかを検証する。

【０００３】 送信済みのデータがオンラインで使用されないとき、エラーが検出されると誤
ったデータの再送を要求することが可能である。しかしながら、伝送が、例えば
電話回線、セルラー電話、遠隔ビデオシステム等でなどのオンラインで実行され
ると、再送を要求することは不可能である。

【０００４】 エラーが送信中に発生した可能性のあるときにも、デジタルデータの受信機が
送信済みデータを正しく受信できるようにするために、畳み込みコードが導入さ
れてきた。畳み込みコードは送信済みデータに冗長性を生じさせ、送信済みデー
タを、各ビットの値がシーケンス内のより早期のビットに依存するパケットに詰
め込む。このようにして、エラーが発生すると、受信機は、受信されたデータ内
で考えられるシーケンスを遡ることにより、依然として元のデータを演繹できる
。

【０００５】 伝送路の性能をさらに高めるために、いくつかのコーディング方式は、コーデ
ィング中にパケット内でビットの順序を混乱させるインタリーバを含む。このよ
うにして干渉が送信中いくつかの隣接ビットを破壊するとき、干渉の影響は元の
パケット全体で広がり、復号プロセスによってさらに容易に克服できる。その他
の改善策は、並列でまたは直列で一度以上パケットを符号化する複数の構成要素
コードを含んでよい。例えば、少なくとも２つの合同コーダを並列で使用するエ
ラー補正方法を利用することは技術で既知である。このような並列符号化は、一
般的にはターボコーディングと呼ばれる。

【０００６】 複数の構成要素コードの場合、最適復号は多くの場合非常に複雑なタスクであ
り、オンライン復号には通常使用できない大きな時間期間を必要とすることがあ
る。この問題を克服するために、反復復号技法が開発されてきた。受信されたビ
ットがゼロであるのか、１であるのかを即座に判断するよりむしろ、受信機は、
ビットが１である確率を表すマルチレベルスケールで各ビットに値を割り当てる
。ログ尤度比（ＬＬＲ）確率と呼ばれている共通尺度は、例えば｛−３２、３１
｝などでのなんらかの範囲での整数により各ビットを表す。３１という値は、非
常に高い確率で送信済みビットがゼロであったことを意味し、−３２という値は
、非常に高い確率で送信済みビットが１であったことを意味する。ゼロという値
は、ローカルビット値が不確定であることを示す。

【０００７】 マルチレベルスケールで表されるデータは「ソフトデータ」と呼ばれ、反復復
号は、通常、ソフトイン／ソフトアウトである。つまり、復号プロセスはビット
値の確率に応じた入力のシーケンスを受信し、コードの制約を考慮に入れ、出力
補正確率として提供する。一般的には、反復復号を実行するデコーダは、受信機
によって読み取られるソフトデータを復号するために、前記反復からソフトデー
タを使用する。複数の構成要素コードの反復復号の間、デコーダは、第２コード
の復号を高めるために、あるコードの復号からの結果を使用する。ターボコーデ
ィングでのように、並列エンコーダが使用されるとき、２つの対応するデコーダ
は、この目的のために並列で便利に使用されてよい。このような反復復号は、ソ
フトデータが送信済みデータを密接に表すと考えられるまで、複数の反復の間実
施される。それらが１に等しい（例えば、前述されたスケールでの０と３１の間
）ことを示す確率を有するそれらのビットにはバイナリゼロが割り当てられ、残
りのビットにはバイナリ１が割り当てられる。

【０００８】 「ターボコーディング」は、前進誤り訂正（ＦＥＣ）の領域での重要な進展を
表す。ターボコーディングの多くの変形があるが、大部分の種類のターボコーデ
ィングは、反復復号の使用と組み合わされるインタリーブ工程によって複数の符
号化工程を使用する。この組み合わせは、通信システム内での雑音交差に関して
過去に利用できない性能を提供する。すなわち、ターボコーディングは、既存の
前進誤り補正技法を使用して、雑音電力スペクトル密度（Ｅ_ｂ／Ｎ_０）あたりの
ビットあたりエネルギーのレベルでの通信を可能にする。

【０００９】 多くの通信システムは前進誤り補正技法を使用するため、ターボコーディング
の使用から恩恵を被るだろう。例えば、ターボコードは、衛星の制限されたダウ
ンリンク送信電力が低Ｅ_ｂ／Ｎ_０レベルで動作できる受信機システムを必要とす
る、無線衛星リンクの性能を改善するだろう。

【００１０】 例えば、デジタルセルラーおよびＰＣＳ電話システムなどのデジタル無線電気
通信システムは、前進誤り訂正も使用する。例えば、米国電気通信工業会は、コ
ーディング利得を提供し、システムの容量を増加するために、合同符号化を使用
するデジタル無線通信システムを定義する、無線によるインタフェース規格ＴＩ
Ａ／ＥＩＡ中間規格９５、および（ここに集合的にＩＳ−９５と呼ばれている）
ＩＳ−９５Ｂなどのその派生物を広める。実質的にＩＳ−９５規格の使用に従っ
た無線周波数（ＲＦ）信号を処理するためのシステムおよび方法は、本発明の譲
受人に譲渡され、ここに参照して完全に組み込まれている米国特許第５，１０３
，４５９号に説明される。

【００１１】 通信業界では、コーディング利得を引き続いて改善するための継続的な動因が
ある。従来のデジタル無線通信システムにおいては、ターボコーディング用のシ
リアルインタリーバは、合同ランダムシーケンスで有利に実現されてよいことが
判明している。線形合同再帰アルゴリズムを使用して一様乱シーケンスが生成さ
れてよいことは、技術で既知である。例えば、２Ｄ．Ｋｒｕｔｈの（線形合同再
帰による擬似無作為番号の生成を説明する）コンピュータプログラミングの技術
（Ｔｈｅ Ａｒｔ ｏｆ Ｃｏｍｐｕｔｅｒ Ｐｒｏｇｒａｍｍｉｎｇ）（１９
６９年）を参照すること。２次元インタリーバ（つまり、行と列を備える矩形デ
ータアレイとして組織されるインタリーバ）を利用する並列ターボコーダは、通
常、コーディング利得という点で、１次元インタリーバ（つまり、データが単一
の線形アレイとして組織されるインタリーバ）を有する並列ターボコーダより性
能が優れている。

【００１２】 ターボコーダの性能をさらに高めることは有利だろう。さらに、ターボコーダ
が畳み込みコーダより実現するのがはるかに複雑であるため、複雑度が削減され
たターボコーダ実現を提供することが望ましいだろう。このようにして、複雑度
の削減、複数線形合同シーケンスを使用する２次元インタリーバに対するニーズ
がある。

【００１３】

【課題を解決するための手段】

本発明は、複数の線形合同シーケンスを使用する複雑度が削減された２次元イ
ンタリーバを目的としている。したがって、発明のある態様においては、ターボ
コーダは、有利なことに、連続して複数の入力ビットを受信し、そこから第１の
複数の出力シンボルを生成するように構成される第１コーダと、連続して複数の
入力ビットを受信するように構成されるインタリーバとを含み、該インタリーバ
は、行と列のマトリックスで配列されている複数のビット記憶位置を受信するよ
うに構成され、該インタリーバの各行内でビットをシャッフルするためのシーケ
ンスを擬似無作為に生成するように構成される線形合同シーケンス生成器、およ
びインタリーバから連続して複数のインタリーブ化されたビットを受信し、そこ
から第２の複数の出力シンボルを生成するように構成される第２コーダとを含む
。

【００１４】 本発明の別の態様においては、データ要素をインタリーブする方法は、有利な
ことに、ビット記憶位置のマトリックに行ごとに連続してデータ要素を書き込む
工程と、線形合同シーケンス再帰に従ってビット記憶位置のマトリックスないの
各行内でデータ要素を擬似無作為に再配列する工程と、ビット記憶位置のマトリ
ックスから列ごとに連続してデータ要素を読み取る工程とを含む。

【００１５】 本発明の別の態様では、インタリーバは、有利なことに、ビット記憶位置のマ
トリックスに行ごとに連続してデータ要素を書き込むための手段と、線形合同シ
ーケンス再帰に従ってビット記憶位置のマトリックス内の各行内でデータ要素を
擬似無作為に配列し直すための手段と、ビット記憶位置のマトリックスから列ご
とに連続してデータ要素を読み取るための手段とを含む。

【００１６】

【発明の実施の形態】

図１に示されるように、１つの実施形態に従って、並列連結ターボエンコーダ
１０またはターボコーダ１０は、第１コーダと第２コーダ１２、１４、インタリ
ーバ１６、およびマルチプレクサ１８を含む。第１コーダ１２およびインタリー
バ１６は、典型的にはユーザ情報または制御データである、エンコーダ入力デー
タ２０を受け取るように構成される。第１コーダ１２は、典型的には、元の入力
ビット２０のコピーである体系化されたシンボル２２、およびパリティシンボル
２４を出力する。第２コーダ１４は、インタリーバ１６のインタリーブされた出
力２６を受け取り、パリティシンボル２８の第２セットを出力するように構成さ
れる。第２コーダ１４によって生成される、体系化されたシンボル（図示されて
いない）は抑制され、第１コーダと第２コーダ１２、１４の残りのそれぞれの出
力２２、２４、２８は、出力データストリーム３０の中にマルチプレクサ１８に
よって多重化される。

【００１７】 追加コーダおよびインタリーバの組は、コーディング率を削減するために並列
で追加されてよく、それによって機能強化された前進誤り訂正を提供する。代わ
りに、体系化されたシンボル２２および／またはパリティシンボル２４のいくつ
かは、コーディング率を高め、改善されたスペクトル効率を提供するためにパン
クチュアされてよい。

【００１８】 第１コーダおよび第２コーダ１２、１４は、ブロックコーダおよび畳み込みコ
ーダを含む、技術で既知の多様な種別のコーダであってよい。例示的なブロック
コーダおよび畳み込みコーダは、参照してここに組み込まれているＢｅｒｎａｒ
ｄ Ｓｋｌａｒのデジタル通信（Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ）２４５−３８０（１９８８年）に説明されている。低制約長は、対応するデ
コーダ（図示されていない）の複雑度を削減するため、第１コーダおよび第２コ
ーダ１２、１４は、有利なことに、例えばＫ＝４などの相対的に小さい制約長Ｋ
の畳み込みコーダであり、それによって複雑度の削減を実現する。第１コーダお
よび第２コーダ１２、１４は、有利なことに、技術で既知であるように再帰的な
体系化された畳み込み（ＲＳＣ）エンコーダでもある。インタリーバ１６は、有
利なことに、後述されるように２次元インタリーバである。

【００１９】 典型的には、第１コーダと第２コーダ１２、」１４は、受信されたビット２０
ごとに２個のパリティシンボルを出力し、コーダ１２、１４ごとにコーディング
速度Ｒ＝１／２を生じさせる。それにも関わらず、ターボコーダ１０の総コーデ
ィング速度は、第２コーダ１４からの体系的なビットがパンクチュアされるため
、Ｒ＝１／３である。

【００２０】 図２に示されているように、１つの実施形態に従った２次元（２−Ｄ）線形合
同シーケンス（ＬＣＳ）インタリーバ１００は、４つのルックアップテーブル（
ＬＵＴ）１０２、１０４、１０６、１０８、７つの２入力マルチプレクサ（ＭＵ
Ｘ）１１０、１１２、１１４、１１６、１１８、１２０、１２２、Ｒ入力ＭＵＸ
１２４、行カウンタ１２６、第１および第２ビット逆論理ブロック１２８、１３
０、アドレス妥当性検査モジュール１３２、複数Ｒの列インデックス、または（
簡略さのために４つのレジスタとして図示されている）行レジスタ１３４、１３
６、１３８、１４０、列インデックスリセットにフラグを立てるためのレジスタ
１４２、第１および第２ｋビット乗算器１４４、１４６、および４つのｋビット
加算器１４８、１５０、１５２、１５４を含む。ＬＣＳ再帰生成器１５６は、破
線封入により描かれている。インタリーバ１００は、図１の並列連結ターボコー
ダ内で使用されてよいか、あるいは代わりにインタリーバ１００は、当業者によ
り理解されるように、インタリーバ１００が外側構成要素コードおよび内側構成
要素コードに配置されるシリアル連結ターボコーダで使用されてよい。

【００２１】 インタリーバ１００のサイズは、２^ｍ未満であるか２^ｍに等しく、２^ｍ−１よ
り大きいＮである。列の数Ｃによって乗算される行の数Ｒは、２^ｍに等しい。列
の数Ｃは２^ｋに等しい。つまりｋ＝ｌｏｇ_２Ｃである。行の数Ｒ１は、２^ｒに等
しい。つまりｒ＝ｌｏｇ_２Ｒである。

【００２２】 アドレス妥当性検査モジュール１３２は、有利なことに、シフトレジスタおよ
び加算器として構成されている離散ゲート論理として実現されてよい。アドレス
妥当性検査モジュール１３２は、Ｘ入力が、列数ＣおよびＹ入力（行インデック
ス）の積未満であるかどうかをチェックするために役立ち、シフトおよび追加機
能を実行する。アドレス妥当性検査モジュール１３２は、アドレスが無効である
かどうか、つまりアドレスに廃棄されなければならない２の累乗を越えるビット
が含まれているかどうかを示す。

【００２３】 ＬＣＳ再帰生成器１５６は、後述するように、４つのＬＵＴ１０２、１０４、
１０６、１０８への入力で行番号を受信し、列インデックス（アドレス妥当性検
査モジュール１３２に対するＺ入力）を生成することによって、インタリーバ１
００の各行に含まれているビット値を擬似無作為に再配列する、あるいはシャッ
フルする役割を果す。当業者は、図１に示されているような並列連結ターボコー
ダ内で、データ要素の物理的な再配列が、第２エンコーダによってアドレス指定
された読取りで擬似無作為に生成されたＬＣＳを使用することの方を選んで有利
に巧みに回避されてよい。第１ビット逆論理ブロックおよび第２ビット逆論理ブ
ロック１２８、１３０は、後述されるように、および技術で既知であるように、
事前に定義されたビット逆順規則に従ってインタリーバ１００内の行を配列し直
す、またはシャッフルする役割を果す。

【００２４】 ＬＵＴ１０２、１０４、１０６、１０８は、技術で既知である任意の記憶媒体
として実現されてよい。第１ＬＵＴ１０２は、係数ｃの値を記憶するために使用
される。第２ＬＵＴ１０４は、係数ａの値を記憶するために使用される。第３Ｌ
ＵＴ１０６は、係数ｂの累乗に取られる係数ａの値を記憶するために使用される
。第４ＬＵＴ１０８は、ｘ（−１）の値を記憶するために使用される。各ＬＵＴ
１０２、１０４、１０６、１０８のサイズはｒｘｋビットである。インタリーバ
１００の総メモリ要件は、レジスタ１３４、１３６、１３８、１４０に関して４
ｒｘｋビットにｒｘｋレジスタビットを加えたものである。

【００２５】 レジスタ１４２は、Ｒ−１に初期に設定される、行数を指定するビット値を受
信する。各処理サイクルでは、レジスタ１４２は、初期にゼロに等しく設定され
ていない列番号を意味するビット値を出力する。レジスタ１４２は、それによっ
て、行番号が行のすべてを循環するたびに列インデックスをリセットするために
役立つ。

【００２６】 各処理サイクルでは、入力ＭＵＸ１１０が、ＲｕｎＢａｃｋｗａｒｄｓフラグ
がセットされるかどうかに応じて１または−１のどちらかの値を生成する。値は
、値をＮｅｘｔＲｏｗで示されるビット値に加算する加算器１４８に提供される
。結果として生じる合計は、行カウンタ１２６のデータ入力に提供される。１と
いう値は、行カウンタ１２６の第２入力に提供される。行カウンタ１２６は、第
２ビット逆論理ブロック１３０に提供される（レジスタ１４２内でＲ−１つぃて
初期に記憶される）行値を生成する。行値は、ＬＵＴ１０２、１０４、１０６、
１０８のそれぞれにも提供される。行値は、行値を１という値に追加する加算器
１５０にも提供され、第１ビット逆論理ブロック１２８に結果として生じる合計
を提供する。この結果として生じる合計は、ＭＵＸ１１２の第１入力にも提供さ
れる。

【００２７】 各処理サイクルで、第１ビット逆論理ブロック１２８は、ＭＵＸ１１４の第１
入力に値を提供する。第２ビット逆論理ブロック１３０は、行インデックス値を
ＭＵＸ１１４の第２入力に、およびアドレス妥当性検査モジュール１３２のＹ入
力にも提供する。アドレス妥当性検査モジュール１３２はＸ入力で値Ｎを受け取
る。アドレス妥当性検査モジュール１３２は、Ｚ入力で記憶される係数に基づい
た値を受け取る。ＬＣＳアドレス妥当性検査モジュール１３２は、ＣおよびＹ入
力値の積を計算し、積をＺ入力値に加算し、結果がＸ入力値Ｎより大きい、また
は等しいかどうかをチェックする。計算された値はＮより大きいまたはＮに等し
い場合、アドレス妥当性検査モジュール１３２は１という値を出力する。それ以
外の場合、出力の値は０である。出力値は、Ａｄｄｒ＿ＧＴ＿Ｎと示されるフラ
グであり、１に設定されるとき、インタリーバのサイズが、２という低い方の累
乗を超える過剰なビットが廃棄されなければならないように、２の連続する累乗
の間であることを意味する。

【００２８】 Ａｄｄｒ＿ＧＴ＿Ｎ値は、ＭＵＸ１１２、１１４、１２０および１２０へのセ
レクタ入力として提供される。ＭＵＸ１１２は、Ａｄｄｒ＿ＧＴ＿Ｎ値が１に設
定される場合にその第１入力を選択する。ＭＵＸ１１２から出力される選択され
た入力は、インタリーブされたＮｅｘｔＲｏｗ値である。ＭＵＸ１１４は、Ａｄ
ｄｒ＿ＧＴ＿Ｎ値が１に設定される場合に、その第１入力を選択する。ＭＵＸ１
１４から出力される選択された入力は、最終的な行インデックス値を表す。

【００２９】 ＬＣＳ再帰生成は、以下の通りに実行される。各処理サイクルを使用すると、
係数ｃを表すｋビット値は、第１ＬＵＴ１０２からデータ経路ｋ−ビット加算器
１５２に送信される。値ａは、第２ＬＵＴ１０４からＭＵＸ１１６の第１入力に
送信される。累乗ｂに取られるａを表す値は第３ＬＵＴ１０６からＭＵＸ１１６
の第２入力に送られる。ＭＵＸ１１６はセレクタ入力時にＲｕｎＢａｃｋｗａｒ
ｄｓフラグを受け取る。ＲｕｎＢａｃｋｗａｒｄｓ値が１である場合、ＭＵＸ１
１６はその第２入力を選択し、選択された値であるｋビット値を乗算器１４４に
提供する。それ以外の場合、ＭＵＸ１１６はその第１入力であるｋビット値を乗
算器１１４に提供する。値ｘ（−１）は、第４ＬＵＴ１０８からＭＵＸ１１８の
第１入力に送信される。ＭＵＸ１１８は、第２入力で、ＭＵＸ１２４から出力さ
れるＫ−ビット値を受け取る。ＭＵＸ１１８は、セレクタインデックスで列イン
デックス値を受け取る。列インデックス値は、当初、ゼロに等しく設定されてい
ない。列インデックス値が１である場合、ＭＵＸ１１８はその第２入力を選択す
る。それ以外の場合、ＭＵＸ１１８は、その第１入力を選択する。選択された入
力値である、ｋビット値は、乗算器１１４に提供される。乗算器１１４から結果
として生じる積は、ｋビット加算器１５２に提供される。有利なことに、データ
経路ｋビット加算器１５２は、技術で既知であるように、プログラム可能な加算
器／減算器である。インタリーバ１００が逆方向へ実行しているとき、加算器１
５２は値ｃを差し引く。

【００３０】 ｋビット加算器１５２は、出力値に、アドレス妥当性検査モジュール１３２の
Ｚ入力への各処理サイクルを提供する。加算器１５２の出力は、ＭＵＸ１２０の
第１入力に、および（Ｒ−１）番目の行レジスタ１３６、１３８、１４０を通し
て第１入力のそれぞれにも提供される。加算器１５２の出力も、ＭＵＸ１２２の
第１入力へのＫ−ビット入力値として提供される。

【００３１】 ＭＵＸ１２０は、ｋビット加算器１５４から第２入力値を受け取る。ＭＵＸ１
２０のセレクタ入力が１に設定されると、ＭＵＸ１２０はその第１入力を選択す
る。それ以外の場合、ＭＵＸ１２０はその第２入力を選択する。選択された入力
が、ゼロ番目の行レジスタ１３４に提供される。それぞれの行レジスタ１３４、
１３６、１３８、１４０は、ＭＵＸ１２４のそれぞれの入力に出力値を提供する
。さらに、ゼロ番目の行レジスタ１３４からの出力値は、乗算器１４６に提供さ
れる。ＭＵＸ１２４は、セレクタ入力で行値（行カウンタ１２６の出力）を受け
取る。ＭＵＸ１２４によって選択される行レジスタ入力は、セレクタ入力での行
値の値に依存する。このようにして、各行レジスタ１３４、１３６、１３８、１
４０は、行値がそれぞれの行レジスタ番号に等しいときに更新され、ゼロ番目の
行レジスタ１３４は、フラグＡｄｄｒ＿ＧＴ＿Ｎがゼロに等しいときにもイネー
ブルされる。

【００３２】 Ｒ＝０の場合のｋビット初期入力値ｂは、乗算器１４６に提供される。乗算器
１４６は、ゼロ番目の行レジスタ１３４から出力される値も受け取る。乗算器１
４６は、２つの受信された値をともに乗算し、ｋビット加算器１５４に結果とし
て生じる製品を提供する。データ経路ｋビット加算木１５４も、Ｒ＝０の場合の
初期入力値を受け取る。有利なことに、データ経路ｋビット加算器１５４は、技
術で既知であるように、プログラム可能な加算器／減算器である。インタリーｂ
１００が逆方向へ実行しているとき、加算器１５４は初期値ｃを差し引く。加算
器１５４は、２つの受け取られた値を合計する（あるいは、プログラムされてい
るように差し引く）。結果として生じる合計であるｋビット値は、ＭＵＸ１２２
の第２入力に提供される。

【００３３】 そのセレクタ入力が１に設定される場合、ＭＵＸ１２２はその第１入力を選択
する。それ以外の場合、ＭＵＸ１２２はその第２入力を選択する。ＭＵＸ１２２
は、最終的な列インデックス値として選択された入力を出力する。次のビット値
のアドレスは、ＲとＭＵＸから出力される最終的な行インデックス値の積であり
、ＭＵＸ１４４から出力される最終列インデックス値と合計される。

【００３４】 ある実施形態においては、期間ＭのＬＣＳは、以下のアイデンティティに従っ
て、再帰的に生成され、 ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）_ｍｏｄＭ

【００３５】 整数ａ、ｃ、およびＭが以下の３つの条件を満たす。つまり、（１）ｃはＭに対
して相対的に素数でなければならない。（２）ａ−１はｐの倍数でなければなら
ず、ｐはＭを決定する任意の素数である。Ｍが４の倍数であるとき、ａ−１は４
の倍数でなければならない。（３）ｘ（０）は、任意の整数である場合があるシ
ード値である。実現を簡略化するためには、有利なことに、Ｍは２の累乗である
と選ばれてよい。このようにして、ａは４ｐ＋１の形式を取らなければならない
が、ｃは任意の奇数として解釈できる。ｘ（０）が初期条件を示すために前記で
使用されるが、ｘ（−１）が図２と関連して説明される実施形態で初期値を表す
ために使用されることに注意する必要がある。使用されているさまざまな数は重
視されていない。

【００３６】 ある実施形態に従った２−Ｄ、ＬＣＳインタリーバは、以下のように指定され
る。つまり、インタリーブサイズをＫ＝２^Ｎとし、インタリーバは、Ｒ行および
Ｃ列のある矩形のマトリックスとして指定され、そこではＲおよびＣの両方が２
の累乗で示される。インタリーブされるデータは、マトリックスの中に行単位で
書き込まれる。データの行は、最初に、従来のインタリーブ規則に従って入れ替
えられる（つまり、インタリーブされる）。有利なことに、データの行は行イン
デックスに適用されるビット逆順序規則に従って、入れ替えられる。各行内では
、列（つまり、各列が行辺り１つのデータ要素を有するので、データ要素）が、
関連するＬＣＳにより指定される規則に従って入れ替えられる。２つの別個の行
と関連するＬＣＳは有利なことに異なっているが、代替では同じであってよい。
行のすべての入れ替えの後、データはインタリーブされたシーケンスを生じさせ
るために列単位で読み出される。当業者が理解するように、２^Ｎ未満であり、２ ^Ｎ−１ より大きい長さのインタリーバは、２^Ｎという長さのインタリーバから無
効なアドレスを削除することによって生成することができる。

【００３７】 ある実施形態では、２−Ｄ、ＬＣＳインタリーバは、以下の仕様を含む：イン
タリーバのサイズは３２（つまりＮ＝５）であり、データアレイは｛ｄ（０）、
ｄ（１）、ｄ（２）、．．．ｄ（３１）｝として定義される。インタリーバは４
行および行あたり８つの要素のあるアレイとして編成される。データ要素は、以
下のようにして行ごとに満たされる。

【数１】

【００３８】 バイナリ（００、０１、１０、１１）の行インデックスは、有利なことに、逆に
されるビット（つまり、００、１０、０１、１１）であってよく、行は、その結
果、以下を得るために入れ替えられる。

【数２】

【００３９】 ビット逆順は、事前に定められていたビット逆順アルゴリズムに従って、インタ
リーバの行をシャッフルするために役立つ。ビット逆順アルゴリズムの用途は、
インタリーバの行の間で所望の時間分割を提供する。それにも関わらず、インタ
リーバの実現には、ビット逆順は必要ではない。

【００４０】 特定の実施形態では、入れ替えＬＣＳが以下の等式に従って生成される。 ｘ_１（ｎ＋１）＝（５ｘ_１（ｎ）＋７）_ｍｏｄ８、 ここでｘ_１（０）＝３、 ｘ_２（ｎ＋１）＝（ｘ_２（ｎ）＋５）_ｍｏｄ８、 ここでｘ_２（０）＝０、 ｘ_３（ｎ＋１）＝（５ｘ_３（ｎ）＋３）_ｍｏｄ８、 ここでｘ_３（０）＝４、
および ｘ_４（ｎ＋１）＝（ｘ_４（ｎ）＋３）_ｍｏｄ８、 ここでｘ_４（０）＝３、 入れ替えパターンは、４行それぞれで｛３、６、５、０、７、２、１、４｝、｛
０、５、２、７、４、１、６、３｝、｛４、７、６、１、０、３、２、５｝およ
び｛７、２、５、０、３、６、１、４｝により指定される。したがって、列の入
れ替えの適用後、第１行は、以下のとおりになり、 （ｄ（３） ｄ（６） ｄ（５） ｄ（０） ｄ（７） ｄ（２） ｄ（１
） ｄ（４））、 第２行は以下の通りになり、 （ｄ（１６） ｄ（２１） ｄ（１８） ｄ（２３） ｄ（２０） ｄ（１
７） ｄ（２２） ｄ（１９））、 第３行は以下の通りになり、 （ｄ（１２） ｄ（１５） ｄ（１４） ｄ（９） ｄ（８） ｄ（１１）
ｄ（１０） ｄ（１３））、 そして、第４行は以下の通りになる。 （ｄ（３１） ｄ（２６） ｄ（２９） ｄ（２４） ｄ（２７） ｄ（３
０） ｄ（２５） ｄ（２８））、 列のすべてがそのそれぞれの行の中で入れ替えられた後に、インタリーブされた
データマトリックスは以下の形式を有する。

【数３】

【００４１】 インタリーブされたマトリックス内のデータは、列単位で読み出され、以下の
インタリーブされたシーケンスを生じさせる：｛ｄ（３）、ｄ（６）、ｄ（１２
）、ｄ（３１）、ｄ（６）、ｄ（２１）、ｄ（１５）、ｄ（２６）、ｄ（５）、
ｄ（１８）、ｄ（１４）、…ｄ（１１）、ｄ（３０）、ｄ（１）、ｄ（２２）、
ｄ（１０）、ｄ（２５）、ｄ（４）、ｄ（１９）、ｄ（１３）、ｄ（２８）｝長
さ３０のインタリーバが所望される場合、前述されたように生成されたインタリ
ーバは、データ要素ｄ（３０）およびｄ（３１）を削除し、以下のインタリーブ
されたシーケンスを作り出すことにより短縮することができる：｛ｄ（３）、ｄ
（１６）、ｄ（１２）、ｄ（３１）、ｄ（６）、ｄ（２１）、ｄ（１５）、ｄ（
２６）、ｄ（５）、ｄ（１８）、ｄ（１４）、…ｄ（１１）、ｄ（３０）、ｄ（
１）、ｄ（２２）、ｄ（１０）、ｄ（２５）、ｄ（４）、ｄ（１９）、ｄ（１３
）、ｄ（２８）｝ インタリーバ構築で利用されるＬＣＳは、ターボ復号でのＭＡＰデコーダとの
最適なしようのために、所望されるように、順方向または逆方向のどちらかで生
成できる。１つの実施形態では、逆シーケンス生成は、以下の等式によって示さ
れる。 ｘ（ｎ）＝（ａ^βｘ（ｎ＋１）−ｃ）_ｍｏｄＭ、

【００４２】 ここでは、 β＝（ＭＲ）−１ 前記等式で使用されるように項βは、図２の実施形態に関連して記述される係数
ｂを表す。

【００４３】 このようにして、ＬＣＳの生成には、各インタリーバが、３Ｒパラメータによ
って一意に定められ、この場合Ｒが行数であることが必要とされる。相対的に短
いｌｏｇ_２（Ｃ）ｘｌｏｇ_２（Ｃ）乗算器が必要とされる。モジュロ演算のため
、ビット位置ｌｏｇ_２（Ｃ）の上でビットを生成することは必要ない。Ｒレジス
タの１つの集合が、Ｒ合同シーケンスの中間結果を保持するために必要とされる
。

【００４４】 行ごとにさまざまなパラメータｘ（０）、ａ、およびｂがある場合、入れ替え
シーケンスには多くの異なる可能性がある。特定のターボコードと使用するため
にインタリーバパラメータを最適化するために検索を実行することが望ましい。

【００４５】 図３では、１つの実施形態に従った構成体エンコーダ２００が、ＣＤＭＡデジ
タル無線通信システムで使用される特定のターボコードのために最適化される。
エンコーダ２００は、７個のモジュロ−２加算器、２０２、２０４、２０６、２
０８、２１０、２１２、２１４および３つのビット位置２１６、２１８、２２０
を含む。ビット位置２１６、２１８、２２０は、３ビットレジスタまたは代わり
に３つの１ビットレジスタとして実現されてよい。モジュロ−２加算器２０２、
２０４、２０６、２０８、２１０、２１２、２１４は、フィードバックタップの
所望される集合を生じさせるために、正確な様式でビット位置２１６、２１８、
２２０に結合される。このようにして、加算器２０２は入力ビットを受け取るよ
うに構成される。加算器２０２は、ビット位置２１６、および加算器２０４と２
０６にも結合される。ビット位置２１６は、ビット位置２１８に、および加算器
２０４と２０６に結合される。ビット位置２１８は、ビット位置２２０に、およ
び加算器２０８と２１０に結合される。加算器２１０は、加算器２０２に結合さ
れる。加算器２０４は、加算器２１２に結合される。加算器２０６は、加算器２
０８に結合される。加算器２０８は、加算器２１４に結合される。ビット位置２
２０は、加算器２１０、２１４、および２１２に結合される。加算器２１２、２
１４は、それぞれ第１シンボルおよび第２シンボルを出力するように構成される
。

【００４６】 エラー性能を、構成体デコーダ（図示されていない）でのエラーイベントの入
力重量および出力重量により特徴付けることができることは技術で既知である。
例えば、ＩＥＥＥ会報、情報理論（ＩＥＥＥＴｒａｎｓ．Ｉｎｆｏ．Ｔｈｅｏｒ
ｙ）４０９−２８（１９９６年３月）の、Ｓ．ＢｅｎｅｄｅｔｔｏおよびＧ．Ｍ
ｏｎｔｏｒｓｉのターボコードの発表：並行連結コーディング方式に関するなん
らかの結果（Ｓｏｍｅ Ｒｅｓｕｌｔｓ ｏｎ Ｐａｒａｌｌｅｌ Ｃｏｎｃａ
ｎｔｅｎａｔｅｄ Ｃｏｄｉｎｇ Ｓｃｈｅｍｅ）を参照すること。エラーイベ
ントの入力重量とはビットエラーの数であるが、エラーイベントの出力重量はコ
ードシンボルエラーの数である。入力重量１のエラーイベントは、明らかにすべ
てゼロの状態から分岐し、決して再マージしないだろう（１がシフトレジスタ内
で無限に循環し、途中ますます多くの出力重量を蓄積する）。これは、エンコー
ダの再帰的な、つまりフィードバック部分のためである。この構造のため、高い
信号対雑音比（ＳＮＲ）でのターボコードの性能が、入力重量２で出力エラーイ
ベントにより支配されることが示された。同上を参照のこと。ターボコードエラ
ーフロアは、いわゆる実効自由距離漸近線を使用して正確に予測することができ
る。実効自由距離は、入力重量２のすべてのエラーイベントの最小出力重量であ
る。長さで短い入力重量２つのエラーエベントは、典型的には、最小距離エラー
イベンとを引き起こす。図３のエンコーダ２００の場合、フィードバック多項式
は１＋Ｄ^２＋Ｄ^３であり、すべての考えられる入力重量２エラーイベントは、形
式Ｄ^ｋ（１＋Ｄ^７ｊ）であり、その場合、ｊ＝１、２．．．およびｋは範囲０．
．．Ｋ−７ｊの範囲内での任意のシフトである（Ｋはインタリーバサイズである
と想定される）。これは、当業者に理解されるように、構成体エンコーダ２００
の四目格子（ｔｒｅｌｌｉｓ）を調べることによって、容易に検証することがで
きる。

【００４７】 図３の実施形態のインタリーバサイズがＫで示されるが、図２のインタリーバ
サイズがＮで示されることに注意する必要がある。当業者は、さまざまな文字が
使用されるという事実が特に重要視されないことを理解するだろう。

【００４８】 例えば、Ｄ^ｋ（１＋Ｄ^７）というエラーパターンにより、第１デコーダの中か
ら最小距離エラーイベントが引き起こされると仮定する。ターボインタリーバは
、２つのエラー（Ｄ^ｋ、Ｄ^ｋ＋７）を２つの位置（Ｄ^ｎ、Ｄ^ｍ）の中にマップす
るだろう。｜ｍ−ｎ｜＝７または７のなんらかの倍数である場合、第２デコーダ
からの低距離エラーイベントが考えられる。ターボインタリーバの根本的な目的
とは、このようなマッピングが発生するのを防ぐことである。すなわち、インタ
リーバは、第１寸法での低重量エラーイベントを受けやすいビットの集合体を、
第２方向で大量の出力重量を生じさせるビットの集合体にマッピングする必要が
ある。したがって、インタリーバの設計への所望のアプローチは、インデックス
（ｋ、ｋ＋７ｊ）に位置するビット組が、インデックス（ｓ、ｓ＋７）に位置す
るビット対にマッピングするのを防ごうとすることであり、特にｊおよびｔとい
うさらに小さい値を強調する。このような入力エラーイベントは、以下の表１に
一覧表示されている。イベントごとに、ＩＳ−９５に規定されるように、速度１
／２、１／３および１／４順方向リンクターボコードの適切な破壊パターンを使
用して、第１構成体コードの出力パリティ重量が一覧表示される。

【表１】

【００４９】 指定されたインタリーバが、形式Ｄ^ｋ１（１＋Ｄ^７）→Ｄ^ｋ１（＋Ｄ^７）の入
力重量２→２を備える場合には、結果として生じるエラーイベントの複合出力重
量は、速度１／２ターボコードの場合、２＋３＋３＝８となるだろう。過去の計
算では、体系化されたビット（２）の重量は、２つの構成体エンコーダ（３と３
）からそれぞれのパリティ重量と合計される。同様に、インタリーバが形式Ｄ^{ｋ １} （１＋Ｄ^７）→（１＋Ｄ^１４）の入力重量２→マッピングを備える場合には、
結果として生じるエラーイベントの復号出力重量は、速度１／２ターボコードの
場合２＋３＋６であるか、速度１／３ターボコードの場合、２＋６＋１０＝１８
となるだろう。

【００５０】 加えて、低構成体出力重量の入力重量４エラーイベントが、第２寸法での低出
力重量の２つの入力重量２エラーイベントにマップしてよいことが考えられる。
このようなマッピングは、４→｛２、２｝で示される。入力重量４の構成体エラ
ーイベントには閉鎖形式の解決策はないが、以下の表には、構成体エンコーダ２
００の低出力重量エラーイベントのいくつかが含まれ、構成体エンコーダ２００
は、ＩＳ−９５から引き出される無線によるインタフェースを使用するＣＤＭＡ
デジタル無線通信システム内での順方向リンクターボコード用の第１構成体エン
コーダとして使用されている。

【表２】

【００５１】 例えば、インタリーバが形式Ｄ^ｋ１（１＋Ｄ^３＋Ｄ^４＋Ｄ^５）→｛Ｄ^ｋ２（１
＋Ｄ^７）Ｄ^ｋ３（１＋Ｄ^７）｝の入力重量４→｛２、２｝マッピングを備える場
合には、結果として生じるエラーイベントの複合出力重量は、速度１／２ターボ
コードの場合、４＋２＋３＋３＝１２となるだろう。この複合エラーイベントは
、複合出力重量１１を有するマッピングＤ^ｋ１（１＋Ｄ^７）→Ｄ^ｋ２（１＋Ｄ^{１ ４} ）のためのエラーイベントよりはるかに悪くない。したがって、主たる設計目
標は、悪いマッピングの前述されたタイプが回避される、あるいは少なくとも最
小限に抑えられるように、インタリーバのパラメータを最適化することである。
理想的には、最低の複合出力重量を有する悪いマッピングは、回避する、および
／または最小限に抑えるために最も重要なマッピングである。ある特定のサイズ
（例えば、１５３０）ためにインタリーバを設計する上では、両方の種類のマッ
ピング（つまり、重量２→２および重量４→｛２、２｝）を最小限に抑えるよう
に、インタリーバパラメータを最適化することが可能である。このアプローチは
、その特定のサイズに最適なインタリーバを生じさせる。２^Ｎ−１（パンクチュ
アしやすいインタリーバと称される）より大きい任意のサイズに堅牢にパンクチ
ュアできるサイズ２^Ｎというインタリーバを設計する上では、重量４→｛２、２
｝マッピングの最適化は、達成するのがはるかに困難である可能性があることに
注意する必要がある。

【００５２】 検索は、図３の実施形態に従って２−Ｄ ＬＣＳインタリーバからサイズ２^Ｎ の破壊フレンドリなインタリーバを得るために実行された。以下の表３は、検索
の初期結果を含む。インタリーバサイズごとに、使用される行数、使用される列
数がｘ（０）、ａ、およびｃ係数がともに指定されている。実行の簡略さおよび
効率のために、３分の２行がすべてのインタリーバに使用された。

【表３】

【００５３】

【表４】

【００５４】 代替実施形態では、係数ａは、１に等しく設定されてよく、２−Ｄ、ＬＣＳイ
ンタリーバからサイズ２^Ｎのパンクチュアしやすいインタリーバを得るために、
新規検索が実行される．順方向および逆方向のＬＣＳ再帰等式は、それぞれ以下
まで簡略化する： ｘ（ｎ＋１）＝（ｘ（ｎ）＋ｃ）ｍｏｄＭ、

【００５５】 および ｘ（ｎ）＝（ｘ（ｎ＋１）−ｃ）ｍｏｄＭ

【００５６】 以下の表４は検索の初期結果を記載する。実行の簡略さおよび効率のため、す
べてのインタリーバ用に３２行が使用された。当業者は、表４に示されている結
果から、すべてのＬＣＳ再帰中で１に等しい設定値ａが、結果として生じるイン
タリーバの品質において何の不利も誘発しないことを理解するだろう。さらに、
１に等しい設定値ａの簡略化から達成される複雑度の利得はかなりである。例え
ば、図２の実施形態で説明されている第２ＬＵＴおよび第３ＬＵＴ（ａおよｂａ
ｂという値を記憶するために使用されるＬＵＴ）は、必要とされていない。図２
の実施形態に説明されているｋビットの乗算器も必要ではない。以下の表４から
分かるように、初期状態ｘ（−１）および追加定数ｃだけが、インタリーバの行
ごとに指定される必要がある。より大きなサイズのインタリーバの係数は、それ
らが本出願の提出の時点では入手できなかったため、初期検索結果だけを指定す
る表には含まれていない。

【表５】

【００５７】 このようにして、新規の改善されたターボコードインタリーバが説明されてき
た。当業者は、ここに開示されている実施形態がセルラー電話システムの文脈で
説明されてきたが、本発明の特徴が、例えば、衛星通信システムなどを含む任意
の形式の通信システムでの用途にも十分に等しく役立つことを理解するだろう。
さらに、ここに説明されている実施形態が、データ通信または音声通信のどちら
かを符号化するために必要とされてよいことも当業者によってさらに理解される
だろう。また、前記説明を通して参照されてよいデータ、命令、コマンド、情報
、信号、ビット、シンボルおよびチップが、電圧、電流、電磁波、磁界または磁
粉、光学フィールドまたは光学粒子、あるいはその任意の組み合わせにより有利
に表されることも理解されるだろう。

【００５８】 当業者は、さらに、ここに開示されている実施形態と関連して説明されている
多様な例示的な論理ブロックおよびアルゴリズムの工程が、デジタル信号プロセ
ッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、離散ゲートまたはトラン
ジスタ論理、例えばレジスタとＦＩＦＯなどの離散ハードウェア構成要素、１セ
ットのファームウェア命令を実行するプロセッサ、あるいは任意の従来のプログ
ラム可能なソフトウェアモジュールおよびプロセッサで実現されるか、あるいは
実行されてよいことを理解するだろう。プロセッサは、有利なことにマイクロプ
ロセッサであってよいが、代替では、プロセッサは任意の従来のプロセッサ、制
御装置、マイクロコントローラ、または状態機械であってよい。ソフトウェアモ
ジュールは、ＲＡＭメモリ、フラッシュメモリ、レジスタ、または技術で既知で
ある書込み可能の記憶媒体の任意のその他の形式に常駐できるだろう。

【００５９】 本発明の好ましい実施形態は、このようにして示され、説明されてきた。しか
しながら、本発明の精神または範囲から逸脱することなく、多数の改変がここに
開示されている実施形態に加えられてよいことは普通の技術の熟練者にとって明
らかだろう。したがって、本発明は以下のクレームに従った場合を除き、制限さ
れていない。

【図面の簡単な説明】

【図１】 図１は、並列連結ターボコーダのブロック図である。

【図２】 図２は、図１の並列連結ターボコーダで使用されてよいインタリーバのブロッ
ク図である。

【図３】 図３は、図２のインタリーバとともに使用されてよい構成体エンコーダのブロ
ック図である。

【符号の説明】

１２、１４…コーダ １６…インタリーバ １８…マルチプレクサ ２０…エンコーダ入力データ ２２、２４、２６…出力 ２８…パリティシンボル ３０…出力データストリーム １００…インタリーバ １０２、１０４、１０６、１０８…ＬＵＴ １１０、１１２…入力マルチプレクサ １１４、１１６、１１８、１２０、１２２、１２４…ＭＵＸ １２６…行カウンタ １２８、１３０…ビット逆論理ブロック １３２…アドレス妥当性検査モジュール １３４、１３６、１３８、１４２…レジスタ １４４、１４６…ビット乗算器 １４８、１５０、１５２、１５４…加算器 １５６…ＬＣＳ再帰生成器 ２００…エンコーダ ２０２、２０４、２０６、２０８、２１０、２１２、２１４…加算器 ２１６、２１８、２２０…ビット位置

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 リン、フーニュン アメリカ合衆国 カリフォルニア州 92131 サン・ディエゴ、ウィル・クリー ク・ロード 11382 Ｆターム(参考） 5B001 AA13 AC05 AD06 5J065 AC02 AD04 AG06 AH02 AH05 AH07 AH09 5K014 AA01 BA06 FA16 HA00

Claims (25)

【特許請求の範囲】
1. 【請求項１】 連続して複数の入力ビットを受取り、そこから第１の複数の
   出力シンボルを生成するように構成される第１コーダと、 複数の入力ビットを連続して受け取るように構成されているインタリーバであ
   って、インタリーバが行と列のマトリックス内に配列される複数のビット記憶装
   置位置を含み、線形合同シーケンス生成器がインタリーバの各行内でビットをシ
   ャッフルするためにシーケンスを擬似無作為に生成するように構成されているイ
   ンタリーバと、 インタリーバから連続して複数のインタリーブされたビットを受り取り、そこ
   から第２の複数の出力シンボルを生成するように構成される第２コーダと、 を備えるターボコーダ。
2. 【請求項２】 ビットをシャッフルするためのシーケンスが、以下の等式に
   従って生成される線形合同シーケンス再帰を備え ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、 ここでは、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、
   ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、
   以下の条件、 （ｉ）ｃはＭに対して相対的に素数であり、 （ｉｉ）ａ−１はｐの倍数であり、この場合ｐはＭを分割する任意の素数を表
   し、 （ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず、お
   よび （ｉｖ）ｘ（０）は整数シード列インデックスである。 が、満たされる、請求項１に記憶されるターボコーダ。
3. 【請求項３】 ａ＝１である、請求項２に記載されるターボコーダ。
4. 【請求項４】 期間Ｍが２の累乗である、請求項２に記載されるターボコー
   ダ。
5. 【請求項５】 さらに、第１コーダと第２コーダにそれぞれ結合され、それ
   ぞれ、第１の複数の出力シンボルと第２の複数の出力シンボルをそこから受け取
   るように構成されているマルチプレクサを備える、請求項１に記載されるターボ
   コーダ。
6. 【請求項６】 インタリーバが、さらに、事前定義されたビット逆順アルゴ
   リズムに従ってインタリーバの行をシャッフルするための少なくとも１つのモジ
   ュールを含む、請求項１に記載されるターボコーダ。
7. 【請求項７】 ビットをシャッフルするためのシーケンスは、以下の等式に
   従って生成される線形合同シーケンス再起を備え、 ｘ（ｎ）＝（ａ^{（（Ｍ／２）−１）}ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、 そこでは、ｎは時間インデックスを表し、ｘ（ｎ）は時間インデックスｎ、ａ、
   ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、
   以下の条件 （ｉ）ｃがＭに対して相対的に素数であり、 （ｉｉ）ａ−１がｐの倍数であり、ここではｐはＭを分割する任意の素数を表
   し、 （ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず （ｉｖ）ｘ（０）が整数シード列インデックスである、 が満たされる、請求項１に記載されるターボコーダ。
8. 【請求項８】 ａ＝１である、請求項７に記載されるターボコーダ。
9. 【請求項９】 期間Ｍが２の累乗である、請求項７に記載されるターボコー
   ダ。
10. 【請求項１０】 データ要素を連続して行ごとにビット記憶位置のマトリッ
    クスに書き込む工程と、 線形合同シーケンス再帰に従って、ビット記憶位置のマトリックスの各行内に
    データ要素を擬似無作為に再配列する工程と、 ビット記憶位置のマトリックスから列ごとに連続してデータ要素を読み取る工
    程と、 を備える、データ要素をインタリーブする方法。
11. 【請求項１１】 さらに、以下の等式に従って線形合同シーケンス再帰を生
    成する工程を備え、 ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、 ここではｎは時間インデックスを表し、ｘ（ｎ）はインデックスｎ、ａ、ｃで列
    インデックスを表し、Ｍは整数であり、Ｍがシーケンスの期間を表し、以下の条
    件 （ｉ）ｃがＭに対して相対的に素数であり、 （ｉｉ）ａ−１がｐの倍数であり、この場合、ｐはＭを分割する任意の素数で
    あり （ｉｉｉ）Ｍが４の倍数であるとき、ａ−１は４の倍数でなければならず、お
    よび （ｉｖ）ｘ（０）は整数シード列インデックスである、 が満たされる、請求項１０に記載される方法。
12. 【請求項１２】 ａ＝１である、請求項１１に記載される方法。
13. 【請求項１３】 期間Ｍが２の累乗である、請求項１１に記載される方法。
14. 【請求項１４】 さらに、事前定義されたビット逆順アルゴリズムに従って
    、ビット記憶位置のマトリックスの行を配列し直す工程を備える、請求項１０に
    記載される方法。
15. 【請求項１５】 さらに、以下の等式に従って線形合同シーケンス再帰を生
    成する工程を備え、 ｘ（ｎ）＝（ａ^{（（Ｍ／２）−１）}ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、 ここでは、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、
    ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、
    以下の条件 （ｉ）ｃがＭに対して相対的に素数であり、 （ｉｉ）ａ−１がｐの倍数であり、ｐがＭを分割する任意の素数を表し、 （ｉｉｉ）Ｍが４の倍数であるとき、ａ−１が４の倍数でなければならず、 （ｉｖ）ｘ（０）が整数シード列インデックスである、 請求項１０に記載される方法。
16. 【請求項１６】 ａ＝１である、請求項１５に記載される方法。
17. 【請求項１７】 期間Ｍが２の累乗である、請求項１５に記載される方法。
18. 【請求項１８】 データ要素を行ごとにビット記憶位置のマトリックスに連
    続して書き込むための手段と、 線形合同シーケンス再帰に従って、ビット記憶位置のマトリックスの各行の中
    にデータ要素を擬似無作為に再配列するための手段と、 ビット記憶位置のマトリックスから列ごとに順次データ要素を読み込むための
    手段と、 を備える、インタリーバ。
19. 【請求項１９】 線形合同シーケンス再帰が、以下の等式に従って生成され
    、 ｘ（ｎ＋１）＝（ａｘ（ｎ）＋ｃ）ｍｏｄＭ、 ここではｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、ｃ
    での列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、以
    下の条件 （ｉ）ｃがＭに対して相対的に素数であり、 （ｉｉ）ａ−１がｐの倍数であり、この場合ｐがＭを分割する任意の素数を表
    し、 （ｉｉｉ）Ｍが４の倍数であるとき、ａ−１が４の倍数でなければならず、 （ｉｖ）ｘ（０）が整数シード列インデックスである が満たされる、請求項１８に記載されるインタリーバ。
20. 【請求項２０】 ａ＝１である、請求項１９に記載されるインタリーバ。
21. 【請求項２１】 期間Ｍが２の累乗である、請求項１９に記載されるインタ
    リーバ。
22. 【請求項２２】 さらに、事前定義されたビット逆順アルゴリズムに従って
    、ビット記憶位置のマトリックスの行をシャッフルするための手段を備える、請
    求項１８に記載されるインタリーバ。
23. 【請求項２３】 線形合同シーケンス再帰が、以下の等式に従って生成され
    、 ｘ（ｎ）＝（ａ^{（（Ｍ／２）−１）}ｘ（ｎ＋１）−ｃ）ｍｏｄＭ、 この場合、ｎが時間インデックスを表し、ｘ（ｎ）が時間インデックスｎ、ａ、
    ｃでの列インデックスを表し、Ｍが整数であり、Ｍがシーケンスの期間を表し、
    以下の条件 （ｉ）ｃがＭに対して相対的に素数であり、 （ｉｉ）ａ−１がｐの倍数であり、この場合、ｐがＭを分割する任意の素数を
    表し、 （ｉｉｉ）Ｍが４の倍数であるときに、ａ−１が４の倍数でなければならず、 （ｉｖ）ｘ（０）が整数シード列インデックスである、 が満たされる、請求項１８に記載されるインタリーバ。
24. 【請求項２４】 ａ＝１である、請求項２３に記載されるインタリーバ。
25. 【請求項２５】 期間Ｍが２の累乗である、請求項２３に記載されるインタ
    リーバ。