KR20080067987A - 큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적플렉서블 충돌 방지 메모리 억세싱 - Google Patents

큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적플렉서블 충돌 방지 메모리 억세싱 Download PDF

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KR20080067987A KR1020080005402A KR20080005402A KR20080067987A KR 20080067987 A KR20080067987 A KR 20080067987A KR 1020080005402 A KR1020080005402 A KR 1020080005402A KR 20080005402 A KR20080005402 A KR 20080005402A KR 20080067987 A KR20080067987 A KR 20080067987A
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Abstract

큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 갖는 병렬 터보 디코딩(parallel turbo decoding)을 위한 공식적 플렉서블 충돌 방지 메모리 억세싱(formulaic flexible collision-free memory accessing)이 개시된다. 큐피피(QPP) 인터리브를 사용하여 수행되는 터보 디코딩을 수행하기 위해 어떤 원하는 개수의 병렬 구현된 터보 디코딩 프로세서들이 사용될 수 있는 수단이 제공된다. 이러한 접근법은 디코딩 프로세서들(예를 들면, 복수의 병렬 구현된 터보 디코더들)의 임의의 선택된 숫자(M)에게 터보 코딩된 신호의 디코딩을 수행하도록 허용하기 위해 제공되며 여전히 큐피피 인트리브의 선택된 실시예를 사용한다. 또한, 충돌 방지 메모리 매핑(collision-free memory mapping)(
Figure 112008004092669-PAT00001
)은 병렬 구현된 터보 디코딩 프로세서들의 어떤 원하는 개수로 병렬 터보 디코딩 구현을 만족시키는 특정 큐피피(QPP) 인터리브(π)를 선택하는 데 대해 더 많은 자유성(freedom)을 제공한다. 이러한 메모리 매핑은 갱신된 정보(병렬 구현된 터보 디코더를 사용하여 갱신된)의 메모리 뱅크들 내로의 충돌 방지 읽기 및 쓰기를 허용한다.

Description

큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적 플렉서블 충돌 방지 메모리 억세싱{FORMULAIC FLEXIBLE COLLISION-FREE MEMORY ACCESSING FOR PARALLEL TURBO DECODING WITH QUADRATIC POLYNOMIAL PERMUTATION(QPP) INTERLEAVE}
본 발명은 일반적으로는 통신 시스템에 관련되고, 더 상세하게는, 본 발명은 터보 코딩(turbo coding)을 사용하는 통신 시스템에 관련된다.
데이터 통신 시스템들은 여러 해 동안 계속적으로 발전해 왔다. 근래에 상당한 관심을 끌어 온 한가지 통신 시스템의 유형은, 반복적 에러 정정 코드들(iterative error correction codes)을 사용하는 통신 시스템이다. 그들 중, 최근에 관심을 받아 온 통신 시스템의 하나의 특정 방식은 터보 코드들(반복적 에러 정정 코드의 한 유형)을 사용하는 시스템이었다. 반복적 코드들을 갖는 통신 시스템들은 주어진 신호 대 잡음비(signal to noise ratio;SNR)에 대해서, 종종 다른 코드들보다 더 낮은 비트 에러 레이트(bit error rate, BER)을 달성할 수 있다.
이 분야의 기술 개발에 있어서, 계속적이고 주요한 지향은, 어떤 통신 시스템 내에서 주어진 BER을 달성하는 데에 요구되는 SNR을 낮추려고 계속해서 시도하 는 것이었다. 이상적인 목표는 통신 채널에서 샤논의 한계(Shannon's limit)에 도달하도록 노력하는 것이었다. 샤논의 한계는, 특정 SNR을 갖는 통신 채널 내에서, 그 통신 채널을 통해 에러가 없는(error free) 전송을 달성할 수 있을 경우의 데이터 레이트(data rate)라고 볼 수 있다. 바꿔 말하면, 샤논의 한계는 주어진 변조 방식 및 코드 레이트(code rate)에 있어서 채널 용량(channel capacity)에 대한 이론상 경계(theoretical bound)라 할 수 있다.
상대적으로 낮은 데이터 처리 레이트들(data throughput rates)로 동작하기는 하지만, 그러한 상대적으로 낮은 에러 레이트들을 제공하는 터보 코드의 사용은 통신 채널 내에서 대량의 잡음을 가지며 실질적으로 에러가 없는 통신이 가장 많은 수요로서 유지되고 있는 통신 시스템들의 맥락에 주로 있어 왔다. 터보 코딩에 대한 가장 초기의 응용 분야들 중 하나는, 정확한(즉, 이상적으로 에러가 없는) 통신이 핵심적인 설계 기준으로 종종 여겨지는 우주 관련 분야였다. 기술 개발의 방향은 그 후 지상 응용 분야(terrestrial-applicable) 및 소비자 관련 응용 분야들(consumer-related applications)을 개발하는 방향으로 이동하였다. 여전히, 우주 관련 응용 분야의 유산에 근거하여, 터보 코딩 환경에서의 노력의 초점은, 특히 더 높은 처리량에 도달하려는 쪽이 아니라 상대적으로 더 낮은 에러 플로어(error floor)를 달성하려는 쪽으로 계속되었다.
더 최근에 와서는, 이 기술분야의 초점은, 더 높은 처리량을 지원하면서도 터보 코드의 맥락(context) 내에서 제공되어 왔던 상대적으로 낮은 에러 플로어를 여전히 유지하면서 동작가능하도록, 터보 코딩 및 관련된 파생 기술들(variants)을 개발하는 쪽으로 가고 있다.
사실, 통신 시스템들에서 처리량 요청이 증가함에 따라, 복수의 프로세서들과 복수의 메모리 뱅크들을 사용하는 병렬 터보 디코딩(parallel turbo decoding)이 필요하게 된다. 현재의 많은 시스템들이 광범위한 코드워드(codeword) 크기들을 지원하고 있다. 따라서, 병렬 터보 디코더 설계에 있어서 효율과 유연성(flexibility)은 매우 중요하다.
일반적으로 말해, 터보 코드들을 사용하는 통신 시스템의 맥락에서는, 통신 채널의 일단(one end)에는 인코더 기능을 가진 제1 통신 장치가 있고, 이 통신 채널의 타단에는 디코더 기능을 가진 제2 통신 장치가 있다. 여러 경우들에서, 이러한 두 통신 장치들 중 어느 하나 또는 둘 다는 인코더 및 디코더 기능(예를 들면, 양방향 통신 시스템 내에서)을 포함할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 큐피피(QPP) 인터리브(interleave)를 갖는 병렬 터보 디코딩(parallel turbo decoding)을 위한 공식적 플렉서블 충돌 방지 메모리 억세싱(formulaic flexible collision-free memory accessing)을 제공하고자 함에 있다.
본 발명은 도면들의 몇 가지 관점들의 이하의 간단한 설명, 본 발명의 상세한 설명 및 청구항들에서 더 설명되는 장치 및 동작 방법들로 나타난다.
본 발명의 일 측면에 따라, 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)의 병렬 디코딩(parallel decoding)을 수행하도록 동작가능한 터보 디코더(turbo decoder)가 제공되며, 상기 터보 디코더는:
2와 상기 터보 코딩된 신호의 정보 블록 길이(information block length) 사이의 어떤 정수 개의 터보 디코더들을 포함할 수 있는 복수의 터보 디코더들; 및
복수의 메모리들을 포함하되, 여기서,
상기 복수의 터보 디코더들은 상기 복수의 메모리들에 대해 읽고 쓰도록 동작가능하며,
제1 디코딩 싸이클 동안,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매
핑(collision-free modulation memory mapping) 중의 제1 매핑에 의해
지시(direct)되는 상기 복수의 메모리들 중의 제1 상응 메모리로부터
제1 정보를 검색(retrieve)하도록 동작가능하고,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
리들 중 그의 제1 상응 메모리로부터 검색된 상기 제1 정보를 사용하
여 디코딩 처리를 수행하고 그에 의해 제1 갱신 정보를 생성하도록 동
작가능하고,
상기 제1 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
모리에 상기 제1 정보를 통해 쓰여지고,
제2 디코딩 싸이클 동안,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모
리 매핑 중의 제2 매핑에 의해 지시되는 상기 복수의 메모리들 중의
제2 상응 메모리로부터 제2 정보를 검색하도록 동작가능하고,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
리들 중 그의 제2 상응 메모리로부터 검색된 상기 정보를 사용하여 디
코딩 처리를 수행하고 그에 의해 제2 갱신 정보를 생성하도록 동작가
능하고,
상기 제2 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
모리에 상기 제2 정보를 통해 쓰여지고,
상기 복수의 터보 디코더들은 상기 터보 코딩된 신호로 인코딩된 적어도 한 비트의 최적 추정치(best estimate)를 생성하도록 동작가능하다.
바람직하게는, 상기 터보 코딩된 신호의 반복적 디코딩 처리 동안 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매핑을 수행하도록 동작가능한 처리 모듈(processing module)을 더 포함하되, 여기서,
상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제1 매핑을 제공하고,
상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제2 매핑을 제공하며,
상기 충돌 방지 변조 메모리 매핑은 상기 복수의 터보 디코더들을 연관(associate)시키며 상기 복수의 메모리들은 상기 터보 코딩된 신호의 가상 블록 길이(virtual block length)와 상기 터보 코딩된 신호의 정보 블록 길이 중의 적어도 하나에 근거하여 결정된다.
바람직하게는, 터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는 외부 정보(extrinsic information)에 대해 큐피피(QPP) 인터리빙을 수행하고 그에 의해 후속(subsequent) 디코딩 처리에서 사용하기 위한 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능하다.
바람직하게는, 터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는 외부 정보(extrinsic information)에 대해 큐피피(QPP) 디인터리빙을 수행하고 그에 의해 후속(subsequent) 디코딩 처리에 사용하기 위한 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능하다.
바람직하게는, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
터보 코딩된 신호와 연관된 복수의 메트릭들(metrics)을 수신하며, 상기 복수의 메트릭들에 대해 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코딩하고 그에 의해 제1 외부 정보(extrinsic information)를 계산하는 것을 수행하도록 동작가능한 제1 소프트인/소프트아웃 디코더;
상기 제1 외부 정보에 대해 인터리빙을 수행하고 그에 의해 제1 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능한 인터리버 모듈(interleaver module);
상기 제1 app 정보에 대해 SISO 디코딩을 수행하고 그에 의해 제2 외부 정보를 생성하도록 동작가능한 제2 SISO 디코더;
상기 제2 외부 정보에 대해 디인터리빙(de-interleaving)을 수행하고 그에 의해 제2 app 정보를 생성하도록 동작가능한 디인터리버 모듈(de-interleaver module);
상기 제2 SISO 디코더에 의해 생성된 가장 최근의 외부 정보를 처리하고 그에 의해 상기 터보 코딩된 신호 내에서 인코딩된 정보 비트들의 최적 추정치 들(best estimates)을 생성하도록 동작가능한 출력 프로세서(output processor)를 포함한다.
바람직하게는, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
터보 코딩된 신호와 연관된 복수의 메트릭들(metrics)을 수신하며, 상기 복수의 메트릭들에 대해 SISO 디코딩을 수행하며 그에 의해 제1 외부 정보를 계산하도록 동작가능한 제1 소프트인/소프트아웃 디코더;
상기 제1 외부 정보에 대해 큐피피(QPP) 인터리빙을 수행하며 그에 의해 제1 "선험적 확률(app)" 정보를 생성하도록 동작가능한 인터리버 모듈(interleaver module);
상기 제1 app 정보에 대해 SISO 디코딩을 수행하며 그에 의해 제2 외부 정보를 생성하도록 동작가능한 제2 소프트인/소프트아웃 디코더;
상기 제2 외부 정보에 대해 QPP 디인터리빙을 수행하며 그에 의해 제2 app 정보를 생성하도록 동작가능한 디인터리버 모듈(de-interleaver module);
상기 제2 SISO 디코더에 의해 생성된 가장 최근의 외부 정보를 처리하고 그에 의해 상기 터보 코딩된 신호 내에서 인코딩된 정보 비트들의 최적 추정치들을 생성하도록 동작가능한 출력 프로세서를 포함한다.
바람직하게는, 상기 복수의 터보 디코더들은 소정 개수의 터보 디코더들을 포함하고, 상기 복수의 메모리들은 상기 개수의 메모리들을 포함한다.
바람직하게는, 상기 복수의 터보 디코더들은 제1 개수의 터보 디코더들을 포함하고, 상기 복수의 메모리들은 제2 개수의 메모리들을 포함한다.
바람직하게는, 상기 터보 디코더는 무선 개인용 통신 장치(wireless personal communication device) 내에 구현될 수 있다.
바람직하게는, 상기 터보 디코더는 통신 장치 내에서 구현되고; 상기 통신 장치는 위성 통신 시스템(satellite communication system), 무선 통신 시스템(wireless communication system), 유선 통신 시스템(wired communication system), 광섬유 통신 시스템(fiber-optic communication system) 중의 적어도 하나 내에 구현된다.
본 발명의 일 측면에 따라, 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)의 병렬 디코딩(parallel decoding)을 수행하도록 동작가능한 터보 디코더(turbo decoder)가 제공되며, 상기 터보 디코더는:
2와 상기 터보 코딩된 신호의 정보 블록 길이(information block length) 사이의 어떤 정수 개의 터보 디코더들을 포함할 수 있는 복수의 터보 디코더들;
복수의 메모리들;
상기 터보 코딩된 신호의 반복적 디코딩 처리 동안 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매핑(collision-free modulation memory mapping)을 수행하도록 동작가능한 처리 모듈(processing module)을 포함하되, 여기서,
상기 복수의 디코더들은 상기 복수의 메모리들에 대해 읽고 쓰도록 동작가능하며,
제1 디코딩 싸이클 동안,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매
핑 중의 제1 매핑에 의해 지시(direct)되는 상기 복수의 메모리들 중
의 제1 상응 메모리로부터 제1 정보를 검색(retrieve)하도록 동작가능
하고,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
리들 중 그의 제1 상응 메모리로부터 검색된 제1 정보를 사용하여 디
코딩 처리를 수행하고 그에 의해 제1 갱신 정보를 생성하도록 동작가
능하고, 상기 제1 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1
상응 메모리에서의 제1 정보를 통해 쓰여지고,
상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들
사이에서 충돌 방지 변조 메모리 매핑 중의 제1 매핑을 제공하도록 동
작가능하며;
제2 디코딩 싸이클 동안,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모
리 매핑 중의 제2 매핑에 의해 지시되는 상기 복수의 메모리들 중의
제2 상응 메모리로부터 제2 정보를 검색하도록 동작가능하고,
상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
리들 중 그의 제2 상응 메모리로부터 검색된 정보를 사용하여 디코딩
처리를 수행하고 그에 의해 제2 갱신 정보를 생성하도록 동작가능하
고,
상기 제2 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
모리에서의 제2 정보를 통해 쓰여지고,
상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들
사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제2 매핑을 제공하도
록 동작가능하며;
상기 복수의 터보 디코더들은 상기 터보 코딩된 신호로 인코딩된 적어 도 한 비트의 최적 추정치(best estimate)를 생성하도록 동작가능하며;
터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는,
제1 외부 정보(extrinsic information)에 대해 큐피피(QPP) 인터리
빙(interleaving)하고 후속(subsequent) 디코딩 처리에 사용하기 위한
제1 "선험적 확률(a priori probability;app)" 정보를 생성하는 것을
수행하고,
제2 외부 정보에 대해 큐피피(QPP) 디인터리빙(de-interleaving)하고
후속 디코딩 처리에 사용하기 위한 제2 "선험적 확률(app)" 정보를 생
성하는 것을 수행하도록 동작가능하다.
바람직하게는, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
터보 코딩된 신호와 연관된 복수의 메트릭들(metrics)을 수신하며, 상기 복수의 메트릭들에 대해 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코딩을 수행하고 그에 의해 제1 외부 정보를 계산하도록 동작가능한 제1 소프트인/소프트아웃 디코더;
상기 제1 외부 정보에 대해 큐피피(QPP) 인터리빙을 수행하고 그에 의해 제1 "선험적 확률(app)" 정보를 생성하도록 동작가능한 인터리버 모듈(interleaver module);
상기 제1 app 정보에 대해 SISO 디코딩을 수행하고 그에 의해 제2 외부 정보를 생성하도록 동작가능한 제2 SISO 디코더;
상기 제2 외부 정보에 대해 큐피피(QPP) 디인터리빙을 수행하고 그에 의해 제2 app 정보를 생성하도록 동작가능한 디인터리버 모듈(de-interleaver module);
상기 제2 SISO 디코더에 의해 생성된 가장 최근의 외부 정보를 처리하고 그에 의해 상기 터보 코딩된 신호 내에서 인코딩된 정보 비트들의 최적 추정치들(best estimates)을 생성하도록 동작가능한 출력 프로세서(output processor)를 포함한다.
바람직하게는, 상기 복수의 터보 디코더들은 소정 개수의 터보 디코더들을 포함하고, 상기 복수의 메모리들은 상기 개수의 메모리들을 포함한다.
바람직하게는, 상기 터보 디코더는 무선 개인용 통신 장치 내에 구현된다.
바람직하게는, 상기 터보 디코더는 통신 장치 내에 구현되고, 상기 통신 장치는 위성 통신 시스템, 무선 통신 시스템, 유선 통신 시스템, 및 광섬유 통신 시스템 중의 적어도 하나 내에 구현된다.
본 발명의 일 측면에 따라, 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)를 디코딩하기 위한 방법이 제공되며, 상기 방법은:
통신 채널로부터 터보 코딩된 신호를 수신하는 단계;
상기 터보 코딩된 신호로부터 인코딩된 블록을 추출(extract)하기 위해 전처리(pre-processing)를 수행하는 단계;
복수의 서브 블록들(sub-blocks) 중의 각각의 서브 블록이 상응하는 복수의 데이터를 포함하도록 상기 인코딩된 블록을 복수의 서브 블록들로 분할하는 단계;
상기 복수의 서브 블록들 중의 제1 서브 블록의 제1 복수의 데이터를 복수의 메모리 뱅크들 중의 제1 메모리 뱅크에 저장하는 단계;
상기 복수의 서브 블록들 중의 제2 서브 블록의 제2 복수의 데이터를 상기 복수의 메모리 뱅크들 중의 제2 메모리 뱅크에 저장하는 단계;
상기 제1 메모리 뱅크로부터 상기 제1 복수의 데이터 중의 제1 성분(element)을 검색(retrieve)하고, 터보 자연적 순서 단계(turbo natural order phase) 디코딩 처리(decoding processing)를 수행하여 그 상에서 그에 의해 상기 제1 성분을 갱신하고, 상기 제1 메모리 뱅크 내에 상기 갱신된 제1 성분으로 상기 제1 성분을 겹쳐 쓰는(over-writing) 단계;
상기 제2 메모리 뱅크로부터 상기 제2 복수의 데이터 중의 제2 성분을 검색하고, 터보 자연적 순서 단계 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제2 성분을 갱신하고, 상기 제2 메모리 뱅크 내에 상기 갱신된 제2 성분으로 상기 제2 성분을 겹쳐 쓰는 단계;
상기 제1 메모리 뱅크로부터 상기 제1 복수의 데이터 중의 제3 성분을 검색하고, 인터리빙된 순서 단계(interleaved order phase) 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제3 성분을 갱신하고, 상기 제1 메모리 뱅크 내에 상기 갱신된 제3 성분으로 상기 제3 성분을 겹쳐 쓰는 단계;
상기 제2 메모리 뱅크로부터 상기 제2 복수의 데이터 중의 제4 성분을 검색하고, 인터리빙된 순서 단계 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제4 성분을 갱신하고, 상기 제2 메모리 뱅크 내에 상기 갱신된 제4 성분으로 상기 제4 성분을 겹쳐 쓰는 단계;
병렬 터보 디코딩 처리(parallel turbo decoding processing)에 따라 2와 상기 터보 코딩된 신호의 정보 블록 길이 사이의 어떤 정수 개의 복수의 디코딩 프로세서들을 포함할 수 있는 복수의 디코딩 프로세서들(decoding processors)을 사용 하여 상기 인코딩된 블록을 터보 디코딩(turbo decoding)하는 단계; 및
상기 터보 코딩된 신호 내에서 인코딩된 적어도 하나의 정보의 최적 추정치(best estimate)를 생성하는 단계를 포함한다.
바람직하게는, 상기 방법은 터보 자연적 순서 단계 디코딩 처리와 인터리빙된 순서 단계 디코딩 처리 둘 다를 수행하기 위해, 병렬 디코딩 배열(parallel decoding arrangement)에서 구현되는 복수의 터보 디코더들을 사용하는 단계를 더 포함하되, 여기서,
상기 복수의 터보 디코더들은 상기 복수의 메모리 뱅크들에 대해 읽고 쓰도록 동작가능하다.
바람직하게는, 상기 방법은 외부 정보에 대해 큐피피(QPP) 인터리빙을 수행하며 그에 의해 후속 디코딩 처리에 사용하기 위한 "선험적 확률(app)" 정보를 생성하는 단계를 더 포함한다.
바람직하게는, 상기 방법은 외부 정보에 대해 큐피피(QP) 디인터리빙을 수행하며 그에 의해 후속 디코딩 처리에 사용하기 위한 "선험적 확률(app)" 정보를 생성하는 단계를 더 포함한다.
바람직하게는,
상기 방법은 통신 장치 내에서 구현되고;
상기 통신 장치는 위성 통신 시스템, 무선 통신 시스템, 유선 통신 시스템, 및 광섬유 통신 시스템 중의 적어도 하나 내에 구현된다.
본 발명의 다른 특징들 및 이점들은 첨부되는 도면들을 참조하여 설명되는 이후의 발명의 상세한 설명으로부터 명백해질 것이다.
본 발명은 큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적 플렉서블 충돌 방지 메모리 억세싱을 제공함으로써, 충돌 방지 메모리 매핑(collision-free memory mapping)(
Figure 112008004092669-PAT00002
)은 병렬 구현된 터보 디코딩 프로세서들의 어떤 원하는 개수로 병렬 터보 디코딩 구현을 만족시키는 특정 큐피피(QPP) 인터리브(π)를 선택하는 데 있어 더 많은 자유성(freedom)을 제공하고, 이러한 메모리 매핑은 갱신된 정보(병렬 구현된 터보 디코더를 사용하여 갱신된 바와 같은)의 메모리 뱅크들 내로의 충돌 방지 읽기 및 쓰기를 허용한다.
많은 통신 시스템들은 터보 코드(turbo code)의 사용을 포함한다. 터보 코드들을 사용할 수 있는 많은 잠재적인 어플리케이션들(applications)이 있지만, 여기서는, 임의의 개수의 정보 비트들을 지원하는 3GPP 채널 코드에 적용될 수 있는 수단이 제공된다. 여기에서 제공되는 발명의 다양한 측면들을 사용하여 지원될 수 있는 비트들의 개수의 몇몇 예들은 WCDMA나 HSPDA에서는 40 내지 5114개이고 LTE에서 는 더 많을 수 있다.
UTRA-UTRAN LTE(Long Term Evolution) 및 3GPP SAE(System Architecture Evolution)에 관한 부가적인 정보는 다음의 인터넷 웹 사이트:
www.3gpp.org
에서 찾아 볼 수 있다.
터보 코딩은 3GPP LTE 채널 코딩을 위해 제안되었다. 3GPP LTE의 채널 코딩 시스템 내에서는, 넓은 범위의 블록 크기들(block sizes)(예를 들어, 터보 코드 블록 길이들(turbo code block lengths)을 공급하고 제공할 필요 및 바람이 있다. 이러한 코딩 시스템에 있어서, 참고문헌 [1]에서 에이알피(ARP;almost regular permutation)로 불려지는 대수 인터리브(algebraic interleave)는 후보들 중의 하나로서 고려되고, 참고문헌 [2]에서 큐피피(QPP;quadratic polynomial permutation)는 다른 후보로서 고려된다.
더욱이, 이러한 시스템의 터보 디코딩은 3GPP LTE 채널 코딩을 위해 요구되는 매우 높은 데이터 처리량과 큰 블록 사이즈 때문에, 일반적으로 병렬 디코딩 배열을 사용하여 구현될 필요가 있다. 병렬 디코딩은 충돌 방지 메모리 억세싱(즉, 어떤 하나의 터보 디코더(병렬 배열된 터보 디코더들의 어떤 그룹)가 어떤 주어진 시점에서 단 하나의 메모리(병렬 배열된 메모리들의 어떤 그룹)에 억세스하는 것)을 요구한다. 병렬 터보 디코딩에서, 디코딩 처리는 함께 전체 터보 코드 블록을 구성하는 윈도우들(windows)의 처리와 관련된다. 예를 들면, 디코딩 접근법은 자연적으로 윈도우화되고, 즉 전체 터보 코드 블록이 어떤 서브 블록들로 나뉘어지고 서브 블록 내에서 더 짧은 반복(recursions)을 수행한다. 병렬로 동작하는 다중 터보 디코딩 프로세서들(예를 들면, 종종 프로세서들로 불려짐)을 포함하는 병렬 디코딩 배열에서, 그리고 각각의 서브 블록들은 별개의 디코딩 프로세서에 할당된다. 모든 프로세서가 동일한 디코딩 접근을 사용하므로, 각각의 프로세서들은 동시에 메모리에 억세스한다. 만약 비효율적인 메모리 매핑(M)이 있다면, 충돌들이 있을 수 있고, 즉, 2 또는 그 이상의 프로세서들로부터의 두 개(또는 그 이상의) 메모리 억세스들이 동일한 메모리 뱅크에 대해 동시에 시도될 수 있다(예를 들면, 이하의 도 7a, 도 7b, 도 8 및 도 9, 그리고 병렬 터보 디코딩의 맥락에서 충돌 대 충돌 방지 메모리 매핑의 다른 설명들 중, 그들의 관련 설명들을 보라). 메모리들과 프로세서들 사이의 비효율적인 메모리 매핑(M)에 의해 야기되는 충돌들은 디코딩 구현의 효율성을 약화시킬 것이다. 참고문헌 [3]에서, 어느 정도의 병렬 디코딩을 위한 그리고 어떤 인터리브(π)를 위한 충돌 방지 메모리 억세싱이 늘 존재한다는 것이 보여진다. 그러나, 일반적으로, 참고문헌 [3]에서 주어진 방법은 어쨌든 애드혹(ad-hoc)이고 일반적으로 구현 친화적(implementation-friendly)이 아니며, 특히 많은 상이한 블록 크기들이 3GPP LTE 채널 코딩의 맥락에서와 같이 지원되어야만 한다.
디지털 통신 시스템들의 목표는 디지털 데이터를 하나의 위치 또는 서브시스템으로부터 에러 없는(error free) 또는 허용될 수 있을 정도의 낮은 에러 레이트를 갖는 다른 위치 또는 서브시스템으로 디지털 데이터를 전송하는 것이다. 도 1에서 보여지는 바와 같이, 데이터는 매우 다양한 통신 시스템들에서 다양한 통신 채 널들, 즉, 자기 매체(magnetic media), 유선, 무선, 광 케이블, 동 케이블 및 그 밖의 다른 유형의 매체를 통해 전송될 수 있다.
도 1은 통신 시스템(100)의 일 실시예를 나타내는 다이어그램이다.
도 1을 참조하면, 이 실시예의 통신 시스템(100)은 통신 채널(199)을 포함하며, 이러한 통신 채널(199)은, 통신 채널(199)의 일단에 놓여진 통신 장치(110)(인코더(114)를 갖는 송신기(112)와, 디코더(118)를 갖는 수신기(116)를 포함함)를, 통신 채널(199)의 타단에 놓여진 다른 통신 장치(120)(인코더(128)를 갖는 송신기(126)와, 디코더(124)를 갖는 수신기(122)를 포함함)에 통신상으로 결합한다. 몇몇 실시예들에서는, 통신 장치들(110, 120) 중 어느 하나는 단지 송신기 또는 수신기만을 포함할 수 있다. 통신 채널(199)이 구현될 수 있는 몇 가지 상이한 유형의 매체(media)(예를 들면, 위성 접시들(132 및 134)을 사용하는 위성 통신 채널(130), 통신탑들(142 및 144) 및/또는 국부 안테나들(152 및 154)을 사용하는 무선 통신 채널, 유선 통신 채널(150), 및/또는 전기 광 인터페이스(electrical to optical(E/O) interface)(162) 및 광 전기 인터페이스(O/E interface)(164)를 사용하는 광섬유 통신 채널(160) 등)가 있다. 또한, 하나의 유형 이상의 매체가 함께 구현되고 인터페이싱되어, 그에 따라 통신 채널(199)을 형성할 수 있다.
도 2는 터보 디코더(200)의 일 실시예를 나타낸다. 수신된 신호(예를 들어, 전형적으로 통신 채널로부터 수신된 신호)는 수신된 신호(201)로부터 I(동상, in-phase), Q(쿼드러쳐, quadrature) 성분들을 추출하는 I,Q 추출 모듈(202)로 제공된다. 이는 수신기 전처리(pre-processing)로 보여질 수 있으며, 그것은 어떤 적절한 주파수 변환(전형적으로는, 필요하다면, 반송파 주파수(carrier frequency)로부터의 하향 변환(down-conversion))을 포함할 수 있다. I, Q는 그 후 그러한 변조방식의 적절한 컨스텔레이션(constellation) 및 매핑(mapping)에 따라 매핑될 수 있다. 그 후, 매핑된 I, Q는 메트릭 생성기(metric generator)(204)를 통과한다. 메트릭 생성기(204)는, 변조방식의 적절한 컨스텔레이션 및 매핑 내에서, 수신된 I, Q로부터 컨스텔레이션 포인트들(constellation points)까지로 측정되는 적절한 메트릭들(241)을 생성하고, 메트릭들은 변조방식 내에서 컨스텔레이션 포인트들의 매핑에 의해 인덱싱되며, 변조방식 내에서, 실제 수신된 심볼(symbol)의 위치로부터 예측된 컨스텔레이션 포인트 위치까지의 스케릴링(scale)된 유클리드 거리(Euclidian distances)라고 볼 수 있다.
터보 디코딩 처리(turbo decoding process) 및 기능들을 더 살펴보면, 메트릭 생성기(204)에 의해 계산된 메트릭들(241)은 그 후 제1 소프트인/소프트아웃(soft-in/soft-out, SISO 0) 디코더(210)와 제2 SISO 1 디코더(230)로 동시에 제공된다. 트렐리스 코딩(trellis coding)(예를 들어, 터보 트렐리스 코딩 변조(turbo trellis coded modulation, TTCM))의 상황에서, 제1 SISO 0 디코더(210) 및 제2 SISO 1 디코더(230)의 각각은 순방향 메트릭들(forward metrics)(알파값들) 및 역방향 메트릭들(backward metrics)(베타값들)과, 사용된 트렐리스에 따른 외부 값들(extrinsic values)을 계산한다.
이러한 알파값들, 베타값들 및 외부 값들은 디코딩될 프레임 내의 각 심볼에 대해 모두 계산된다. 이러한 알파값들, 베타값들 및 외부 값들의 계산들은 모두 트 렐리스에 근거한다.
제1 SISO 0 디코더(210)에서 시작하면, 외부 값들(extrinsics)(211)이 계산된 후에, 그들은 인터리버(interleaver, π)(220)를 통과하고, 그 후에 "선험적 확률(a priori probability, app)" 정보(221)로서 제2 SISO 1 디코더(230)에 전달된다. 유사하게, 제2 SISO 1 디코더(230) 내에서 외부 값들(231)이 계산된 후에 그들은 디인터리버(de-interleaver, π-1)(240)로 전달되고, 그 후에 "선험적 확률(app)" 정보(241)로서 제1 SISO 0 디코더(210)에 전달된다. 터보 디코더(200)의 반복적 디코딩 처리 내에서, 한 번의 디코딩 반복은 두 번의 SISO 연산들을 수행하는 것을 포함한다는 점, 즉, 반복적 디코딩 처리는 제1 SISO 0 디코더(210)와 제2 SISO 1 디코더(230)를 모두 통과하여야 한다는 점을 주목하자.
상당한 수준의 신뢰성(confidence)이 달성되고 어떤 솔루션(solution)이 수렴(converge)된 이후에, 또는 미리 결정된(predetermined) 숫자의 디코딩 반복들이 수행된 후에, 제2 SISO 1 디코더(230)로부터의 출력은 출력 프로세서(output processor)(250)에 대해 출력으로서 전달된다. SISO들(210, 230)의 동작은 일반적으로 수신된 심볼 내에 포함된 심볼의 소프트 심볼 판정(soft symbol decision)을 계산하는 것으로 말할 수 있다. 이러한 소프트 심볼 판정은 어떤 실시예들에서는 진정한 비트 레벨에 대해 수행될 수 있다. 출력 프로세서(250)는 이러한 소프트 심볼 판정 결과를 이용하여, 원래의 터보 코딩된 신호 내에 인코딩되어 있던 정보 비트들(예를 들어, 일반적으로 신호(201)가 원래 론칭(launching)된 통신 채널의 타 단에서의 터보 인코더 내에서)에 대한 최적 추정치들(best estimates)(251)(예를 들어, 하드 비트(hard bit) 및/또는 심볼(symbol) 판정들)을 생성한다.
인터리버(π)(220) 내에서 수행되는 인터리빙은 참조번호 291로 보여진 바와 같이, QPP 인터리브의 일 실시예를 사용하여 수행될 수 있다는 점을 또한 주목하자.
여기에서 제공되는 많은 실시예들은 QPP(quadratic polynomial permutation) 인터리브의 다양한 실시예들을 이용한다. QPP 인터리빙을 수행하는 데에 이용될 수 있는 수단에 관하여 더 상세한 내용은 이하에서 제공된다.
도 3은 단일 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코더 또는 SISO 디코더들의 단일 어레이(single array)를 사용하도록 동작가능한 시간 공유(time-sharing)를 갖는 터보 디코더의 일 실시예를 나타낸다. 이 실시예는 단일 SISO 디코더 또는 SISO 디코더들의 단일 어레이를 이용하여 터보 디코딩 처리(또는 병렬 터보 디코딩 처리)에 따라 SISO 0과 SISO 1 디코딩 연산들 둘 다를 수행한다. MUX(305)는 정보 비트들(information bits)(301)과 리던던시 비트들(redundancy bits)(302)을 수신하여 그들을 SISO 디코더(310)에 선택적으로 제공하도록 동작가능하다. 이 실시예에서의 SISO 디코더(310)는 또한 통합(integrated) 인터리버(π)(320)와 통합 디인터리버(π-1)(340)를 포함한다. MUX(305)의 선택 신호 입력은, 정보 비트들(301)과 리던던시 비트들(302) 중 어느 쪽이 SISO 디코더(310)로 제공되어 SISO 0 디코딩 처리나 SISO 1 디코딩 처리 중 어느 한 가지를 수행하도록 선택하는 것으로 결정하는 신호의 짝수 단계(even phase)(303)에 따라 동작한다.
일 실시예에서는, 참조번호 312에 도시된 바와 같이, 자연적 순서 단계 디코딩(예를 들어, SISO 0 디코딩 연산들)을 수행하는 경우, 메모리 엔트리들(entries)에 대한 억세싱은 선택 신호(303)가 MUX(305)에 대해 짝수 단계를 가리킬 때에 수행된다. 또한, 인터리빙(π) 순서 단계 디코딩(예를 들어, SISO 1 디코딩 연산들)을 수행하는 경우에는, 메모리 엔트리들에 대한 억세싱은 선택 신호(303)가 MUX(305)에 대해 홀수 단계(odd phase)를 가리킬 때에 수행된다.
도 4는 터보 디코딩에 적용될 수 있는 병렬 디코딩의 일 실시예(400)를 나타낸다. 알 수 있는 바와 같이, 터보 코딩된 신호 내에 포함된 정보 블록의 블록 길이(401)는 L로 표시되고, 이는 또한 인터리브(π) 크길 불려질 수 있다. 이는 터보 디코딩을 거칠 인코딩된 블록으로 불려질 수도 있다. 블록은, 각 윈도우가 참조번호 402로 보여지는 바와 같이 W=L/M(예를 들면, W는 윈도우 크기)의 크기를 갖도록, 복수의 윈도우들로 재분할(subdivide)된다. 터보 코드는 컨벌루션 인코더(convolutional encoder)를 그의 구성 인코더(constituent encoder)로 사용하므로, 연속적인 심볼들은 그러한 상황들(states)을 통해 연결되고 따라서 서브 블록(sub-block)은 연속적인 정보 비트들을 포함해야만 한다.
병렬 디코딩 구현에 배치된 프로세서들의 개수는 M으로 표시되며(참조번호 404로 보여짐), M은 L의 팩터(factor)라는 점을 주목하자(즉, M은 나머지 없이 L을 나눌 수 있다).
싸이클 0(즉, 터보 디코딩의 반복적 디코딩 처리 중의 첫 번째 디코딩 반복 구간) 동안에, 각 윈도우의 상응하는 음영 부분들(shaded portions)로 보여지는 바와 같이, 각 윈도우의 첫 번째 부분이 처리된다. 그 후, 싸이클 1(즉, 터보 디코딩의 반복 디코딩 처리 중의 두 번째 디코딩 반복 구간) 동안에, 각 윈도우의 상응하는 음영 부분들로 보여지는 바와 같이, 각 윈도우의 두 번째 부분이 처리된다. 이러한 동작은 싸이클 W-1(즉, 터보 디코딩의 반복 디코딩 처리 중의 마지막 디코딩 반복 구간) 동안에, 각 윈도우의 상응하는 음영 부분들로 보여지는 바와 같이, 각 윈도우의 마지막 부분이 처리될 때까지 계속된다.
각 싸이클 동안에, 각 윈도우의 주어진 부분은, 복수의 디코딩 프로세서들(예를 들어, 복수의 터보 디코더들)의 병렬 구현에서의 하나의 디코딩 프로세서(예를 들어, 하나의 터보 디코더)를 이용하여 처리된다.
도 5는 자연적 및 인터리빙되지 않은 순서(natural/non-interleaved order)를 위해 디코딩 프로세서들(500)(터보 코딩된 신호들의 병렬 디코딩에 구현되는 바와 같은) 분할(partitioning)의 일 실시예를 나타낸다. 이 다이어그램은 도 4에 또한 상응한다. 예를 들어, 윈도우 크기 W, 프로세서들의 수 M 및 블록 길이 L 등의 규칙들은, 참조번호 502에 의해 보여지는 바와 같이 앞서의 실시예와 동일하다(즉, W=L/M이나 M·W=L 등). 또한, 정보 시퀀스의 인덱스 세트는 참조번호 501에 의해 I={0,1,...,L-1}로 보여지고, 따라서 인터리빙된 정보 시퀀스의 인덱스는 도 6에서 참조번호 601로서 보여지며, 그것은 π(I)={π(0),π(1),...,π(L-1)}이다.
그러면 I에 대한 M 개의 윈도우들의 인덱스 세트들은 다음과 같다.
Figure 112008004092669-PAT00003
싸이클 0(즉, 터보 디코딩의 반복적 디코딩 처리 내에서의 첫 번째 디코딩 반복) 동안, 자연적 순서 단계에서, M 개의 디코딩 프로세서들을 이용하는 것을 포함하는 병렬 터보 디코딩 처리에 따라, 처리되는 각 윈도우의 각각의 첫 번째 부분들은 다음과 같다.
1. 프로세서 0은 정보 블록의 부분 0을 처리한다.
2. 프로세서 1은 정보 블록의 부분 W을 처리한다.
3. 프로세서 2는 정보 블록의 부분 2W을 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 sW을 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 부분 (M-1)W을 처리한다.
싸이클 1(즉, 터보 디코딩의 반복적 디코딩 처리 내에서의 두 번째 디코딩 반복) 동안, 처리되는 각 윈도우의 각각의 두 번째 부분들은 다음과 같다.
1. 프로세서 0은 정보 블록의 부분 1을 처리한다.
2. 프로세서 1은 정보 블록의 부분 W+1을 처리한다.
3. 프로세서 2는 정보 블록의 부분 2W+1을 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 sW+1을 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 부분 (M-1)W+1을 처리한다.
이러한 처리는 싸이클 W-1(즉, 터보 디코딩의 반복 디코딩 처리 내에서의 마지막 디코딩 반복) 동안 계속되고, 처리되는 각 윈도우의 각각의 마지막 부분들은 다음과 같다.
1. 프로세서 0은 정보 블록의 부분 W-1을 처리한다.
2. 프로세서 1은 정보 블록의 부분 W+W-1을 처리한다.
3. 프로세서 2는 정보 블록의 부분 W+2W-1을 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 sW+W-1을 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 부분 (M-1)W+W-1을 처리한다.
0 번째 및 t 번째 디코딩 싸이클들에서 매 컬럼(column)에서의 성분들의 세트는 각각 다음과 같다(또한 참조번호 503으로 보여지는 바와 같다).
Figure 112008004092669-PAT00004
, 및
Figure 112008004092669-PAT00005
.
말하자면, 이는 모든 M 개의 윈도우들에서의 모든 i 번째 성분들의 "세트"이다. 사실상, 싸이클 t에서, M 개의 프로세서들은 Et에서의 인덱스들의 비트들에 대 해 병렬로 디코딩을 수행한다.
도 6은 인터리빙된(π) 순서(interleaved order)를 위해 디코딩 프로세서들(600)(터보 코딩된 신호의 병렬 디코딩에 구현되는 바와 같은) 분할의 일 실시예를 나타낸다. 이 다이어그램은 또한 도 4에 상응한다. 예를 들어, 윈도우 크기 W,프로세서들의 수 M 및 블록 길이 L 등의 규칙은, 참조번호 602에 의해 보여지는 바와 같이 앞서의 실시예와 동일하다(즉, W=L/M이나 M·W=L 등). 또한, 정보 시퀀스의 인덱스 세트는 도 5에서 보여지는 바와 같이 참조번호 501로서, I={0,1,...,L-1}로 보여지고, 따라서 인터리빙된 정보 시퀀스의 인덱스 세트는 참조번호 601로 보여지고, 그것은 π(I)={π(0),π(1),...,π(L-1)}이다.
M 개의 디코딩 프로세서들을 이용하는 것을 포함하는 병렬 터보 디코딩 처리에 따라, 싸이클 0(터보 디코딩의 반복적 디코딩 처리 내에서 첫 번째 디코딩 반복) 동안, 처리되는 각 윈도우의 각각의 첫 번째 부분들은 다음과 같다(주:이들은 인터리빙된(π) 부분들이다).
1. 프로세서 0은 정보 블록의 부분 π(0)을 처리한다.
2. 프로세서 1은 정보 블록의 부분 π(W)를 처리한다.
3. 프로세서 2는 정보 블록의 부분 π(2W)를 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 π(sW)를 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 블록 π((M-1)W)를 처리한다.
싸이클 1(즉, 터보 디코딩의 반복 디코딩 처리 내에서 두 번째 디코딩 반복) 동안, 처리되는 각 윈도우의 각각의 두 번째 부분들은 다음과 같다.
1. 프로세서 0은 정보 블록의 부분 π(1)을 처리한다.
2. 프로세서 1은 정보 블록의 부분 π(W+1)을 처리한다.
3. 프로세서 2는 정보 블록의 부분 π(2W+1)을 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 π(sW+1)을 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 부분 π((M-1)W+1)을 처리한다.
이러한 프로세스는 싸이클 W-1(즉, 터보 디코딩의 반복 디코딩 처리 내에서 마지막 디코딩 반복 연산) 동안 계속되며, 처리되는 각 윈도우의 각각의 마지막 부분들은 다음과 같다.
1. 프로세서 0은 정보 블록의 부분 π(W-1)을 처리한다.
2. 프로세서 1은 정보 블록의 부분 π(W+W-1)을 처리한다.
3. 프로세서 2는 정보 블록의 부분 π(2W+W-1)을 처리한다.
...
s. 프로세서 s는 정보 블록의 부분 π(sW+W-1)을 처리한다(s는 정수).
...
M-1. 프로세서 M-1은 정보 블록의 부분 π((M-1)W+W-1)을 처리한다.
인터리브(π) 측에 대해, 0 번째와 t 번째 디코딩 싸이클들에서 매 컬럼에서의 성분들의 세트는 다음과 같다(또한 참조번호 603으로 보여지는 바와 같다).
Figure 112008004092669-PAT00006
, 및
Figure 112008004092669-PAT00007
.
그러면 π(I)에 대한 M 개의 윈도우들의 인덱스 세트들은 다음과 같다.
Figure 112008004092669-PAT00008
일반적으로는, i 번째 디코딩 반복에 대해 다음의 식이 정의될 수 있다.
Figure 112008004092669-PAT00009
그러면 메모리 매핑 M은 인덱스 세트 I로 정의되고 세트
Figure 112008004092669-PAT00010
에 대한 π(I)는, 만약 다음의 관계식이 성립한다면 병렬 정도(parallel degree) M을 갖는 병렬 디코딩에 대한 충돌 방지 매핑(또한 참조문헌 [4]에서 설명되는 바와 같은)으로 불려진다.
Figure 112008004092669-PAT00011
각 j에 대해,
Figure 112008004092669-PAT00012
이고, 모든 가능한 i에 대해
Figure 112008004092669-PAT00013
이다.
i 번째 싸이클의 인덱스 세트에서 디코딩된 값들은 상이한 메모리 뱅크들(예를 들면, 복수의 병렬 배열된 터보 디코더들을 서비스하기 위해 배정된 복수의 메 모리들 내에서의 상이한 메모리들)로 매핑되어야 한다는 것을 주목하자.
참조문헌 [4]에서, 어떤 주어진 인터리브(π)에 대해, 어떤 병렬 디코딩 프로세서의 병렬 디코딩을 위한 충돌 방지 매핑이 늘 존재한다는 것이 증명된다. 그러나, 많은 상이한 블록 크기들의 채널 코딩을 지원할 필요가 있는 통신 시스템에 대해, 참조문헌 [2]에서 제공되는 그러한 매핑을 생성하는 방법은 거의 구현될 수 없다.
참조문헌 [5]에서, 하나의 공식적 충돌 방지 매핑(formulaic collision-free mapping)이 정의되고, 이는
Figure 112008004092669-PAT00014
을
Figure 112008004092669-PAT00015
로 그리고
Figure 112008004092669-PAT00016
을
Figure 112008004092669-PAT00017
로 매핑하며, 여기서 W는 윈도우 크기이다. 만약 인터리브가 그러한 충돌 방지 매핑을 갖는다면 참조문헌 [4]에서 경합 방지(contention-free)로 불린다. 이러한 매핑은 분할(division)을 이용하므로, 그것은 분할 매핑(M DIV,W )로 불린다. 사실상, 그 매핑은 다음과 같이 표현될 수 있다.
Figure 112008004092669-PAT00018
그러나, 분할 매핑으로 병렬 프로세서들의 숫자는 인터리브(π) 크기의 팩터가 되도록 제한된다. 예를 들면, 크기 L = 6144 = 3 x 211의 QPP 인터리브를 취한 다. 분할 메모리 매핑,
Figure 112008004092669-PAT00019
을 사용하면, 병렬 디코딩 프로세서들 M의 숫자는 L의 팩터이어야만 한다. 그러므로, 만약 데이터 처리량이 20 개의 프로세서들을 요구한다면(즉, M=20),
Figure 112008004092669-PAT00020
의 분할 메모리 매핑은 작용하지 않을 것이다. 여기서, 플렉서블(flexible)하지만 여전히 공식적 메모리 매핑(M)은 어떤 QPP 인터리브에 대한 병렬 프로세서들의 어떤 숫자의 적응(accommodation)을 허용하도록 도입된다.
그러나, 병렬 구현되는 터보 디코더들의 맥락에서 충돌 방지 메모리의 주된 문제를 이해함에 있어서 독자들을 돕기 위해 부가 정보가 이하에서 제공된다. 또한, 병렬 구현된 터보 디코더들을 이용할 수 있는 통신 장치들의 어떤 부가 실시예들이 제공된다.
도 7a는 자연적/인터리빙되지 않은 순서 단계(natural/non-interleaved order phase)를 위해 병렬 디코딩(700)에 대한 메모리 매핑(memory mapping)의 일 실시예를 나타낸다.
도 7b는 인터리빙된(π) 순서를 위해 병렬 디코딩(702)에 대한 메모리 매핑의 일 실시예(메모리들 중 하나에 들어 있는 충돌(collision)을 보여줌)를 나타낸다.
도 7a 및 도 7b는 서로 간에 관련지어 고려되어야 한다. 이 실시예들(700, 702)의 각각은 4 개의 메모리 뱅크들(메모리(741), 메모리(742), 메모리(743) 및 메모리(744)로 묘사됨)을 이용한다. 하나의 인코딩된 블록은 복수의 서브 블록들로 분할되고 있음이 보여진다. 이 특정의 인코딩된 블록은 4W 개의 데이터 위치들(data locations)을 포함한다.
첫 번째 서브 블록은 데이터 위치 0, 1에서 시작하여 W-1까지 계속된다. 두 번째 서브 블록은 데이터 위치 W, W+1에서 시작하여 2W-1까지 계속된다. 세 번째 서브 블록은 데이터 위치 2W, 2W+1에서 시작하여 3W-1까지 계속된다. 네 번째 서브 블록은 데이터 위치 3W, 3W+1에서 시작하여 4W-1까지 계속된다.
사이클 0에서는, 첫 번째 서브 블록의 첫 번째 데이터(즉, 데이터 위치 0에 있는 데이터)가 메모리(742)의 첫 번째 위치에 저장된다.
사이클 0에서는, 두 번째 서브 블록의 첫 번째 데이터(즉, 데이터 위치 W에 있는 데이터)가 메모리(743)의 첫 번째 위치에 저장된다.
사이클 0에서는, 세 번째 서브 블록의 첫 번째 데이터(즉, 데이터 위치 2W에 있는 데이터)가 메모리(741)의 첫 번째 위치에 저장된다.
사이클 0에서는, 네 번째 서브 블록의 첫 번째 데이터(즉, 데이터 위치 3W에 있는 데이터)가 메모리(744)의 첫 번째 위치에 저장된다.
사이클 1에서는, 첫 번째 서브 블록의 두 번째 데이터(즉, 데이터 위치 1에 있는 데이터)가 메모리(741)의 첫 번째 위치에 저장된다.
사이클 1에서는, 두 번째 서브 블록의 두 번째 데이터(즉, 데이터 위치 W+1에 있는 데이터)가 메모리(744)의 첫 번째 위치에 저장된다.
사이클 1에서는, 세 번째 서브 블록의 두 번째 데이터(즉, 데이터 위치 2W+1에 있는 데이터)가 메모리(742)의 첫 번째 위치에 저장된다.
사이클 1에서는, 네 번째 서브 블록의 두 번째 데이터(즉, 데이터 위치 3W+1에 있는 데이터)가 메모리(743)의 첫 번째 위치에 저장된다.
이러한 처리는 인코딩된 블록 내의 모든 데이터 성분들이 4 개의 메모리 뱅크들 내의 상응하는 메모리 위치들에 저장될 때까지 계속된다. 어느 메모리 뱅크에 특정 데이터 성분이 저장될 것인지에 관한 배치(placement) 문제는 사용된 매핑에 의존한다.
인터리빙(π)을 수행한 후에, 인터리빙된 인코딩된 블록도 또한 복수의 서브 블록들로 분할되는 것으로서 보여진다. 이러한 특정의 인코딩된 블록은 4W 개의 데이터 위치들을 포함한다.
첫 번째 서브 블록은 데이터 위치 π(0), π(1)로 시작하여 π(W-1)까지 계속된다. 두 번째 서브 블록은 데이터 위치 π(W), π(W+1)로 시작하여 π(2W-1)까지 계속된다. 세 번째 서브 블록은 데이터 위치 π(2W), π(2W+1)로 시작하여 π(3W-1)까지 계속된다. 네 번째 서브 블록은 데이터 위치 π(3W), π(3W+1)로 시작하여 π(4W-1)까지 계속된다.
사이클 0에서는, 첫 번째 서브 블록의 첫 번째 데이터(즉, 위치 π(0)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(741)의 위치에 저장된다.
사이클 0에서는, 두 번째 서브 블록의 첫 번째 데이터(즉, 위치 π(W)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(744)의 위치에 저장된다.
사이클 0에서는, 세 번째 서브 블록의 첫 번째 데이터(즉, 위치 π(2W)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(743)의 위치에 저장된다.
사이클 0에서는, 네 번째 서브 블록의 첫 번째 데이터(즉, 위치 π(3W)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(742)의 위치에 저장된다.
사이클 1에서는, 첫 번째 서브 블록의 두 번째 데이터(즉, 위치 π(1)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(742)의 위치에 저장된다.
사이클 1에서는, 두 번째 서브 블록의 두 번째 데이터(즉, 위치 π(W+1)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(741)의 위치에 저장된다.
사이클 1에서는, 세 번째 서브 블록의 두 번째 데이터(즉, 위치 π(2W+1)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(742)의 위치에 저장된다.
사이클 1에서는, 네 번째 서브 블록의 두 번째 데이터(즉, 위치 π(3W+1)에 있는 데이터)가 특정 인터리브 및 사용된 매핑에 의해 통제되는 메모리(744)의 위치에 저장된다.
이러한 처리는 인터리빙된 인코딩된 블록 내의 모든 데이터 성분들이 4 개의 메모리 뱅크들 내의 상응하는 메모리 위치에 저장될 때까지 계속된다. 어느 메모리 뱅크에 특정 데이터 성분이 저장될 것인지에 관한 배치 문제는 사용된 매핑에 의존한다.
이러한 매핑은 인터리빙된 순서 단계의 싸이클 1에서 첫 번째 서브 블록의 두 번째 데이터(즉, 위치 π(1)에 있는 데이터)와 세 번째 서브 블록의 두 번째 데이터(즉, 위치 π(2W+1)에 있는 데이터) 둘 다 동일한 메모리(742)에 매핑된다는 점을 주목하자.
도 8은 터보 디코더들과 메모리들 사이에서의 충돌 방지 메모리 매핑(collision-free memory mapping)의 결여 때문에 충돌이 발생하는 병렬 디코딩을 수행하는 터보 디코더의 일 실시예(800)를 나타낸다.
이 터보 디코더(800)는 복수의 터보 디코더들(821-827), 복수의 메모리들(841-847), 그리고 복수의 터보 디코더들(821-827) 및 복수의 메모리들(841-847) 사이의 메모리 매핑을 수행하도록 동작가능한 처리 모듈(830)을 포함한다. 보여지는 바와 같이, 하나 이상의 디코더들은 어떤 주어진 시점에 동일한 메모리에 억세스하려고 하고 있다. 특히, 터보 디코더(821)와 터보 디코더(822)가 메모리(841)에 억세스하려고 하고 있고, 터보 디코더(824)와 터보 디코더(825)는 메모리(845)에 억세스하려 하고 있다. 또한, 터보 디코더(827)와 다른 터보 디코더(생략 표시(...)로 표시된 부분에 포함된)가 메모리(847)에 억세스하려 하고 있다. 이는 충돌들(conflicts)을 일으키고, 또한 성능 저하를 유발한다.
도 9는 터보 디코더들과 메모리들 사이에서의 충돌 방지 메모리 매핑 때문에 어떠한 충돌도 일어나지 않는 병렬 디코딩을 수행하는 터보 디코더의 일 실시 예(900)를 나타낸다.
이 터보 디코더(900)는 복수의 터보 디코더들(921-927), 복수의 메모리들(941-947), 그리고 복수의 터보 디코더들(921-927)과 복수의 메모리들(941-947) 사이의 충돌 방지 메모리 매핑을 수행하도록 동작가능한 처리 모듈(930)을 포함한다. 보여지는 바와 같이, 어떤 주어진 시점에 어떤 하나의 메모리에는 오직 하나의 디코더가 억세스한다. 이는 복수의 터보 디코더들(921-927) 및 복수의 메모리들(941-947) 사이에서 진정한 충돌 방지 메모리 매핑이라 할 수 있다.
도 10 및 도 11은 통신 시스템의 다른 실시예들을 나타낸다.
도 10의 통신 시스템(1000)을 참조하면, 통신 시스템(1000)은, 통신 채널(1099)을 통해 다른 장치(1090)에 결합되는 통신 장치(1010)를 포함한다. 통신 장치(1010)는 충돌 방지 메모리 매핑을 사용하도록 동작가능한 병렬 구현된 터보 디코더로서 구현되는 디코더(1021)를 포함한다.
통신 장치(1010)가 통신 채널(1099)을 통해 결합되는 다른 장치(1090)는 또 다른 통신 장치(1092), 저장 매체(1094)(예를 들어, 하드디스크 드라이브(hard disk drive, HDD)의 맥락 내에서와 같은), 또는 신호들을 수신 및/또는 송신할 수 있는 어떤 다른 유형의 장치일 수 있다. 어떤 실시예들에서는, 통신 채널(1099)은, 제1 시간 동안에는 제1 신호의 송신을 수행하고, 제2 시간 동안에는 제2 신호의 수신을 수행하도록 동작하는 양방향(bi-directional) 통신 채널이다. 만약 원한다면, 풀 듀플렉스 통신(full duplex communication)도 또한 사용될 수 있으며, 이 경우에는 통신 장치(1010) 및 장치(1090) 각각은 서로에 대해 동시에 송신 및/또는 수 신할 수 있다.
통신 장치(1010)의 디코더(1021)는 터보 디코더(1020), 처리 모듈(1030) 및 메모리(1040)를 포함한다. 처리 모듈(1030)은 메모리가 처리 모듈(1030)에 대해 어떤 기능들을 수행하게 하는 동작 명령들을 저장하도록 동작가능하게 하기 위해, 메모리(1040)에 결합될 수 있다.
일반적으로 말해서, 처리 모듈(1030)은, 반복적 디코딩 처리를 수행하는 동안에 터보 디코더(1020) 및 메모리(1040) 사이의 충돌 방지 메모리 매핑을 수행하도록 동작가능하다.
여기에서 설명되는 어떤 다른 처리 모듈 뿐만 아니라, 처리 모듈(1030)은 이하에서 설명되는 바와 같이 여러 방식으로 구현될 수 있다. 일 실시예에서, 처리 모듈(1030)은 엄밀히 말하자면 회로로 구현될 수 있다. 다르게는, 처리 모듈(1030)은 디지털 신호 처리기(digital signal processor;DSP) 또는 유사 유형의 장치 내에서 이용될 수 있는 바와 같은 소프트웨어로 구현될 수 있다. 또 다른 실시예에서는, 처리 모듈(1030)은 물론, 본 발명의 범위 및 사상으로부터 벗어남이 없이, 하드웨어 및 소프트웨어의 조합으로서 구현될 수도 있다.
또 다른 실시예들에 있어서, 처리 모듈(1030)은 공유 처리 장치(shared processing device), 개별 처리 장치들(individual processing devices), 또는 복수의 처리 장치들을 사용하여 구현될 수 있다. 그러한 처리 장치는 마이크로프로세서(microprocessor), 마이크로컨트롤러(microcontroller), 디지털 신호 처리기(digital signal processor), 마이크로컴퓨터(microcomputer), 중앙 처리 장 치(central processing unit), FPGA(field programmable gate array), PLD(programmable logic device), 상태 기계(state machine), 로직 회로, 아날로그 회로, 디지털 회로, 및/또는 동작 명령들에 근거하여 신호들(아날로그 신호 및/또는 디지털)을 조작하는 어떤 장치일 수 있다. 처리 모듈(1030)은, 처리 모듈(1030)에 대해, 터보 디코더(1020)와 메모리(1040) 사이의 적절한 충돌 방지 메모리 매핑을 수행하게 할 수 있는 동작 명령들을 저장하도록 동작가능한 메모리(1040)에 결합될 수 있다.
그러한 메모리(1040)는 단일 메모리 장치 또는 복수의 메모리 장치들일 수 있다. 그러한 메모리 장치는 읽기 전용 메모리(read-only memory), 랜덤 억세스 메모리(random access memory), 휘발성 메모리(volatile memory), 비휘발성 메모리(non-volatile memory), 스태틱 메모리(static memory), 다이나믹 메모리(dynamic memory), 플래쉬 메모리(flash memory) 및/또는 디지털 정보를 저장하는 어떤 장치일 수 있다. 처리 모듈(1030)이 그 기능들 중 하나 또는 그 이상의 기능들을 상태 기계, 아날로그 회로, 디지털 회로 및/또는 로직 회로를 통해 구현하는 경우, 상응하는 동작 명령들을 저장하는 메모리는 상태 기계, 아날로그 회로, 디지털 회로 내지 로직 회로들을 포함하는 회로와 함께 내장된다는 점을 주목하자.
도 11의 통신 시스템(1100)을 참조하면, 이 실시예는 앞의 실시예와 다소 유사하다. 통신 시스템(1100)은 통신 채널(1199)을 통해 다른 장치에 결합될 수 있는 통신 장치(1110)를 포함한다. 통신 장치(1110)는 복수의 터보 디코더들(1121-1122)그 자체로 구성되는 터보 디코더(1120)를 포함한다. 통신 장치(1110)는 복수의 메 모리들(1141-1142) 그 자체로 구성되는 메모리(1140)를 또한 포함한다. 처리 모듈(1130)은 터보 코딩된 신호의 반복적 디코딩 처리 동안에 복수의 터보 디코더들(1121-1122)과 복수의 메모리들(1141-1142) 사이의 충돌 방지 메모리 매핑을 수행하도록 동작가능하다.
도 12a, 12b, 12c, 및 12d는 터보 디코더들과 메모리들 사이의 다양한 연속하는 충돌 방지 메모리 매핑들을 나타낸다. 이러한 4 개의 다이어그램들은 서로 간에 관련되어 고려되어져야 한다.
통신 장치는 복수의 터보 디코더들(1221, 1222, 및 1223) 그 자체로 구성된 터보 디코더를 포함한다. 그러한 통신 장치는 또한 복수의 메모리들(1241, 1242, 및 1243) 그 자체로 구성된 메모리를 포함한다. 처리 모듈(1230)은 터보 코딩된 신호의 반복적 디코딩 처리 동안에 복수의 터보 디코더들(1221, 1222 및 1223) 및 복수의 메모리들(1241, 1242, 1243) 사이의 충돌 방지 메모리 매핑을 수행하도록 동작가능하다.
어떤 주어진 시점에서, 처리 모듈(1230)은 그 시점에 어떤 주어진 메모리에 대해 오직 하나의 터보 디코더만이 억세스하는 것을 보장하도록 동작가능하다. 예를 들어, 처리 모듈(1230)은 시점 1에서 첫 번째 충돌 방지 메모리 매핑을, 참조번호 1201로 나타난 바와 같이 수행할 수 있다. 처리 모듈(1230)은 시점 2에서 두 번째 충돌 방지 메모리 매핑을, 참조번호 1202로 나타난 바와 같이 수행할 수 있다. 처리 모듈(1230)은 시점 3에서 세 번째 충돌 방지 메모리 매핑을, 참조번호 1203로 나타난 바와 같이 수행할 수 있다. 처리 모듈(1230)은 시점 4에서 네 번째 충돌 방 지 메모리 매핑을, 참조번호 1204로 나타난 바와 같이 수행할 수 있다. 보여지는 바와 같이, 이들 4 개의 다이어그램들 각각에서는 오직 하나의 터보 디코더가 어떤 주어진 시점에서 어느 하나의 메모리에 연결된다.
보여지는 바와 같이, 터보 디코더들(1221, 1222 및 1223)과 복수의 메모리들(1241, 1242 및 1243) 사이의 충돌 방지 메모리 매핑은 터보 코딩된 신호의 반복적 디코딩 처리 동안, 시간의 함수로서 변한다.
QPP( Quadratic polynomial permuatation )
QPP 인터리브(π)에 관한 부가적인 세부 사항들이 이하에서 제공된다.
블록 크기, 또는 인터리브 크기를 L로 하고, 다음 수학식 4의 함수,
Figure 112008004092669-PAT00021
가 {0,1,...,L-1}에 대한 순열(permutation)이라면, 그것은 참조문헌 [3]에 나타난 바와 같이 2차 다항식(quadratic polynomial)으로 불려진다.
그것은 또한, 만약 프로세서들의 숫자 M이 L의 제수(divisor) L이라면, 그래서 W=L/M이라면, 분할 메모리 매핑(수학식 3의
Figure 112008004092669-PAT00022
)을 사용하는 것은 QPP 인터리브(π)에 대한 충돌 방지이다.
공식적 및 플렉서블 충돌 방지 메모리 매핑( Formulaic and flexible collision-free memory mapping )(M)
위에서, 분할 메모리 매핑,
Figure 112008004092669-PAT00023
으로, 병렬 구현된 디코딩 프로세서들의 숫자는 인터리브 크기의 팩터가 되도록 제한된다. 바꿔 말하면, 분할 메모리 매핑,
Figure 112008004092669-PAT00024
은 어떤 가능한 개수의 병렬 구현된 디코딩 프로세서에 적응될 수 없다.
예를 들어, 크기 L = 6144 = 3 x 211의 QPP 인터리브를 취하자. 분할 메모리 매핑,
Figure 112008004092669-PAT00025
을 사용하면, 병렬 구현된 디코딩 프로세서들 P의 숫자는 블록 길이/인터리브 크기의 팩터, L이 되어야만 한다. 따라서, 어떤 가능한 예를 고려하자면, 만약 데이터 처리량이 P=20을 요구한다면, 분할 메모리 매핑,
Figure 112008004092669-PAT00026
은 작용하지 않을 것이다.
이 다음으로, 메모리 매핑(M)에 대해 플렉서블(flexible)하지만 여전히 공식적 메모리 매핑(M)인 새로운 접근법이 제공된다.
크기 L의 인터리브 π를 고려하자. C를 다음의 조건이 적용되도록 하는 숫자로 두자.
조건 Ⅰ:
만약 π(x) = π(y) mod C 이면, x = y mod C
P≤C 가 되도록 어떤 숫자의 병렬 프로세서들 P가 주어진다. 윈도우 크기 W는 다음의 조건을 만족시키는 가장 작은 숫자가 되도록 하자.
조건 Ⅱ:
a)W≥L/P 그리고 b)gcd(W,C)=1.
L'=P*W로 함.
터보 디코딩의 병렬 구현은 이제 크기 L'의 "가상(virtual)" 인터리브(예를 들면, 또한 크기 L'의 가상 블록)에 대해 수행되도록 고려될 수 있다.
도 5 및 도 6을 다시 참조하면,
Figure 112008004092669-PAT00027
또는
Figure 112008004092669-PAT00028
을 갖는 어떤 디코딩 싸이클이 더미 디코딩 싸이클(dummy decoding cycle)이 되는, 즉, 그러한 싸이클에서 상응하는 프로세서가 아무것도 하지 않는 것이 관찰될 수 있다.
윈도우 크기 W를 갖는 변조 메모리 매핑
Figure 112008004092669-PAT00029
은 다음과 같이 정의될 수 있다.
Figure 112008004092669-PAT00030
C의 값 및 조건은 이하의 정리 1에서 정의된다.
정리 1
병렬 디코딩 프로세서들 P의 숫자를 P≤C를 만족시키는 어떤 숫자가 되도록 하고, 여기서 C는 위의 수학식 5에서의 조건 Ⅰ을 만족시키고, 윈도우 크기 W는 위의 수학식 6의 조건 Ⅱ를 만족시킨다. 그러면, 변조 메모리 매핑
Figure 112008004092669-PAT00031
은 π에 대한 충돌 방지 메모리 억세싱 매핑이다.
증명:
A) 터보 디코딩의 자연적 순서 단계에서, 만약
Figure 112008004092669-PAT00032
이면,
Figure 112008004092669-PAT00033
.
그러나, s0 과 s1은 P≤C 보다 작고(수학식 1 참조)
Figure 112008004092669-PAT00034
(수학식 6에서의 조건)이다. 그러므로, 다음의 관계식이 적용된다.
Figure 112008004092669-PAT00035
.
B) 터보 디코딩의 인터리빙된(π) 순서 단계에서, 만약
Figure 112008004092669-PAT00036
이면,
Figure 112008004092669-PAT00037
.
수학식 5의 조건에 의해, 그것은
Figure 112008004092669-PAT00038
인 것 을 암시한다. 그래서, 한번 더 s0 = s1이다.
A)와 B)를 조합함으로써, 변조 메모리 매핑
Figure 112008004092669-PAT00039
이 π에 대한 충돌 방지 메모리 억세싱 매핑이라는 것을 증명할 수 있음이 증명될 수 있다.
인터리브(π)가 QPP일 때, 다음의 명제(proposition)를 가질 수 있다.
명제 1
크기 L을 갖는 QPP
Figure 112008004092669-PAT00040
를 고려하자. 만약 정수 C가
Figure 112008004092669-PAT00041
(즉, b는 C의 제수(divisor)) 및
Figure 112008004092669-PAT00042
을 만족시키면,
Figure 112008004092669-PAT00043
증명:
Figure 112008004092669-PAT00044
. 따라서
Figure 112008004092669-PAT00045
.
이는
Figure 112008004092669-PAT00046
인 것을 암시한다.
병렬 구현된 터보 디코더의 맥락에서 QPP 인터리브(π)를 사용하는 몇몇 예들이 이하에서 제공되며, 보여지는 바와 같이, 공식적 플렉서블 충돌 방지 메모리 매핑(M)이 QPP 인터리브를 갖는 병렬 터보 디코딩 아키텍쳐(architecture) 내에서 구현된 메모리 뱅크들에 억세스하기 위해 제공된다.
예 1: 참조문헌 [5]의 목록에서 크기 L = 6144 = 3 x 211의 QPP π를 취하고, 여기서 a=263, b = 480 = 25 x 3 x 5이다. P = C = 20 = 5 x 4를 취하자.
Figure 112008004092669-PAT00047
이고
Figure 112008004092669-PAT00048
(C는 명제 1에서의 조건들을 만족시킴)이다. 따라서,
Figure 112008004092669-PAT00049
.
W=309로 하면, W는 수학식 6에서의 조건을 만족시킨다, 즉
a)
Figure 112008004092669-PAT00050
이고,
b)
Figure 112008004092669-PAT00051
이다.
따라서, 정리 1에 의해, 변조 메모리 매핑
Figure 112008004092669-PAT00052
는 20(즉, P=20)의 병렬 구현된 터보 디코딩 프로세서들의 총 수를 갖는 이러한 QPP를 위한 충돌 방지 메모리 매핑이다.
Figure 112008004092669-PAT00053
을 취함에 의해, 19(즉, P=19)의 병렬 구현된 터보 디코딩 프로세서들의 청 수를 갖는 이러한 QPP를 위한 충돌 방지 메모리 매핑인 변조 메모리 매핑
Figure 112008004092669-PAT00054
를 갖는다.
조건 Ⅰ을 만족시키는 더 일반적인 경우가 다음에서 주어진다.
정리 2
Figure 112008004092669-PAT00055
이 크기 L의 QPP 인터리브가 되도록 하자.
만약 C가 L의 팩터라면, 즉
Figure 112008004092669-PAT00056
이라면,
Figure 112008004092669-PAT00057
는
Figure 112008004092669-PAT00058
의 필요충분조건이다(즉, 조건 Ⅰ이 만족된다).
증명.(←)
Figure 112008004092669-PAT00059
로 가정하자.
Figure 112008004092669-PAT00060
가 되도록 하는 정수 k가 있다. 따라서,
Figure 112008004092669-PAT00061
Figure 112008004092669-PAT00062
이므로.
(→)
Figure 112008004092669-PAT00063
를 가정하자.
두 개의 세트들을 정의하자.
세트 1:
Figure 112008004092669-PAT00064
, 및
세트 2:
Figure 112008004092669-PAT00065
.
Figure 112008004092669-PAT00066
라 가정하면,
Figure 112008004092669-PAT00067
이다.
그러나, (←)에 의해,
Figure 112008004092669-PAT00068
, 및
Figure 112008004092669-PAT00069
.
따라서,
Figure 112008004092669-PAT00070
이다.
이는
Figure 112008004092669-PAT00071
에 모순된다. 여기서 π는 순열이다.
따라서,
Figure 112008004092669-PAT00072
이다.
예 2:
참조문헌 [5]의 목록에서 크기 L = 6144 = 3 x 211의 QPP π를 취하자. 병렬 구현된 터보 디코딩 프로세서들의 숫자는 20(즉, P=20)이 되도록 하자. C=24를 취하자. 그러면
Figure 112008004092669-PAT00073
이고
Figure 112008004092669-PAT00074
이다. 따라서 정리 2에 의해, 조건 Ⅰ이 적용된다.
W=311로 하면, W는 수학식 6에서 조건 Ⅱ를 만족시킨다. 즉,
a)
Figure 112008004092669-PAT00075
, 및
b)
Figure 112008004092669-PAT00076
.
따라서, 정리 1에 의해, 변조 메모리 매핑,
Figure 112008004092669-PAT00077
은 20(즉, P=20)의 병렬 구현된 터보 디코딩 프로세서들의 총 숫자를 갖는 이러한 QPP 인터리브(π)에 대한 충돌 방지 메모리 매핑이다.
예 3:
참조문헌 [5]의 목록에서 크기 L = 4736 = 37 * 27의 QPP π를 취하자. 병렬 구현된 터보 디코딩 프로세서들의 숫자가 10(즉, P=10)이 되도록 하자. C=16을 취하면,
Figure 112008004092669-PAT00078
이고
Figure 112008004092669-PAT00079
이다. 따라서 정리 2에 의해, 조건 Ⅰ이 적용된다.
W=475로 하면, W는 수학식 6에서 조건 Ⅱ를 만족시킨다, 즉,
a)
Figure 112008004092669-PAT00080
, 및
b)
Figure 112008004092669-PAT00081
이다.
따라서, 정리 1에 의해, 변조 메모리 매핑
Figure 112008004092669-PAT00082
는 10(즉, P=10)의 병렬 구현된 터보 디코딩 프로세서들의 총 숫자를 갖는 QPP 인터리브(π)로써 이러한 QPP를 위한 충돌 방지 매핑이다.
일반적으로, 숫자 C≥P 및 W를 신중하게 선택함에 의해 병렬 구현된 터보 디코딩 프로세서들의 어떤 숫자, P에 대해, 변조 메모리 매핑,
Figure 112008004092669-PAT00083
는 참조문헌 [5]의 테이블 3에 주어진 어떤 QPP 인터리브(π)에 대한 충돌 방지 메모리 매핑이다.
더욱이, 변조 메모리 매핑,
Figure 112008004092669-PAT00084
는 어떤 원하는 숫자의 병렬 구현된 터보 디코딩 프로세서들로 병렬 터보 디코딩 구현을 만족시키는 특정 QPP 인터리브(π)를 선택하는 것에 대해 더 많은 자유성(freedom)을 제공한다.
도 13은 복수의 메모리 뱅크들(1390) 내에 저장된 데이터에 억세스하기 위해 두 개의 분리된 복수의 소프트인/소프트아웃 디코더들(1310 및 1330)을 사용하는 터보 디코더의 일 실시예를 나타낸다. 다른 실시예들에서 보여지는 바와 같이, 수신된 신호(예를 들면, 일반적으로 통신 채널로부터 수신되는)는 수신된 신호(1301)로부터 I, Q(in-phase and quadrature) 성분을 추출하는 I,Q 추출 모듈(extraction module, 1302)에 제공된다. 이것은 수신기 전처리(pre-processing)로 보여질 수 있고, 적절한 주파수 변환(필요하다면, 일반적으로 반송파(carrier) 주파수로부터의 하향 변환)을 포함할 수 있다. I, Q는 변조의 적절한 컨스텔레이션(constellation) 및 매핑에 따라 매핑될 수 있다. 그 후, 매핑된 I, Q는 메트릭 생성기(metric generator, 1304)로 전달된다. 메트릭 생성기(1304)는 수신된 I, Q로부터 변조의 적절한 컨스텔레이션 및 매핑 내의 컨스텔레이션 포인트까지 측정된 적절한 메트릭(1341)을 생성한다. 메트릭들은 변조 내에서 컨스텔레이션 포인트들의 매핑에 의해 인덱싱된다. 이러한 메트릭들은 실제 수신된 심볼의 위치로부터 모듈 내의 예측된 컨스텔레이션 포인트 위치들까지 스케일링된 유클리드 거리(Euclidian distance)로서 보여질 수 있다.
터보 디코딩 처리 및 기능에 대해 계속하자면, 메트릭 생성기(1304)에 의해 계산되는 메트릭들(1341)은 그 후 동시에 소프트인/소프트아웃(SISO) 0 디코더들(1310)의 제1 어레이 및 SISO 1 디코더들(1330)의 제1 어레이에 의한 사용을 위해 제공된다. 이러한 SISO 0 디코더들(1310)의 제1 어레이는 SISO 0(1311), ..., SISO 0(1312)에 의해 계속 보여지는 바와 같이, 복수의 SISO 0 디코더들을 포함한다. SISO 0 디코더들(1310)의 어레이에서 각각의 개별 SISO 디코더는 특정 메모리 뱅크들(1390) 중의 하나 내에서의 특정 메모리 위치 내에 저장된 데이터의 SISO 디 코딩을 수행하도록 동작가능하다.
메트릭 생성기(1304)에 의해 계산되는 가장 일찍 계산된 메트릭들(1341)은 또한 SISO 1 디코더들(1330)의 제2 어레이로 제공된다. SISO 1 디코더들(1330)의 이러한 어레이는 SISO 1(1331), ..., SISO 1(1332)에 의해 계속해서 보여지는 바와 같이 어떤 개수의 SISO 1 디코더들을 포함한다. SISO 1 디코더들(1330)의 어레이에서 각각의 개별 SISO 디코더는 또한 특정 메모리 뱅크들(1390) 중의 하나 내에서 특정 메모리 위치 내에 저장된 데이터의 SISO 디코딩을 수행하도록 동작가능하다.
트렐리스 코딩(예를 들면, 터보 트렐리스 코딩된 변조(turbo trellis coded modulation;TTCM))의 맥락에서 보았을 때, SISO 0 디코더(1310)의 제1 어레이 및 SISO 1 디코더들(1330)의 제2 어레이 각각은 그러한 특정 디코딩 반복들을 하면서 갱신되는 상응하는 메모리 위치들 각각 내에서의 개별 데이터 엔트리들 각각에 대해 사용되는 트렐리스에 따라, 순반향 메트릭들(알파값들) 역방향 메트릭들(베타값들), 외부 값을 계산한다.
이러한 알파값들, 베타값들, 및 외부 값들은 모두 디코딩될 프레임 내에서의 각각의 심볼에 대해 계산된다. 이러한 알파값들, 베타값들, 및 외부 값들의 계산들은 모두 트렐리스에 근거한다.
SISO 0 디코더들(1310)의 제1 어레이에서 시작하자면, 외부 값들(1311)은 계산된 후에, 그들은 인터리버(π)(1320)로 전달되고, 그 이후에 "선험적 확률(a priori probability(app))" 정보(1321)로서 SISO 1 디코더들(1330)의 제2 어레이로 전달된다. 메모리 뱅크들(1390) 내에서의 데이터의 억세싱은, 변조 메모리 매핑,
Figure 112008004092669-PAT00085
에 따라 사용되는 메모리 매핑 때문에 충돌 방지 방식으로 수행되며, 변조 메모리 매핑,
Figure 112008004092669-PAT00086
은 어떤 원하는 숫자의 병렬 구현된 터보 디코딩 프로세서들로 병렬 터보 디코딩 구현을 만족시키는 특정 QPP 인터리브(π)를 선택하는 데 있어 더 많은 자유성을 제공한다는 점을 주목하자.
유사하게, 외부 값들(1331)이 SISO 1 디코더들(1330)의 제2 어레이 내에서 계산된 후에, 그들은 디인터리버(de-interleaver)(π-1)(1340)로 전달되고, 그 이후에 "선험적 확률(app)" 정보(1341)로서 SISO 0 디코더들(1310)의 제1 어레이에 다시 전달된다.
터보 디코더(1300)의 반복적 디코딩 처리 내에서 단일 디코딩 반복은 두 개의 SISO 동작들로 구성된다는 점, 말하자면, 반복적 디코딩 처리는 SISO 0 디코더들(1310)의 제1 어레이 및 SISO 1 디코더들(1330)의 제2 어레이를 둘 다를 통과해야만 한다는 점을 주목하자.
상당한 수준의 신뢰성(confidence)이 달성되고 어떤 솔루션(solution)에 수렴한 후에, 또는 미리 결정된 회수의 디코딩 반복들이 수행된 후에, SISO 1 디코더들(1330)의 제2 어레이로부터의 출력은 출력 프로세서(2750)에 대한 출력으로서 전달된다. SISO 0 디코더들(1310)의 어레이 및 SISO 1 디코더들(1330)의 어레이의 동작은 일반적으로 수신된 신호(1301) 내에 포함되는 심볼들의 소프트 심볼 판정들(soft symbol decisions)을 계산하는 것으로 불릴 수 있다. 이러한 소프트 심볼 판정들은 어떤 실시예들에서는 진정한 비트 레벨에서 수행될 수 있다. 출력 프로세 서(1350)는 이러한 소프트 심볼 판정들을 사용하여 본래의 터보 코딩된 신호 내에서(일반적으로 신호(1301)가 원래 론칭(launching)된 통신 채널의 타단에 있는 터보 인코더 위치 내에서) 인코딩되어 있던 정보 비트들에 대한 최적 추정치들(best estimates)(1351)(예를 들면, 하드 비트 및/또는 심볼 판정들)을 생성한다.
인터리버(π)(1320) 내에서 수행되는 각각의 인터리빙은 참조번호 1391에 의해 보여지는 바와 같이 QPP 인터리브의 일 실시예를 사용하여 수행될 수 있다는 점을 또한 주목하자. 또한, 디인터리버(π-1)(1340) 내에서 수행되는 디인터리빙이 또한 QPP 디인터리브의 일 실시예를 사용하여 수행될 수 있는 실시예들도 있다.
도 14는 복수의 메모리 뱅크들 내에 저장된 데이터에 억세스하기 위해 복수의 소프트인/소프트아웃 디코더들을 사용하는 터보 디코더들(1400)의 일 실시예를 나타낸다. 다른 실시예들 내에서 보여지는 바와 같이, 수신된 신호(예를 들면, 일반적으로 통신 채널로부터 수신되는)는 수신된 신호(1401)로부터 I, Q 성분을 추출하는 I, Q 추출 모듈(1402)에 제공된다. 이것은 수신기 전처리로 보여질 수 있고, 적절한 주파수 변환(필요하다면, 일반적으로 반송파 주파수로부터의 하향 변환)을 포함할 수 있다. I, Q는 그 후 변조의 적절한 컨스텔레이션 및 매핑에 따라 매핑될 수 있다. 그 후, 매핑된 I, Q는 메트릭 생성기(1404)로 전달된다. 메트릭 생성기(1404)는 수신된 I, Q로부터 변조의 적절한 컨스텔레이션 및 매핑 내에서의 컨스텔레이션 포인트까지 측정된 적절한 메트릭들(1441)을 생성한다. 메트릭들은 변조 내에서의 컨스텔레이션 포인트의 매핑에 의해 인덱싱된다. 이러한 메트릭들은 실제 수신된 심볼의 위치로부터 변조 내에서의 예상된 컨스텔레이션 포인트 위치들까지의 스케일링된 유클리드 거리로서 보여질 수 있다.
터보 디코딩 처리 및 기능을 계속 다루자면, 메트릭 생성기(1404)에 의해 계산되는 메트릭들(1441)은 그 후 SISO 0 및 SISO 1 디코딩 동작들을 수행하도록 동작가능한 SISO 디코더들(1410)의 어레이에 의한 사용을 위해 제공된다. SISO 디코더들(1410)의 이러한 어레이는 SISO(1411), ..., SISO(1412)에 의해 계속 보여지는 바와 같이, 어떤 개수의 SISO 디코더들을 포함한다. SISO 디코더들(1410)의 어레이에서 각각의 개별 SISO 디코더는 특정 메모리 뱅크들(1490)(SISO 0 및 SISO 1 디코딩 동작들을 위한) 중의 하나 내에서의 특정 메모리 위치 내에 저장된 데이터의 SISO 디코딩을 수행하도록 동작가능하다.
트렐리스 코딩(예를 들면, 터보 트렐리스 코딩 변조(TTCM))의 맥락에서, SISO 디코더(1410)의 어레이 중의 각각의 SISO 디코더는 특정 디코딩 반복들을 하면서 갱신되는 상응하는 메모리 위치들 각각에서의 개별 데이터 엔트리들 각각에 대해 사용되는 트렐리스에 따라 순방향 메트릭들(알파값들), 역방향 메트릭들(베타값들), 및 외부 값들을 계산한다.
이러한 알파값들, 베타값들, 및 외부 값들은 모두 디코딩될 프레임 내에서의 각 심볼에 대해 계산된다. 이러한 알파값들, 베타값들, 및 외부 값들의 계산들은 트렐리스에 근거한다.
SISO 디코더들(1410)의 어레이에 의해 수행되는 바와 같이 첫 번째 디코딩 동작(즉, SISO 0)으로부터 시작하자면, 외부 값들(1411)이 계산된 이후, 그들은 인 터리버(π)(1420)에 전달되고, 그 이후에 "선험적 확률(app)" 정보(1421)로서 SISO 디코더들(1410)의 어레이로 다시 전달된다. SISO 1 디코딩 동작들을 수행할 때, SISO 디코더들(1410)의 어레이에 의해 메모리 뱅크들(1490) 내에서 데이터의 억세싱은, 변조 메모리 매핑,
Figure 112008004092669-PAT00087
에 따라 사용되는 메모리 매핑 때문에 충돌 방지 방식으로 수행되고, 변조 메모리 매핑,
Figure 112008004092669-PAT00088
은 어떤 원하는 숫자의 병렬 구현된 터보 디코딩 프로세서들로 병렬 터보 디코딩 구현을 만족시키는 특정 QPP 인터리브(π)를 선택함에 있어 더 많은 자유성을 제공한다는 점을 주목하자.
유사하게, 외부 값들(1431)이 SISO 디코더들(1410)(즉, SISO 1 디코딩 동작들 동안) 내에서 계산된 이후에, 그들은 디인터리버(π-1)(1440)로 전달되고, 그 이후에 그것은 "선험적 확률(app)" 정보(1441)로서 SISO 디코더들(1410)로 다시 전달된다.
단일 디코딩 반복은, 터보 디코더(1400)의 반복적 디코딩 처리내에서, 두 개의 SISO 동작들을 수행하는 것을 포함한다. 즉, 반복적 디코딩 처리는 SISO 디코더들(1410)의 어레이를 두 번 통과해야 한다.
상당한 수준의 신뢰성이 달성되고 또한 어떤 솔루션에 수렴한 후에, 또는 미리 결정된 회수의 디코딩 반복들이 수행된 후에, SISO 디코더들(1410)의 어레이로부터의 출력(SISO 1 디코딩 동작들을 수행한 이후에)은 출력 프로세서(1450)에 대한 출력으로 전달된다. SISO 디코더들(1410)의 어레이의 동작은 일반적으로 수신된 심볼 내에 포함된 심볼의 소프트 심볼 판정들을 계산하는 것으로 불릴 수 있다. 이 러한 소프트 심볼 판정들은 어떤 실시예들에서는 진정한 비트 레벨에 대해 수행될 수 있다. 출력 프로세서(1450)는 이러한 소프트 심볼 판정들을 사용하여, 본래의 터보 코딩된 신호(예를 들면, 일반적으로 신호(1401)가 원천적으로 론칭되는 통신 채널의 타단에 있는 터보 인코더 위치 내의) 내에서 인코딩되어 있던 정보 비트들에 대한 최적 추정치들(1451)을 생성한다.
인터리버(π)(1420) 내에서 수행되는 각각의 인터리빙은 참조번호 1491에 의해 보여지는 바와 같이 QPP 인터리브의 일 실시예를 사용하여 수행될 수 있다. 또한, 디인터리버(π-1)(1440) 내에서 수행되는 디인터리빙은 또한 QPP 디인터리브의 일 실시예를 사용하여 수행될 수 있는 실시예들이 있다.
이 실시예에서 보여지는 바와 같이, SISO 디코더들(1410)의 단일 어레이는 SISO 0과 SISO 1 디코딩 동작들을 수행하도록 동작가능하다. 또한, 단일 모듈은 인터리버(π)(1420) 및 디인터리버(π-1)(1440)의 기능 모두를 수행하기 위해 사용될 수 있고, 이들 모두는 QPP 포맷에 근거할 수 있다는 점을 주목하자.
도 15는 터보 코딩된 신호를 디코딩하기 위한 방법(1500)의 일 실시예를 나타낸다. 블록 1510에서 보여지는 바와 같이, 방법(1500)은 통신 채널로부터 터보 코딩된 신호를 수신하는 단계로 시작한다. 터보 코딩된 신호는 블록 1512에서 묘사된 바와 같이, QPP 인터리브(π)를 사용하여 생성될 수 있다는 점을 주목하자.
방법(1500)은 블록(1520)에서 보여지는 바와 같이, 터보 코딩된 신호로부터 인코딩된 블록을 추출하기 위해 전처리를 수행하는 단계로 계속된다. 방법(1500)은 블록 1530에서 보여지는 바와 같이, 인코딩된 블록을 복수의 서브 블록들로 분할함으로써 계속된다. 각각의 서브 블록 그 자신은 복수의 데이터를 포함한다는 점을 또한 주목하자.
방법(1500)은 그 후 블록 1540에서 보여지는 바와 같이, 복수의 서브 블록들의 복수의 데이터를 복수의 메모리 뱅크들 내에 저장저장하는 단계로 계속된다. 방법(1500)은 또한 블록 1550에서 보여지는 바와 같이, 병렬 터보 디코딩 처리에 따라 복수의 디코딩 프로세서들을 사용하여 인코딩된 블록(즉, 복수의 서브 블록들 각각 내에서의 데이터)을 터보 디코딩하는 단계로 계속된다. 방법(1500)은 또한 블록 1560에서 보여지는 바와 같이, 터보 코딩된 신호 내에 인코딩된 정보 비트들의 최적 추정치들을 생성하는 단계로 계속된다.
도 16은 터보 코딩된 신호를 디코딩하기 위한 방법(1600)의 다른 실시예를 나타낸다. 먼저, 어떤 실시예들에서, 방법(1600)은 블록들(도 15의 방법(1500)의 1510, 1520, 1530, 및 1540) 내에서 설명되는 바와 유사한 동작들을 사전에 수행할 수 있다.
블록 1610에서 보여지는 바와 같이, 방법(1600)은 병렬 터보 디코딩 처리에 따른 복수의 디코딩 프로세서들을 사용하여 인코딩된 블록(즉, 복수의 서브 블록들 각각 내에서의 데이터)의 제1 SISO 디코딩을 수행하고, 그에 의해 블록 1610에 보여지는 바와 같은 제1 외부 정보를 생성하는 단계에 의해 동작한다. 복수의 서브 블록들의 복수의 데이터는 복수의 메모리 뱅크들에 저장되고 복수의 메모리 뱅크들로부터 억세스된다.
방법(1600)은 그 후 블록 1620에서 보여지는 바와 같이, QPP 인터리브(π)를 사용하여 제1 외부 정보를 인터리빙(π)하고, 그에 의해 제1 선험적 확률(app) 정보를 생성하는 단계로 계속된다.
방법(1600)은 그 후 블록 1630에서 보여지는 바와 같이, 병렬 터보 디코딩 처리에 따른 복수의 디코딩 프로세서들을 사용하여 인코딩된 블록(즉, 복수의 서브 블록들 각각 내에서의 데이터)의 제2 SISO 디코딩(예를 들면, SISO 1, 인터리빙된(π) 순서 단계)을 수행하고, 그에 의해 제2 외부 정보를 생성하는 단계로 계속된다.
참조번호 1641에 의해 보여지는 바와 같이 부가 디코딩 동작들을 수행할 때, 방법(1600)은 블록 1640에서 보여지는 바와 같이 QPP 디인터리브(π-1)를 사용하여 제2 외부 정보를 디인터리빙(π-1)하고, 그에 의해 제2 선험적 정보를 생성하는 단계로 계속된다. 방법(1600)은 그 후 후속 디코딩 반복들을 위해 블록 1610으로 회귀함에 의해 계속된다.
그러나, 최종 디코딩 반복이 수행될 때(예를 들면, SISO 0 및 SISO 1 디코딩 동작들 모두가 수행되고, 특히 최종 SISO 1 디코딩 동작이 수행된 이후), 방법(1600)은 블록 1650에서 보여지는 바와 같이 터보 코딩된 신호 내의 인코딩된 정보 비트들의 최적 추정치들을 생성함에 의해 계속된다.
본 발명은 지금까지 특정된 기능들의 수행 및 이들 사이의 관계들을 예시한 방법 단계들을 이용하여 위와 같이 설명되었다. 이러한 기능적인 빌딩 블록들 및 방법 단계들의 경계 및 순서(boundaries and sequences)는 설명의 편의를 위해 임의적으로 정의되었다. 이러한 특정 기능들 및 이들 사이의 관계들이 적절하게 수행되는 한, 그와 다른 경계 및 순서도 정의될 수 있다. 그러한 어떠한 다른 경계 또는 순서들도 청구 범위에 기재된 발명의 범위 및 사상 내에 포함된다.
본 발명은 또한 몇몇 중요 기능들의 수행을 예시한 기능적인 빌딩 블록들을 이용하여 위와 같이 설명되었다. 이러한 빌딩 블록들의 경계는 설명의 편의를 위해 임의적으로 정의되었다. 중요 기능들이 적절히 수행되는 한, 이와 다른 경계도 정의될 수 있다. 유사하게, 플로우 다이어그램 블록들도 역시 중요한 기능(functionality)을 예시하기 위해 정의되었다. 플로우 다이어그램 블록의 경계들 및 순서는 다른 식으로 정의되었어도 여전히 그러한 중요한 기능을 수행할 수 있을 것이다. 기능적인 빌딩 블록들과 플로우 다이어그램 블록들 및 순서들에 대한 그러한 다른 식의 정의들은 따라서 청구 범위에 기재된 발명의 범위 및 사상 내에 포함된다.
당해 기술 분야에서 통상의 기술을 가진 자는 또한 이러한 기능적 빌딩 블록들 및 여기서의 다른 예시적인 블록들, 모듈 및 구성품은, 예시된 대로 구현되거나, 또는 개별 부품, 주문형 집적 회로(application specific integrate circuits, ASIC), 적절한 소프트웨어 등을 실행하는 프로세서들, 또는 그들의 조합들에 의해 구현될 수 있다는 점을 또한 알 수 있을 것이다.
더 나아가, 비록 상술한 실시예를 이용하여 간단 명료함 및 이해를 목적으로 상세하게 설명하였지만, 본 발명은 이러한 실시예들에 한정되지 않는다. 본 발명의 사상과 범위가 첨부된 청구 범위의 기재에 의해서만 제한되는 바대로, 당해 기술 분야의 통상의 지식을 가진 자에게 본 발명의 사상과 범위 내에서 다양한 변화와 변경이 실시될 수 있음은 명백할 것이다.
참고문헌
[1] C. Berrou, Y. Saouter, C. Douillard, S.Kerouedan, 및 M. Jezequel, "Designing good permutations for turbo codes: towards a single model," 2004 IEEE International Conference on Communications (ICC), Vol.:1, pp:341-345, 20-24 2004년 6월.
[2] O.Y.Takeshita, "On maximum contention-free interleavers and permutation polymomials over integer rings," IEEE Trans.Information Theory vol 52, No.3, 2006년 3월.
[3] A.Tarable, S.Benedetto and G.Montorsi "Mapping Interleaving Laws to Parallel Turbo and LDPC Decoder Architectures,"IEEE Trans. onInformation Theory Vol.50, No.9, pp.2002-2009, 2004년 9월.
[4] A. Nimbalker, T. E. Fuja, D. J. Costello, Jr. T.K. Blankenship and B. Classon, "Contention-Free Interleavers," IEEE ISIT 2004, 시카고, 미국, 2004년 6월 27일-7월 2일.
[5] Ericsson, Motorola, QPP interleaver parameters, 3GPP TSG RAN WG1 #47bisR1-070484.
도 1은 통신 시스템의 일 실시예를 나타낸다.
도 2는 터보 디코더의 일 실시예를 나타낸다.
도 3은 단일 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코더 또는 소프트인/소프트아웃 디코더들의 단일 어레이(single array)를 사용하도록 동작가능한 시간 공유(time-sharing)를 갖는 터보 디코더의 일 실시예를 나타낸다.
도 4는 터보 디코딩에 적용될 수 있는 병렬 디코딩의 일 실시예를 나타낸다.
도 5는 자연적 및 인터리빙되지 않은 순서(natural/non-interleaved order)를 위해 디코딩 프로세서들(터보 코딩된 신호들의 병렬 디코딩에 구현되는 바와 같은) 분할(partitioning)의 일 실시예를 나타낸다.
도 6은 인터리빙(π)된 순서(interleaved order)를 위해 디코딩 프로세서들(터보 코딩된 신호의 병렬 디코딩에 구현되는 바와 같은) 분할의 일 실시예를 나타낸다.
도 7a은 자연적/인터리빙되지 않은 순서 단계(natural/non-interleaved order phase)를 위해 병렬 디코딩에 대한 메모리 매핑(memory mapping)의 일 실시예를 나타낸다.
도 7b는 인터리빙된 순서 단계를 위해 병렬 디코딩에 대한 메모리 매핑의 일 실시예(메모리들 중 하나에 들어 있는 충돌(collision)을 보여줌)를 나타낸다.
도 8은 터보 디코더들과 메모리들 사이에서의 충돌 방지 메모리 매핑의 결여 때문에 충돌이 발생하는 병렬 디코딩을 수행하는 터보 디코더의 일 실시예를 나타 낸다.
도 9는 터보 디코더들과 메모리들 사이에서의 충돌 방지 메모리 매핑 때문에 어떠한 충돌도 일어나지 않는 병렬 디코딩을 수행하는 터보 디코더의 일 실시예를 나타낸다.
도 10 및 도 11은 통신 시스템의 다른 실시예들을 나타낸다.
도 12a, 12b, 12c, 및 12d는 터보 디코더들과 메모리들 사이의 다양한 연속하는 충돌 방지 메모리 매핑들을 나타낸다.
도 13은 복수의 메모리 뱅크들 내에 저장된 데이터에 억세스하기 위해 두 개의 분리된 복수의 소프트인/소프트아웃 디코더들을 사용하는 터보 디코더의 일 실시예를 나타낸다.
도 14는 복수의 메모리 뱅크들 내에 저장된 데이터에 억세스하기 위해 복수의 소프트인/소프트아웃 디코더들을 사용하는 터보 디코더들의 일 실시예를 나타낸다.
도 15는 터보 코딩된 신호를 디코딩하기 위한 방법의 일 실시예를 나타낸다.
도 16은 터보 코딩된 신호를 디코딩하기 위한 방법의 다른 실시예를 나타낸다.

Claims (10)

  1. 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)의 병렬 디코딩(parallel decoding)을 수행하도록 동작가능한 터보 디코더(turbo decoder)에 있어서:
    2와 상기 터보 코딩된 신호의 정보 블록 길이(information block length) 사이의 어떤 정수 개의 터보 디코더들을 포함할 수 있는 복수의 터보 디코더들; 및
    복수의 메모리들을 포함하되, 여기서,
    상기 복수의 터보 디코더들은 상기 복수의 메모리들에 대해 읽고 쓰도록 동작가능하며,
    제1 디코딩 싸이클 동안,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
    디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매
    핑(collision-free modulation memory mapping) 중의 제1 매핑에 의해
    지시(direct)되는 상기 복수의 메모리들 중의 제1 상응 메모리로부터
    제1 정보를 검색(retrieve)하도록 동작가능하고,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
    리들 중 그의 제1 상응 메모리로부터 검색된 상기 제1 정보를 사용하
    여 디코딩 처리를 수행하고 그에 의해 제1 갱신 정보를 생성하도록 동
    작가능하고,
    상기 제1 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
    모리에 상기 제1 정보를 통해 쓰여지고,
    제2 디코딩 싸이클 동안,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
    디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모
    리 매핑 중의 제2 매핑에 의해 지시되는 상기 복수의 메모리들 중의
    제2 상응 메모리로부터 제2 정보를 검색하도록 동작가능하고,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
    리들 중 그의 제2 상응 메모리로부터 검색된 상기 정보를 사용하여 디
    코딩 처리를 수행하고 그에 의해 제2 갱신 정보를 생성하도록 동작가
    능하고,
    상기 제2 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
    모리에 제2 정보를 통해 쓰여지고,
    상기 복수의 터보 디코더들은 상기 터보 코딩된 신호로 인코딩된 적어도 한 비트의 최적 추정치(best estimate)를 생성하도록 동작가능한 터보 디코더.
  2. 청구항 1에 있어서,
    상기 터보 코딩된 신호의 반복적 디코딩 처리동안 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매핑을 수행하도록 동작가능한 처리 모듈(processing module)을 더 포함하되, 여기서,
    상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제1 매핑을 제공하고,
    상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제2 매핑을 제공하며,
    상기 충돌 방지 변조 메모리 매핑은 상기 복수의 터보 디코더들을 연관(associate)시키며 상기 복수의 메모리들은 상기 터보 코딩된 신호의 가상 블록 길이(virtual block length)와 상기 터보 코딩된 신호의 정보 블록 길이 중의 적어도 하나에 근거하여 결정되는 터보 디코더.
  3. 청구항 1에 있어서,
    터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는 외부 정보(extrinsic information)에 대해 큐피피(QPP) 인터리빙을 수행하고 그에 의해 후속(subsequent) 디코딩 처리에서 사용하기 위한 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능한 터보 디코더.
  4. 청구항 1에 있어서,
    터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는 외부 정보(extrinsic information)에 대해 큐피피(QPP) 디인터리빙을 수행하고 그에 의해 후속(subsequent) 디코딩 처리에 사용하기 위한 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능한 터보 디코더.
  5. 청구항 1에 있어서,
    상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
    터보 코딩된 신호와 연관된 복수의 메트릭들(metrics)을 수신하며, 상기 복수의 메트릭들에 대해 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코딩을 수행하고 그에 의해 제1 외부 정보(extrinsic information)를 계산하도록 동작가능한 제1 소프트인/소프트아웃 디코더;
    상기 제1 외부 정보에 대해 인터리빙을 수행하고 그에 의해 제1 "선험적 확률(a priori probability;app)" 정보를 생성하도록 동작가능한 인터리버 모듈(interleaver module);
    상기 제1 app 정보에 대해 SISO 디코딩을 수행하고 그에 의해 제2 외부 정보를 생성하도록 동작가능한 제2 SISO 디코더;
    상기 제2 외부 정보에 대해 디인터리빙(de-interleaving)을 수행하고 그에 의해 제2 app 정보를 생성하도록 동작가능한 디인터리버 모듈(de-interleaver module);
    상기 제2 SISO 디코더에 의해 생성된 가장 최근의 외부 정보를 처리하고 그에 의해 상기 터보 코딩된 신호 내에서 인코딩된 정보 비트들의 최적 추정치들(best estimates)을 생성하도록 동작가능한 출력 프로세서(output processor)를 포함하는 터보 디코더.
  6. 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)의 병렬 디코딩(parallel decoding)을 수행하도록 동작가능한 터보 디코더(turbo decoder)에 있어서:
    2와 상기 터보 코딩된 신호의 정보 블록 길이(information block length) 사이의 어떤 정수 개의 터보 디코더들을 포함할 수 있는 복수의 터보 디코더들;
    복수의 메모리들;
    상기 터보 코딩된 신호의 반복적 디코딩 처리 동안 상기 복수의 터보 디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매핑(collision-free modulation memory mapping)을 수행하도록 동작가능한 처리 모듈(processing module)을 포함하되, 여기서,
    상기 복수의 디코더들은 상기 복수의 메모리들에 대해 읽고 쓰도록 동작가능하며,
    제1 디코딩 싸이클 동안,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
    디코더들과 상기 복수의 메모리들 사이에서 충돌 방지 변조 메모리 매
    핑 중의 제1 매핑에 의해 지시(direct)되는 상기 복수의 메모리들 중
    의 제1 상응 메모리로부터 제1 정보를 검색(retrieve)하도록 동작가능
    하고,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
    리들 중 그의 제1 상응 메모리로부터 검색된 제1 정보를 사용하여 디
    코딩 처리를 수행하고 그에 의해 제1 갱신 정보를 생성하도록 동작가
    능하고, 상기 제1 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1
    상응 메모리에서의 제1 정보를 통해 쓰여지고,
    상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들
    사이에서 충돌 방지 변조 메모리 매핑 중의 제1 매핑을 제공하도록 동
    작가능하며;
    제2 디코딩 싸이클 동안,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 터보
    디코더들과 상기 복수의 메모리들 사이에서 상기 충돌 방지 변조 메모
    리 매핑 중의 제2 매핑에 의해 지시되는 상기 복수의 메모리들 중의
    제2 상응 메모리로부터 제2 정보를 검색하도록 동작가능하고,
    상기 복수의 터보 디코더들 중의 각 터보 디코더는 상기 복수의 메모
    리들 중 그의 제2 상응 메모리로부터 검색된 정보를 사용하여 디코딩
    처리를 수행하고 그에 의해 제2 갱신 정보를 생성하도록 동작가능하
    고,
    상기 제2 갱신 정보는 상기 복수의 메모리들 중의 각각의 제1 상응 메
    모리에서의 제2 정보를 통해 쓰여지고,
    상기 처리 모듈은 상기 복수의 터보 디코더들과 상기 복수의 메모리들
    사이에서 상기 충돌 방지 변조 메모리 매핑 중의 제2 매핑을 제공하도
    록 동작가능하며;
    상기 복수의 터보 디코더들은 상기 터보 코딩된 신호로 인코딩된 적어 도 한 비트의 최적 추정치(best estimate)를 생성하도록 동작가능하며;
    터보 디코딩을 수행할 때, 상기 복수의 터보 디코더들 중의 어떤 터보 디코더는,
    제1 외부 정보(extrinsic information)에 대해 큐피피(QPP) 인터리
    빙(interleaving)하고 후속(subsequent) 디코딩 처리에 사용하기 위한
    제1 "선험적 확률(a priori probability;app)" 정보를 생성하는 것을
    수행하고,
    제2 외부 정보에 대해 큐피피(QPP) 디인터리빙(de-interleaving)하고
    후속 디코딩 처리에 사용하기 위한 제2 "선험적 확률(app)" 정보를 생
    성하는 것을 수행하도록 동작가능한 터보 디코더.
  7. 청구항 6에 있어서,
    상기 복수의 터보 디코더들 중의 어떤 터보 디코더는:
    터보 코딩된 신호와 연관된 복수의 메트릭들(metrics)을 수신하며, 상기 복수의 메트릭들에 대해 소프트인/소프트아웃(soft-in/soft-out;SISO) 디코딩을 수행하고 그에 의해 제1 외부 정보를 계산하도록 동작가능한 제1 소프트인/소프트아웃 디코더;
    상기 제1 외부 정보에 대해 큐피피(QPP) 인터리빙을 수행하고 그에 의해 제1 "선험적 확률(app)" 정보를 생성하도록 동작가능한 인터리버 모듈(interleaver module);
    상기 제1 app 정보에 대해 SISO 디코딩을 수행하고 그에 의해 제2 외부 정보를 생성하도록 동작가능한 제2 SISO 디코더;
    상기 제2 외부 정보에 대해 큐피피(QPP) 디인터리빙을 수행하고 그에 의해 제2 app 정보를 생성하도록 동작가능한 디인터리버 모듈(de-interleaver module);
    상기 제2 SISO 디코더에 의해 생성된 가장 최근의 외부 정보를 처리하고 그에 의해 상기 터보 코딩된 신호 내에서 인코딩된 정보 비트들의 최적 추정치들(best estimates)을 생성하도록 동작가능한 출력 프로세서(output processor)를 포함하는 터보 디코더.
  8. 큐피피(QPP;quadratic polynomial permutation) 인터리브(interleave)를 사용하여 생성된 터보 코딩된 신호(turbo coded signal)를 디코딩하기 위한 방법에 있어서:
    통신 채널로부터 터보 코딩된 신호를 수신하는 단계;
    상기 터보 코딩된 신호로부터 인코딩된 블록을 추출(extract)하기 위해 전처리(pre-processing)를 수행하는 단계;
    복수의 서브 블록들(sub-blocks) 중의 각각의 서브 블록이 상응하는 복수의 데이터를 포함하도록 상기 인코딩된 블록을 복수의 서브 블록들로 분할하는 단계;
    상기 복수의 서브 블록들 중의 제1 서브 블록의 제1 복수의 데이터를 복수의 메모리 뱅크들 중의 제1 메모리 뱅크에 저장하는 단계;
    상기 복수의 서브 블록들 중의 제2 서브 블록의 제2 복수의 데이터를 상기 복수의 메모리 뱅크들 중의 제2 메모리 뱅크에 저장하는 단계;
    상기 제1 메모리 뱅크로부터 상기 제1 복수의 데이터 중의 제1 성분(element)을 검색(retrieve)하고, 터보 자연적 순서 단계(turbo natural order phase) 디코딩 처리(decoding processing)를 수행하여 그 상에서 그에 의해 상기 제1 성분을 갱신하고, 상기 제1 메모리 뱅크 내에 상기 갱신된 제1 성분으로 상기 제1 성분을 겹쳐 쓰는(over-writing) 단계;
    상기 제2 메모리 뱅크로부터 상기 제2 복수의 데이터 중의 제2 성분을 검색하고, 터보 자연적 순서 단계 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제2 성분을 갱신하고, 상기 제2 메모리 뱅크 내에 상기 갱신된 제2 성분으로 상기 제2 성분을 겹쳐 쓰는 단계;
    상기 제1 메모리 뱅크로부터 상기 제1 복수의 데이터 중의 제3 성분을 검색하고, 인터리빙된 순서 단계(interleaved order phase) 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제3 성분을 갱신하고, 상기 제1 메모리 뱅크 내에 상기 갱신된 제3 성분으로 상기 제3 성분을 겹쳐 쓰는 단계;
    상기 제2 메모리 뱅크로부터 상기 제2 복수의 데이터 중의 제4 성분을 검색하고, 인터리빙된 순서 단계 디코딩 처리를 수행하여 그 상에서 그에 의해 상기 제4 성분을 갱신하고, 상기 제2 메모리 뱅크 내에 상기 갱신된 제4 성분으로 상기 제4 성분을 겹쳐 쓰는 단계;
    병렬 터보 디코딩 처리(parallel turbo decoding processing)에 따라 2와 상 기 터보 코딩된 신호의 정보 블록 길이 사이의 어떤 정수 개의 복수의 디코딩 프로세서들을 포함할 수 있는 복수의 디코딩 프로세서들(decoding processors)을 사용하여 상기 인코딩된 블록을 터보 디코딩(turbo decoding)하는 단계; 및
    상기 터보 코딩된 신호 내에서 인코딩된 적어도 하나의 정보의 최적 추정치(best estimate)를 생성하는 단계를 포함하는 디코딩 방법.
  9. 청구항 8에 있어서,
    터보 자연적 순서 단계 디코딩 처리와 인터리빙된 순서 단계 디코딩 처리 둘다를 수행하기 위해, 병렬 디코딩 배열(parallel decoding arrangement)에서 구현되는 복수의 터보 디코더들을 사용하는 단계를 더 포함하되, 여기서,
    상기 복수의 터보 디코더들은 상기 복수의 메모리 뱅크들에 대해 읽고 쓰도록 동작가능한 디코딩 방법.
  10. 청구항 8에 있어서,
    외부 정보(extrinsic information)에 대해 큐피피(QPP) 인터리빙을 수행하고 그에 의해 후속(subsequent) 디코딩 처리에 사용하기 위한 "선험적 확률(a priori probability(app)" 정보를 생성하는 단계를 더 포함하는 디코딩 방법.
KR1020080005402A 2007-01-17 2008-01-17 큐피피 인터리브를 갖는 병렬 터보 디코딩을 위한 공식적플렉서블 충돌 방지 메모리 억세싱 KR100955305B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
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US60/897,653 2007-01-26
US11/810,991 US8065588B2 (en) 2007-01-17 2007-06-07 Formulaic flexible collision-free memory accessing for parallel turbo decoding with quadratic polynomial permutation (QPP) interleave
US11/810,991 2007-06-07

Publications (2)

Publication Number Publication Date
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US (2) US8065588B2 (ko)
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HK (1) HK1122914A1 (ko)
TW (1) TWI406509B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101454301B1 (ko) * 2009-10-29 2014-10-27 퀄컴 인코포레이티드 2차 순열 다항식 인터리버를 갖는 ｌｔｅ 터보 디코더에 대한 비경쟁 저장소 설계

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101662333B (zh) * 2008-08-28 2012-07-04 电信科学技术研究院 一种交织方法和装置
US8219782B2 (en) * 2008-09-18 2012-07-10 Xilinx, Inc. Address generation
CN101771496B (zh) * 2008-12-29 2014-04-02 电信科学技术研究院 一种二次置换多项式交织器
CN101944915B (zh) * 2009-07-08 2013-01-30 华为技术有限公司 译码方法和译码装置
US8271858B2 (en) * 2009-09-03 2012-09-18 Telefonaktiebolget L M Ericsson (Publ) Efficient soft value generation for coded bits in a turbo decoder
TWI381653B (zh) * 2009-09-11 2013-01-01 Ind Tech Res Inst 二階重排多項式交織器位址產生裝置與方法
JP5476902B2 (ja) * 2009-09-30 2014-04-23 富士通株式会社 ターボ復号装置及び通信装置
JP2011097245A (ja) * 2009-10-28 2011-05-12 Sony Corp 受信装置、受信方法、プログラム、および受信システム
US8811452B2 (en) * 2009-12-08 2014-08-19 Samsung Electronics Co., Ltd. Method and apparatus for parallel processing turbo decoder
CN101882933B (zh) * 2010-06-11 2013-02-13 北京创毅讯联科技股份有限公司 一种LTE中进行Turbo译码的方法及Turbo译码器
TW201209711A (en) 2010-08-19 2012-03-01 Ind Tech Res Inst Address generation apparatus and method for quadratic permutation polynomial interleaver
CN102386934A (zh) * 2010-09-01 2012-03-21 财团法人工业技术研究院 二阶重排多项式交织器地址产生装置与方法
US8839079B2 (en) * 2012-08-20 2014-09-16 Qualcomm Incorporated Methods and apparatuses for saving power during transport block decoding in UMTS systems
CN103973319B (zh) * 2013-02-06 2017-04-19 联想(北京)有限公司 全整数Turbo码迭代译码的方法和系统
KR101482689B1 (ko) * 2013-09-09 2015-01-16 한국과학기술원 인터리브드 어드레스 매핑 방법 및 이를 포함하는 디코딩 방법
CN106330206A (zh) * 2015-06-30 2017-01-11 深圳市中兴微电子技术有限公司 一种译码方法及装置
CN109639393B (zh) * 2018-11-15 2021-07-06 武汉同德兴信息技术有限公司 一种基于二次置换多项式的滑动窗口网络编码方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2675968B1 (fr) * 1991-04-23 1994-02-04 France Telecom Procede de decodage d'un code convolutif a maximum de vraisemblance et ponderation des decisions, et decodeur correspondant.
FR2675971B1 (fr) * 1991-04-23 1993-08-06 France Telecom Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques en parallele, procede de decodage iteratif, module de decodage et decodeur correspondants.
FR2675970B1 (fr) 1991-04-23 1993-08-06 France Telecom Procede de codage convolutif correcteur d'erreurs pseudo-systematique, procede de decodage et dispositifs correspondants.
FR2712760B1 (fr) 1993-11-19 1996-01-26 France Telecom Procédé pour transmettre des bits d'information en appliquant des codes en blocs concaténés.
FR2747255B1 (fr) 1996-04-03 1998-07-10 France Telecom Procede et dispositif de codage convolutif de blocs de donnees, et procede et dispositif de decodage correspondants
FR2753026B1 (fr) 1996-08-28 1998-11-13 Pyndiah Ramesh Procede de transmission de bits d'information avec codage correcteur d'erreurs, codeur et decodeur pour la mise en oeuvre de ce procede
FR2753025B1 (fr) 1996-08-28 1998-11-13 Pyndiah Ramesh Procede de transmission de bits d'information avec codage correcteur d'erreurs, codeur et decodeur pour la mise en oeuvre de ce procede
US5950220A (en) * 1996-12-13 1999-09-07 Intel Corporation Method and apparatus for providing a logical double sided memory element by mapping single sided memory elements onto a logical double sided memory address space
EP1046236B1 (en) * 1998-08-17 2016-02-24 Dtvg Licensing, Inc Turbo code interleaver with near optimal performance
CN1124691C (zh) 1999-09-13 2003-10-15 华为技术有限公司 一种串/并行级联卷积码译码器及其译码实现方法
US6603412B2 (en) * 2001-06-08 2003-08-05 Texas Instruments Incorporated Interleaved coder and method
US7020827B2 (en) * 2001-06-08 2006-03-28 Texas Instruments Incorporated Cascade map decoder and method
US7260770B2 (en) * 2001-10-22 2007-08-21 Motorola, Inc. Block puncturing for turbo code based incremental redundancy
KR100444571B1 (ko) * 2002-01-11 2004-08-16 삼성전자주식회사 터보디코더와 알에스디코더가 연접된 디코딩장치 및 그의디코딩방법
DE10310812B4 (de) * 2003-03-12 2007-11-22 Infineon Technologies Ag Dekodiervorrichtung, Trellis-Prozessor und Verfahren
US7305593B2 (en) * 2003-08-26 2007-12-04 Lsi Corporation Memory mapping for parallel turbo decoding
GB2409134B (en) * 2003-12-11 2005-11-09 Motorola Inc A decoder
EP1667329A1 (en) * 2004-12-01 2006-06-07 Istituto Superiore Mario Boella per le Technologie dell Informazione e delle Telecommunicazioni Methods for the generation of S-random interleavers for turbo-decoders with a parallel structure
CN101273531B (zh) * 2005-09-30 2013-03-20 英特尔公司 低密度奇偶校验码的改进turbo-译码消息传递方法、设备和系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101454301B1 (ko) * 2009-10-29 2014-10-27 퀄컴 인코포레이티드 2차 순열 다항식 인터리버를 갖는 ｌｔｅ 터보 디코더에 대한 비경쟁 저장소 설계

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