CN1187904C - 增强解码装置及交错－去交错装置 - Google Patents

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Abstract

在一种装置中，例如其中必须要进行交错操作和去交错操作的一个增强解码装置，设置了存储单元(5)和能够根据数据是待进行交错处理或去交错处理而改变存储单元(5)中数据的写入顺序和读取顺序的存储控制单元(12)。由于这种布置，一个存储单元(5)就可以执行交错和去交错器的功能，从而降低设备的尺寸和成本。

Description

增强解码装置及交错-去交错装置
技术领域
本发明涉及一种适应于例如诸如移动通讯系统的通讯系统的增强解码装置及交错与去交错装置。
背景技术
在传统的包括移动通讯等的无线通讯领域，为了使越来越频繁发生在信息系列的特殊部位的突发性出错信息更容易地被纠正，引入了一种交错和相应的去交错装置。即：传送方的传送信号经交错器(interleaver)进行交错处理后被发送，并由接收方接收，然后用去交错器(deinterleaver)对该信号进行去交错处理。
以下将描述一种常规的交错和去交错装置。
图6(A)所示的是一种常规的交错器的布局框图。如图6(A)所示，一种交错器100包括交错RAM 101、起写入计数器的作用的地址发生计数器102、起读取计数器的作用的地址发生计数器103以及读取地址(reading address)转换电路104。图6(A)所示的交错器100是根据以下假设而布置的，即假设交错器对一组由24×16＝384个数据组成的输入数据(即：D000，D001，D002，...，D383)(即交错器的容量＝24×16)进行交错处理。
在这种情况下，交错随机存取存储器101(以下简称“RAM 101”)是存储进行交错操作的输入数据序列(D000，D001，D002，...，D383)的一个装置。起写入计数器的作用的地址发生计数器102是按从0到383的顺序依次计数并输出所计数的值作为RAM 101的写入地址(A000，A001，A002，...A383)的一个装置。因此，依照写入地址(A000到A383)，输入数据序列被以从A000到A383的地址顺序依次地写入RAM 101中。
起读取计数器的作用的地址发生计数器103是计算用于产生RAM 101的写入地址的从0到383的一组数的一个装置。读取地址转换电路104是执行算法运算的装置，将由起读取计数器的作用的地址发生计数器103提供的数值x(＝0到383)用x*16(mod383)来表示，以此将起读取计数器的作用的地址发生计数器103产生的计数x的序列转换成具有固定间隔16的形式。因此，提供给RAM 101的读取地址序列变成一组具有固定间隔16的地址序列，如A000，A016，A032，...，A368，A001，A017，A033，...，An*16(mod383)，...，A351，A367，A383。
如果交错器按上面所述布置，则如图6(B)所示，当数据被写入存储器时，写计数器102的计数值可直接作为写入地址，并且输入的数据序列(D000，D001，D002，...，D383)被依次写入RAM 101中的相应地址区域。另一方面，当数据是从存储器读取时，数据是从由读取地址转换电路104以16的规则间隔产生的读取地址所指定的地址区读取的。
以这种方式，输入数据序列(D000，D001，D002，...，D383)被进行交错处理，输出的结果为例如D000，D016，D032，...，D368，D001，D017，D033，...，Dn*16(mod383)，...，D351，D367，D383。
换句话说，在本交错器100所执行的交错操作可以如图7所示例子所示。即：当24×16＝384的数据段被写入RAM 101时，所写入的数据被沿箭头A所示方向依次排列，而同一个数据段被从存储器中读出时，数据序列被按沿箭头B所示方向依次排列，由此，交错操作得到完成(这种交错操作方式被称为块交错(block interleave))。
同时，图8(A)所示的是一种常规的去交错器的布局框图。如图8(A)所示，一种去交错器200包括去交错随机存取存储器201(RAM 201)、起写入计数器的作用的地址发生计数器202、起读取计数器的作用的地址发生计数器203以及读取地址转换电路204。图8(A)所示的去交错器200是根据以下假设而布置的，即假设去交错器对由16×24＝384段数据组成的输入数据序列(即：D000，D001，D002，...，D383)进行处理。
在这种情况下，去交错随机存取存储器201(以下简称“RAM 201”)是存储进行交错操作的输入数据序列(D000，D001，D002，...，D383)的一个单元。起写入计数器的作用的地址发生计数器202是按从0到383的顺序计数并输出所计数值作为RAM 201的写入地址(A000，A001，A002，...A383)的一个单元。因此，依照写入地址(A000到A383)，输入数据序列以从A000到A383的地址顺序地被写入RAM 201。
起读取计数器的作用的地址发生计数器203是计数用于产生RAM 201的写入地址的从0到383的一组数的一个单元。读取地址转换电路204是执行算法操作的单元，该操作通过把由起读取计数器的作用的地址发生计数器203提供的计数x(＝0到383)x*24(mod383)来实现，以此将起读取计数器的作用的地址发生计数器203产生的计数x转换成具有固定间隔24的形式。因此，提供给RAM 201的读取地址变成具有固定间隔24的地址序列，如A000，A024，A048，...，A360，A001，A025，A049，...，An*24(mod383)，...，A335，A359，A383。
如果交错器200按上面所述地布置，则如图8(B)所示，当数据被写入存储器时，起写入计数器的作用的地址发生计数器202的计数值可直接作为写入地址，且输入的数据序列(D000，D001，D002，...，D383)被依次写入RAM 201中的相应地址区域。另一方面，当从存储器中读出数据时，数据从读取地址转换电路204以固定间隔24产生的读取地址所指定的地址区被读出。
以这种方式，输入数据序列(D000，D001，D002，...，D383)被进行交错处理，并被输出为D000，D024，D048，...，D360，D001，D025，...，Dn*24(mod383)，...，D335，D359，D383。换句话说，本去交错器200的操作相当于一个容量为16×24的交错操作。即：对于图9所示的例子，当16×24＝384的数据序列被写进RAM 201时，所写的数据按沿箭头A所示方向依次排列，而当相同数据序列被从存储器中读出的时候，数据序列被按沿箭头B所示方向而依次排列。
相应地，如果输入数据序列在上述交错器100中以24×16的形式得到交错处理，且将所产生的输出数据序列(D000，D016，D032，...，D368，D001，D017，D033，...，Dn*16(mod383)，...，D351，D367，D383)提供给本去交错器200，随后按图8(C)所示执行数据序列的写入和读取。即：当执行写入的时候，输出数据序列被按照前述顺序依次写入RAM 202中，且当执行读取时，数据序列按照固定间隔24的地址被读出。其结果是，输出数据序列被恢复成交错操作之前的状态(即：执行了解交错操作)。
同时，近来，一种新的“增强编码和增强解码”的纠错系统开始得到使用。根据一种应用了增强编码和增强解码系统的通讯系统，在传送方(在增强编码器中)，传送的信息由使用多个纠错码的交错器进行编码(常采用递归系统卷积码)。然后，在接收方(在增强译码器中)，使用交错器、去交错器和多个纠错码(软输出)解码器，反复地对所接收的信息进行交错操作、软输出解码以及去交错操作。由此，在信息传送路途中附到传送信息上的错误信息被尽可能多地减少，以恢复传送信息的原貌。
图10所示是一个前面所述的应用了“增强编码和增强解码”的通讯系统的主要部分布置的例子的框图。如图10所示，这个通讯系统中包括一个在传送方的增强编码器300、一个在接收方的增强译码器(増强解码装置)400，而所希望的通讯通路(无线电通讯网络等)500处于两者之间。增强编码器300由一对递归系统卷积编码器(以下简称为“卷积编码器”)301和302组成，每一个编码器上都包括有异逻辑和元件(EX-OR)311至313以及延时元件(触发器：FF)314和315。该增强编码器还包括一个交错器(π)303，用于在传送信息u时进行交错操作。增强译码器400包括软输出解码器(DEC)401和402以及交错器(π)403和去交错器(π-1)404。
增强编码器300的卷积编码器301是一个发送单元，用于将通过增强运算对发送信息进行编码所获得的编码信息发送到接收方，以作为一个纠错码y1。交错器303是一个单元，用于用与前面所述的交错器100相同的工作原理对传送信息u进行交错操作。卷积编码器302是一个发送单元，用于将通过对已经在交错器303中被交错处理了的传送信息u′进行卷积编码所获得的编码信息发送到接收方，作为一个纠错码y2。
即：增强编码器300被用于把传送信息(将要被编码的信息)u本身、关于传送信息u在进行交错操作之前的纠错码y1以及关于传送信息u在进行交错操作之后的纠错码y2发送到接收方，以作为增强码。
在另一方面，增强译码器400反复地进行下列运算，即：收到的增强代码中[在这种情况下，假设传送信息u、纠错码y1和y2在传送路线500中受到了杂音的影响而分别变为传送信息U、纠错码Y1和Y2)、解码器401接收所收到的信息U，并用纠错码Y1执行软输出解码，从而获得接收的信息U′。接着，交错器403执行对接收到的信息U′的交错操作，且解码器402用纠错码Y2对交错信号进行软输出解码。然后，解码的结果(接收的信息U″)在去交错器404中进行去交错处理，获得的信号被反馈给解码器401。解码器401再用纠错码Y1进行软输出解码。上述的运算被重复。在进行软输出解码时，采用了MAP(最大A经验概率)解码、SOVA(软输出Viterbi算法)解码等。
交错器403还根据与前述交错器100的同样运算原理，对解码器401提供的解码结果进行交错操作。通过这种交错操作，作为解码器401解码结果的数据序列被提供给解码器402，而与纠错码Y2的数据序列相符的数据序列被用于解码器402中的软输出解码。
此外，解码器402是一个用纠错码Y2对进行过交错操作的解码结果执行软输出解码(如MAP解码、SOVA解码等)的单元。去交错器404是一个根据与前述去交错器200相同的原理对由解码器402提供的解码结果进行去交错操作的装置，由此恢复原来的数据序列。用这个去交错操作，数据序列作为解码器402提供的解码结果被提供给解码器401，并使该数据序列与纠错码Y1的数据序列相配合。因此，在DEC 401中该数据序列再次受到使用纠错码Y1的软输出解码。
当下面的过程在增强译码器400中被重复时，附着在传送信息u上的错误信息趋于被从信息中清除，且原始传送信息u可以由此被更准确地恢复。
1.通过用Y1，U被软输出解码。→U′
2.通过用Y2，U′被软输出解码。→U″
(输出经历了一次增强循环重复)
3.通过用Y1，U″被软输出解码。→U′3
4.通过用Y2，U′3被软输出解码。→U′4
(输出经历了二次增强循环重复)
5.通过用Y1，U′4被软输出解码。→U′5
6.通过用Y2，U′5被软输出解码。→U′6
(输出作了三次增强循环重复)
(同样过程可以被类似地进行重复)
重复次数可以被设定为等于或小于一个饱和值(如：大约16次)
用这种方式，增强译码器400用解码器401和402、交错器403与去交错器404重复软输出解码、交错处理和去交错处理的过程，因此，用增强编码系统进行了编码的数据序列可以被解码。增强编码和增强解码已经在例如参考美国专利第5446747中得到详细描述。
根据上述增强译码器400，交错和去交错的功能由交错器403和去交错器404独立执行。因此，增强译码器必需要有大的电路。
特别地，在实际的通讯中，数据序列(数据序列是交错处理或去交错处理过程的目标)的每一个单元(如在上述例子中的数据序列中，D000到D383中的一个)作为译码结果会有几十个字节。如果数据序列中的一个单元就有这么大的尺寸，则交错器(或去交错器)的大小(即存储器大小)将达到几千字节量，上面所述的问题将变得更加明显。
此外，除增强译码器400以外任何安排方式都有可能遇到上面所确定的问题。即：如果用一个交错器和一个相应的去交错器而把一个发送器-接收器安置到通讯中，假如该发送器-接收器是根据现在可能的技术安排的，必需要单独地设置交错器100和去交错器200。因此，设备的尺寸同样会变得很大。
发明内容
本发明是考虑到上述问题而作出的。因此，本发明的目的之一就是提供一种增强(turbo)解码装置以及一种交错-去交错装置。该装置可以显著地减小设备的尺寸。
为达到上述目的，用于在重复地进行交错和去交错的同时对一种增强码进行解码的增强解码装置，该增强码至少包含待解码信息、用于在一个发送方的一个交错操作前产生的信息的一个第一纠错码、以及用于在该发送方的所述交错操作后产生的信息的一个第二纠错码，其特征在于包括：一个纠错解码单元，它能够根据第一和第二纠错码之一以及在前一阶段进行的纠错解码的结果，对所述信息进行纠错解码；一个存储单元，用于对纠错解码单元提供的纠错解码的结果进行交错和去交错，并把所述结果输出到纠错解码单元；以及一个存储控制单元，用于控制将纠错解码操作的结果写入/读出存储单元的顺序，以便使所述交错与去交错操作能够得到进行。
根据本发明的增强解码装置，通过依照纠错解码器中采用的纠错码来控制数据的写入顺序和读取顺序，作为纠错解码的结果的数据可被进行交错处理和去交错处理。因此，不必单独地提供交错器和去交错器，由此将增强解码装置的尺寸和成本降到最小。
存储控制器可以包括下列组件：
(1)一个第一地址发生器，用于以预定顺序产生存储器的一系列地址；
(2)一个第二地址发生器，用于以与第一地址发生器不同的顺序产生存储器中的一系列地址；
(3)一对地址选择器，用于有选择地连接地址发生器的输出之一以作为存储器的写入地址并连接地址发生器的输出之另一个以作为存储器的读取地址；
(4)一个交错模式确定单元，用于确定纠错解码器中所用的纠错码是用于在发送方的交错操作之前的待解码信息的，还是被用于在发送方在进行交错操作之后的待解码信息的；以及
(5)一个地址选择控制器，用于以这样一种方式控制该对地址选择器，即如果交错确定单元确定纠错码是被用于交错操作前的待处理信息的，则地址发生器的输出之一被选定作为写入地址而地址发生器输出之另一个作为读取地址，且如果交错确定器确定纠错码是被用于交错操作以后的待处理信息的，则地址发生器的输出之另一个被选定作为写入地址而地址发生器的输出之一被作为读取地址。
根据本发明的增强解码装置的上述设置，如果第一地址发生器与第二地址发生器的输出被有选择地控制，则可以根据是需要交错处理还是解交错处理，而令人满意地按存储器中信息的写入顺序和读取顺序对纠错解码数据的结果进行控制。因此，可以实现所具有极为简单的结构的本增强解码装置。
第二地址发生器可以包括一个随机模式保持单元，该保持单元保持有用于以随机方式改变第一地址发生器中产生的地址序列的随机模式信息，并输出由此产生的一组地址。如果第二地址发生器按上面所述地设置，则没有必要为交错操作和去交错操作准备两组随机模式信息(即：第一地址发生器不仅可以用于进行交错操作，还可以进行去交错操作)。因此，执行预先确定随机模式所要求的算法操作所需费用可以被明显减少，而且，增强解码装置可以被做得更小并以极低的成本制造。
此外，根据本发明，提供了一种交错-解交错装置，它包括：一个用于存储数据以使该数据可以受到交错和去交错操作的存储器；一个用于以预定次序产生存储器的一个地址序列的第一地址发生器、一个用于以与第一地址发生器不同的顺序产生存储器的一个地址序列的第二地址发生器；一对地址选择器，用于有选择性地输出地址发生器的输出作为存储器的写入地址以及地址发生器的输出之另一个作为存储器的读取地址；以及，一个用于控制该对地址选择器的地址选择控制器，该控制器以这样一种方式控制该对地址选择器，即使得该对地址选择器根据数据是需要被交错处理还是解交错处理的情况，来选择地址发生器的输出作为写入地址和读取地址。
根据上面所述的本发明的交错和去交错装置，地址发生器的输出(按各自的发生顺序而彼此不同的两种地址数据序列)中的一个输出可以根据数据是要进行交错处理还是解交错处理而被选择作为写入地址或读取地址。因此，一个存储器可以既执行交错器功能又执行去交错器功能。其结果是，没有必要单独地提供交错器和去交错器以执行交错处理和去交错处理，由此，本装置可以做得较小并因此以极低的成本制造。
在这种情况下，地址选择控制器可以被适当设置，从而以这样一种方式控制该对地址选择器，即如果数据需要进行交错操作，则第一地址发生器的输出被选定作为写入地址而第二地址发生器的输出作为读取地址，而如果数据需要进行去交错操作，则第二地址发生器的输出被选定作为写入地址而第一地址发生器的输出作为读取地址。
相反地，地址选择控制器可以被适当地安排，而以这样一种方式控制该对地址选择器，即如果数据需要进行交错操作，则第二地址发生器的输出被选定作为写入地址而第一地址发生器的输出作为读取地址，而如果数据需要进行去交错操作，则第一地址发生器的输出被选定作为写入地址而第二地址发生器的输出作为读取地址。
在上述两种情况中，都可以通过简单地选择地址发生器的输出之一而选定交错功能和去交错功能。因此，本装置可以具有非常简单的布局。
在本交错和去交错装置中，第二地址发生器也可以包括一个随机模式存储器，以存储用于以随机的方式重新安排从第一地址发生器产生的地址次序的随机模式信息，并输出经重新安排的地址。在这种情况下，也无须为交错操作和去交错操作准备两组随机模式信息(即第一地址发生器不仅可以用于进行交错操作，也可以进行去交错操作)。因此，执行预先确定随机模式所要求的算法运算所需费用可以被明显减少，而且，增强解码装置可以被做得很小并以极低的成本制造。
附图说明
图1是一个框图，显示了是作为本发明的一个实施方案的一种增强译码器(增强解码装置)的布局；
图2(A)到2(H)是解释作为该实施方案的增强译码器的运行时序图；
图3是一个框图，它具体地表示了应用于作为该实施方案的增强译码器中的交错与去交错器；
图4(A)是根据本实施方案的去交错器的布局的框图；
图4(B)和4(C)显示了输出地址序列和输入/输出数据序列，用于解释图4(A)中的去交错器的运算；
图5是根据本实施方案的交错-去交错装置的另一种布局的框图；
图6(A)是表示常规的交错器的一种布局框图；
图6(B)显示了输出地址序列和输入/输出数据序列，用于解释图6(A)中的交错器的运算；
图7用于解释图6(A)所示交错器工作；
图8(A)是表示一种常规的去交错器的一种布局框图；
图8(B)和8(C)所显示了输出地址序列和输入/输出数据序列，用于解释图8(A)中的去交错器的运算；
图9用于解释图8(A)所示交错器工作；
图10是一个框图，显示了一个常规的应用了增强编码系统和增强解码系统的通讯系统的主要部分布置的例子。
具体实施方式
下面将参照附图描述本发明的一种实施模式。
图1是显示作为本发明的一个实施方案的一种增强译码器(增强解码装置)的布局的框图。如图1所示，与前面参考图10中所描述的增强译码器400相似地，增强译码器1被适当安排以对已由增强编码器300编码的增强码进行解码。根据本实施方案，增强译码器1中包括随机存取存储器RAM 2-1到2-3、一个随机存取存储器选择开关3、一个软输出解码器(DEC)4、一个交错/去交错随机存取存储器(π(-1))5、一个地址发生计数器6、一个地址发生器7、一个写入地址选择开关(SW1)8-1、一个读取地址选择开关(SW2)、一个输出选择开关9以及一个开关控制单元10。
根据本实施方案的假设，“增强编码系统和增强解码系统”被用于应用CDMA(分码多路存取Code Division Multiple Access)系统的移动通讯系统。例如，在传送信息u受到初始调节(如QPSK等)的位置和同样的信息受到宽谱调节的位置处的传送方，设置了增强编码器300。在接收方在接收的信息进行宽谱调节之后被输入的位置处设置了增强译码器1。
上述的随机存取存储器2-1至2-3是用于存储增强码[接收的信息(待解码信息)U、纠错码Y1、Y2]的单元，这些增强码已经在从增强编码器300传送的传输路途500上出现了错误。根据本实施方案，接收到的信息U、纠错码Y1、Y2至RAM的写入和从RAM的读取受到了依照由地址发生计数器6产生的计数的控制。
根据本实施方案，为解释方便，与前述参考图6(A)、6(B)、7、8(A)到8(C)和9所描述的常规例子相似地，假设接收到的信息U、纠错码Y1、Y2以及从纠错解码单元4软输出的解码结果数据的各数据序列都是由16×24＝384个(D000到D383)数据段所组成。因此，从地址发生计数器6产生的计数的范围为从0到383。所以，后面将要描述的增强解码是以这个数据序列周期(循环)进行。
在本实施方案中，上述的纠错码Y1也由这样一种方式获得，即在发送信息u在交错器303中进行交错处理之前，将发送信息u以卷积编码方式在增强编码器300中进行编码(也就是说，纠错码Y1是进行交错操作之前在增强译码器300中上的发送信息u上实现的)。相反地，纠错码Y2也可以由这样一种方式获得，即在发送信息u在交错器303中进行交错处理之后，将发送信息u以卷积编码方式在增强编码器300中进行编码。也就是说，纠错码Y2是在进行交错操作之后在增强译码器300中的发送信息u上实现的。
随机存取存储器选择开关3是从RAM 2-1到2-3的每一个有选择地切换RAM 2-2的输出(即：纠错码Y1)和RAM 2-3的输出(即：纠错码Y2)的单元。根据本实施方案，在开关控制单元10的控制下，RAM选择开关3的输出端交替地连接到A侧端和B侧端中的一个。
DEC(纠错解码单元)4按照与图10所述DEC 401或DEC 402相同的方式设置。在这种情况下，纠错解码单元4根据通过RAM选择开关3选定的端所提供的纠错码(Y1或Y2)中的任一个以及从在上一阶段U′(第一次接收的信息除外)的软输出解码中导出的数据，对接收到的信息U执行软输出解码(纠错解码：如MAP解码)。即：根据本实施方案的增强译码器1，设置了RAM选择开关3，从而可以用一个单个的纠错解码单元4替代在常规增强译码器400中的纠错解码单元401和402。
交错-去交错随机存取存储器(存储单元)5是用于存储DEC 4所提供的软输出解码结果(以下简称为“解码结果”)的单元，从而使所提供的数据可以被交错和去交错。交错或去交错操作之后的解码结果被作为上面所述的前一解码结果U′而被反馈回DEC 4。
地址发生计数器(第一地址发生器)6是用于依次计数一组从0到383的数的单元，以便将其计数作为一个地址序列(A000到A383)而提供给交错-去交错随机存取存储器5(以下简称RAM 5)。地址转换器(第二地址发生器)7是用与地址发生计数器6中产生的地址不同的顺序为RAM 5产生一个地址序列的单元，在这个例子中，从地址发生计数器6所产生的地址序列的顺序(A000到A383)被重新安排成具有以16个计数为间隔的形式(A000，A016，A032，...，An*16(mod383)，...，A351，A367，A383)，并该地址序列被作为地址而提供给RAM 5。
由此，地址转换单元7包括一个交错模式ROM(地址发生模式保持单元)71(以下简称“ROM 71”)，在其中存储有用于地址发生顺序转换的交错模式信息[具体地，例如，如果x作为地址发生计数器6的一个计数，相应的地址将是x*16(mod383)，或随机模式信息(即：地址转换表)]。
写入地址选择开关8-1从地址发生计数器6的输出(地址)与地址转换单元7的输出(地址)中选择一个，由此任意一个地址序列被选作为RAM5的写入地址。在本例中，如图1所示，如果开关8-1将其输出端与A侧端相连，从地址发生计数器6的输出被选作为RAM 5的写入地址，而如果开关8-1将其输出端与B侧端相连，则地址转换单元7的输出被选作为RAM 5的写入地址。
相反地，读取地址选择开关8-2从地址发生计数器6的输出(地址)与地址转换单元7的输出(地址)中选择一个，由此任意一个地址序列被选作为读取地址。在本例中，如图1所示，如果开关8-2将其输出端与A侧端相连，地址发生计数器7的输出被选作为RAM 5的读取地址，而如果开关8-2将其输出端与B侧端相连，则地址转换器6的输出被选作为读取地址。
在本例中，开关8-1和8-2被适当地设置，以在开关控制单元10的控制下同时改变它们到A侧或B侧的连接(即：进行控制，以禁止开关8-1连接A侧端且同时开关8-2连接到B侧端的状态，并禁止开关8-1连接B侧端且同时开关8-2连接到A侧端的状态)。也就是说，开关8-1和8-2被适当设置，而具有地址选择单元的功能，从而使地址发生计数器6和地址转换计数器7的输出中的一个作为写入地址而被提供给RAM 5，而该输出中的另一个作为读取地址而被提供给RAM 5。
当增强解码完成后输出解码结果时，输出选择开关9被设在“开”的位置。例如，如果DEC 4中的解码操作重复次数达到饱和次数，纠错功能的结果不被有利地执行，故在开关控制单元10的控制下输出选择开关9被置于“开”的位置。
根据本实施方案，如果在DEC 4中采用MAP解码，上述饱和次数变为约16(图10所示的饱和次数)×2＝32，因为在DEC 4中重复两次的解码相当于图10中所示的在解码器401和解码器402中的一次解码。
开关控制单元10是控制全部各开关3、8-1、8-2和9的运行工作的单元。开关控制单元10将各开关3、8-1、8-2作为本实施方案的主要开关单元而以下方式进行控制。
(1)当将开关3的输出端连接到A侧端时(即在DEC 4中用纠错码Y1进行解码)，开关8-1和8-2也分别将它们的输出端连接到A侧端。如果开关被置于这种位置，RAM 5、地址发生计数器6和地址转换计数器7的连接布局变得相当于图6(A)中的交错器100。结果是，从DEC 4提供的解码结果(D000到D383)按从地址发生计数器6产生的地址序列(A000到A383)而被写入RAM 5，随后按照从地址转换单元7产生的具有固定间隔16的地址序列从RAM 5中读取该解码结果。用这种方式，交错操作得到实现。
(2)当开关3的输出端连接到B侧端时(即在DEC 4中用纠错码Y2进行解码)，随后开关8-1和8-2也分别将它们的输出端连接到B侧端。如果开关被置于这种状态，RAM 5、地址发生计数器6和地址转换计数器7的连接布局变得相当于图4(A)所示。结果是，从DEC 4提供的解码结果按从地址转换单元7产生的具有固定的16个地址的间隔的地址序列被写入RAM 5，随后按照从地址发生计数器6产生的地址序列(A000到A383)从RAM 5中读取该解码结果。
相应地，如果一组输入数据序列的顺序为从D000到D383，该数据序列被按图4(B)中所示的顺序写入和读取。但是，如果进行交错操作后的输入数据按图4(A)所示排列，则按图4(C)所示顺序进行写入和读取，从RAM 5输出的数据序列的结果恢复其进行交错操作之前的顺序(即进行了去交错操作)。
也就是说，根据本实施方案的增强译码器，如果开关控制单元10控制开关8-1和8-2的开关操作，由RAM 5、地址发生计数器6和地址转换单元7组成的部分可以执行交错器或去交错器的功能(即：增强译码器图3所示例子中的交错-去交错装置11)。
为进行上述开关控制，例如开关控制单元10包括一个开关控制计数器111和一个计数监测单元112。
在这种情况下，开关控制计数器111是一个用于计算根据地址发生计数器6的计数值进行切换控制的计数的单元。根据本实施方案的布局，通过在DEC 4计数的解码过程中导出的延迟，例如，如果地址发生计数器6的计数周期(从0到383)被认为是一个单位周期，开关控制计数器111从零开始一个个地增加，每三个周期加一。
计数监测单元112是监测计数器111的计数值的单元。在这种情况下，例如，计数监测单元112确定计数值是奇数还是偶数，且如果确定计数值是偶数(包括0)，开关3、8-1和8-2被切换到A侧端，而如果确定计数值是奇数，则开关3、8-1和8-2被切换到B侧端。
例如，如果计数器111的计数值达到31(即：DEC 4中进行的解码操作的重复次数达到了32次，或饱和次数)，计数监测单元112确定该增强解码已经完成。然后，计数监测单元112将输出选择开关9改变到“开”状态。
现在，将参考图2(A)到2(H)的时间图描述如上面所描述地设置的本实施方案的增强译码器1的工作。
起初，当第一个解码步骤开始时，开关控制单元10使RAM选择开关3选择A侧端，从而使所接收到的信息U通过用纠错码Y1进行的软输出解码(开关9处于“关”状态)。因此，随着地址发生计数器6的计数[见图2(A)]，所接收的信息U和纠错码Y1被依次从RAM 2-1和2-2中读取[见图2(A)和2(B)中的时间点T0到T1]，并被提供给DEC 4。
DEC 4根据纠错码Y1对所接收到的信息U进行软输出解码(时间点T1到T2)。此时，由于计数监测单元112确定计数器111的计数值是0(偶数)，所以开关控制单元10使开关8-1和8-2分别选择A侧端[见图2(H)]。
以这种方式，DEC 4的解码结果按地址发生计数器产生的顺序地址被写入RAM 5[见图2(F)中的时间点T2到T3]。随后，写入的数据按照地址转换单元7提供的具有固定的16个地址的间隔的地址而被读取[见图2(G)中的时间点T3到T4]。因此，完成了交错操作。
目前已经执行了解码过程，计数器111的计数值变为1(奇数)[见图2(A)的时间点]。因此，开关控制单元10使得开关3、8-1和8-2依次切换到B侧端。
为响应这些开关电极的变化，经交错操作后的解码结果(过去的解码结果U′)、接收到的信息U以及纠错码Y2被输入给DEC 4。DEC 4根据所提供的信息执行第二次软输出解码(时间点T4到T5)。此时，接收到的信息U再次被输入DEC 4。这是由于在上次解码结果U′与接收到的信息U之间产生的差已被提取，且随后的解码过程是根据该差以及纠错码Y1和Y2进行的。相应地，如果在DEC 4中提供了用于存储所接收到信息U的存储器，则不再需要每次向DEC4输入所接收到信息U。
DEC 4的解码结果被输入给RAM 5。此时，由于开关8-1和8-2被切换到B侧端[见图2(H)中的时间点T5]，解码结果按相应于地址转换单元7设置的具有固定间隔16的地址序列被写入RAM 5[见图2(F)中的时间点T5到T6]。随后，解码结果按地址发生计数器产生的具有增加顺序的地址序列被读取[见图2(G)中的时间点T6到T7]。用这种方式，执行了去交错操作。
每次重复解码操作的时候，即以类似方式重复三次、四次等时，开关3、8-1和8-2都被交替地切换。如果计数器111的计数值达到例如31(即：完成了第32次解码步骤)，开关9被控制处于“开”状态，且由此产生解码结果。
也就是说，地址发生计数器6、地址转换单元7、开关8-1、8-2以及开关控制单元10被共同地设置，以作为存储控制器12而运行，其中解码结果的对RAM 5的写入和读取受到控制，以便根据DEC 4中所用的纠错码Y1和Y2进行交错操作和去交错操作。
因此，计数监测单元112执行交错确定器的功能，以确定DEC 4中所使用的纠错码是发送信息u在增强编码器300中进行交错操作之前的(Y1)还是发送信息u在增强编码器300中进行交错操作之后的(Y2)。
开关控制单元10被设置成执行地址选择控制器的功能，用于以这样一种方式控制开关8-1和8-2，即如果计数监测单元112确定DEC 4中所使用的纠错码是纠错码Y1，地址发生计数器6的输出被选择作为写入地址，地址转换单元7的输出被选择作为读取地址，而如果计数监测单元112确定DEC 4中所使用的纠错码是纠错码Y2，地址转换单元7的输出被选择作为写入地址，而地址发生计数器6的输出被选择作为读取地址。
也就是说，在交错-去交错装置11中(见图3)，开关控制单元10控制开关8-1和8-2，以便根据数据(解码结果)是待交错还是待去交错的不同情况，用不同的方式选择地址发生器6和7的输出作为写入地址和读取地址。
如上所述，根据本实施方案的增强译码器1，开关控制单元10根据DEC 4中所使用的纠错码Y1和Y2控制开关8-1和8-2，从而，从DEC 4导出的解码结果被以写入RAM 5的顺序和从其读取的顺序可受到控制。因此，响应开关控制，解码结果可以有选择性地经历纠错运算或去交错操作。于是，对增强译码器1来说，不再需要单独的交错器和去交错器。
因此，增强译码器1可以用常规解码器的大约一半尺寸的电路实现，其结果是增强译码器1是尺寸明显减小并且以小得多的成本实现。特别是，由于本实施方案的增强译码器的布局中包括了RAM选择开关3，常规增强译码器400的功能可以由单一单元的DEC 4实现。因此，本增强译码器的尺寸和成本还可以进一步减小。
如上所述，本实施方案有简单的布局。即：开关控制单元10控制开关8-1和8-2，以便根据解码结果是交错还是解交错，选择地址发生器6和7的输出(地址)作为RAM 5的写入地址和读取地址。因此，交错操作与去交错操作可以用单一单元的RAM 5实现。于是，增强译码器1可以容易地控制。而且，它还有可能在减小增强译码器的尺寸上有大的贡献。
此外，根据本实施方案，如果地址转换单元7具有一个存储有用于改变地址发生器6产生的输出的次序(地址序列)的随机模式信息的ROM 71(在上述情况中，地址序列被改变成具有固定的16个地址的间隔的地址序列)，则没有必要为交错操作和去交错操作准备两种随机模式信息(即：地址发生计数器6可以作为交错操作和去交错操作的计数器)。
因此，当通过执行算法运算预先生成随机模式信息时，增强译码器1可以显著地从所需要的负担中得到解脱。而且，增强译码器1可以进一步缩小尺寸并以更小的成本制造。
特别是，(虽然在上例中，随机模式不是一个简单的准则，如地址序列被改变成具有固定的16地址间隔的地址序列)，在实际的增强编码-解码系统中，交错(去交错)运算是一种称为“随机交错(去交错)”的复杂的交错(去交错)运算，它的运算极为方便，只需要准备一种随机模式信息用于交错或去交错操作。
在本实施方案中，使DEC 4中所使用的纠错码Y1和Y2从纠错码Y1位置开始交替地切换状态(即：使开关3从A侧连接状态开始交替切换)，这种交替切换也可以从纠错码Y2位置开始交替地切换(即：使开关3从B侧连接状态开始交替切换)。如果开关以上述方式控制，可以获得同样的效果。
但是，在这种情况下，与前面的例子相反，开关控制单元10应被设置成从去交错操作开始对DEC 4的解码结果进行交替的交错与去交错操作。因此，开关8-1和8-2将从B侧连接状态开始切换。
进一步，根据本实施方案的交错-去交错装置11，当读取数据(解码结果)时(即：开关8-1和8-2被转换到A侧)，用存储在地址转换单元7中的随机模式信息进行数据序列的重新排列(交错)，并且当写入数据时(即：开关8-1和8-2被转换到B侧)，用存储在地址转换单元7中的同样随机模式信息进行数据序列的重新排列(去交错)。但是，开关的连接状态与进行交错和去交错操作之间的关系可以被反向地设置。
也就是说，以图5所示为例，如果上述存储在ROM 71中的随机模式x*16(mod383)被另一个随机模式x*24(mod383)所替代，预期会得到以下结果。即：当开关8-1和8-2被转换到B侧时，数据将按具有固定的24个地址的间隔的地址序列写入由地址转换单元7产生的地址，并且数据将按地址发生器6产生的递增的地址序列而从存储器中读取。因此，图5中所示的交错-去交错装置11′的作用相当于一个根据写入数据进行交错操作的交错器。
相反地，如果开关8-1和8-2被切换到A侧，数据将按地址发生器6产生的递增的地址序列地址写入。并且数据将按由地址转换单元7产生的具有固定的24个地址的间隔的地址序列而从存储器中读取。用这种方式，交错-去交错装置11′的作用相应于一个根据读取数据进行去交错操作的去交错器。
相应地，如果ROM 71被制成其中存有随机模式x*24(mod383)(即：图5中所示的交错-去交错装置11′被应用于增强译码器)，开关控制单元10将以下列方式控制开关8-1和8-2。即：当数据(解码结果)是待交错的时(开关3转换到A侧)，开关8-1和8-2被转换到B侧，从而选择地址转换单元7的输出作为写入地址，而选择地址发生器6的输出作为读取地址。进一步，当数据是待去交错的时(开关3转换到B侧)，开关8-1和8-2被转换到A侧，从而选择地址发生器6的输出作为写入地址，而选择地址转换单元7的输出作为读取地址。
也是在这种情况下，不用说也可以获得与前面所述实施方案相同的效果或优点。
其它
虽然在前面的情况中已被描述的交错-去交错装置11(或11′)被设置增强译码器1的实施方案中，无庸讳言该交错-去交错装置11(11′)不仅限于增强译码器1。即：该交错-去交错装置可以被应用于任何需要进行交错操作及相应去交错操作的系统。且在此情况下，被设置了交错-去交错装置的系统可以以极小的尺寸实现。
而且，在上述实施方案中，为便于解释，待交错操作和去交错操作的输入数据序列被设定为包括384个数据(D000到D383)，且应用于交错和去交错操作的数据模式信息是x*16(mod383)[或x*24(mod383)]，但本发明不仅被限制于这些情况。换句话说，即使输入数据序列包括与上述情况不同的数据段，都可以获得同样的效果和优点。
虽然如图1所示的本实施方案的布局仅仅是一个例子，因此，可以采用至少能够实施图2(A)至2(H)所示的时序图中所示的操作的任何设置。
虽然在上述实施例中已被描述的本发明被用于使用一个CDMA系统的移动通讯系统的情况中，但本发明并不仅限于此，而且还可以被应用于使用诸如多路存取的无线电通讯系统等其它系统，如FDMA(频分多路存取)、TDMA(时分多路存取)或其它需要的系统。在这些应用中也可以获得与上述实施方案相同的效果或优点。
本发明不仅限于上述的实施方案，而且包括不脱离本发明要点的前提下可对它进行各种修正。
如上所述，根据本发明，由于用一个存储器就可以执行一个交错器和去交错器的功能，移动通讯系统不再需要设置单独的交错器和去交错器。因此，要求进行交错操作和去交错操作的一个通讯设备可以用较小的成本制造，并显著地减小尺寸。所以，预计本发明的实用性极高。

Claims (11)

1.用于在重复地进行交错和去交错的同时对一种增强码进行解码的增强解码装置，该增强码至少包含待解码信息、用于在一个发送方的一个交错操作前产生的信息的一个第一纠错码、以及用于在该发送方的所述交错操作后产生的信息的一个第二纠错码，其特征在于包括：
一个纠错解码单元，它能够根据第一和第二纠错码之一以及在前一阶段进行的纠错解码的结果，对所述信息进行纠错解码；
一个存储单元，用于对纠错解码单元提供的纠错解码的结果进行交错和去交错，并把所述结果输出到纠错解码单元；以及
一个存储控制单元，用于控制将纠错解码操作的结果写入/读出存储单元的顺序，以便使所述交错与去交错操作能够得到进行。
2.根据权利要求1的增强解码装置，其中存储控制单元包括：
一个第一地址发生单元，用于以一个预定顺序为所述存储单元产生一个地址序列；
一个第二地址发生单元，用于以一个与第一地址发生单元的地址产生顺序不同的顺序产生一个地址序列；
一个地址选择单元，用于选择地址发生单元的输出中的一个以为存储单元产生一个写入地址并选择这些地址发生器的输出中的另一个以为存储单元产生一个读取地址；
一个交错模式确定单元，用于确定纠错解码单元中所使用的纠错码是所述第一纠错码还是所述第二纠错码；以及
一个地址选择控制单元，用于以这样一种方式控制地址选择器，即如果交错模式确定单元确定纠错码是第一纠错码，则地址发生单元的输出中的一个被选为写入地址而地址发生单元的输出中的另一个被选为读取地址，且如果交错模式确定器确定纠错码是第二纠错码，则地址发生单元的输出中的该另一个被选为写入地址而地址发生单元的输出中的该一个被选为读取地址。
3.根据权利要求1的增强解码装置，其中第二地址发生单元包括：
一个随机模式保持单元，用于保持用于随机重新排列由第一地址发生单元所产生地址的序列的随机模式信息，且该随机模式信息被用于输出经重新排列的地址。
4.一种交错-去交错装置，包括：
一个存储单元，用于存储待进行交错和去交错处理的数据；
一个第一地址发生单元，用于以一个预定顺序为存储单元产生一个地址序列；
一个第二地址发生单元，用于以一个与第一地址发生单元不同的顺序为存储单元产生一个地址序列；
一个地址选择单元，用于有选择性地输出地址发生单元的输出中的一个作为存储单元的写入地址并把这两个地址发生单元的输出中的另一个作为存储单元的读取地址；以及
一个地址选择控制单元，用于对地址选择单元进行控制，从而使地址选择单元根据数据是要被交错还是要被去交错而选择地址发生单元的输出作为写入地址和读取地址。
5.根据权利要求4的交错-去交错操作装置，其中地址选择控制单元对地址选择单元进行控制，从而在数据要被交错的情况下，第一地址发生单元的输出被选择作为写入地址，而且第二地址发生单元的输出被作为读取地址，且在数据要被去交错的情况下，第二地址发生单元的输出被选择作为写入地址而且第一地址发生单元的输出被作为读取地址。
6.根据权利要求4的交错-去交错操作装置，其中地址选择控制单元对地址选择单元进行控制，从而在数据要被交错的情况下，第二地址发生单元的输出被选择作为写入地址而且第一地址发生单元的输出被作为读取地址，且在数据要被去交错的情况下，第一地址发生单元的输出被选择作为写入地址而且第二地址发生单元的输出被作为读取地址。
7.根据权利要求4的交错-去交错操作装置，其中第二地址发生单元包括：
一个随机模式保持单元，用于以随机方式保存用于重新排列由第一地址发生单元所产生的地址的顺序的随机模式信息，并用于输出经重新排列后的地址。
8.一种用于增强解码过程的存储器，其中多个解码过程被重复执行，每个解码过程包括交错或去交错操作，其中在一个解码过程完成之后，当将要在下一个解码过程被交错的数据被写入到所述存储器或从所述存储器读出时，所述存储器根据第一地址控制而受到控制，而当将要在下一个解码过程被去交错的数据或增强解码后的结果的输出被写入到所述存储器或从所述存储器读出时，所述存储器根据不同于第一地址控制的第二地址控制而受到控制。
9.一种解码器，用于根据包括第一信息和与该第一信息相关联的信息的一个第一信息组而进行一种第一解码操作，并用于根据包括第二信息和与该第二信息相关联的信息的一个第二信息组而进行一种第二解码操作，其中，所述解码器包括：
一个解码单元，其根据选择性输入的第一和第二信息组重复解码；
一个选择输出单元，在第一次执行第一解码操作之后，选择用于第一次执行第二解码操作的第二信息组并输出至所述解码单元，以及在第一次执行第二解码操作之后，选择用于第二次执行第一解码操作的第一信息组并输出至所述解码单元。
10.一种增强解码设备，它包括根据权利要求8的存储器或根据权利要求9的解码器。
11.一种接收器，它被用在一种移动通信系统中，该移动通信系统包括根据权利要求3的增强解码装置。
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