JP4827766B2 - 受信装置および受信方法 - Google Patents

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Description

本発明は複数の送信アンテナから送信された信号を受信する受信装置に関するものである。
複数の送受信アンテナを用いてデータを無線伝送する方法にＭＩＭＯ（ｍｕｌｔｉｐｌｅ−ｉｎｐｕｔ ｍｕｌｔｉｐｌｅ−ｏｕｔｐｕｔ）伝送がある。ＭＩＭＯ伝送は、複数の送信アンテナから、異なる信号を同一周波数、同一時刻に送信し、空間で多重された信号を、受信側で信号処理により分離することで受信する。信号分離方式として、並列干渉キャンセラがあった（例えば、非特許文献１）。並列干渉キャンセラでは、まず、一度信号分離して復調した結果を用いて再変調することによりレプリカ信号を生成する。次に、生成したレプリカ信号を用いて、受信信号から干渉信号をキャンセルする。そして、再復調して受信データを得る。このように再変調と再復調とを繰り返し行い、受信特性を改善することができる。
従来、このような状況下において、ＯＦＤＭ（Ｏｒｔｈｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）信号の受信遅延を短縮する方法として、ＯＦＤＭ受信装置の複数個所に存在するデータの並べ替え処理を一つにまとめるものがあった（例えば、特許文献１）。データを並べ替える処理は、インタリーブやデインタリーブで行われる。このとき、通常は、データを並べ替えるために、ある一定量の単位でデータを蓄積する必要があるので、処理遅延が発生する。
図２８にＯＦＤＭ変調を用いた並列干渉キャンセラの主要な受信処理遅延を示す。図２８中、縦軸は受信データに順次施す各種処理を、横軸は経過時間をそれぞれ表す。また、図２８中の長方形は、各種処理結果であるデータ出力の区間を表す。このときの長方形は、ＦＦＴ処理を行う単位である１ＯＦＤＭシンボルのデータを表す。
図２８において、まず、受信信号２８００は、ＦＦＴ処理遅延２８０１の後にＦＦＴ処理される。そして、ＦＦＴ処理後のデータ２８０２が出力される。ＦＦＴ処理では、特許文献１に示されているように、ＦＦＴ処理単位のデータを蓄積する必要があるため、処理遅延２８０１が生じる。
次に、ＦＦＴ処理されたデータはデインタリーブ処理される。デインタリーブでは、並べ替えのためにデータを蓄積する必要があるため、デインタリーブ処理遅延２８０３の後にデインタリーブ後のデータ２８０４が出力される。
そして、デインタリーブされたデータは、誤り訂正復号が行われ、誤り訂正復号処理遅延２８０５の後に誤り訂正後のデータ２８０６が出力される。
次に、並列干渉キャンセラでは、干渉信号をキャンセルするために、再変調処理を行う。このとき、再変調のために、誤り訂正後のデータがインタリーブ処理される。インタリーブ処理では、誤り訂正後のデータを入力して、インタリーブ処理遅延２８０７の後にインタリーブ後のデータ２８０８を出力する。このとき、インタリーブ処理やデインタリーブ処理と同様に、並び替えるデータを一旦蓄積するので、処理遅延２８０７が生じる。インタリーブされたデータはキャンセラ処理により干渉がキャンセルされ、キャンセラ処理遅延２８０９の後にキャンセラ後のデータ２８０９が出力される。
キャンセルされた信号は、デインタリーブにより並べ替えの処理が行われ、デインタリーブ処理遅延２８１１の後にデインタリーブ後のデータ２８１２が出力される。デインタリーブされたデータは誤り訂正復号により誤り訂正復号され、誤り訂正復号処理遅延２８１３の後に復号データ２８１４が出力される。
柴原孝治 他、「並列干渉キャンセラを用いた誤り訂正符号化ＭＩＭＯ−ＳＤＭの特性」、電子情報通信学会ソサイエティ大会、２００４年 特願２００１−２４９５１１号公報
しかしながら、特許文献１に記載の方法では、データ系列の並べ替えのために、一定量の並べ替え単位でデータを蓄積しなければならず、並べ替え処理に時間を要する。また、特許文献１に記載の方法では、シングルキャリアの場合またはストリーム間でインタリーブ規則が異なる場合、短縮できないという課題を有していた。
そこで、本発明は、このような状況下においてなされたものであり、並列干渉キャンセラの処理遅延を短縮する受信装置を提供することを目的とする。
前記課題を解決するため、本発明の態様の一つに係る受信装置は、データ系列を受信する複数の受信アンテナと、あらかじめ定められた並び替え規則に従って、前記チャネル推定情報の書き込みまたは読み出しの順番を変換する第１の変換部と、前記変換した順番に前記チャネル推定情報を書き込みまたは読み出す第１の記憶部と、前記並び替え規則に従って、前記データ系列の書き込みまたは読み出しの順番を変換する第２の変換部と、前記変換した順番に前記データ系列を書き込みまたは読み出す第２の記憶部と、前記チャネル推定情報に基づき、前記データ系列を再変調して再変調データを生成する再変調部と、前記第１の記憶部の前記チャネル推定情報と前記第２の記憶部の前記データ系列とを前記順番に取り出し、前記チャネル推定情報、前記データ系列および前記再変調データを用いて、前記データ系列の干渉信号をキャンセルしたストリーム信号を生成するキャンセル部と、前記ストリーム信号に基づき、誤り訂正復号を行う誤り訂正復号部と、を含む。
本発明によれば、並列干渉キャンセラの処理遅延を短縮することができる。
以下、本発明の実施の形態１ないし５について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１における無線伝送システムの構成例を示す図である。図１の無線伝送方式は、例えば、異なるデータを同一時刻および同一周波数で送信し、空間でデータを多重するＭＩＭＯ方式として説明する。
図１において、無線伝送システムは、送信装置１および受信装置２を含んで構成されている。
そして、送信装置１は、変調部１０１、無線部１０２および２本の送信アンテナ１０３Ａ、１０３Ｂを有する。また、受信装置２は、２本の受信アンテナ１０４Ａ、１０４Ｂ、無線部１０５および復調部１０６を有する。
変調部１０１は、送信データ１００をベースバンド変調する。無線部１０２は、ベースバンド変調された送信データについて周波数変換や増幅等を施し、各送信アンテナ１０３Ａ、１０３Ｂに出力する。各送信アンテナ１０３Ａ、１０３Ｂは、無線部１０２の出力データを空中に放射する。
各受信アンテナ１０４Ａ、１０４Ｂは、各送信アンテナ１０３Ａ、１０３Ｂから放射されたデータを受信する。無線部１０５は、各受信アンテナ１０４Ａ、１０４Ｂで受信したデータについて周波数変換や増幅等を施す。そして、復調部１０６は、無線部１０５の出力データについてベースバンド復調を施し、復調データ１０７に変換する。
ここで、各送信アンテナ１０３Ａ、１０３Ｂから出力される送信信号（送信データ）をｓ1、ｓ2、各受信アンテナ１０４Ａ、１０４Ｂで受信される受信信号をｒ1、ｒ2とする。また、送信アンテナ１０３Ａから出力され受信アンテナ１０４Ａで受信される信号の伝搬路応答をｈ11、送信アンテナ１０３Ｂから出力され受信アンテナ１０４Ａで受信される信号の伝搬路応答をｈ12とする。さらに、送信アンテナ１０３Ａから出力され受信アンテナ１０４Ｂで受信される信号の伝搬路応答をｈ21、送信アンテナ１０３Ｂから出力され受信アンテナ１０４Ｂで受信される信号の伝搬路応答をｈ22とする。このときのＭＩＭＯ伝送は（数１）で表される。
Figure 0004827766
数１中、ｎ1、ｎ2は熱雑音を表す。
［送信装置の変調部の構成］
図２は、図１に示す送信装置１の変調部１０１の構成例を示す図である。図２において、変調部１０１は、符号化部２０１、パンクチャ部２０２、パーサ部２０３、各インタリーブ部２０４Ａ、２０４Ｂ、各マッピング部２０５Ａ、２０５Ｂおよび各ｉＦＥＴ部２０６Ａ、２０６Ｂを有する。
符号化部２０１は、送信データ２００を入力し、送信データに誤り訂正符号である畳み込み符号化を施す。そして、符号化部２０１は、例えば、符号化率１／２で符号化されたデータを出力する。このときの符号化部２０１の構成例を図３（ａ）に示す。
図３Ａに示すように、符号化部２０１（畳み込み符号化器）は、複数のシフトレジスタ（τ）およびＸＯＲ回路で構成される。シフトレジスタ（τ）は、符号化を施すデータを１ビットずつ入力してＸＯＲ回路に出力する。そして、各ＸＯＲ回路は、それぞれ、ＸＯＲ演算結果を符号化データとしてデータ出力する。なお、図３Ａの符号化器は、１ビットの入力に対して、２ビット出力するため、符号化率１／２の畳み込み符号を生成する。
図２に戻って、パンクチャ部２０２は、符号化部２０１で符号化されたデータと制御信号２０８とを入力し、入力されたデータを一定の規則で削除するパンクチャ処理を施す。そして、パンクチャ部２０２は、符号化率を変更したデータを出力する。ただし、符号化率１／２のデータ伝送の場合、パンクチャ部２０２は、符号化部２０１からの入力データをそのまま出力する。制御信号２０８は、送信パケットのデータ部の変調方式と符号化率を示す信号であり、外部から入力されるものとする。
ここで、符号化率１／２のデータを符号化率３／４にパンクチャする場合の方法について、図３Ｂを参照して説明する。
この場合、まず、入力データは、６ビット（例えば、＃１〜＃６）を一つの単位とする。続いて、６ビットのうちの２ビット（例えば、＃４、＃５）を削除する。そして、残りの４ビット（例えば、＃１〜＃３、＃６の順に）を出力する。この出力により、符号化率３／４にパンクチャすることとなる。
なお、パンクチャ方法は、図３Ｂの場合に限られず一定の規則に従ってビットを削除するものであればよい。
図２のパーサ部２０３は、パンクチャされたデータと制御信号２０８を入力し、制御信号２０８に応じてあらかじめ決められた規則を選択し、その規則にそって入力されるデータを、シリアル／パラレル変換する。このとき、シリアル／パラレル変換の規則の一例は、入力されるデータを順番に出力１、出力２、出力１、・・・と繰り返す方法がある。
なお、シリアルまたはパラレル変換の規則は、上記に限らず、入力ビットを連続する複数のビットに区別し、その単位で出力１、出力２、出力１、・・・と出力を繰り返す方法でもよい。
インタリーブ部２０４Ａは、パーサ部２０３で区分された一方のデータと制御信号２０８とを入力し、制御信号２０８に基づき入力される入力データの順番を入れ替える処理を施す。そして、インタリーブ部２０４Ａは、並べ替えたデータを出力する。
ここで、ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）変調方式におけるインタリーブ処理の一例について、図４を参照して説明する。インタリーブでは、シリアルに入力されるデータの１０４ビットを一つの単位として、一つの単位内でビットの順番を入れ替える処理を行う。
図４には、例えば、幅１３ビット×深さ８ビットの記憶領域が表されている。図中の番号＃１、＃２、・・・、＃１０４は、入力されるデータ（ビット）の順番を表す。図４では、記憶領域の左上から、＃１、＃２、・・・、＃１０４が、順番に並べられている。そして、例えば、サブキャリア４００、４０１、４０２、４０３、４０４、・・・、４１１の順に、データが読み出される。
すると、記憶領域から読み出されたデータは、＃１、＃２、＃２７、＃２８、・・・、＃７９、＃８０、＃３、＃４、＃２９、＃３０、・・・、＃１０４の順のデータ系列となる。
上記インタリーブ処理をすることにより、受信信号が時間的に変動するフェージングの影響により連続的に発生するバーストエラーを分散することができる。このため、受信装置２で誤り訂正の効果が得やすくなり、受信性能が向上する。
なお、一つのシンボル点に複数ビットがマッピングされる変調方式（１６ＱＡＭ、６４ＱＡＭ等）の場合、同一シンボルにマッピングされるビットは、連続して入力されるビット系列になるように順番を入れ替えればよい。なお、ＱＡＭはＱｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎの略である。
あるいは、ＢＰＳＫ（Ｂｉｎａｒｙ Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）の変調方式の場合、一つのシンボルにマッピングするビットは一つになる。このとき、幅１３ビット×深さ４ビットの記憶領域の左上から、右方向に書き込む。他方、上記記憶領域の左上から下方向に読み出す。
図２のマッピング部２０５Ａは、インタリーブ部２０４におけるインタリーブ後のデータと制御信号２０８とを入力する。制御信号に応じて変調方式を選択し、入力データをＩ信号とＱ信号からなる複素数平面上にマッピングする。マッピングは、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等の変調方式で行い、
複素数平面上にマッピングされた信号を出力する。
ｉＦＦＴ部２０６Ａは、マッピング部２０５Ａでマッピングされた信号を入力する。そして、ｉＦＦＴ部２０６Ａは、ｉＦＦＴ処理によりＯＦＤＭ変調を施して、ＯＦＤＭ変調信号２０７Ａを出力する。
なお、インタリーブ部２０４Ｂ、マッピング部２０５ＢおよびｉＦＦＴ部２０６Ｂも、それぞれ、インタリーブ部２０４Ａ、マッピング部２０５ＡおよびｉＦＦＴ部２０６Ａと同様の処理を施し、ｉＦＦＴ部２０６Ｂは、ＯＦＤＭ変調信号２０７Ｂを出力する。
［送信信号のフレームフォーマット］
図５は、送信信号ｓ１、ｓ２のフレームフォーマットの一例を示す図である。なお、図５中の長方形は、１ＯＦＤＭシンボルを表す。
送信信号５００（ｓ１、ｓ２）は、プリアンブル５０１と送信データ５０２とパイロット５０３とを含んで構成される。プリアンブル５０１は、無線受信装置２で同期処理やチャネル推定等を行うための既知信号である。
送信データ５０２は、送信信号の実体であるデータである。パイロット５０３は、送受信装置１、２間の周波数誤差を無線受信装置２で推定するための既知信号である。
［送信装置の復調部の構成］
図６は、図１に示した受信装置２の復調部１０６の構成例を示す図である。図６において、復調部１０６は、同期部６００、各ＦＦＴ部６０３Ａ、６０３Ｂ、チャネル推定部６０５、信号分離部６０７、各デマップ部６１０Ａ、６１０Ｂ、各デインタリーブ部６１２Ａ、６１２Ｂ、デパーサ部６１４、デパンクチャ部６１６および誤り訂正復号部６１８を有する。さらに、復調部１０６は、セレクタ６２０、誤り訂正符号化部６２４、パンクチャ部６２６、パーサ部６２８、各マッピング部６３０Ａ、６３０Ｂ、アドレス発生部（第１の変換部）６３２、チャネル推定記憶部（第１の記憶部）６３４、レプリカ生成部（再変調部）６３６およびキャンセル部６４２を有する。
また、復調部１０６は、アドレス発生部（第２の変換部）６３８、信号記憶部（第２の記憶部）６４０、各デマップ部６４４Ａ、６４４Ｂ、デパーサ部６４６、デパンクチャ部６４８および誤り訂正復号部６５０を有する。
このように構成することにより、復調部１０６は、復調処理を繰り返し行う。つまり、受信装置２は、反復復号方式の受信装置である。反復復号方式では、受信信号を一度復調した後に再変調し、レプリカ信号を生成する。空間多重された受信信号からレプリカ信号を減算する。この減算により、干渉信号をキャンセルして、再び復調する。なお、この再変調および再複調は、繰り返し行うようにしてもよい。
同期部６００は、無線部１０５（図１参照）から出力されるベースバンド信号（受信信号）６０１Ａ、６０１Ｂを入力する。そして、同期部６００は、ベースバンド信号の同期処理を行い、タイミング信号（タイミング制御信号）６０２を出力する。上記同期処理では、送信信号の最初に付加された既知信号と受信信号との相関を取る。そして、あらかじめ決めた閾値を超える相関値が算出された場合に、タイミング信号（同期信号）６０２が生成される。
ＦＦＴ部６０３Ａは、ベースバンド信号６０１Ａおよびタイミング信号６０２を入力する。そして、ＦＦＴ部６０３Ａは、タイミング信号６０２を入力するタイミングで、入力したベースバンド信号６０１ＡにＦＦＴ処理を施して、ＯＦＤＭ復調データ６０４Ａを出力する。なお、ＦＦＴ部６０３Ｂも、ＦＦＴ部６０３Ａと同様の処理を行い、ＯＦＤＭ復調データ６０４Ｂを出力する。
チャネル推定部６０５は、各ＯＦＤＭ復調信号６０４Ａ、６０４Ｂを入力する。そして、チャネル推定部６０５は、送信信号中のプリアンブル５０１（図５参照）を用いて、図１に示す伝搬路応答ｈ11、ｈ12、ｈ21、ｈ22をそれぞれ推定して、チャネル推定値（チャネル推定情報）６０６を出力する。
信号分離部６０７は、各ＯＦＤＭ復調信号６０４Ａ、６０４Ｂとチャネル推定値６０６とを入力する。そして、信号分離部６０７は、チャネル推定値６０６を用いて、空間多重されたＯＦＤＭ復調信号をストリームに分離する処理を施して、各ストリーム信号６０８Ａ、６０８Ｂを出力する。このとき、信号をストリームに分離する方法として、ＺＦ（Ｚｅｒｏ Ｆｏｒｃｉｎｇ、ＭＭＳＥ（Ｍｉｎｉｍｕｍ Ｍｅａｎ Ｓｑｕａｒｅ Ｅｒｒｏｒ 平均二乗誤差最小化）、ＭＬＤ（Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ Ｄｅｔｅｃｔｉｏｎ 最尤検出）の３種類がある。本実施の形態では、例えば、ＺＦを採用するものとして説明する。
ここで、本実施の形態におけるＭＩＭＯ伝送は、（数１）のように表した。このとき、数１の伝搬路応答行列Ｈを（数２）で表す。すると、（数１）の左から、（数２）のＨの逆行列を乗算すると、（数３）の変換式を得る。
Figure 0004827766
Figure 0004827766
（数３）のｓ１’、ｓ２’を求めると、空間多重された信号を分離することができる。
デマップ部６１０Ａは、ストリーム信号６０８Ａと制御信号６０９とを入力する。そして、デマップ部６１０Ａは、制御信号６０９に応じて、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭまたは６４ＱＡＭのデマップ処理を施し、尤度６１１Ａを出力する。
ここで、制御信号６０９は、受信信号の変調方式や符号化率等を表す値を設定する。なお、受信信号の一部に、その受信信号の変調方式と符号化率を表すデータを含めても良い。この場合、受信信号に含めるデータは既知の変調方式と符号化率で生成されたデータとし、これを最初に復号する。また、図示していないが、その復号結果を基に制御信号を生成する制御部を受信装置に設ける。
ここで、尤度の算出方法の一例を説明する。受信信号点と送信された候補信号点とのユークリッド距離を計算する。この算出したユークリッド距離が最小となるものを受信信号の尤度として出力する。
デインタリーブ部６１２Ａは、尤度６１１Ａと制御信号６０９とを入力する。そして、デインタリーブ部６１２Ａは、図２に示すインタリーブ部２０４Ａで入れ替えた順番を元の順番に戻す処理を施し、デインタリーブ後のデータ６１３Ａを出力する。
ここで、１ＯＦＤＭシンボルのビット数を、１０４ビットとしたＱＰＳＫ変調方式の場合を例にして、デインタリーブ処理について図１０を参照して説明する。
デインタリーブ処理では、入力されたビット系列を、あらかじめ決められた規則に従った順番に並べ替えて出力する。
図１０では、幅１３ビット、深さ８ビットの記憶領域を用いる。入力ビット系列は、サブキャリア単位（サブキャリア１０００、１００１、１００２、１００３、１００４、・・・、１０１１の順：図の縦方向）に入力されて、記憶領域に書き込まれる。
他方、出力ビット系列は、ビット単位（＃１、＃２、＃３、・・・、＃１０４の順：図の横方向）に記憶領域から読み出されて、出力される。
なお、上記では幅１３ビット、深さ８ビットの記憶領域を用いたが、これに限るものではなく、入力と出力のデータ系列が上記の関係で並べ変わるものであればよい。
なお、図６のデマップ部６１０Ｂおよびデインタリーブ部６１２Ｂは、それぞれ、デマップ部６１０Ａおよびデインタリーブ部６１２Ａと同様の処理を施し、データを出力する。
デパーサ部６１４は、デインタリーブ後の各データ６１３Ａ、６１３Ｂおよび制御信号６０９を入力する。そして、デパーサ部６１４は、各データ６１３Ａ、６１３Ｂをシリアルデータ系列に変換する処理を施して、デパーサ後のデータ６１５を出力する。デパーサのパラレルデータからシリアルデータに変換する規則は、図２に示すパーサ部２０３における規則とは逆のものとなる。
デパンクチャ部６１６は、デパーサの出力データ６１５と制御信号６０９とを入力する。そして、デパンクチャ部６１６は、制御信号６０９に応じたデパンクチャ処理を施し、デパンクチャデータ６１７を出力する。デパンクチャでは、図３に示す規則に従って削除したビットの位置に、中立の尤度情報を挿入し、パンクチャ部２０２でパンクチャ処理を施す前のデータ系列と同じビット数に戻す処理を行う。
誤り訂正復号部６１８は、デパンクチャされたデータ６１７を入力する。そして、誤り訂正復号部６１８は、データ６１７について誤り訂正復号処理を施し、１次復号データ６１９を出力する。誤り訂正復号処理は、例えば、ビタビ復号を用いる。ビタビ復号は、畳み込み符号の代表的な復号方法として知られる。
また、誤り訂正復号部６１８は、１次復調データ６１９を復調した後、２回目の信号分離を行うために再変調処理を行う。その後、再変調処理されたデータと受信信号を用いて干渉成分をキャンセルする処理を行い、再復調する。この処理について以下に説明する。
セレクタ６２０は、１次復号データ６１９、反復復号データ６５１および繰り返し選択信号６２２を入力する。そして、セレクタ６２０は、繰り返し選択信号６２２の入力に応じて、１次復号データ６１９または反復復号データを選択し、ビットデータ６２３を出力する。繰り返し選択信号６２２は、受信信号の再変調が一回目の場合は１次復調データ６１９をビットデータ６２３として出力し、二回目以降の場合は反復復号データ６５１をビットデータ６２３として出力する。
誤り訂正符号化部６２４は、ビットデータ６２３を入力して、畳み込み符号化し、符号化後のデータ６２５を出力する。このとき、誤り訂正符号化部６２４は、図３（ａ）に示した複数のシフトレジスタ（τ）およびＸＯＲ回路を用いて畳み込み符号化を行う。
パンクチャ部６２６は、畳み込み符号化されたデータ６２５および制御信号６０９を入力する。そして、パンクチャ部６２６は、制御信号６０９に応じて、パンクチャ処理を施し、パンクチャされたデータ６２７を出力する。パンクチャ処理は、図３（ｂ）の場合と同様の規則に従って行われる。
パーサ部６２８は、パンクチャデータ６２７と制御信号６０９とを入力する。そして、パーサ部６２８は、シリアルに入力されるパンクチャデータ６２７をパラレルデータに変換するパーサ処理を施し、二種類のデータ系列６２９Ａ、６２９Ｂを出力する。パーサ処理は、図２のパーサ部２０３における処理と同様である。
マッピング部６３０Ａは、パーサ後のデータ６２９Ａと制御信号６０９とを入力とし、制御信号に応じてＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ変調処理を施し、変調信号６３１Ａを出力する。マッピング部６３０Ｂについても、マッピング部６３０Ａと同様の処理を行い、変調信号６３１Ｂを出力する。
アドレス発生部６３２は、同期部６００が出力するタイミング信号６０２を入力とし、チャネル推定記憶部６３４を制御するための書き込みアドレス、読み出しアドレス等を生成し、生成した制御信号６３３を出力する。
チャネル推定記憶部６３４は、チャネル推定部６０５から出力されるチャネル推定値６０６と制御信号６３３とを入力する。そして、チャネル推定記憶部６３４は、制御信号６３３に応じて、チャネル推定値を書き込んだり、または読み出したりする処理を行い、チャネル推定値６３５を出力する。
ここで、アドレス発生部６３２およびチャネル推定記憶部６３４の構成例について、図７を参照して詳述する。
図７において、アドレス発生部６３２は、書き込みタイミング生成部７０１およびカウンタ７０３を有する。さらに、アドレス発生部６３２は、読み出しタイミング生成部７０５、カウンタ７０７およびアドレス変換テーブル７０９を有する。
書き込みタイミング生成部７０１は、同期部６００から出力されるタイミング信号６０２を入力する。そして、書き込みタイミング生成部７０１は、タイミング信号６０２を用いてチャネル推定記憶部６３４に入力するチャネル推定値６０６のタイミングでカウンタ７０３を制御するカウンタ制御信号７０２を生成する。さらに、書き込みタイミング生成部７０１は、生成したカウンタ制御信号７０２を出力する。
図７では、アドレス変換テーブル７０９は、読み出し側に記載されているが、書き出し側（カウンタ７０３の出力側）にのみ設けるようにしてもよい。
カウンタ７０３は、入力されたカウンタ制御信号７０２に応じて、カウンタをカウントアップする。そして、カウンタ７０３は、チャネル推定記憶部６３４の書き込みアドレス７０４を生成して出力する。
読み出しタイミング生成部７０５は、タイミング信号６０２を入力する。そして、読み出しタイミング生成部７０５は、タイミング信号６０２に基づき、チャネル推定記憶部６３４からチャネル推定値６０６を読み出すタイミングで、カウンタ７０７を制御するカウンタ制御信号７０６を生成して出力する。
カウンタ７０７は、入力されたカウンタ制御信号７０６に応じて、チャネル推定記憶部６３４からチャネル推定値６０６を読み出すアドレスを生成するためのカウンタ信号をカウントアップする。そして、カウンタ７０７は、生成した読み出しカウンタ信号７０８を出力する。
アドレス変換テーブル７０９は、読み出しカウンタ信号７０８を入力する。そして、アドレス変換テーブル７０９は、読み出しカウンタ信号７０８に応じて、カウントアップされる入力信号を読み出しアドレスに変換し、読み出しアドレス信号７１０を出力する。なお、アドレス変換テーブル７０９は、入力信号を読み出しアドレスに変換するためのテーブルをあらかじめ保持しており、このテーブルを参照して、入力信号を読み出しアドレスに変換する。
アドレス変換テーブル７０９は、例えば図２４に示すように、入力値と出力値とを対応付けて保持する。例えば、アドレス変換テーブル７０９は、カウンタ７０７（図７参照）から、「０」の値を入力した場合、０の値に対応する「０」の値をチャネル推定記憶部６３４（図７参照）に読み出す。
また、アドレス変換テーブル７０９は、カウンタ７０７（図７参照）から、「１」の値を入力した場合、１の値に対応する「１３」の値をチャネル推定記憶部６３４（図７参照）に読み出す。
さらに、アドレス変換テーブル７０９は、カウンタ７０７（図７参照）から、「２」の値を入力した場合、２の値に対応する「２７」の値をチャネル推定記憶部６３４（図７参照）に読み出す。
チャネル推定記憶部６３４は、書き込みアドレス７０４、チャネル推定値６０６および読み出しアドレス信号７１０を入力する。そして、チャネル推定記憶部６３４は、チャネル推定値６０６について、書き込みアドレスで指定された記憶領域に書き込む。また、チャネル推定記憶部６３４は、チャネル推定値６０６について、読み出しアドレスで指定された記憶領域に記憶されたチャネル推定値６０６を読み出して出力する。チャネル推定は、受信データフレームの先頭に付加した既知信号であるプリアンブル５０１を用いて行われ、そのチャネル推定の結果が、チャネル推定記憶部６３４に書き込まれる。このため、チャネル推定記憶部６３４は、１シンボル分の領域を確保すればよい。
上記各カウンタ７０３、７０７、アドレス変換テーブル７０９およびチャネル推定記憶部６３４を組み合わせることにより、入力されるデータの順番が並び替えられて出力される。
具体的には、カウンタ７０３がデータを入力すると、カウンタ７０３は、入力カウンタをカウントアップし、その入力カウンタが示すチャネル推定記憶部６３４のアドレスに入力データを書き込む。
そして、カウンタ７０７がデータを入力すると、カウンタ７０７は、出力カウンタをカウントアップし、その出力カウンタが示す値をアドレス変換テーブル７０９に入力する。アドレス変換テーブル７０９は、入力された入力値に対応する出力値（図２４参照）を読み出す。チャネル推定記憶部６３４は、読み出された出力値に示されたアドレスにデータを記憶する。
このようにして、チャネル推定記憶部６３４は、読み出されたアドレス（記憶領域）にデータを書き込んだり読み出したりして、入力データ系列を異なる順番に並べ替えて出力する。このとき、アドレス変換テーブルにセットする値を変更することで並べ替える順番を容易に変更できる。
ここで、チャネル推定値６０６のデータ系列を並べ替える規則について図１１を参照して説明する。
図１１では、幅１３シンボルおよび深さ４シンボルのチャネル推定値を記憶する記憶領域が示されている。
チャネル推定値は、サブキャリア単位のデータであることから、サブキャリア単位順に並べ替えられる。図１１では、入力ビット系列は、サブキャリア１１００、１１０１、１１０２、１１０３、１１０４、・・・、１１１１の順に入力され、図１１の縦方向に所定の記憶領域に書き込まれる。出力ビット系列は、サブキャリア番号＃１、＃２、＃３、・・・、＃５２の順に、図１１の横方向で記憶領域から読み出されて出力される。
図６におけるレプリカ生成部６３６は、チャネル推定値に基づき、データ系列を再変調して再変調データを生成する。具体的には、レプリカ生成部６３６は、チャネル推定記憶部６３４から読み出されたチャネル推定値６３５と、各マッピング部６３１Ａ、６３１Ｂから出力された各変調信号６３１Ａ、６３１Ｂとを入力する。
そして、レプリカ生成部６３６は、各受信アンテナ１０４Ａ、１０４Ｂで受信されるストリームごとのレプリカ信号６３７を生成して出力する。レプリカ信号（ｈ11’ｓ1’、ｈ12’ｓ2’、ｈ21’ｓ1’、ｈ22’ｓ2’）は、伝搬路ｈ11、ｈ12、ｈ21、ｈ22を推定したチャネル推定値ｈ11’、ｈ12’、ｈ21’、ｈ22’と再変調信号ｓ1’、ｓ2’とを乗算して得られる。
アドレス生成部６３８は、同期部６００から出力されるタイミング信号６０２を入力する。そして、アドレス生成部６３８は、タイミング信号６０２を入力したタイミングで、信号記憶部６４０の書き込みアドレスまたは読み出しアドレスを制御する制御信号６３９を生成して出力する。
信号記憶部６４０は、制御信号６３９と各ＯＦＤＭ復調信号６０４Ａ、６０４Ｂを入力する。そして、信号記憶部６４０は、制御信号６３９に指定されるアドレスにＯＦＤＭ変調信号６４１を書き込んだりまたは読み出したりする。さらに、信号記憶部６４０は、読み出さしたＯＦＤＭ復調信号６４１を出力する。
ここで、アドレス発生部６３８および信号記憶部６４０の構成例について図８を参照して詳述する。また、図７と同様な部分については同じ符号を用い、その動作の説明を省略する。
図８において、アドレス発生部６３８は、書き込みタイミング生成部７０１、カウンタ７０３、読み出しタイミング生成部７０５、カウンタ７０５およびアドレス変換テーブル７０９を有するほか（図７参照）、記憶部選択回路８００を有する。
記憶部選択回路８００は、同期部６００から出力されるタイミング信号６０２を入力する。そして、記憶部選択回路８００は、ＯＦＤＭ復調信号を書き込むまたは読み出す記憶部（８０３Ａ、８０３Ｂ、８０３Ｃ）を選択する制御信号を生成して、書き込み記憶部選択信号８０１または読み出し記憶部選択信号８０２を出力する。
書き込み記憶部選択信号８０１は、受信するＯＦＤＭ復調信号をＯＦＤＭシンボルごとに、記憶部８０３Ａ、８０３Ｂ、８０３Ｃの順に切り替えて記憶するよう制御するためのものである。読み出し記憶部選択信号８０２は、読み出されるＯＦＤＭ復調信号について、最初に記憶されたＯＦＤＭシンボルから順番に取り出すように制御するためのものである。
信号記憶部６４０は、３つの記憶部８０３Ａ〜８０３Ｃおよびセレクタ８０６を有する。記憶部８０３Ａは、書き込み記憶部選択信号８０１、読み出し記憶部選択信号８０２、書き込みアドレス７０４、読み出しアドレス７１０およびＯＦＤＭ復調信号８０４のうちの任意の信号を入力する。そして、記憶部８０３Ａは、ＯＦＤＭ信号について、書き込みアドレス７０４で指定される記憶領域に書き込み、または読み出しアドレスで指定される記憶領域の読み出しをする。さらに、記憶部８０３Ａは、読み出したＯＦＤＭ信号８０５Ａを出力する。
なお、各記憶部８０３Ｂ、８０３Ｃも、記憶部８０３Ａと同様の処理を行い、それぞれ、各ＯＦＤＭ信号８０５Ｂ、８０５Ｃを出力する。
各記憶部８０３Ａ〜８０３Ｃは、キャンセル部６４２において、キャンセラ処理が行われるときに必要となるレプリカ信号６３７の入力タイミングに合わせて、ＯＦＤＭ復調信号を出力する。このため、各記憶部８０３Ａ〜８０３Ｃは、レプリカ信号６３７が生成されるまでの間に受信されるＯＦＤＭ復調信号を、蓄積する記憶領域を確保する必要がある。
なお、図８では、信号記憶部６４０は、３つの記憶部を有する場合について説明したが、記憶部の個数は変更してもよい。
セレクタ８０６は、各記憶部８０３Ａ、８０３Ｂ、８０３Ｃから読み出された各ＯＦＤＭ復調信号８０５Ａ、８０５Ｂ、８０５Ｃと、読み出し記憶部選択信号８０２とを入力する。そして、セレクタ８０６は、読み出し記憶部選択信号８０２に応じて、所定の記憶部（８０３Ａ、８０３Ｂ、８０３Ｃ）からの出力を選択して、各ＯＦＤＭ復調信号６４１Ａ、６４１Ｂ（これを６４１で表すこともある）を出力する。
なお、ＯＦＤＭ復調信号６４１Ａ、６４１Ｂのデータ系列を並べ替える規則は、図１１に示すチャネル推定値の並べ替えの規則と同様である。
図６におけるキャンセル部６４２は、ＯＦＤＭ復調信号６４１、レプリカ信号６３７およびチャネル推定値６３５を入力する。そして、キャンセル部６４２は、ＯＦＤＭ復調信号６４１から、レプリカ信号６３７を減算して、干渉信号をキャンセルしたストリーミング信号を取り出す。さらに、キャンセル部６４２は、チャネル推定値６３５を用いて、受信アンテナ間の位相と振幅を考慮して合成する。そして、キャンセル部６４２は、干渉信号をキャンセルした各ストリーム信号６４３Ａ、６４３Ｂを出力する。
デマップ部６４４Ａは、ストリーム信号６４３Ａと制御信号６０９とを入力する。そして、デマップ部６４４Ａは、制御信号６０９に応じた変調方式（ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等）でデマッピング処理を施し、尤度６４５Ａを出力する。尤度の算出方法は１度目の復調処理で用いたデマップ部６１０と同様である。
なお、デマップ部６４４Ｂについても、デマップ部６４４Ａと同様の処理を行い、尤度６４５Ｂを出力する。
デパーサ部６４６は、各尤度６４５Ａ、６４５Ｂと制御信号６０９とを入力し、デパーサ部６１４と同様の処理を施す。そして、デパーサ部６４６は、デパーサ後のデータ６４７を出力する。
デパンクチャ部６４８は、デパーサ後のデータ６４７と制御信号６０９とを入力する。そして、デパンクチャ部６４８は、制御信号６０９に応じてデパンクチャ部６１６と同様のデパンクチャ処理を施し、デパンクチャ後のデータ６４９を出力する。
誤り訂正復号部６５０は、上記ストリーム信号に基づき、誤り訂正復号を行う。具体的には、誤り訂正復号部６５０は、デパンクチャ後のデータ６４９を入力する。そして、誤り訂正復号部６５０は、誤り訂正復号部６１８と同様の誤り訂正復号処理を施し、誤り訂正復号後のビットデータ６５１を出力する。
［復調部の主要な処理遅延時間］
次に、図６に示す復調部１０６における主要な処理遅延時間について図９を参照して説明する。
図９中、縦軸は受信データに順次施す各種処理を、横軸は経過時間をそれぞれ表す。また、図９中の長方形は、各種処理結果であるデータ出力の区間を表す。このときの長方形は、ＦＦＴ処理を行う単位である１ＯＦＤＭシンボルのデータを表す。
図９によると、受信信号９００は、ＦＦＴ部６０１においてＦＦＴ処理が施され、サブキャリアデータに変換されてＦＦＴ後のデータ９０２が出力される。ＦＦＴ処理では、ＦＦＴ処理単位（ここでは１ＯＦＤＭシンボルとする）のデータを一旦蓄積する必要がある。なぜなら、ＦＦＴ演算のバタフライ処理に必要なデータを事前に揃えておかなければならないからである。このため、データ蓄積に必要なＦＦＴ処理単位となる処理遅延時間９０１が生じる。
また、ＯＦＤＭ変調では、送信信号について、遅延波に対する耐性を向上させるために、ガイドインターバルが付加される。このガードインターバルは、復調時にＦＦＴ処理で削除されるので、ＦＦＴ出力９０２のデータ数は受信信号９００よりも少なくなる。
ＦＦＴ処理後のデータ９０２は、信号分離およびデマップが施された後にデインタリーブ部６１２Ａまたは６１２Ｂでデインタリーブされる。デインタリーブ部６１２Ａまたは６１２Ｂは、図４に示した規則に従って、インタリーブされた入力データ系列を元のデータ系列の順に並べ替える。デインタリーブ処理では、図１０に示した規則でデータ系列の順番を並べ替えるために、記憶領域にデータを一旦蓄積しなければならない。このため、デインタリーブ部６１２Ａまたは６１２Ｂの入力から出力までに処理遅延９０３が生じる。したがって、デインタリーブ部６１２Ａまたは６１２Ｂは、処理遅延９０３の後、デインタリーブ後のデータ９０４を出力する。
次に、１回目の誤り訂正復号部は、入力されるデータを復号するために処理遅延９０５を要し、その処理遅延９０５の後に、出力データ９０６を出力する。これは、ビタビ復号の特徴であり、一般的に、ビタビ復号結果を得るために一定のパスメモリ長のデータを蓄積する必要がある。ＡＷＧＮ（Ａｄｄｉｔｉｖｅ Ｗｈｉｔｅ Ｇａｕｓｓｉａｎ Ｎｏｉｓｅ）環境の場合、通常畳み込み符号化器の拘束長の５倍程度のパスメモリ長を取れば性能劣化無くビタビ復号を行える。図３Ａに示す拘束長７の畳み込み符号化の場合、処理遅延９０５程度の処理遅延が発生する。
次に、キャンセル部は、処理遅延９０７の後にキャンセラ後のデータ９０８を出力する。キャンセル部で発生する処理遅延は、受信信号から干渉成分をキャンセルする減算と、各受信アンテナの干渉キャンセルされた信号を合成演算処理において発生する。
そして、２回目の誤り訂正復号部は、１回目の誤り訂正復号部と同様に処理遅延９０９の後に復号データ９１０を出力する。
以上のように、チャネル推定記憶部６３４とアドレス発生部６３２を用いることで、レプリカ生成時にチャネル推定信号６３５のデータ順をマッピングされた信号６３１のデータ順にあわせて並べ替える事ができる。また、ＦＦＴ部６０３の出力データの順番を並べ替えるアドレス発生部６３８と信号記憶部６４０を用いることで、干渉キャンセル時にＦＦＴ後のデータ６４１のデータ順をレプリカ信号６３７のデータ順にあわせて並べ替えることができる。
これにより、干渉キャンセルの再変調処理のためのインタリーブ処理と再復号処理のためのデインタリーブ処理が必要ない。すなわち、インタリーブ処理とデインタリーブ処理は、インタリーブ処理で順番を入れ替え、デインタリーブ処理で入れ替えた順番を元の順番に戻す関係であることから、チャネル推定信号６３５とＦＦＴ後の信号である６４１をインタリーブ前の信号の順番に合わせて並べ替えることで、インタリーブ処理とデインタリーブ処理を行うことなく、誤り訂正６５０に正しい順番で入力することができるため、インタリーブ処理とデインタリーブ処理による処理遅延を短縮できる。
このため、反復復号時の受信信号のレプリカ生成のためのインタリーブ処理および反復復号時の復号するためのデインタリーブ処理を行う必要がない。したがって、デインタリーブ処理遅延を短縮できる。よって、並列干渉キャンセラの処理遅延を短縮することができる。
（実施の形態２）
図１２は、本発明の実施の形態２における受信装置の復調部１０６Ａの構成例を示す図である。なお、実施の形態２では、実施の形態１と同一部分について同一の符号を用いて重複説明を省略する。
図１２の復調部１０６Ａは、図６に示した実施の形態１の復調部１０６に、２つのビットインタリーブ部１２００Ａ、１２００Ｂおよび２つのビットデインタリーブ部１２０２Ａ、１２０２Ｂをさらに有する。
この復調部１０６Ａでは、受信信号を復調した後に、復調データを用いて再変調し、再変調信号を用いてＭＩＭＯ信号の分離を行う。そして、再度復調する反復復号方式を用いている。
その他の復調部を含む受信装置および送信装置の構成は、実施の形態１と同様である。そこで、以下、実施の形態１と異なる点を主に説明する。
ビットインタリーブ部１２００Ａは、パーサ後の出力データ６２９Ａと制御信号６０９とを入力し、制御信号６０９に応じて入力ビット系列の順番を並べ替える。そして、ビットインタリーブ部１２００Ａは、ビットインタリーブ後のデータ系列１２０１Ａを出力する。
なお、ビットインタリーブ部１２００Ｂについても、パーサ後の出力データ６２９Ｂと制御信号６０９とを入力した後、ビットインタリーブ部１２００Ａと同様の処理を施し、ビットインタリーブ後のデータ系列１２０１Ｂを出力する。
ビットインタリーブでは、連続するビット系列を同じサブキャリアに割り当てるのではなく、離れた記憶場所のビットを割り当てるように、ビットの順序を入れ替える。
ビットデインタリーブ部１２０２Ａは、デマップ部から出力する尤度６４５Ａと制御信号６０９を入力とし、制御信号に応じて入力ビット系列の順番を並べ替え、ビットデインタリーブ後の信号１２０４Ａを出力する。ビットデインタリーブ部１２０３Ｂについても１２０３Ａと同様の処理を行い、ビットデインタリーブ後の信号１２０４Ｂを出力する。ビットデインタリーブは、前述のビットインタリーブと逆の操作を行い、ビットインタリーブを施す前のデータ系列に並べ替える処理をする。
［インタリーブの規則］
次に、実施の形態２におけるインタリーブの規則について図１３を参照して説明する。
図１３では、幅１３ビット、深さ８ビットの記憶領域を用いて、入力するビット系列を図１３の左上から右へ＃１、＃２、＃３、・・・、＃１０４、・・・の順に書き込む。なお、個々のサブキャリア（＃１および＃１４の組からなるサブキャリア１３００等）は、一つの信号点にマッピングされるビットの組を表している。
他方、読み出しの場合、図１３の縦方向に、サブキャリア１３００、１３０１、１３０２、１３０３、１３０４、・・・、１３１１、・・・の順に記憶領域から読み出される。上記読み出し順序をビット表示で表すと、＃１、＃１４、＃２７、＃４０、＃５３、＃６６、＃７９、＃９２、＃２、・・・、＃７８、＃９１、＃１０４の順に読み出される。
実施の形態２では、並べ替え規則は、入力されるビット系列の離れたビットが一つのサブキャリアに割り当てられる。このため、ビットインタリーブ部に入力するビット系列は、実施の形態１の場合に比べて、よりランダムに変換される。したがって、受信装置２でデインタリーブが行われることにより、フェージング変動の影響で連続して生じるバーストエラーをより分散することができる。よって、受信装置２における誤り訂正の効果を得やすくなる。
なお、１６ＱＡＭの場合は幅１３ビット×深さ１６ビットの記憶領域を用い、６４ＱＡＭの場合は幅１３ビット×深さ２４ビットの記憶領域を用いて、ＱＰＳＫの場合と同様の方向（図１３中左上から右方向）に書き込む。そして、読み出しの場合も、ＱＰＳＫの場合と同様の方向（図１３中左上から下方向）に読み出す。
上記図１３のインタリーブ規則を用いる場合、図６の復調部１０６では、マッピング部の各出力データ６３１Ａ、６３１Ｂと、チャネル推定記憶部６３４の出力データ６３５との間でデータ系列の順番が異なる。このため、レプリカ生成部６３６が、レプリカ信号６３７を正しく生成できない。
そこで、図１２の復調部１０６Ａでは、各ビットインタリーブ部１２００Ａ、１２００Ｂを設け、次のような処理を行う。
すなわち、各ビットインタリーブ部１２００Ａ、１２００Ｂは、マッピング部の各出力データ６３１Ａ、６３１Ｂと、チャネル推定記憶部６３４の出力データ６３５との間のデータ系列の順番を揃える。
ここで、図１１に示す規則に従って並べ替えられたチャネル推定値６０６をビット番号で表す。（＃１、＃１４）、（＃２、＃１５）、（＃３、＃１６）、（＃４、＃１７）、（＃５、＃１８）、（＃６、＃１９）、（＃７、＃２０）、（＃８、＃２１）、（＃９、＃２２）、（＃１０、＃２３）、（＃１１、＃２４）、（＃１２、＃２５）、（＃１３、＃２６）、（＃２７、＃４０）、（＃２８、＃４１）、・・・、（＃９１、＃１０４）の順になる。なお、（）内の番号で示されたビットの組は、同じサブキャリアに割り当てられることを意味する。
このため、各ビットインタリーブ１２００Ａ、１２００Ｂは、チャネル推定記憶部６３４の出力データ６３５と同様の順番になるように再変調されたマッピング後のデータ６３１Ａ、６３１Ｂを並べ替える。
［ビットインタリーブ部の並び替え規則］
次に、ビットインタリーブ部の並び替え規則について図１４を参照して説明する。ここでは、ＱＰＳＫ変調方式を用いるものとする。
ビットインタリーブ部は、例えば図１４に示す幅１３ビット×深さ８ビットの記憶領域を用いて、書き込みおよび読み出しを行う。例えば、入力するビット系列は、図１４の左上から右方向に、＃１、＃２、＃３、・・・、＃１０４、・・・の順に書き込まれる。
そして、＃１から＃２６までのビットが書き込まれると、サブキャリア１４００、１４０１、１４０２、１４０３、１４０４、・・・、１４１２の順に記憶領域から読み出される。すると、上記読み出されたビット系列は、（＃１、＃１４）、（＃２、＃１５）、（＃３、＃１６）、（＃４、＃１７）、（＃５、＃１８）、（＃６、＃１９）、（＃７、＃２０）、（＃８、＃２１）、（＃９、＃２２）、（＃１０、＃２３）、（＃１１、＃２４）、（＃１２、＃２５）、（＃１３、＃２６）、（＃２７、＃４０）、（＃２８、＃４１）、・・・、（＃９１、＃１０４）の順に並び替えられる。
実施の形態２のビットインタリーブでは、図１４の＃１から＃２６までの２６ビットがビットインタリーブ部の記憶領域に蓄積されれば、サブキャリア図１４のサブキャリア１４００からサブキャリア１４１２までが出力できる。
つまり、１／４ＯＦＤＭシンボルのデータが蓄積されれば、そのデータが読み出せることとなる。このため、実施の形態２のビットインタリーブ処理は、通常のインタリーブ（１０４ビット蓄積しなければならない）処理よりも処理遅延を短縮できる。
なお、図１４では、ビットインタリーブ部がＱＰＳＫ変調方式の場合について説明したが、例えば、ＢＰＳＫ、１６ＱＡＭまたは６４ＱＡＭの変調方式に適用してもよい。ＢＰＳＫの変調方式の場合、実施の形態２の復調部は、各ビットインタリーブ１２００Ａ、１２００Ｂがない実施の形態１の復調部と同様の構成となる。
１６ＱＡＭの変調方式の場合は、ビットインタリーブ部は、図１４の場合と同様の手順で、幅１３ビット×深さ１６ビットの記憶領域を用いて書き込む。そして、ビットインタリーブ部は、４列分のビット（幅４ビット）の書き込みが終了した後にサブキャリアを読み出す。そして、ビットインタリーブ部は、上記４列分の書き込みおよび読み出しを最終ビットまで繰り返す。
６４ＱＡＭの変調方式の場合は、ビットインタリーブ部は、幅１３ビット×深さ２４ビットの記憶領域を用いて、図１４の場合と同様の手順で書き込む。そして、ビットインタリーブ部は、６列分のビット（幅６ビット）の書き込みが終了した後にサブキャリアを読み出す。そして、ビットインタリーブ部は、上記６列分の書き込みおよび読み出しを最終ビットまで繰り返す。
［ビットデインタリーブ部の並び替え規則］
次に、各ビットデインタリーブ部１２０２Ａ、１２０２Ｂの並べ替え規則について図１４を参照して説明する。
各ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、図１３のインタリーブ処理と逆の処理を行う。そして、ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、元のビット系列に並べ替える。
各ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、書き込みの場合、図１４のサブキャリア１４００、１４０１、１４０２、・・・、１４１２の順に書き込む。各ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、次の行も同様にサブキャリア１４１６まで書き込む。
そして、各ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、サブキャリア１３１２まで書き込みが終了すると、＃１、＃２、＃３、・・・、＃２６の順にビットを読み出す。同様に次列の書き込みが終了すると、各ビットデインタリーブ部１２０２Ａ、１２０２Ｂは、＃１０４のビットを読み出すまで繰り返す。
つまり、ビットデインタリーブ部は、１列分のサブキャリアを書き込めば、ビットを読み出すことができる。
このため、１／４ＯＦＤＭシンボルのデータが蓄積すれば読み出しが可能となるため、通常のデインタリーブ処理（すべてのデータを蓄積してから読み出し処理を行わなければならない）よりも処理遅延を短縮できる。
なお、図１４ではＱＰＳＫ変調方式の場合について説明したが、例えば、ＢＰＳＫ、１６ＱＡＭまたは６４ＱＡＭの変調方式に適用してもよい。
ＢＰＳＫの変調方式の場合は、実施の形態２の復調部は、実施の形態１の場合と同様、各ビットデインタリーブ１２０２Ａ、１２０２Ｂが必要ない。
１６ＱＡＭの変調方式の場合は、ビットデインタリーブ部は、幅１３ビット×深さ１６ビットの記憶領域を用いて、上記ビットデインタリーブ部の並び替え規則と同様の手順で書き込む。そして、ビットデインタリーブ部は、サブキャリア１列分の書き込みが終了した後に４列分のビットを読み出す。そして、ビットデインタリーブ部は、上記４列分の書き込みおよび読み出しを最終ビットまで繰り返す。
６４ＱＡＭの変調方式の場合は、ビットデインタリーブ部は、幅１３×深さ２４の記憶領域を用いて、上記ビットデインタリーブ部の並び替え規則と同様の手順で書き込む。そして、ビットデインタリーブ部は、サブキャリアデータ１列の書き込みが終了した後に６列分のビットを読み出す。そして、ビットデインタリーブ部は、上記６列分の書き込みおよび読み出しを最終ビットまで繰り返せばよい。
［復調部の主要な処理遅延時間］
次に、図１２に示す復調部１０６Ａにおける主要な処理遅延時間について、図１５を参照して説明する。図１５の処理遅延時間は、図９の場合と異なり、ビットインタリーブ部およびビットデインタリーブ部の処理遅延分がさらに生じる。それ以外の処理遅延時間は、図９の場合と同様である。そこで、以下、ビットインタリーブ部およびビットデインタリーブ部の処理遅延分について主に説明する。
図１５によると、ビットインタリーブ部は、データ入力してから処理遅延時間１５００後にデータ１５０１を出力する。この処理遅延時間１５００は、１／４シンボル分になる。なぜなら、ビットインタリーブ部は、すべてのビットではなく、１／４シンボルのデータを蓄積すればデータ出力することができるからである。
ビットデインタリーブ部は、データ入力してから処理遅延時間１５０２後にデータ１５０３を出力する。この処理遅延時間１５０２も、１／４シンボル分になる。なぜなら、ビットデインタリーブ部も、すべてのビットではなく、１／４シンボルのデータを蓄積すればデータ出力することができるからである。
以上のように、図１３で示す規則にしたがって送信側でインタリーブ処理を施された信号を受信する場合、図１２に示す受信信号の順番を並べ替えるためのアドレス発生部６３８と信号記憶部６４０、アドレス発生部６３２とチャネル推定記憶部６３４、ビットインタリーブ部１２００、ビットデインタリーブ部１２０２を設けたことにより、反復復号時のインタリーブ処理とデインタリーブ処理を図１４に示した規則で行うことができる。
このため、反復復号時のインタリーブ処理とデインタリーブ処理に必要な処理遅延時間を従来と比較して１／４に短縮でき、結果として、信号を受信してから誤り訂正復号部６５０から出力される誤り訂正復号後の信号を得るまでの処理時間を従来よりも短縮できる。 また、反復復号の処理遅延を短縮していることから、反復回数を増やした場合に処理遅延時間短縮の効果が増す。
（実施の形態３）
実施の形態３は、実施の形態２の場合と異なり、送信側のインタリーブ部の並べ替え規則がＭＩＭＯストリーム間で異なる。そこで、以下、実施の形態２と異なる点を主に説明する。
［インタリーブ部の並び替え規則］
まず、実施の形態３におけるインタリーブ部２０４Ｂの並び替え規則について図１６を参照して説明する。ここでは、一例としてＱＰＳＫ変調方式を用いるものとする。
インタリーブ部２０４Ｂは、例えば図１６に示す幅１３ビット×深さ８ビットの記憶領域を用いて、書き込みおよび読み出しを行う。
具体的には、インタリーブ部２０４Ｂは、入力ビットを、サブキャリア１６１１から右方向に＃１、＃２、＃３、・・・、＃１０４の順に書き込む。すなわち、幅１３ビット×深さ８ビットの記憶領域の途中から書き込みを開始する。そして、インタリーブ部２０４Ｂは、次に書き込んだデータをサブキャリア１６００、１６０１、１６０２、１６０３、１６０４、１６０５、・・・、１６１２の順に上記記憶領域から読み出す。このようにインタリーブ部２０４Ａと２０４Ｂで違う規則を用いて順番を並べ替えることで、同じ規則を用いる場合よりさらにフェージング変動によるバーストエラーを分散でき、誤り訂正の効果を得やすくなる。
［復調部の構成］
図１７は、本発明の実施の形態３における受信装置の復調部１０６Ｂの構成例を示す図である。なお、実施の形態３では、実施の形態２と同一部分について同一の符号を用いて重複説明を適宜省略する。
図１７の復調部１０６Ｂは、図１２に示した復調部１０６Ａのアドレス発生部６３２およびチャネル推定記憶部６３４に代えて、チャネル推定記憶回路１７００を有する。また、復調部１０６Ｂは、図１２に示した復調部１０６Ａのアドレス発生部６３８および信号記憶部６３９に代えて、信号記憶回路１７０４を有する。
さらに、復調部１０６Ｂは、図１２に示した復調部１０６Ａのレプリカ生成部１７０１およびキャンセル部１７０２に代えて、レプリカ生成部１７０１およびキャンセル部１７０２を有するとともに、各反復復号デインタリーブ部１７０８Ａ、１７０８Ｂをさらに有する。また、復調部１０６Ｂは、図１２に示した復調部１０６Ａのレプリカ生成部６３６およびキャンセル部６４２に代えて、レプリカ生成部１７０２およびキャンセル部１７０６を有する。
図１７のデインタリーブ部６１２Ｂは、図１７のデインタリーブ部６１２Ａと異なる並び替え規則に従って書き込みおよび読み出しを行う。なお、図１７のデインタリーブ部６１２Ａは、図１２のデインタリーブ部６１２Ａと同様の並び替え規則に従って書き込みおよび読み出しを行う。
図１７のデインタリーブ部６１２Ｂの並び替え規則について、図１６を参照して説明する。ここでは、ＱＰＳＫの変調方式とする。
図１７のデインタリーブ部６１２Ｂは、例えば図１６に示す幅１３ビット×深さ８ビットの記憶領域を用いて、書き込みおよび読み出しを行う。具体的には、デインタリーブ部６１２Ｂは、入力されるデータを、図１６の縦方向に、サブキャリア１６００、１６０１、１６０２、１６０３、１６０４、１６０５、・・・、１６１２の順に書き込む。
そして、デインタリーブ部６１２Ｂは、次に書き込まれたデータを、図１６の横方向に、サブキャリア１６１１から＃１、＃２、＃３、＃４、＃５、＃６、＃７、＃８、＃９、＃１０、＃１１、・・・、＃１０４の順に読み出す。
このように記憶領域の途中から読み出すことにより、各インタリーブ部２０４Ｂで並べ替えられたデータを元のデータ系列に並べ替えることができる。
チャネル推定記憶回路１７００は、チャネル推定部６０５から出力されるチャネル推定値６０６と同期部６００から出力されるタイミング信号６０２とを入力し、タイミング信号６０２の入力に応じて、チャネル推定値６０６の書き込みまたは読み出しを行う。そして、チャネル推定記憶回路１７００は、読み出したチャネル推定値１７０１（６０６）を出力する。
［チャネル推定記憶回路の構成］
図１８は、チャネル推定記憶回路１７００の構成例を示す図である。
図１８のチャネル推定記憶回路１７００は、２つのチャネル推定記憶部１８００Ａ、１８００Ｂを有する。
チャネル推定記憶部１８００Ａは、チャネル推定値６０６とタイミング信号６０２とを入力し、チャネル推定値６０６を所定の記憶領域に書き込んだり、または読み出したりする。そして、チャネル推定記憶部１８００Ａは、読み出したチャネル推定値１７０１（６０６）を出力する。チャネル推定記憶部１８００Ａの内部構成は、図７に示した構成と同様とする。
なお、チャネル推定値記憶部１８００Ｂも、チャネル推定記憶部１８００Ａと同様の処理を行い、チャネル推定値１７０１（６０６）を出力する。
図１８のように各チャネル推定記憶回路１７００を構成することにより、２つのチャネル推定記憶回路１８００Ａ、１８００Ｂ（アドレス変換テーブル）に異なる規則を設定することが可能となる。よって、異なる順番に並べ替えられた二種類のデータが出力可能となる。
例えば、チャネル推定記憶回路１７００に入力するチャネル推定値６０６が、ｈ11’、ｈ12’、ｈ21’、ｈ22’の場合、チャネル推定記憶部１８００Ａは、ｈ11pt1’、ｈ12pt1’、ｈ21pt1’およびｈ22pt1’のデータ系列を出力する。また、チャネル推定記憶部１８００Ｂは、ｈ11pt2’、ｈ12pt2’、ｈ21pt2’およびｈ22pt2’のデータ系列を出力する。
チャネル推定記憶部１８００Ａのアドレス変換テーブル（不図示）は、実施の形態２に示す規則と同様とする。
次に、チャネル推定記憶部１８００Ｂの並べ替え規則について図１９を参照して説明する。
チャネル推定記憶部１８００Ｂは、例えば図１９に示す幅１３ビット×深さ４ビットの記憶領域を用いて、書き込みおよび読み出しを行う。具体的には、チャネル推定記憶部１８００Ｂは、入力するデータを、図１９の縦方向に、サブキャリア１９００から１９０１、１９０２、１９０３、１９０４、１９０５、・・・、１９１１のサブキャリアの順にサブキャリア１９１１まで書き込む。
そして、チャネル推定記憶部１８００Ｂは、書き込んだデータを、図１９の横方向に、＃１、＃２、＃３、・・・、＃１０４のビット順に読み出す。
このように記憶領域の途中から書き込む規則にすることにより、チャネル推定記憶回路１８００Ｂは、マッピング部６０３Ｂから出力する再変調信号のデータ順に合わせてチャネル推定信号を出力できる。
図１７に戻って、レプリカ生成部１７０２は、マッピング後の各データ６３１Ａ、６３１Ｂとチャネル推定値１７０１とを入力する。そして、レプリカ生成部１７０２は、マッピング後のデータとチャネル推定値とを乗算してレプリカ信号１７０３を生成し、レプリカ信号１７０３を出力する。
レプリカ生成部１７０２は、各チャネル推定値ｈ11pt1’、ｈ12pt1’およびマッピングデータ６３１Ａであるｓ1’を乗算する。そして、レプリカ生成部１７０２は、ｈ11pt1’ｓ1’とｈ12pt1’ｓ1’とを、チャネル推定値ｈ21pt2’、ｈ22pt2’およびマッピングデータ６３１Ｂであるｓ2’を乗算し、ｈ21pt2’ｓ2’とｈ22pt2’ｓ2’を生成する。
信号記憶回路１７０４は、各ＯＦＤＭ復調信号６０３Ａ、６０３Ｂと同期部６００から出力されるタイミング信号６０２とを入力する。そして、信号記憶回路１７０４は、タイミング信号６０２の入力に応じてＯＦＤＭ信号を書き込んだり、読み出したりする。そして、信号記憶回路１７０４は、読み出したＯＦＤＭ復調信号を出力する。
［信号記憶回路の構成］
図２０は、信号記憶回路１７０４の構成例を示す図である。
信号記憶回路１７０４は、２つの信号記憶部２０００Ａ、２０００Ｂを有する。
信号記憶部２０００Ａは、各ＯＦＤＭ復調信号６０３Ａ、６０３Ｂとタイミング信号６０２とを入力する。そして、信号記憶部２０００Ａは、タイミング信号６０２の入力に応じて、ＯＦＤＭ復調信号を書き込んだり、読み出したりする。そして、信号記憶部２０００Ａは、読み出したＯＦＤＭ復調信号を出力する。
なお、信号記憶部２０００Ｂも、信号記憶部２０００Ａと同様に構成され、信号記憶部２０００Ａと同様の処理を行う。
各信号記憶部２０００Ａ、２０００Ｂそれぞれは、図８と同様に構成されている。図２０では、２つの信号記憶部２０００Ａ、２０００Ｂを配置したことにより、それぞれのアドレス変換テーブル（図８参照）に異なる読み出し規則を保持してもよい。上記異なる読み出し規則により、ＯＦＤＭ復調信号を二種類の異なるデータ系列に並べ替えることができる。
例えば、信号記憶部２０００Ａは、実施の形態１と同様の並べ替え規則に従って、ＯＦＤＭ復調信号ｒ1pt1、ｒ2pt1を出力する。他方、信号記憶部２０００Ｂは、図１９に示した規則（チャネル推定記憶部１８００Ｂと同様の規則）に従って、ｒ1pt2、ｒ2pt2を出力する。
図１７におけるキャンセル部１７０６は、レプリカ信号１７０３、チャネル推定値１７０１およびＯＦＤＭ復調信号１７０５を入力する。そして、キャンセル部１７０６は、ＯＦＤＭ復調信号１７０５からレプリカ信号を減算して干渉信号をキャンセルしたストリーミング信号を取り出す。さらに、キャンセル部１７０６は、チャネル推定値１７０１を用いて、位相および振幅を考慮して受信アンテナ毎のストリーミング信号を合成して、各ストリーミング信号１７０７Ａ、１７０７Ｂを出力する。
ストリーム信号１７０７Ａは、次のようにして得られる。まず、ＯＦＤＭ復調信号ｒ1pt2からｈ12pt2’ｓ2’を減算したｒ1st1を得る。さらに、ＯＦＤＭ復調信号ｒ2pt2からｈ22pt2’ｓ2’を減算したｒ2st1を得る。そして、チャネル推定値ｈ11pt2’、ｈ21pt2’を用いて位相および振幅を考慮して、ｒ1st1およびｒ2st1を合成して、ストリーム信号１７０７Ａが得られる。
ストリーム信号１７０７Ｂは、次のようにして得られる。まず、ＯＦＤＭ復調信号ｒ1pt1からｈ11pt1’ｓ1’を減算したｒ1st2を得る。さらに、ＯＦＤＭ復調信号ｒ2pt1からｈ21pt1’ｓ1’を減算したｒ2st2を得る。そして、チャネル推定値ｈ12pt1’、ｈ22pt1’を用いて位相および振幅を考慮して、ｒ1st2およびｒ2st2を合成して、ストリーム信号１７０７Ｂが得られる。
反復復号デインタリーブ部１７０８Ａは、尤度６４５Ａを入力し、入力データの並び替え処理を行う。そして、反復復号デインタリーブ部１７０８Ａは、デインタリーブ後のデータ１７０９Ａを出力する。
反復復号デインタリーブ部１７０８Ｂは、尤度６４５Ｂを入力し、入力データの並び替え処理を行う。そして、反復復号デインタリーブ部１７０８Ｂは、デインタリーブ後のデータ１７０９Ｂを出力する。
［反復復号デインタリーブ部の並び替え規則］
次に、反復復号デインタリーブ部１７０８Ａの並び替え規則（反復復号デインタリーブ規則）について、図２１を参照して説明する。ここでは、ＱＰＳＫ変調方式の場合とする。
反復復号デインタリーブ部１７０８Ａは、例えば図２１に示す幅１３ビット×深さ８ビットの記憶領域を用いて、書き込みおよび読み出しを行う。
具体的には、反復復号デインタリーブ部１７０８Ａは、入力データを、サブキャリア２１００、２１０１、２１０２、２１０３、２１０４、２１０５、２１０６、２１０７、２１０８、２１０９、２１１０、２１１１、２１１２、２１１３の順で書き込む。そして、反復復号デインタリーブ部１７０８Ａは、次の列（幅方向）も同様に、サブキャリア２１１４、・・・と書き込み、その後、サブキャリア２１１６まで書き込む。
反復復号デインタリーブ部１７０８Ａは、書き込まれたデータを＃１、＃２、＃３、・・・、＃１０４のビット順に取り出す。
上記のような規則で読み出すことにより、干渉キャンセル後の信号１７０７Ａのデータ系列をデインタリーブ後の信号６１３Ａから出力されるデータ系列と同様の順番に並べ替えることができる。すなわち、再変調のインタリーブ処理に必要な処理時間を短縮するためビットインタリーブ部１２００Ａにおいて送信側のインタリーブ部２０４Ａと異なる規則で並べ替えを行う。インタリーブ部１７０８Ａは、反復復号で、上記示した途中のサブキャリアからデータ系列を読み出すことによりインタリーブ部２０４Ａと異なる規則で並べ替えたデータ系列を送信側でインタリーブ処理される前のデータ系列と同じ順番に並べなおすことができる。
次に、反復復号デインタリーブ部１７０８Ｂの並び替え規則について図２２を参照して説明する。ここでも、ＱＰＳＫ変調方式の場合とする。
反復復号デインタリーブ部１７０８Ｂは、例えば図２２に示す幅１３ビット×深さ８ビットの記憶領域を用いて、書き込みおよび読み出しを行う。
具体的には、反復復号デインタリーブ部１７０８Ｂは、入力データを、サブキャリア２２００、２２０１、２２０２、２２０３、２２０４、２２０５、２２０６、２２０７、２２０８、２２０９、２２１０、２２１１、２２１２、２２１３の順に書き込む。そして、反復復号デインタリーブ部１７０８Ｂは、次の列（幅方向）も同様に、サブキャリア２２１４、・・・と書き込み、その後、サブキャリア２２１６まで書き込む。
反復復号デインタリーブ部１７０８Ｂは、書き込まれたデータを＃１、＃２、＃３、・・・、＃１０４のビット順に取り出す。
上記のような規則で読み出すことにより、干渉キャンセル後の信号１７０７Ｂのデータ系列をデインタリーブ後の信号６１３Ｂから出力されるデータ系列と同様の順番に並べ替えることができる。すなわち、再変調のインタリーブ処理に必要な処理時間を短縮するためビットインタリーブ部１２００Ｂにおいて送信側のインタリーブ部２０４Ｂと異なる規則で並べ替えを行う。インタリーブ部１７０８Ｂは、反復復号で、上記示した途中のサブキャリアからデータ系列を読み出すことによりインタリーブ部２０４Ｂと異なる規則で並べ替えたデータ系列を送信側でインタリーブ処理される前のデータ系列と同じ順番に並べなおすことができる。
上記ビットの並べ替えにより、各反復復号デインタリーブ部１７０９Ａ、１７０９Ｂが、送信装置１の各インタリーブ部２０４Ａ、２０４Ｂの入力データと同じ順番に並べることとなる。
［復調部の主要な処理遅延時間］
次に、図１７に示す復調部１０６Ｂにおける主要な処理遅延時間について図２３を参照して説明する。図２３の処理遅延時間は、図１５の場合と異なり、反復復号デインタリーブ部の処理遅延分が生じる。それ以外の処理遅延時間は、図１５の場合と同様である。そこで、以下、反復復号デインタリーブ部の処理遅延分について主に説明する。
図２３によると、反復復号デインタリーブ部は、データ入力してから処理遅延時間２３００後に、出力データ２３０１を出力する。この処理遅延時間２３００は、各反復復号デインタリーブ部１７０９Ａ、１７０９Ｂにおいて、サブキャリアの３列目書き込みが終了した後でなければデータを読み出さないことに基づく（図２１、図２２参照）。
また、図２３によると、復調部１０６Ｂにおける全体的な処理遅延時間は、誤り訂正復号部の出力データ２３０２の出力が終了する時点までとなる。この全体的な処理遅延時間は、従来に比べて短い。
従来のインタリーブ・デインタリーブ処理では、一定のデータ単位のデータを並べ替える際に、その並べ替え規則の関係から、並べ替え単位毎のすべてのデータを一旦蓄積してから出力しなければならなかった。
図２３は、本実施の形態の処理遅延時間を表している。反復復号部のインタリーブ処理に必要な処理遅延時間が、図２８で示す従来の方法と比較して短縮できる。これは、チャネル推定記憶回路１７００と信号記憶回路１７０４にデータを並べ替えるためのアドレス変換テーブルを設けたことにより、反復復号を行う再変調部のインタリーブ処理と再復調部のデインタリーブ処理の並べ替え規則を変更できるようになったことによる。
すなわち、ビットインタリーブ部（１２００Ａ、１２００Ｂ）で処理遅延を短縮するために並べ替え処理を上記示した規則で行い、誤り訂正復号部６５０に入力されるデータの系列６４９の順番が誤り訂正復号部６１８に入力されるデータ系列６１７と同じ順番になるように、チャネル推定記憶回路１７００と信号記憶回路１７０４と反復復号デインタリーブ部（１７０９Ａ、１７０９Ｂ）の並べ替え規則を設定することができる。
よって、インタリーブ処理に必要な処理遅延時間を短縮でき、受信処理全体に必要な処理遅延時間を短縮する効果がある。
また、反復復号の処理遅延を短縮していることから、反復回数を増やした場合に処理遅延時間短縮の効果が増す。
（実施の形態４）
図２５は、本発明の実施の形態４における受信装置の復調部１０６Ｃの構成例を示す図である。なお、実施の形態４では、各実施の形態１〜３と同一部分について同一の符号を用いて重複説明を省略する。
図２５の復調部１０６Ｃは、図１２に示した復調部１０６Ａの各ビットインタリーブ部６２９Ａ、６２９Ｂに代えて、各ビットインタリーブ部２５００Ａ、２５００Ｂを有する。さらに、復調部１０６Ｃは、図１２に示した復調部１０６Ａの各ビットデインタリーブ部１２０２Ａ、１２０２Ｂに代えて、各ビットデインタリーブ部２５０１Ａ、２５０１Ｂを有し、さらに、ビットインタリーブ部２５００Ａ、２５００Ｂ、ビットデインタリーブ部２５０１Ａ、２５０１Ｂに同期部６００から出力されるタイミング信号６０２を入力する点が、実施の形態２と異なる。
ビットインタリーブ部２５００Ａは、パーサ部６２８のパーサ後のデータ６２９Ａ、制御信号６０９およびタイミング信号６０２を入力する。そして、ビットインタリーブ部２５００Ａは、制御信号６０９の入力に応じて、入力データの順番を並べ替え、かつ、タイミング信号６０２の入力に応じてインタリーブ後のデータ１２０１Ａを出力する。
なお、ビットインタリーブ部２５００Ｂについても、ビットインタリーブ部２５００Ａと同様に構成されている。
ビットデインタリーブ部２５０１Ａは、尤度６４５Ａ、制御信号６０９およびタイミング信号６０２を入力する。そして、ビットデインタリーブ部２５０１Ａは、制御信号６０９の入力に応じて、入力データの順番を並べ替え、かつ、タイミング信号６０２の入力に応じて、並べ替えた入力データをデインタリーブして出力する。
なお、ビットデインタリーブ部２５０１Ｂについても、ビットデインタリーブ部２５０１Ａと同様に構成されている。
［ビットインタリーブ部の構成］
図２７は、ビットインタリーブ部の構成例を示す図である。
各ビットインタリーブ部２５００Ａ、２５００Ｂは、書き込みタイミング生成部２７００、各カウンタ２７０２、２７１２、記憶部選択回路２７０４および４つの記憶部２７０８Ａ〜２７０８Ｄを有する。さらに、各ビットインタリーブ部２５００Ａ、２５００Ｂは、読み出しタイミング生成部２７１０、アドレス変換テーブル２７１４およびセレクタ２７１７を有する。
書き込みタイミング生成部２７００は、タイミング信号６０２を入力し、タイミング信号６０２の入力に基づき、各記憶部２７０８Ａ〜２７０８Ｄへのデータ２７０９入力のタイミングにあわせて、カウンタ２７０２を制御する書き込みカウンタ制御信号２７０１を生成して出力する。
カウンタ２７０２は、書き込みカウンタ制御信号２７０１を入力し、書き込みカウンタ制御信号２７０１の入力に応じて、カウンタをカウントアップする。そして、カウンタ２７０２は、カウンタアップしたカウンタの値を示すアドレス、すなわち記憶部２７０８の書き込みアドレス２７０３を生成して出力する。
記憶部選択回路２７０４は、タイミング信号６０２を入力し、その入力に応じてデータを書き込む対象の記憶部を選択する制御信号（書き込み記憶部選択信号）２７０５を生成し出力する。さらに、記憶部選択回路２７０４は、タイミング信号６０２の入力に応じてデータを読み出す対象の記憶部を選択する制御信号（読み出し記憶部選択信号）２７０６を生成し出力する。
書き込み記憶部選択信号２７０５は、データ２７０９を１／４ＯＦＤＭシンボルごとに、記憶部２７０８Ａ、７０８Ｂ、７０８Ｃ、７０８Ｄの順に切り替て記憶させるためのものである。読み出し記憶部選択信号２７０６は、各記憶部からデータを記憶順に取り出すためのものである。
読み出しタイミング生成部２７１０は、タイミング信号６０２を入力する。そして、読み出しタイミング生成部２７１０は、各記憶部２８０８Ａ、２８０８Ｂ、２８０８Ｃ、２８０８Ｄから、データを読み出すタイミング（タイミング信号６０２の入力）にあわせてカウンタ２７１２を制御する読み出しカウンタ制御信号２７１１を生成して出力する。
本実施の形態では、読み出しタイミング生成部２７１０から読み出しカウンタ制御信号２７１１を出力するタイミングは、読み出しタイミング生成部２７１０において、書き込みカウンタ制御信号２７０１が出力されてから１／４ＯＦＤＭシンボル分の入力データ２７０９が入力された後に生成される。
カウンタ２７１２は、読み出しカウンタ制御信号２７１１を入力する。そして、カウンタ２７１２は、読み出しカウンタ制御信号２７１１に応じて、各記憶部２７０８Ａ、２７０８Ｂ、２７０８Ｃ、２７０８Ｄからデータを読み出すアドレスを生成するためのカウンタ信号２７１３をカウントアップし出力する。
アドレス変換テーブル２７１４は、カウンタ信号２７１３を入力し、カウントアップされる入力信号を、読み出しアドレス信号２７１５に変換して出力する。このアドレス変換テーブル２７１４は、例えば図２４に示すようなテーブルを保持しており、このテーブルを用いて上記変換を行う。
記憶部２７０８Ａは、書き込みアドレス２７０３、入力データ２７０９および読み出しアドレス２７１５のうちの任意のデータを入力する。そして、記憶部２７０８Ａは、入力データ２７０９を書き込みアドレス２７０３で指定された記憶領域に書き込んだり、読み出しアドレス２７１５で指定された記憶領域に記憶されたデータを読み出したりする。そして、記憶部２７０８Ａは、読み出したデータ２７１６Ａを出力する。
なお、各記憶部２７０８Ｂ、２７０８Ｃ、２７０８Ｄについても、記憶部２７０８Ａと同様に構成され、それぞれデータ２７１６Ｂ、１７１６Ｃ、１７１６Ｄを出力する。
セレクタ２７１７は、選択信号２７０６および各データ２７１６Ａ、２７１６Ｂ、２７１６Ｃ、２７１６Ｄを入力し、選択信号２７０６に応じて、各データ２７１６Ａ、２７１６Ｂ、２７１６Ｃ、２７１６Ｄを選択してデータ２７１８を出力する。
上記のように構成することで、１ＯＦＤＭシンボル分のデータを蓄積せずに、読み出しタイミング生成部により記憶部から読み出すデータの読み出しタイミングを制御できる。
なお、本実施の形態では、読み出しタイミングとして、１／４ＯＦＤＭシンボルの入力後としたが、読み出しタイミングは、１／４ＯＦＤＭシンボルの入力後から１ＯＦＤＭシンボルまでの間であれば、任意に設定できる。
図２５に示した同期部６００から出力するタイミング信号６０２を反復復号のビットインタリーブ部２５００Ａ、２５００Ｂとビットデインタリーブ部２５０１Ａ、２５０１Ｂに入力する。さらに、ビットインタリーブ部は、図２７に示した記憶部選択回路および記憶部を含む記憶回路の構成とすることで、従来１ＯＦＤＭシンボル分のデータが蓄積された後に出力を開始していた処理を、１／４ＯＦＤＭシンボルのデータが入力された後にデータを出力できる。
また、以上の構成により、再変調および再復調時の、インタリーブ処理およびデインタリーブ処理の出力タイミングを自由に設計でき、処理遅延を減らすことができる。
（実施の形態５）
実施の形態５の受信装置は、図１７の復調部１０６Ｂの各ビットインタリーブ部およびビットデインタリーブ部に同期部６００から出力されるタイミング信号６０２が入力する場合のものである。なお、実施の形態４の受信装置は、図１２の復調部１０６Ｂの各ビットインタリーブ部およびビットデインタリーブ部に同期部６００から出力されるタイミング信号６０２が入力する場合のものである。 図２６は、本発明の実施の形態５における受信装置の復調部１０６Ｄの構成例を示す図である。なお、実施の形態５では、各実施の形態１〜４と同一部分について同一の符号を用いて重複説明を省略する。
図２６の復調部１０６Ｄは、図１７に示した復調部１０６Ｂの各ビットインタリーブ部１２００Ａ、１２００Ｂに代えて、各ビットインタリーブ部２６００Ａ、２６００Ｂを有し、さらに、復調部１０６Ｃは、図１７に示した復調部１０６Ｂの各反復復号ビットデインタリーブ部１７０８Ａ、１７０８Ｂに代えて、各反復復号ビットデインタリーブ部２６０１Ａ、２６０１Ｂを有する。さらに、ビットインタリーブ部２６００Ａ、２６００Ｂ、反復復号デインタリーブ部２６０１Ａ、２６０１Ｂに同期部６００から出力されるタイミング信号６０２の入力を有する点が、実施の形態３と異なる。
図２６において、ビットインタリーブ部２６００Ａは、パーサ部６２８のパーサ後のデータ６２９Ａ、制御信号６０９および同期部６００から出力されるタイミング信号６０２を入力する。そして、ビットインタリーブ部２６００Ａは、制御信号６０２の入力に応じて、入力データの順番を並べ替える。さらに、ビットインタリーブ部２６００Ａは、タイミング信号６０２の入力に応じて、並べ替えたインタリーブ後のデータ１２０１Ａを出力する。
なお、ビットインタリーブ部２６００Ｂについても、ビットインタリーブ部２６００Ａと同様に構成されている。
図２６の反復復号デインタリーブ部２６０１Ａは、尤度６４５Ａ、制御信号６０９およびタイミング信号６０２を入力する。そして、反復復号デインタリーブ部２６０１Ａは、制御信号６０９の入力に応じて入力データの順番を並べ替える。さらに、反復復号デインタリーブ部２６０１Ａは、タイミング信号６０２の入力に応じて、並べ替えたデインタリーブ後のデータ１７０９Ａを出力する。
なお、反復復号デインタリーブ部２６０１Ｂについても、反復復号デインタリーブ部２６０１Ａと同様に構成されている。
［ビットインタリーブ部の構成］
図２６の各ビットインタリーブ部２６００Ａ、２６００Ｂは、図２７に示した記憶回路と同様に構成されている。すなわち、各ビットインタリーブ部は、書き込みタイミング生成部２７００、各カウンタ２７０２、２７１２、記憶部選択回路２７０４および４つの記憶部２７０８Ａ〜２７０８Ｄを有する。さらに、各ビットインタリーブ部は、読み出しタイミング生成部２７１０、アドレス変換テーブル２７１４およびセレクタ２７１７を有する。
この場合、データは、例えば、記憶部２７０８Ａ、２７０８Ｂ、２７０８Ｃ、２７０８Ｄの順に連続に入力されます。このような４つの記憶部の構成であれば、データが連続に入力されても記憶部２７０８Ａの書き込みを終了し、記憶部２７０８Ｂの書き込みの最中に、記憶部２７０８Ａを読み出すことができまる。なお、仮に、４つの記憶部を１つの記憶部で実現した場合、すべて（記憶部４つ分）のデータを書き終えてから出ないと読み出すことができなくなってしまう。
上記に示した同期部６００から出力されるタイミング信号６０２をビットインタリーブ部２６００Ａ、２６００Ｂに入力し、ビットインタリーブ部２６００Ａ、２６００Ｂの内部を図１７の構成にすることで、記憶部２７０８Ａ〜Ｄに入力データを１／４ＯＦＤＭシンボル〜１ＯＦＤＭシンボルまでの間で任意のタイミングで読み出すことができる。
［反復復号デインタリーブ部の構成］
図２６において、反復復号デインタリーブ部２６０１Ａ、２６０１Ｂについてもビットインタリーブ部と同様の構成とする。すなわち、各反復復号デインタリーブ部は、書き込みタイミング生成部２７００、各カウンタ２７０２、２７１２、記憶部選択回路２７０４および４つの記憶部２７０８Ａ〜２７０８Ｄを有する。さらに、反復復号デインタリーブ部は、ビットデインタリーブ部の読み出しタイミング生成部２７１０、アドレス変換テーブル２７１４およびセレクタ２７１７を有する。
上記構成により、記憶部２７０８Ａ〜２７０８Ｄに蓄積するデータが１／４ＯＦＤＭシンボルから１ＯＦＤＭシンボルまでの任意のタイミングで出力することができる。
なお、本実施の形態では、反復復号デインタリーブの並べ替え規則の関係から、反復復号デインタリーブ部２６０１Ａ、２６０１Ｂは、記憶部２７０８Ａ〜Ｄに３／４ＯＦＤＭシンボルのデータが蓄積したタイミングでデータを読み出し始める。
図２６に示した、同期部６００から出力されるタイミング信号６０２を反復復号部のビットインタリーブ部と反復復号デインタリーブ部に入力し、図２７に示した記憶部の構成とすることで、従来１ＯＦＤＭシンボル分のデータが蓄積された後に出力を開始していた処理を、１／４ＯＦＤＭシンボルや３／４ＯＦＤＭシンボルのデータが蓄積された後にデータを出力できる。
なお、出力タイミング信号を生成するタイミングは、１／４ＯＦＤＭシンボルまたは３／４ＯＦＤＭシンボルに限られず、適切な値に変更してもよい。以上のように構成により、再変調および再復調時の、インタリーブ処理およびデインタリーブ処理の出力タイミングを自由に設計して、処理遅延を減らすことができる。
本発明の受信装置は、例えば、複数の送信アンテナから送信される空間多重された信号を受信し、繰り返し復調するのに、有益である。
本発明の実施の形態１における無線伝送システムの構成例を示す図 本発明の実施の形態１における送信装置の図 本発明の実施の形態１における符号化器の図 本発明の実施の形態１におけるパンクチャ方法の一例を示す説明図 本発明の実施の形態１におけるインタリーブ規則の一例を示す説明図 本発明の実施の形態１における送信フレームフォーマットの一例を示す図 図１の受信装置の構成例を示す図 図６のアドレス発生部およびチャネル推定記憶部の構成例を示す図 図６のアドレス発生部および信号記憶部の構成例を示す図 本発明の実施の形態１における復調部における主要な処理遅延時間を示す説明図 本発明の実施の形態１におけるデインタリーブ規則の一例を示す説明図 本発明の実施の形態１におけるシンボルデインタリーブの規則の一例を示す説明図 本発明の実施の形態２における受信装置の構成例を示す図 本発明の実施の形態２におけるインタリーブ規則の一例を示す説明図 本発明の実施の形態２におけるビットインタリーブ規則の一例を示す説明図 本発明の実施の形態２における処理遅延時間の説明図 本発明の実施の形態３におけるインタリーブ規則の一例を示す説明図 本発明の実施の形態３における受信装置の構成例を示す図 図１７のチャネル推定記憶回路の構成例を示す図 本発明の実施の形態３におけるシンボルデインタリーブの規則の一例を示す説明図 図１７の信号記憶回路の構成例を示す図 本発明の実施の形態３における反復復号デインタリーブの規則の一方を示す説明図 本発明の実施の形態３における反復復号デインタリーブの規則の他方を示す説明図 本発明の実施の形態３における処理遅延時間を示す説明図 図７のアドレス変換テーブルの一例を示す図 本発明の実施の形態４における受信装置の構成例を示す図 本発明の実施の形態５における受信装置の構成例を示す図 本発明の実施の形態４におけるビットデインタリーブ部の構成例を示す図 従来例の処理遅延時間を示す説明図
符号の説明
１ 送信装置
２ 受信装置
１０１ 変調部
１０６ 復調部
６３４ チャネル推定記憶部
６３２、６３８ アドレス発生部
６３６ レプリカ生成部
６３９ 信号記憶部
６４２ キャンセル部
６５０ 誤り訂正復号部

Claims (8)

  1. 複数の受信アンテナと、
    前記受信アンテナが受信した信号を復調しデータ系列を出力する復調部と、
    前記データ系列の復号処理を行い、既知の並び替え規則に従ったデインタリーブ処理を経て、第１の復号信号を出力する第１の復号部と、
    前記既知の並び替え規則に対応して、前記データ系列から生成したチャネル推定情報の書き込みまたは読み出しの順番を変換する第１の変換部と、
    前記変換した順番に前記チャネル推定情報を書き込みまたは読み出す第１の記憶部と、
    前記既知の並び替え規則に対応して、前記データ系列の書き込みまたは読み出しの順番を変換する第２の変換部と、
    前記変換した順番に前記データ系列を書き込みまたは読み出す第２の記憶部と、
    前記チャネル推定情報に基づき、前記第１の復号信号を再変調して再変調データを生成する再変調部と、
    前記第１の記憶部の前記チャネル推定情報と前記第２の記憶部の前記データ系列とを前記変換した順番に取り出し、前記チャネル推定情報、前記第１の復号信号および前記再変調データを用いて、前記データ系列の干渉信号をキャンセルしたストリーム信号を生成するキャンセル部と、
    前記ストリーム信号に基づき、復号を行い第２の復号信号を出力する第２の復号部と、
    を含む受信装置。
  2. 前記既知の並び替え規則は、書き込みの場合、前記記憶部に対して前記データ系列を縦方向に書き込ませ、読み出しの場合、前記記憶部に対して前記データ系列を横方向に読み出させるように定められている、
    請求項１に記載の受信装置。
  3. 前記第１の復号信号のビットインタリーブ処理を行うビットインタリーブ部と、
    前記ストリーム信号のビットデインタリーブ処理を行うビットデインタリーブ部と、をさらに含み、
    前記ビットインタリーブ部および前記ビットデインタリーブ部は、タイミング制御信号が入力され、前記ビットインタリーブ部は、インタリーブ処理単位のデータ入力完了前に、データを読み出す、
    請求項１に記載の受信装置。
  4. 前記ビットインタリーブ部は、前記第１の復号信号のシンボルの一部を蓄積し、インタリーブ処理を行うための既知のインタリーブ規則に従って、前記第１の復号信号のビットインタリーブ処理を行い、
    前記ビットデインタリーブ部は、前記データ系列のシンボルの一部を蓄積し、デインタリーブ処理を行うための既知のデインタリーブ規則に従って、前記ストリーム信号のビットデインタリーブ処理を行う、
    請求項３に記載の受信装置。
  5. 前記既知の並び替え規則は、種類の異なる前記データ系列ごとに分類されている、
    請求項４に記載の受信装置。
  6. 前記ストリーム信号を蓄積して並び替え処理を行うための既知の反復復号デインタリーブ規則に従って、前記ストリーム信号の並び替え処理を行う反復復号デインタリーブ部をさらに含み、
    前記反復復号デインタリーブ部は、タイミング制御信号に従いデータを読み出す、
    請求項４に記載の受信装置。
  7. 前記第１の変換部と前記第２の変換部とには、タイミング信号が入力され、
    前記第１の記憶部と前記第２の記憶部とは、前記タイミング信号に基づいて、書き込み及び読み出しを行う、
    請求項１に記載の受信装置。
  8. データ系列を受信するステップと、
    前記データ系列を、既知の並び替え規則に従ったデインタリーブ処理を経て復号し、第１の復号信号を出力するステップと、
    前記並び替え規則に対応して、前記データ系列から生成したチャネル推定情報の書き込みまたは読み出しの順番を変換するステップと、
    前記変換した順番に前記チャネル推定情報を第１の記憶部に書き込みまたは読み出すステップと、
    前記並び替え規則に対応して、前記データ系列の書き込みまたは読み出しの順番を変換するステップと、
    前記変換した順番に前記データ系列を第２の記憶部に書き込みまたは読み出すステップと、
    前記チャネル推定情報に基づき、前記第１の復号信号を再変調して再変調データを生成するステップと、
    前記第１の記憶部の前記チャネル推定情報と前記第２の記憶部の前記データ系列とを前記変換した順番に取り出し、前記チャネル推定情報、前記第１の復号信号および前記再変調データを用いて、前記データ系列の干渉信号をキャンセルしたストリーム信号を生成するステップと、
    前記ストリーム信号に基づき、復号を行い第２の復号信号を出力するステップと、
    を含む受信方法。
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